JPH08255559A - 電界放出陰極装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】電界の印加により電子ビームを放出させるエミ
ッタを備えた電界放出陰極装置において、その動作を制
御する制御電圧および制御電力を低減する。 【構成】電界の印加により電子を放出するエミッタ11
と、該エミッタに電圧を印加するＭＯＳトランジスタ
と、該ＭＯＳトランジスタの動作を制御する第一制御電
極C1と第二制御電極C2とを備えた電界放出陰極装置にお
いて、該エミッタ11は、該ＭＯＳトランジスタのドレイ
ンD に付設され、該第一制御電極C1は、該ＭＯＳトラン
ジスタのゲートG に接続され、該第二制御電極C2は、該
ＭＯＳトランジスタのチャネル形成領域101 に接続され
てなることを特徴とする電界放出陰極装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界の印加により電子
を放出するエミッタを備えた電界放出陰極装置におい
て、その動作を制御する制御電圧および制御電力の低減
を可能とする電界放出陰極装置の構造と製造方法に関す
るものである。

【０００２】

【従来の技術】従来の電界放出陰極装置について、図１
４〜図２３を用いて説明する。電界放出陰極装置の基本
構成は、図１４に示すように、電子（または電子ビー
ム）を放出するためのエミッタ１（エミッタコーンとも
称する）と、エミッタ１に給電するためのエミッタ陰極
２と、エミッタ１に電界を印加するためのエミッタゲー
ト３からなるものである。ここでエミッタ陰極２とエミ
ッタゲート３との間に電圧が印加された場合、エミッタ
１の先端に高電界が発生して、その先端部から電子ビー
ムが放出される。

【０００３】この電界放出陰極装置は、図１４の構成の
ものを一組の装置として一つの陰極装置として用いる場
合と、図１４の構成のものを複数組作成してそれらを選
択制御する装置として用いる場合の二種類の応用があ
る。

【０００４】後者の応用例として、マトリクス型平面表
示装置に応用したものを図１５に示す。ここでは、エミ
ッタ陰極５とエミッタゲート６が、それぞれストライプ
状の電極として構成され、かつ交差（通常は直交）する
ように配置されてマトリクス構造をなしている。各電極
の交点は、表示のための一つのセルに対応し、その中に
複数のエミッタ７が形成されている。この陰極装置を構
成する基板に対向して、赤（Ｒ）緑（Ｇ）青（Ｂ）の蛍
光体（８Ｒ，８Ｇ，８Ｂ）がストライプ状に形成された
基板が配設される。エミッタ７から放出された電子ビー
ムがこの蛍光体（８Ｒ，８Ｇ，８Ｂ）に入射して、所定
の色を発光するディスプレイ装置となるものである。な
お、蛍光体（８Ｒ，８Ｇ，８Ｂ）が形成された基板の表
面には、電子ビームを加速するためのアノード（図示せ
ず）が形成されている。

【０００５】図１５のようにマトリクス状に構成された
電界放出陰極装置に関する等価回路を図１６に示す。こ
こで矢印の記号１１は、少なくとも一つのエミッタを含
むエミッタ群（以後、エミッタアレイ、またはエミッタ
と称する）を示し、記号１２はエミッタゲートを示して
いる。また、縦電極を記号Ｘｉ（ｉ＝１〜ｎ）、横電極
を記号Ｙｊ（ｊ＝１〜ｍ）で示し、通常は横電極Ｙｊを
走査電極として用い、縦電極Ｘｉを信号電極として用い
ている。縦電極Ｘｉと横電極Ｙｊで選択された交点のエ
ミッタアレイを単位とするセルから、所望の電子ビーム
を放出することができる。

【０００６】この構造のセルを駆動するための模式的な
駆動電圧波形と、そのセルのＯＮ，ＯＦＦとの関係の一
例を図２２の（ａ）に示す。ここに図示されるように、
縦電極Ｘｉに印加される駆動電圧ＶＸｉと、横電極Ｙｊ
に印加される駆動電圧ＶＹｊは、エミッタの電流・電圧
特性に対応して、それぞれ０〜２０Ｖと−６０Ｖ程度の
高電圧となる。（ここで、０〜２０Ｖは信号電圧の可変
範囲、即ち変調電圧の可変範囲を示している。単なるＯ
Ｎ，ＯＦＦ表示の場合は２０Ｖまたは０Ｖを用いること
を示している。）従って、例えば走査電極Ｙｊを６０Ｈ
ｚ、信号電極Ｘｉを３０ｋＨｚ程度の高い周波数で駆動
するマトリクス型駆動装置に用いた場合は、駆動電圧が
高いため駆動電力が大きくなることが問題であった。

【０００７】そこで、この電界放出陰極装置をＳｉ等の
半導体基板を用いて構成し、その中にＭＯＳトランジス
タ等の制御素子を新たに形成して制御電圧を低減する改
善が行われている。

【０００８】例えば、特開平６−１７６６８６号の公報
には、電界放出陰極装置として図１７に示す構造が記載
されている。ここで、同図（ｂ）は、同図（ａ）のＡ−
Ａ部断面図を示すものである。半導体基板４２の表面に
エミッタゲート４９とエミッタアレイ４１が形成され、
その下層にＭＯＳトランジスタのドレイン領域４４ａと
ソース領域４４ｂが形成される。そしてゲート電極４５
とソース電極４６が、それぞれ横方向と縦方向の制御電
極（ＹｊとＸｉ）（記号４７と５０）に接続されてい
る。

【０００９】図１７の構造の素子をマトリクス状に配列
した電界放出陰極装置の等価回路を図１８に示す。この
ように、エミッタアレイ４１を制御するＭＯＳトランジ
スタを導入した電界放出陰極装置の駆動電圧波形と、セ
ルのＯＮ，ＯＦＦとの関係は、例えば図２２の（ｂ）に
示すようになる。ここで、二つの制御電極（ＸｉとＹ
ｊ）に印加する電圧は、ＶＹｊが−２０Ｖ程度であり、
ＶＸｉが３〜５Ｖ程度であるため、図２２（ａ）に比べ
てかなりの低電圧化が実現されている。なお、エミッタ
ゲートに印加する電圧ＶＸ_EGは６０Ｖ程度と高電圧では
あるが、この電圧のＯＮ，ＯＦＦは制御する必要がな
く、常時一定の電圧を印加しておけばよいため、問題に
はならない。このように、エミッタゲートをＯＮ，ＯＦ
Ｆのための制御電極としては用いないように改善した所
が、図２２（ａ）の場合との基本的な違いである。その
実現のために、制御用のＭＯＳトランジスタを導入し、
そのソース電極とゲート電極を二つの制御電極（Ｘｉと
Ｙｊ）として用いるように構成した所に、この構造の特
徴がある。

【００１０】しかし、これでもまだＶＹｊとして−２０
Ｖ程度の高電圧が必要であるため、さらに低電圧化した
いという要求がある。そのために、上記と同じ特開平６
−１７６６８６号の公報には、セル毎に制御用のＭＯＳ
トランジスタを二つ組合せて用いる図１９の構造が記載
されている。ここで、同図（ｂ）は、同図（ａ）のＣ−
Ｃ部断面図を示している。

【００１１】図１９において、エミッタゲート４９、エ
ミッタアレイ４１、ドレイン領域４６ａ、ソース領域４
６ｂは、基本的には図１７のエミッタゲート４９、エミ
ッタアレイ４１、ドレイン領域４４ａ、ソース領域４４
ｂに対応するものである。図１７の構成に比べて、図１
９の構成で新たに追加構成されたものは、二つのゲート
電極（４５ａと４５ｂ）とソース・ドレイン兼用領域４
４ｃである。ソース・ドレイン兼用領域４４ｃと、ゲー
ト電極４５ａと、ドレイン領域４６ａとで、第１のＭＯ
Ｓトランジスタが構成され、そしてソース領域４６ｂ
と、ゲート電極４５ｂと、ソース・ドレイン兼用領域４
４ｃとで第２のＭＯＳトランジスタが構成されている。
そして二つのゲート電極（４５ａと４５ｂ）は、それぞ
れ二つの制御電極（ＹｊとＸｉ）に接続されている。

【００１２】この電界放出陰極装置の構造を等価回路で
示したものが図２０である。前記第１および第２のＭＯ
Ｓトランジスタは、図２０で記号Ｔｒ１およびＴｒ２で
示されている。記号１１の矢印は図１９のエミッタアレ
イ４１を示している。このように、二つのゲート電極を
二つの制御電極（ＹｊとＸｉ）に接続して、選択制御す
ることにより、さらなる低電圧化が可能となる。この電
界放出陰極装置の駆動電圧波形と、セルのＯＮ，ＯＦＦ
との関係は、図２２の（ｃ）に示すようになり、二つの
制御電極への印加電圧（ＶＹｊとＶＸｉ）の絶対値はい
ずれも３〜５Ｖの低いレベルであり、所望の低電圧化を
実現している。（同図においては、表記の簡便化のため
にＶＸｉの極性を反転して−ＶＸｉとして示してい
る。）なお、エミッタゲートの印加電圧ＶＸ_EGは、８０
Ｖ程度と高電圧ではあるが、この電圧のＯＮ，ＯＦＦは
制御する必要がなく、常時一定の電圧を印加しておけば
よいため、問題にはならない。

【００１３】セル毎に制御用のＭＯＳトランジスタを二
つ組合せて用いる他の従来例として、特開平３−２９５
１３８号の公報に記載された電界放出陰極装置があり、
この構造を等価回路で示すと図２１のようになってい
る。ここでは、二つのＭＯＳトランジスタ（Ｔｒ１とＴ
ｒ２）に加えて、コンデンサＣを第１のＭＯＳトランジ
スタＴｒ１に付加している。第２のＭＯＳトランジスタ
Ｔｒ２のソースとゲートをそれぞれ二つの制御電極（Ｙ
ｊとＸｉ）に接続し、いずれの制御電極も数Ｖ程度の低
い電圧レベルで駆動できるように構成している。この構
造の電界放出陰極装置の特徴は、二つの制御電極（Ｙｊ
とＸｉ）を所望の低電圧で駆動できるばかりでなく、コ
ンデンサＣに蓄積された電荷により各セルに記憶機能を
持たせることができることである。この電界放出陰極装
置の駆動電圧波形と、セルのＯＮ，ＯＦＦとの関係を、
図２２の（ｄ）に示す。（同図においては、表記の簡便
化のためにＶＹｊの極性を反転して−ＶＹｊとして示し
ている。）ここで、図１４に示した電界放出陰極装置
を、Ｓｉ等の半導体基板を用いて形成する従来の製造方
法を説明する。この技術は、特開平４−９４０３３号の
公報に記載されているものであり、図２３に示すように
（ａ）〜（ｇ）の七つの工程を含むものである。

【００１４】（ａ）電界放出陰極装置の基板としてｎ−
Ｓｉの半導体基板を用い、その表面を熱酸化により約５
０００ÅのＳｉＯ₂ 層を形成する。 （ｂ）前記ＳｉＯ₂ 層を、ホトリソグラフィによりパタ
ーニングして、エミッタコーンを形成するための円形マ
スク（直径約１μｍ）を形成する。

【００１５】（ｃ）ＳＦ₆ ガスを用いて、前記ＳｉＯ₂
の円形マスクの下にあるＳｉを、等方的にリアクティブ
イオンエッチング（ＲＩＥ）し、円形マスクの下にエミ
ッタコーンを形成する。

【００１６】（ｄ）熱酸化により、前記エミッタコーン
が形成されたＳｉ基板の表面に約４０００ÅのＳｉＯ₂
層を形成すると共に、エミッタコーン先端部の先鋭化を
行う。

【００１７】（ｅ）前記基板の表面に、蒸着により約４
０００ÅのＳｉＯ層と、さらにその上に約２０００Åの
Ｃｒ層を形成する。 （ｆ）前記基板をＨＦ溶液中に浸してＳｉＯ₂ 層をエッ
チングし、これにより前記円形マスクの部分を除去する
と共に、エミッタコーン表面のＳｉＯ₂ 層も除去する。

【００１８】（ｇ）前記基板の表面にあるＣｒ電極を、
ホトリソグラフィによりパターニングして、エミッタゲ
ート電極を形成する。

【００１９】

【発明が解決しようとする課題】電界放出陰極装置から
放出される電子（または電子ビーム）を高速で（または
高い周波数で）スイッチングまたは変調する場合、その
ために要する電力は、このスイッチングまたは変調を制
御するために制御電極に印加する電圧の値に依存する。
従って、このような電界放出陰極装置を実用するに当た
って要求されることは、その制御電極に印加する電圧を
低減し、これにより消費電力を削減することであり、ま
た、これを簡単な構造で実現することである。

【００２０】なお、電界放出陰極装置としては、複数の
セルをマトリクス構成したものは勿論のこと、単一のセ
ルまたは少数のセルをスイッチングまたは変調するもの
も対象とするものである。特に前者に関しては、駆動周
波数が高くなるため、消費電力削減の要求は高いと言え
るが、後者においても同様の要求がある。

【００２１】このような観点から前記従来技術を眺めて
みると、図１９，図２０および図２１に示したように、
セル毎に二つの制御用のＭＯＳトランジスタを組合せて
用いる構成の電界放出陰極装置は、前記第１の要求（即
ち、低電圧化および低電力化）をすでに実現している。
しかし、前記第２の要求（即ち、簡単な構造）は実現で
きていない。これが問題である。これらの従来技術の問
題は、１セルに２ケのＭＯＳトランジスタを用いた構成
にしていることであると言える。

【００２２】一方、図１７に示した従来の電界放出陰極
装置に関しては、制御用のＭＯＳトランジスタが１セル
に１ケの構成であって簡単な構造ではあるが、制御電圧
が高いという問題がある。この問題は、制御トランジス
タの構成自体に不十分さがあるため低電圧化を十分に実
現できていないことに起因していると言える。

【００２３】本発明は、上記の問題に鑑み、簡単な構造
で、かつ制御電圧の低い電界放出陰極装置の提供を目的
とする。さらに詳細には、電界放出陰極装置の１ケのセ
ルに対して１ケの制御素子を構成し、その素子を制御す
る制御電圧を十分に低くできる電界放出陰極装置の構造
と製造方法の提供を目的とするものである。

【００２４】

【課題を解決するための手段および作用】図１〜図４
は、本発明の原理を説明する図である。まず、図２を参
照して、請求項１の第１の発明を説明する。同図に示す
ように、ソース（Ｓ）ゲート（Ｇ）ドレイン（Ｄ）を形
成したＭＯＳトランジスタにおいて、チャネル形成領域
１０１にバイアス電圧を印加することにより、ソース・
ドレイン電流（Ｉ_SD）対ゲート・ソース電圧（Ｖ_GS）特
性が変化する。

【００２５】図２（ａ）は、従来例に対応するものであ
り、チャネル形成領域１０１をアース電位にクランプし
ている。一方、図２（ｂ）は、第１の発明に対応するも
のであり、チャネル形成領域１０１にバイアス電圧−Ｖ
_B を印加して、閾値電圧Ｖｔに対応する分だけソース・
ドレイン電流（Ｉ_SD）対ゲート・ソース電圧（Ｖ_GS）特
性を低電圧側にシフトする場合を示している。

【００２６】第１の発明では、図２（ｂ）に示すよう
に、エミッタ１１をドレイン（Ｄ）に付設し、ソース
（Ｓ）をアース電位にクランプし（図示せず）、ゲート
（Ｇ）とチャネル形成領域１０１を二つの制御電極Ｃ
１，Ｃ２として用いるように装置を構成する。

【００２７】ここで、単一の装置を制御する場合には、
記号Ｃ２の制御電極をバイアス電圧−Ｖ_B にクランプし
て、記号Ｃ１の制御電極（即ち、ゲートＧ）に印加する
制御電圧でエミッタ電流を制御する。この場合、図２
（ａ）のようにしてゲートＧとソースＳを二つの制御電
極Ｃ１，Ｃ２として用いる従来例に比べて、図２（ｂ）
の特性図に示したように制御電圧を低電圧化することが
できる。従って、低電力化が可能であり、この制御を高
い周波数で行う場合には、一層顕著な低電力化が可能と
なる。

【００２８】なお、複数の装置を制御する場合には、記
号Ｃ２の制御電極を−Ｖ_B にするかアース電位にするか
で制御すべき装置の選択を行い、その選択された装置に
対して記号Ｃ１の制御電極（即ち、ゲートＧ）に印加す
る制御電圧でエミッタ電流を制御する。この場合も、制
御電圧と制御電力を大きく低減することができる。

【００２９】この電界放出陰極装置の等価回路を図１の
記号ＥＤ１に示し、これを低電圧で駆動する駆動電圧波
形の一例と、セルのＯＮ，ＯＦＦとの関係を、図５
（ａ）に示した。ここで、記号ＶＣ１，ＶＣ２は、それ
ぞれ二つの制御電極Ｃ１，Ｃ２に印加される電圧を示し
ている。

【００３０】要するに、第１の発明では、電界の印加に
より電子を放出するエミッタが、ＭＯＳトランジスタの
ドレインに付設され、第一制御電極が該ＭＯＳトランジ
スタのゲートに接続され、第二制御電極が該ＭＯＳトラ
ンジスタのチャネル形成領域に接続された構成を採用し
ている。

【００３１】なお、ここで言う「付設」とは、エミッタ
を直接ドレインの上に形成するものの他に、ドレインの
上に形成される電極上にエミッタを形成する構成で、エ
ミッタを構造上間接的にドレインに接続するものも含む
ものである。

【００３２】次に、図４を用いて、請求項４の第２の発
明について説明する。図４において、ｎ型の半導体によ
り円柱状の第一半導体電極Ａが形成され、さらにそれを
取り囲むように、ｐ型の半導体による第二半導体電極Ｂ
が形成されている。（このｎ型とｐ型は、それぞれ逆に
なっていてもよい。電圧を印加する極性を逆にすれば同
じ機能のものとなる。） ここで、第一半導体電極Ａと第二半導体電極Ｂの間に、
それらの間に形成されたｐｎ接合に対して逆方向となる
極性に電圧を印加することにより、ｐｎ接合部に形成さ
れる空乏層１０２の大きさを制御することができる。そ
こで、第一半導体電極Ａの上面にエミッタ１を形成し、
第二半導体電極Ｂの上面に絶縁層４を介してエミッタゲ
ート３を形成して、電界放出陰極装置を構成する。

【００３３】ここで、ｎ型の第一半導体電極とｐ型の第
二半導体電極との間にはｐｎ接合が形成され、このｐｎ
接合の空乏層の中心部にある間隙をエミッタ電流が通過
する構成となる。この空乏層の大きさを第一制御電極と
第二制御電極に印加する電圧により制御して、その結果
としてエミッタ電流を制御することができ、この制御電
圧は、いずれも数Ｖ以下の低電圧にすることが可能であ
る。（なお、中抜きの矢印にｅを付記した記号は、電子
ビームｅが放出される状態を示したものである。） 第２の発明では、エミッタの電流を制御する装置とし
て、従来用いていた三端子素子のＭＯＳトランジスタに
替えて、ｐｎ接合部の空乏層の大きさを制御する二端子
素子を用いる所に特徴がある。これらの二端子は、エミ
ッタが形成されてなるｎ型の第一半導体電極と、ｐ型の
第二半導体電極とであり、これらをそれぞれ第一制御電
極と第二制御電極に接続している。

【００３４】このように形成された電界放出陰極装置
は、二端子素子を用いているために、第１の発明の装置
よりも構造とプロセスが簡単であり、しかも制御電圧を
低減することができる。

【００３５】この電界放出陰極装置を低電圧で駆動する
駆動電圧波形の一例と、セルのＯＮ，ＯＦＦとの関係
を、図５（ｂ）に示した。この電界放出陰極装置の等価
回路を図３の記号ＥＤ２に示し、これを低電圧で駆動す
る駆動電圧波形の一例と、セルのＯＮ，ＯＦＦとの関係
を、図５（ｂ）に示した。ここで、記号ＶＣ１，ＶＣ２
は、それぞれ二つの制御電極Ｃ１，Ｃ２に印加される電
圧を示している。

【００３６】要するに、第２の発明では、前記エミッタ
と、該エミッタが付設されてなる第一半導体電極と、該
第一半導体電極を取り囲み、該第一半導体電極とは導電
型の異なる第二半導体電極とを備え、該第一半導体電極
および該第二半導体電極の間に印加される電圧により、
該第一半導体電極および該第二半導体電極の間に形成さ
れるｐｎ接合の空乏層の大きさを制御して、該エミッタ
からの放出電流を制御することを特徴とする電界放出陰
極装置を提供するものである。

【００３７】このように、第１の発明および第２の発明
によれば、一つのセルに一つの制御素子を備えた簡単な
構造とすることができ、しかもその制御電圧を数Ｖ以下
の低電圧にすることが可能となる。

【００３８】

【実施例】以下、本発明の実施例を説明する。 〔第一実施例〕この第一実施例は、第１の発明に係る電
界放出陰極装置をマトリクス型表示パネル等の装置に適
用した例を示す。

【００３９】まず、第一実施例の基本構成を、等価回路
を用いて図１に示した。ここでは、セルを構成する４個
の電界放出陰極装置ＥＤ１が、マトリクス構造に配列さ
れた例を示している。各セルのゲートとチャネル形成領
域とから、それぞれ第一制御電極Ｃ１と第二制御電極Ｃ
２とが取り出され、それらの制御電極がマトリクスの縦
電極Ｘｉと横電極Ｙｊに接続される構成となっている。
そして、各セルのエミッタ１１がドレインに付設されて
なり、エミッタゲート１２が記号Ｘ_EGで示される共通の
電極に接続されている。

【００４０】マトリクス構造の電界放出陰極装置を駆動
する場合には、通常、個々の走査線を順次選択するとい
う走査を伴うため、各セルを制御する駆動周波数が高
く、従って消費電力が大きいものとなる。そこで、図１
の基本構成の電界放出陰極装置を用いれば、前述のよう
に、制御電圧および制御電力共に大幅に低減することが
できる。

【００４１】次に、図１の基本構成を持つ電界放出陰極
装置を具体的に実現する構造を、図６を参照して説明す
る。図６（ａ）に、一つのセルに対応する平面図を示
し、同図（ｂ）に、その断面図（同図（ａ）のＡ−Ｂ部
断面図）を示している。ここで、ｎ型半導体基板１１０
内に、ＭＯＳトランジスタのｎ型ソース領域１１１、ｎ
型ドレイン領域１１２、ｐ型のチャネル形成領域１１３
ｃが形成されている。このドレイン領域の表面にエミッ
タ１が形成され、このドレイン領域１１２を要素領域と
称する。そして、このエミッタ１に電子放出用の高電界
を印加するために、絶縁層４の表面にエミッタゲート３
が配設されている。このように形成された一つの要素領
域と制御用ＭＯＳトランジスタが、電界放出陰極装置の
一つのセルを構成している。

【００４２】このセルをマトリクス状に構成してその動
作を制御するために、それぞれの要部はバス電極に接続
して取り出される構造となっている。ソース領域１１１
はソースバス電極１１８に接続され、チャネル形成領域
１１３ｃはチャネル形成領域バス電極１１５に接続さ
れ、これらのバス電極は平行して配設されている。チャ
ネル形成領域１１３ｃ上のゲート絶縁膜１１４のさらに
その上に形成されたゲート電極１１３は、ゲートバス電
極１１６、１１６ａに接続される。そして、このゲート
バス電極１１６ａは、前記のチャネル形成領域バス電極
１１５と交差（通常は直交）するように配設され、それ
ぞれ第一制御電極および第二制御電極として用いられ
る。一方、エミッタゲート３は、エミッタゲートバス電
極３ａに接続されてゲートバス電極１１６ａと平行に引
き出されている。

【００４３】このように形成された４種類のバス電極の
内２種類は制御電極として用いられ、他の２種類は共通
に接続されてそれぞれのバイアス電圧が印加される。具
体的な駆動については、等価回路（図８）とタイムチャ
ート（図９）を用いて説明する。

【００４４】図８の等価回路において、記号Ｓ，Ｄ，
Ｇ，ＣＨ，は、それぞれソース，ドレイン，ゲート，チ
ャネル形成領域を示している。そして記号１１およびＥ
Ｇは、それぞれエミッタおよびエミッタゲートを示すも
のである。各エミッタゲートバス電極は基板の周辺部に
て電極Ｘ_EGに接続されて、定常的にバイアス電圧（約８
０Ｖ）が印加され、各ソースバス電極は基板の周辺部に
て共通電極に接続されて、定常的にアース電圧が印加さ
れている。そして、ゲートバス電極が第一制御電極（信
号電極Ｘｉ）、チャネル形成バス電極が第二制御電極
（走査電極Ｙｊ）として用いられる。

【００４５】印加電圧の値は、図８（ａ）に示したＭＯ
Ｓトランジスタの特性に依存している。ここでは、ドレ
イン・ソース電流Ｉ_DSのゲート・ソース電圧Ｖ_GSに対す
る特性を示し、ＶｔおよびＶｄはそれぞれ閾値電圧およ
び信号電圧最高値を示すものである。

【００４６】図８（ｂ）に示すように、走査電極として
Ｙｊを、信号電極としてＸｉを用いた場合、走査電極Ｙ
ｊの選択電極には−Ｖｔを印加し、その非選択電極には
０Ｖを印加する。そして、信号電極Ｘｉには、走査電極
Ｙｊの選択電極に印加する−Ｖｔと同期して、そのセル
のデータに対応した電圧（０〜Ｖｄ）を印加する。ここ
で、ＯＮ，ＯＦＦの二値表示の場合には信号電極Ｘｉに
はＶｄか０かのいずれかの電圧を印加し、階調表示の場
合には信号電極Ｘｉに０〜Ｖｄの間の電圧（そのセルの
階調に対応した電圧）を印加する。このように駆動する
ことにより、走査電極Ｙｊを選択し、そのライン上の各
セルのエミッタ１１から、信号電圧（０〜Ｖｄ）に対応
した電子ビームを放出させることができる。

【００４７】この駆動方法を、タイムチャートとして図
９に示した。横軸ｔは時間を、縦軸Ｖは電圧を示してい
る。（ａ）はエミッタゲートを共通に接続した電極Ｘ_EG
に印加する電圧ＶＸ_EGを示し、これは定常値（約８０
Ｖ）である。（ｃ）〜（ｆ）は、走査電極Ｙ₁ 〜Ｙ_m に
印加する駆動電圧ＶＹ₁ 〜ＶＹ_m であり、順次走査され
る様を示している。一方（ｂ）は、信号電極Ｘ₁ 〜Ｘ_n
に印加する駆動電圧ＶＸ ₁ 〜ＶＸ_n であり、選択された
走査電極Ｙ_j 上の各セルの信号に対応する電圧パルスが
印加されている。このタイムチャートのように駆動する
ことにより、図８に示したマトリクス構成の電界放出陰
極装置から所望の電子ビームを放出させることができ
る。

【００４８】〔第一実施例の変形例〕第一実施例の変形
例を、図２４を参照して説明する。図２４においては、
ＭＯＳトランジスタの部分の構造は上記第一実施例と同
一であるが、エミッタの部分の構造が異なるものとなっ
ている。

【００４９】図２４（ａ）の第一変形例においては、Ｍ
ＯＳトランジスタのドレイン１１２の表面に、エミッタ
陰極１１９として金属膜を形成し、さらにその表面にエ
ミッタ１を形成する構造としている。

【００５０】前記の図６においては、図２３に示したよ
うな製造方法を用いてＲＩＥやエッチング等により、エ
ミッタとドレインを同一材料で形成していたが、図２４
（ａ）においては、蒸着法等により、ドレインとは別の
材料を用いてエミッタを形成することができるという特
徴がある。

【００５１】ここで、エミッタ陰極１１９は、エミッタ
とドレインとをオーミックコンタクトさせるために配設
したものであり、エミッタとドレインとが直接オーミッ
クコンタクトできる材料であれば、エミッタ陰極１１９
を用いなくてもよい。

【００５２】図２４（ｂ）の第二変形例においては、ド
レイン部に接続したエミッタ陰極１１９を延長し、その
延長したエミッタ陰極１１９の表面に、蒸着法等により
エミッタを形成するところに特徴がある。この場合に
は、ＭＯＳトランジスタとエミッタとを別の場所に形成
できるため、電界放出陰極装置の内部構造設計等の自由
度を増すことができる。

【００５３】〔第二実施例〕本発明の第二実施例を図７
を用いて説明する。これは、前記第一実施例の構造をさ
らに簡単化するための改善を施したものであり、同図
（ｂ）は、同図（ａ）のＡ−Ｂ部断面図を表している。

【００５４】図６に示した第一実施例においては、ソー
スバス電極１１８とチャネル形成領域バス電極１１５の
２種類の電極が、ゲートバス電極１１６ａとエミッタゲ
ートバス電極３ａの２種類の電極と立体交差する構造に
なっている。このような立体交差構造は、電界放出陰極
装置の構造とプロセスを複雑にするため、この立体交差
は無くすことのできることが好ましく、第二実施例はこ
の改善を可能にしている。

【００５５】すなわちこの第二実施例では、電界放出陰
極装置を形成する半導体基板の裏面（エミッタを形成す
る面と反対側の基板面）に、ソース共通電極１１８ｓ
を、基板全面にわたる面電極として形成している。ま
た、チャネル形成領域１１３ｃを、ゲートバス電極１１
６ａとエミッタゲートバス電極３ａの２種類の電極と交
差（通常は直交）する方向に連続領域として形成し、基
板の周辺部で取出し電極１１３ｅに接続する構造として
いる。これら二つの改良された構造により、図７に示す
ように、バス電極間の立体交差の無い構造を実現してい
る。

【００５６】第二実施例の等価回路も、第一実施例と同
様に図８に示すようになる。ゲートバス電極１１６ａが
信号電極Ｘｉに、チャネル形成領域１１３ｃが走査電極
Ｙｊに対応し、ソース共通電極１１８ｓがアースに、そ
してエミッタゲートバス電極３ａが一つの電極Ｘ_EGに接
続されている。

【００５７】従って、第二実施例の駆動も、図９のタイ
ムチャートに基づいて第一実施例の場合と同様に行うこ
とができる。なお、この第二実施例においても、エミッ
タ部分の構造に関して、図２４を用いて説明した〔第一
実施例の変形例〕と同様の構造を適用することができる
ことは言うまでもない。

【００５８】〔第三実施例〕この第三実施例は、第２の
発明に係る電界放出陰極装置をマトリクス型表示パネル
等の装置に適用したものであり、前記した第一実施例お
よび第二実施例に比べて、電界放出陰極装置の構造とプ
ロセスを一層簡単化することを可能にする実施例であ
る。

【００５９】まず、第三実施例の基本構成を図３に示し
た。ここでは、セルを構成する４個の電界放出陰極装置
ＥＤ２が、マトリクス構造に配列された例を示してい
る。各セルの第一半導体電極１０３と第二半導体電極１
０４とから、それぞれ第一制御電極Ｃ１と第二制御電極
Ｃ２とが取り出され、それらの制御電極がマトリクスの
横電極Ｙｊと縦電極Ｘｉに接続される構成となってい
る。そして、各セルのエミッタ１１が第一半導体電極に
付設されてなり、エミッタゲート１２が記号Ｘ_EGで示さ
れる共通の電極に接続されている。

【００６０】このようなマトリクス構造の電界放出陰極
装置を駆動する場合、図３の基本構成の電界放出陰極装
置を用いれば、前述のように、制御電圧および制御電力
共に大幅に低減することができる。

【００６１】次に、図３の基本構成を持つ電界放出陰極
装置を具体的に実現する構造を、図１０を参照して説明
する。ここで、図１０（ｂ）は、同図（ａ）のＡ−Ｂ部
断面図を表している。同図に示すように、ｐ型半導体基
板１２０の中に、ｎ型の第一半導体電極１２１とｐ型の
第二半導体電極１２２とを形成する。その形状として
は、円柱状の第一半導体電極１２１を取り囲むようにｐ
型の第二半導体電極１２２を形成するものとする。円柱
状の第一半導体電極１２１の表面には、少なくとも一つ
のエミッタ１が形成されている。そして、この円柱状の
第一半導体電極１２１を少なくとも一つ含み、それらを
取り囲む第二半導体電極１２２を共通領域として形成し
たものを一つの要素領域となし、この要素領域をセル構
成上の基本単位としている。この要素領域の上面に絶縁
層４を介してエミッタゲート３が形成されている。

【００６２】ここで、第一半導体電極１２１は、縦方向
に連続したストライプ状の領域として形成され、第一制
御電極１２１ｂを形成して、基板の周辺部で取出し電極
１２１ｅに接続され、第二半導体電極１２２は第二制御
電極１２２ａに接続される。そして、これらの制御電極
はそれぞれ交差（通常は直交）するように配設されてい
る。またエミッタゲート３はエミッタゲートバス電極３
ａに接続され、このバス電極は第二制御電極１２２ａと
平行に配置される。この構造においては、縦方向と横方
向に配設される４種類のバス電極は、第一実施例（図
６）のように同一面上で交差することのない簡単な構造
になっている。

【００６３】さらに、図７の第二実施例の構造と比較し
ても、ゲート部分に係わる構造が無い分、第三実施例の
方が構造とプロセスが簡単なものとなっている。このよ
うな構造を持つマトリクス型電界放出陰極装置の等価回
路を図１１（ｂ）に示した。記号１１の矢印は図１０の
エミッタ１を表し、その矢印の下部の記号１０３は図１
０の第一半導体電極１２１、それを取り囲む記号１０４
の電極は図１０の第二半導体電極１２２に対応するもの
である。記号ＥＧは、図１０のエミッタゲート３を示し
ている。そして横電極Ｙｊおよび縦電極Ｘｉは、それぞ
れ図１０の第一制御電極１２１ｂおよび第二制御電極１
２２ａに対応している。

【００６４】これらの制御電極に印加する電圧は、図１
１（ａ）に示したエミッタ電流対印加電圧特性に依存し
ている。この図に示した印加電圧は、縦電極Ｘｉおよび
横電極Ｙｊに印加する電圧をそれぞれＶＸｉおよびＶＹ
ｊとするとき、ＶＹｊ−ＶＸｉを示すものとする。そし
て、同図の電圧軸に示した電圧値Ｖｔは、この制御素子
の閾値電圧を示すものとする。

【００６５】横電極Ｙｊを走査電極とし、縦電極Ｘｉを
信号電極とした場合、走査電極Ｙｊの選択電極にはＶｔ
を印加し、その非選択電極には２Ｖｔを印加する。そし
て、信号電極Ｘｉには、走査電極Ｙｊの選択電極に印加
するＶｔと同期して、そのセルのデータに対応した電圧
（０〜Ｖｔ）を印加する。ここで、ＯＮ，ＯＦＦの二値
表示の場合には信号電極Ｘｉには０かＶｔかのいずれか
を印加し、階調表示の場合には信号電極Ｘｉに０〜Ｖｔ
の間の電圧（そのセルの階調に対応した電圧）を印加す
る。このように駆動することにより、走査電極Ｙｊを選
択し、そのライン上の各セルのエミッタ１１から信号電
圧（０〜Ｖｔ）に対応した電子ビームを放出させること
ができる。

【００６６】この駆動方法を、タイムチャートとして図
１２に示した。横軸ｔは時間を、縦軸Ｖは電圧を示して
いる。（ａ）はエミッタゲートを共通に接続した電極Ｘ
_EGに印加する電圧ＶＸ_EGを示し、これは定常値（約８０
Ｖ）である。（ｃ）〜（ｆ）は、走査電極Ｙ₁ 〜Ｙ_m に
印加する駆動電圧ＶＹ₁ 〜ＶＹ_m であり、順次走査され
る様を示している。一方（ｂ）は、信号電極Ｘ₁ 〜Ｘ_n
に印加する駆動電圧ＶＸ₁ 〜ＶＸ_n であり、選択された
走査電極Ｙ_j 上の各セルの信号に対応する電圧パルスが
印加されている。このタイムチャートのように駆動する
ことにより、図１１に示したマトリクス構成の電界放出
陰極装置から所望の電子ビームを放出させることができ
る。

【００６７】〔第三実施例の変形例〕第三実施例の変形
例を、図２５を参照して説明する。この変形例において
は、ｐｎ接合を用いた二端子素子の部分の構造は上記第
三実施例と同一であるが、エミッタの部分の構造が異な
るものとなっている。この構造においては、ドレイン部
に接続したエミッタ陰極１１９を延長し、その延長した
エミッタ陰極１１９の表面に、蒸着法等によりエミッタ
１を形成するところに特徴がある。この場合には、ＭＯ
Ｓトランジスタとエミッタとを別の場所に形成できるた
め、電界放出陰極装置の内部構造設計等の自由度を増す
ことができる。

【００６８】なお、図２４（ａ）のドレイン１１２の表
面に形成したエミッタ陰極１１９およびエミッタ１の構
成と同様にして、図２５の第一半導体電極１２１の表面
に、エミッタ陰極とエミッタとを形成することができ
る。このエミッタは、ドレインとは異なる材料を用いて
蒸着で形成できるところに特徴がある。

【００６９】また、このエミッタ陰極を用いなくてもオ
ーミックコンタクト可能な材料のエミッタに対しては、
エミッタ陰極を省略してもよい。 〔第四実施例〕本発明の第四実施例を図１３を用いて説
明する。これは、前記第三実施例の構造の電界放出陰極
装置をＳｉ等の半導体基板を用いて形成する製造方法を
示すものであり、図２３を用いて説明した従来の製造方
法を基本とするものである。

【００７０】本発明の製造方法は、図１３に示す八つの
工程を含むものであり、この中で前半の（ａ）（ｂ）
（ｃ）の三つの工程は、図２３（従来の製造方法を示す
図）の（ａ）（ｂ）（ｃ）の三つの工程と同一のもので
ある。さらに、図１３（本発明の製造方法を示す図）の
後半の（ｄ）（ｅ）（ｆ）（ｇ）の四つの工程は、図２
３（従来の製造方法を示す図）の（ｄ）（ｅ）（ｆ）
（ｇ）の四つの工程と同一のものである。即ち、図２３
（従来の製造方法を示す図）の（ｃ）と（ｄ）の間に、
図１３（本発明の製造方法を示す図）に示した（Ｉ）と
いう一つの工程を追加するだけで、本発明の前記第三実
施例の電界放出陰極装置を製造することができる。

【００７１】この新たに追加した工程（Ｉ）は、イオン
注入の工程である。前の工程（ｃ）で用いたＳｉＯ₂ の
円形マスクを、イオン注入のためのマスクとして用い、
図１３（Ｉ）に示した矢印の方向から硼素イオン
（Ｂ⁺ ）をイオン注入し、記号ｐ−Ｓｉで示したｐ型の
半導体領域を形成する。このｐ型半導体領域（ｐ−Ｓ
ｉ）は、エミッタコーンの底部に円柱状のｎ型半導体領
域を残しておくように、その外周を取り囲む形状にな
る。即ち、セルフアラインにて第一半導体電極と第二半
導体電極とを形成することができる。

【００７２】このように、第四実施例の製造方法によれ
ば、従来の工程にただ一つの工程を追加するだけで、本
発明の前記第三実施例の電界放出陰極装置を製造するこ
とができるという効果がある。

【００７３】以上述べた実施例において、複数の電界放
出陰極装置を制御する装置としては請求項２または５に
対応するマトリクス構造のものを説明したが、本発明
は、マトリクス構造ではない複数の電界放出陰極装置も
含むものである。この例として、所謂セグメント型のも
の、あるいは、全く独立に複数の電界放出陰極装置を構
成するものもある。これらは、請求項１または４の内容
に含まれるものであることは勿論である。

【００７４】

【発明の効果】以上述べたように、請求項１ないし３記
載の発明によれば、簡単な構造とプロセスを持ち、かつ
制御電圧の低い電界放出陰極装置を実現することができ
る。従って、消費電力も低減することができる。

【００７５】請求項４ないし６記載の発明によれば、請
求項１ないし３記載の発明よりも、さらに構造とプロセ
スの簡単な電界放出陰極装置を構成し、かつ低電圧化と
低電力化を実現することができる。

【図面の簡単な説明】

【図１】 第１の発明のマトリクス型電界放出陰極装置
の等価回路を示す図

【図２】 第１の発明の電界放出陰極装置の動作原理を
説明する図

【図３】 第２の発明のマトリクス型電界放出陰極装置
の等価回路を示す図

【図４】 第２の発明の電界放出陰極装置の動作原理を
説明する図

【図５】 第１および第２の発明の電界放出陰極装置に
関して、その駆動電圧波形と、セルのＯＮ，ＯＦＦとの
関係を示す図

【図６】 第一実施例を示す図

【図７】 第二実施例を示す図

【図８】 第一実施例および第二実施例のマトリクス型
電界放出陰極装置に関して、その等価回路と駆動電圧レ
ベルとを示す図

【図９】 第一実施例および第二実施例のマトリクス型
電界放出陰極装置に関する駆動電圧波形のタイムチャー
ト

【図１０】 第三実施例を示す図

【図１１】 第三実施例のマトリクス型電界放出陰極装
置に関して、その等価回路と駆動電圧レベルとを示す図

【図１２】 第三実施例のマトリクス型電界放出陰極装
置に関する駆動電圧波形のタイムチャート

【図１３】 第四実施例を示す図

【図１４】 従来の電界放出陰極装置の基本構造を示す
図

【図１５】 図１４の電界放出陰極装置を、マトリクス
型平面表示装置に応用する従来例を示す図

【図１６】 図１５に示したマトリクス型電界放出陰極
装置の等価回路を示す図

【図１７】 ＭＯＳトランジスタを用いた電界放出陰極
装置の構造に関する従来例を示す図

【図１８】 図１７のマトリクス型電界放出陰極装置に
関する等価回路を示す図

【図１９】 ＭＯＳトランジスタを用いた電界放出陰極
装置の構造に関する他の従来例を示す図

【図２０】 図１９のマトリクス型電界放出陰極装置に
関する等価回路を示す図

【図２１】 ＭＯＳトランジスタを用いた電界放出陰極
装置に関するさらに他の従来例の等価回路を示す図

【図２２】 従来のマトリクス型電界放出陰極装置に関
して、その駆動電圧波形と、セルのＯＮ，ＯＦＦとの関
係を示す図

【図２３】 図１４の電界放出陰極装置に関する従来の
製造方法を示す図

【図２４】 第一実施例の変形例を示す図

【図２５】 第三実施例の変形例を示す図

【符号の説明】

１，７，１１ エミッタ、エミッタアレイ ２，５ エミッタ陰極 ３，６，１２ エミッタゲート ３ａ エミッタゲートバス電極 ４ 絶縁層 １０１，１１３ｃ チャネル形成領域 １０２ 空乏層 １０３，１２１ 第一半導体電極 １０４，１２２ 第二半導体電極 １２１ｅ 第一半導体電極の取出し電極 １１１ ソース、ソース領域 １１２ ドレイン、ドレイン領域 １１３ ゲート電極 １１３ｅ チャネル形成領域の取出し電極 １１４ ゲート絶縁膜 １１５ チャネル形成領域バス電極 １１６ａ ゲートバス電極 １１８ ソースバス電極 １１９ エミッタ陰極 Ｓ ＭＯＳトランジスタのソース Ｇ ＭＯＳトランジスタのゲート Ｄ ＭＯＳトランジスタのドレイン Ｉ_SD ＭＯＳトランジスタのソース・ドレイ
ン電流 Ｖ_GS ＭＯＳトランジスタのゲート・ソース
電圧 ＥＧ エミッタゲート Ｘｉ 縦電極、信号電極 Ｙｊ 横電極、走査電極 Ｘ_EG エミッタゲートを共通に接続した電極 ＶＸｉ，ＶＹｊ 電極Ｘｉ，Ｙｊの駆動電圧 ＶＸ_EG エミッタゲートを共通に接続した取出
し電極への印加電圧 Ｖｔ 閾値電圧 Ｖｄ 信号電圧最高値 Ｃ１ 第一制御電極 Ｃ２ 第二制御電極

フロントページの続き (72)発明者 福田 晋也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石井 智之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電界の印加により電子を放出するエミッ
   タと、該エミッタに電圧を印加するＭＯＳトランジスタ
   と、該ＭＯＳトランジスタの動作を制御する第一制御電
   極と第二制御電極とを備えた電界放出陰極装置におい
   て、 該エミッタは、該ＭＯＳトランジスタのドレインに付設
   され、 該第一制御電極は、該ＭＯＳトランジスタのゲートに接
   続され、 該第二制御電極は、該ＭＯＳトランジスタのチャネル形
   成領域に接続されてなることを特徴とする電界放出陰極
   装置。
2. 【請求項２】 請求項１記載のエミッタとＭＯＳトラン
   ジスタと第一制御電極と第二制御電極とを、それぞれ複
   数備え、 該第一制御電極と該第二制御電極とは、互いに交差する
   ように配設されてなることを特徴とする電界放出陰極装
   置。
3. 【請求項３】 前記ＭＯＳトランジスタは、チャネル形
   成領域が、前記第一制御電極と交差する方向に連続領域
   として形成され、該連続領域が前記第二制御電極とさ
   れ、 該第二制御電極が、電界放出陰極装置を形成する基板の
   端部において、取出し電極に接続されてなり、 該ＭＯＳトランジスタのソースの取出し電極が、該基板
   の前記エミッタが配設される面と反対側の基板面に形成
   されてなることを特徴とする請求項２記載の電界放出陰
   極装置。
4. 【請求項４】 電界の印加により電子を放出するエミッ
   タと、 該エミッタが付設されてなる第一半導体電極と、 該第一半導体電極を取り囲み、該第一半導体電極とは導
   電型の異なる第二半導体電極とを備えた電界放出陰極装
   置であって、 該第一半導体電極および該第二半導体電極の間に印加さ
   れる電圧により、該第一半導体電極および該第二半導体
   電極の間に形成されるｐｎ接合の空乏層の大きさを制御
   して、該エミッタからの放出電流を制御することを特徴
   とする電界放出陰極装置。
5. 【請求項５】 請求項４記載の第二半導体電極の中に少
   なくとも一つの前記第一半導体電極が形成されてなる要
   素領域と、該半導体電極を制御する第一制御電極と、第
   二制御電極とを、それぞれ複数備え、 該第一半導体電極および該第二半導体電極は、それぞれ
   該第一制御電極および該第二制御電極に接続され、 該第一制御電極と該第二制御電極は、互いに交差するよ
   うに配設されてなることを特徴とする電界放出陰極装
   置。
6. 【請求項６】 請求項４記載の電界放出陰極装置の製造
   に際し、 半導体基板表面に形成した絶縁膜をパターニングして、
   前記エミッタ形成用のマスクを形成する工程と、 該マスクの下部に該エミッタを形成する工程と、 該マスクをイオン注入用マスクとしてイオン注入を行う
   ことにより、前記第一半導体電極および前記第二半導体
   電極を形成する工程とを含むことを特徴とする電界放出
   陰極装置の製造方法。