KR100801139B1 - 전계 방출 픽셀 및 전계 방출 디스플레이 - Google Patents

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Abstract

본 발명은 전류를 기반으로 구동될 수 있으며, 박막 트랜지스터에 의한 누설 전류를 방지할 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제공하고자 한다.
본 발명의 전계 방출 디스플레이는, 형광체의 음극 발광이 발생하는 발광 소자부와, 상기 각 발광 소자부를 구동하기 위한 박막 트랜지스터부를 포함하는 다수개의 단위 픽셀; 상기 각 단위 픽셀에 스캔 신호를 인가하기 위한 전류 소스; 및 상기 각 단위 픽셀에 데이터 신호를 인가하기 위한 전압 소스를 포함하는 것을 특징으로 한다. 여기서, 상기 전류 소스의 온-전류(on-current)는 주어진 쓰기 시간(writing time)내에 스캔 행의 부하 저항(resistance) 및 용량(capacitance)을 감당할 수 있을 만큼 충분히 크며, 상기 전류 소스의 오프-전류(off-current)는 각 픽셀에서 전자 방출이 무시될 수 있을 정도로 낮은 값을 가진다. 또한, 상기 전압 소스(voltage source)에서 인가되는 데이터 신호의 펄스 크기(amplitude) 또는 펄스 폭을 변화시켜 디스플레이의 계조를 표현한다.
FED, 전계 방출 디스플레이, 액티브-매트릭스, 전류 구동, 박막 트랜지스터

Description

전계 방출 픽셀 및 전계 방출 디스플레이{Field Emission Pixel and Field Emission Display}
도 1은 액티브-매트릭스(active-matrix) 전계 방출 디스플레이의 픽셀 구성을 보여주는 단면도.
도 2는 종래 기술에 따른 액티브-매트릭스 전계 방출 디스플레이의 구동 방법.
도 3은 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 일실시예를 도시한 개략 회로도.
도 4는 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 다른 실시예를 도시한 개략 회로도.
도 5는 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 또 다른 실시예를 도시한 개략 회로도.
도 6은 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 또 다른 실시예를 도시한 개략 회로도.
* 도면의 주요 부분에 대한 설명
100, 160 : 유리 기판,
110 : 제 1 박막 트랜지스터, 111 : 박막 트랜지스터의 게이트,
112 : 박막 트랜지스터의 게이트 절연막, 113 : 박막 트랜지스터의 활성층,
114 : 박막 트랜지스터의 소스, 115 : 박막 트랜지스터의 드레인,
116 : 박막 트랜지스터의 소스 전극,
117 : 박막 트랜지스터의 드레인 전극,
120 : 전계 에미터, 130 : 게이트 구멍,
140 : 게이트 절연막, 150: 전계 방출 게이트
170 : 투명 전극, 180 : 형광체
본 발명은 전계 방출 소자(field emission device, field emitter)를 평판 디스플레이(flat panel display) 장치에 응용한 것으로, 일명 전계 방출 디스플레이(Field Emission Display : FED)에 관한 것이다. 전계 방출 디스플레이는 전계 에미터 어레이를 가진 캐소드 기판(cathode plate)과 형광체(phosphor)를 가진 아노드 기판(anode plate)을 서로 평행하게 좁은 간격(2mm 이내)으로 진공 패키징(vacuum packaging)하여 제작하며, 캐소드 기판의 전계 에미터로부터 방출된 전자를 아노드 기판의 형광체에 충돌시켜 형광체의 음극 발광(cathodoluminescence) 으로 화상을 표시하는 장치로, 최근 종래의 브라운관(cathode ray tube: CRT)을 대체할 수 있는 평판 디스플레이로서 크게 연구 개발되고 있다.
전계 방출 디스플레이 캐소드 기판의 핵심 구성 요소인 전계 에미터는 소자 구조 및 에미터 물질, 에미터 모양에 따라 그 효율이 크게 달라진다. 현재 전계 방출 소자의 구조는 크게 캐소드와 아노드로 구성된 2극형(diode)과, 캐소드, 게이트, 아노드로 구성된 3극형(triode)으로 분류할 수 있다. 3극형 전자 방출 소자에서 캐소드 또는 전계 에미터는 전자를 내놓는 기능을, 게이트는 전자 방출을 유도하는 전극으로, 아노드는 방출된 전자를 받는 기능을 수행한다. 3극형 구조에서는 캐소드와 게이트 간에 인가되는 전계에 의해 전자가 방출되기 때문에 2극형에 비해 저전압 구동이 가능하고 또한 전자 방출을 쉽게 제어할 수 있기 때문에 많이 개발하고 있다.
전계 에미터 물질로는 금속, 실리콘, 다이아몬드, 다이아몬드상 카본(diamond like carbon), 카본 나노튜브(carbon nanotube), 카본 나노파이버(carbon nanofiber) 등이 있으며, 최근 카본 나노튜브와 나노파이버 등은 그 자체가 가늘고 뾰족하고, 안정성이 우수하기 때문에 에미터 물질로 크게 사용되고 있다.
도 1은 일반적인 카본 나노튜브 또는 카본 나노파이버 등으로 이루어진 카본 전계 에미터와 이를 이용한 액티브-매트릭스(active-matrix) 전계 방출 디스플레이의 픽셀 구성을 도시하는 단면도이며, 도 2는 도 1의 액티브-매트릭스 전계 방출 디스플레이의 종래 기술에 따른 구동 방법을 도시하는 개략도이다.
도시한 액티브-메트릭스 전계 방출 디스플레이는 캐소드 기판과 아노드 기판이 평행하게 서로 마주보는 상태로 진공 패키징 되어 구성된다. 여기서, 상기 캐소드 기판은, 유리 기판(100)과, 상기 유리 기판(100) 상의 일부 영역에 형성된 박막 트랜지스터(110)와, 상기 박막 트랜지스터(110)의 드레인 전극 일부 위에 형성된 카본 전계 에미터(120)와, 상기 카본 전계 에미터(120)의 주위를 둘러싼 게이트 홀(130) 및 게이트 절연막(140)과, 상기 게이트 절연막(140) 상의 일부 영역에 형성된 전계 방출 게이트(150)로 이루어진다. 상기 아노드 기판은, 유리 기판(160)과, 상기 유리 기판(160)의 일부 위에 형성된 투명 전극(170)과, 상기 투명 전극(170)의 일부 위에 형성된 적색(Red), 녹색(Green) 또는 청색(Blue)의 형광체(phosphor)(180)로 이루어진다.
도 1에서 상기 박막 트랜지스터(110)는, 캐소드 유리 기판(100) 상의 일부 영역에 형성된 트랜지스터 게이트(111)와, 상기 트랜지스터 게이트(111) 및 상기 캐소드 유리 기판(100)을 덮고 있는 트랜지스터 게이트 절연막(112)과, 상기 트랜지스터 게이트(111) 상부의 트랜지스터 게이트 절연막(112) 상에 형성된 박막 트랜지스터 활성층(113)과, 상기 활성층(113)의 양끝 영역에 형성된 박막 트랜지스터의 소스(114) 및 드레인(115)과, 상기 소스(114)와 상기 게이트 절연막(112) 상의 일부 영역에 형성된 박막 트랜지스터의 소스 전극(116)과, 상기 드레인(115)과 상기 게이트 절연막(112) 상의 일부 영역에 형성된 박막 트랜지스터의 드레인 전극(117)으로 구성되어 있다.
상기 도 1의 전계 방출 디스플레이의 캐소드 기판은 도 2에서 보는 바와 같 이 행열 신호선 (R1, R2, R3, . . . ; C1, C2, C3, . . . )에 의해 정의되는 각 픽셀에 박막 트랜지스터와 박막 트랜지스터의 드레인 전극(117)에 연결된 카본 전계 에미터(120)를 가지고 있으며, 박막 트랜지스터의 게이트(111)는 행 신호선(R1, R2, R3, . . . )에, 박막 트랜지스터의 소스 전극(116)은 열 신호선(C1, C2, C3, . . . )에 각각 연결되어 있다. 디스플레이의 스캔 신호(scan signal) 및 데이터 신호(data signal)는 각각 행 및 열 신호선을 통하여 박막 트랜지스터 게이트(111)와 소스 전극(116)으로 전달된다. 이 때, 디스플레이의 스캔 및 데이터 신호는 펄스 전압 신호(voltage signal)로 인가되며, 디스플레이의 계조(gray scale)는 데이터 펄스 신호 폭(width) 또는 진폭(amplitude)을 변조하여 얻는다.
상기 도 1 및 도 2의 전계 방출 디스플레이 구동시, 상기 전계 방출 게이트(150)에는 상기 전계 에미터(120)로부터 전자 방출을 유도하기 위한 직류 전압이 인가되고, 상기 투명 전극(170)에는 상기 전계 에미터(120)에서 방출된 전자를 고 에너지로 가속시키기 위하여 고직류 전압을 인가한다. 스캔 신호의 높은 전위(H)에 의해 한 행이 선택되면 데이터 신호의 낮은 전위(L)의 시간 동안 박막 트랜지스터가 온 되며, 이에 따라 데이터 신호의 낮은 전위의 시간 동안 발광이 이루어진다.
도 2와 같은 종래 액티브-매트릭스 전계 방출 디스플레이의 경우, 박막 트랜지스터 게이트(111)에 인가되는 스캔 신호와 박막 트랜지스터의 소스 전극(116)에 인가되는 데이터 신호에 의해 박막 트랜지스터가 온(on)/오프(off)되기 때문에, 전계 방출 게이트(150)에 인가되는 전압에 관계없이 저전압 구동이 가능한 장점을 가지는 반면, 다음과 같은 구동상의 문제점이 있다.
도 2와 같이 액티브-매트릭스 전계 방출 디스플레이가 전압을 기반으로 구동되면, 디스플레이의 성능이 거의 전적으로 각 픽셀에 있는 박막 트랜지스터(110)의 특성에 좌우된다. 특히, 박막 트랜지스터(110)의 소스-드레인 누설 전류가 높거나, 또는 전계 방출에 필요한 전압이 상당히 높아지면 박막 트랜지스터의 드레인에도 높은 전압이 인가되기 때문에 소스-드레인 누설 전류가 상당히 클 수 있는데, 이것은 디스플레이의 명암비 (contrast ratio)와 균일도를 크게 열화시키는 문제점을 야기한다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 전류를 기반으로 구동될 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제공하는데 그 목적이 있다.
또한, 본 발명은 박막 트랜지스터에 의한 누설 전류를 방지할 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 전계 방출 픽셀은, 전자를 방출하기 위한 전계 에미터가 형성된 캐소드; 상기 캐소스에서 방출된 전자를 흡수하는 형광체가 형성된 아노드; 및 스캔 신호에 따라 전류원에 연결되는 소스와, 하이 인에이블 데이터 신호를 입력받기 위한 게이트와, 상기 캐소드에 연결되는 드레인을 구비하는 박막 트랜지스터부를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전계 방출 디스플레이는, 형광체의 음극 발광이 발생하는 발광 소자부와, 상기 발광 소자부를 구동하기 위한 박막 트랜지스터부를 포함하는 다수개의 단위 픽셀; 상기 각 단위 픽셀에 스캔 신호를 인가하기 위한 전류 소스; 및 상기 각 단위 픽셀에 데이터 신호를 인가하기 위한 전압 소스를 포함하는 것을 특징으로 한다. 여기서, 상기 전류 소스의 온-전류(on-current)는 주어진 쓰기 시간(writing time)내에 스캔 행의 부하 저항(resistance) 및 용량(capacitance)을 감당할 수 있을 만큼 충분히 크며, 상기 전류 소스의 오프-전류(off-current)는 각 픽셀에서 전자 방출이 무시될 수 있을 정도로 낮은 값을 가진다. 또한, 상기 전압 소스(voltage source)에서 인가되는 데이터 신호의 펄스 크기(amplitede) 또는 펄스 폭을 변화시켜 디스플레이의 계조를 표현한다.
이하, 도 3 내지 도 6을 참조하여 본 발명의 실시예들을 자세히 설명하겠다. 하기 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
(실시예 1)
도 3은 본 발명의 사상을 적용한 의한 액티브-매트릭스 전계 방출 픽셀과, 이를 포함하는 전계 방출 디스플레이의 구동 방법의 일실시예에 대하여 도시하고 있다.
도 3에 도시한 바와 같이, 행열을 이루는 가로선(행) 신호선(R1, R2, R3, . . . ) 및 세로선(열) 신호선(C1, C2, C3, . . . )의 교차 지점에 형성되는 각 픽셀의 캐소드 기판에는, 한 개의 박막 트랜지스터(310)와, 상기 박막 트랜지스터(310)의 드레인 전극에 연결된 전계 에미터(320)가 형성된다. 상기 박막 트랜지스터의 소스 전극(316)은 행 신호선(R1, R2, R3, . . . )에, 박막 트랜지스터의 게이트(311)는 열 신호선(C1, C2, C3, . . . )에 각각 연결되어 있다. 디스플레이의 스캔 신호 및 데이터 신호는 각각 행 및 열 신호선을 통하여 박막 트랜지스터의 소스 전극(316)과 게이트(311)로 전달되며, 이에 따라 각 픽셀들이 구동된다.
상기 박막 트랜지스터(310)의 활성층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, ZnO와 같은 넓은 밴드갭을 갖는 반도체, 또는 유기 반도체로 제조할 수 있다. 상기 전계 에미터(320)는 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버 등의 카본 물질로 제조될 수 있다.
도 1에 도시한 일반적인 전계 방출 픽셀과 마찬가지로, 상기 전계 에미터(320) 주위에는 상기 전계 에미터로부터 전자를 방출시키기 위하여 게이트 홀을 포함한 게이트 절연막 및 전계 방출 게이트를, 캐소드 기판과 일체형 또는 별도의 기판 위에 제작되도록 구현할 수 있다. 상기 캐소드 기판은 진공 패키징 공정에서 아노드 기판과 결합될 수 있다. 상기 캐소드 기판 영역 중 하나의 행 신호선 및 열 신호선이 교차하는 지점의 전계 에미터가 존재하는 일부 영역을 캐소드라 칭하며, 상기 아노드 기판 영역 중 하나의 행 신호선 및 열 신호선이 교차하는 지점의 형광체가 존재하는 일부 영역을 아노드라 칭한다. 상기 캐소드 및 아노드는 전체 디스플레이에서 한 픽셀을 담당하는 발광 소자부를 이룬다.
상기 도 3에서 디스플레이의 스캔 신호는 전류 소스(190)로 구성되며, 상기 전류 소스의 온-전류는 주어진 쓰기 시간내에 스캔 행의 부하 저항 및 용량을 감당할 수 있을 만큼 충분히 크며, 상기 전류 소스(190)의 오프-전류는 각 픽셀에서 전자 방출이 무시될 수 있을 정도로 낮은 값을 가진다. 상기 디스플레이의 데이터 신호는 전압 소스(미도시)로 구성되며, 디스플레이의 계조는 데이터 신호의 높은 전위(H)의 진폭 또는 펄스 폭을 변화시켜 표현한다.
(실시예 2)
도 4는 본 발명의 사상을 적용한 의한 액티브-매트릭스 전계 방출 픽셀과, 이를 포함하는 전계 방출 디스플레이의 구동 방법의 다른 실시예에 대하여 도시하고 있다.
상기 도 4는 상기 도 3의 실시예와 기본적으로 동일하나, 각 픽셀의 박막 트랜지스터가 직렬로 연결된 제1 박막 트랜지스터(470)과 제2 박막 트랜지스터 (480)로 구성되어 있으며, 제1 박막 트랜지스터(470)의 소스 전극이 행 신호선에, 제1 및 제2 박막 트랜지스터(470, 480)의 게이트는 열 신호선에 각각 연결되어 있으며, 전계 에미터(420)는 상기 제2 박막 트랜지스터(480)의 드레인 전극에 연결된 점이 다르다. 여기서, 제1 박막 트랜지스터(470)의 드레인 전극이 제2 박막 트랜지스터(480)의 소스 전극에 연결된다.
상기 도 4의 제1 박막 트랜지스터(470)는 통상적인 드레인 전압에서 동작하는 일반적인 구조를 가지며, 상기 제 2 박막 트랜지스터(480)는 게이트와 드레인이 서로 수직적으로 중첩되지 않는 오프셋 길이(offset length; Loff)를 갖도록 하여, 25V 이상의 드레인 전압에도 견딜 수 있는 고전압 박막 트랜지스터로 구현하는 것이 바람직하다.
상기와 같이 각 픽셀을 제1 박막 트랜지스터(470)와 제2 박막 트랜지스터(480)로 구성하고 제2 박막 트랜지스터(480)가 고전압에 견딜 수 있도록 하면, 전계 방출에 필요한 고전압에 대한 신뢰성을 크게 높일 수 있게 되며, 이에 따라 전계 방출 디스플레이의 수명을 크게 향상시킬 수 있다.
(실시예 3)
도 5는 본 발명의 사상을 적용한 의한 액티브-매트릭스 전계 방출 픽셀과, 이를 포함하는 전계 방출 디스플레이의 구동 방법의 또 다른 실시예에 대하여 도시하고 있다.
상기 도 5는 상기 도 4의 실시예와 기본적으로 동일하나, 제1 박막 트랜지스터(570)에 연결된 제2 박막 트랜지스터가 다수 개의 고전압 박막 트랜지스터(580, 580', 580")로 구성되어 있으며, 다수 개의 제2 박막 트랜지스터(580, 580', 580")의 소스 전극은 제1 박막 트랜지스터(570)의 드레인 전극에 병렬로 연결되어 있다. 또한, 제2 박막 트랜지스터(580, 580', 580")의 각 드레인 전극에는 별도의 전계 에미터(520, 520', 520")가 형성되어 있으며, 각 전계 에미터(520, 520', 520")는 공통의 전계 방출 게이트(550)로 구성되어 있는 점이 다르다.
상기 도 5와 같이 각 픽셀을 제1 박막 트랜지스터(570)와 다수 개의 제2 박 막 트랜지스터(580, 580', 580")로 구성하고, 제2 박막 트랜지스터(580, 580', 580")의 각 드레인 전극에는 별도의 전계 에미터(520, 520', 520")가 형성되도록 하면, 픽셀 간(inter-pixel) 뿐만 아니라 픽셀 내(intra-pixel)의 균일도를 크게 향상시킬 수 있다.
(실시예 4)
도 6은 본 발명의 사상을 적용한 의한 액티브-매트릭스 전계 방출 픽셀과, 이를 포함하는 전계 방출 디스플레이의 구동 방법의 또 다른 실시예에 대하여 도시하고 있다.
상기 도 6은 상기 도 5의 실시예와 기본적으로 동일하나, 제2 박막 트랜지스터(680, 680', 680")의 각 드레인 전극 위에 형성된 각 전계 에미터(620, 620', 620")에 연결되는 전계 방출 게이트(650, 650', 650")가 독립적으로 구성되어 있는 점이 다르다.
상기 도 6와 같이 전계 에미터(620, 620', 620")의 각 전계 방출 게이트(650, 650', 650")를 독립적으로 구성하면 전계 방출에 필요한 전압을 상당히 낮출 수 있게 되며, 이에 따라 박막 트랜지스터(670, 680, 680', 680")에 유도되는 전압을 저감시켜 전계 방출 디스플레이의 신뢰성을 높일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에서는 전계 에미터와 박막 트랜지스터로 이루어진 액티브-매트릭스 전계 방출 디스플레이에서 디스플레이의 스캔 신호 및 데이터 신호를 각 픽셀에 있는 박막 트랜지스터의 소스 전극과 게이트로 각각 입력하고, 스캔 신호는 전류 소스, 데이터 신호는 전압 소스 형태로 인가하여 구동함으로써, 비록 박막 트랜지스터의 누설 전류가 높더라도 디스플레이의 명암비와 균일도를 크게 향상시킬 수 있다.
또한, 전계 방출 디스플레이의 캐소드 픽셀을 직렬로 연결된 제 1 및 제 2 박막 트랜지스터와, 상기 제 2 박막 트랜지스터의 드레인 전극 일부 위에 형성된 전계 에미터로 구성함으로써, 픽셀 간 뿐만 아니라 픽셀 내부의 균일도를 크게 개선시킬 수 있으며, 직렬 연결된 제 1 및 제 2 박막 트랜지스터에 의해 고전압 대한 내성을 크게 높여 전계 방출 디스플레이의 수명을 크게 향상시킬 수 있다.

Claims (15)

  1. 전자를 방출하기 위한 전계 에미터가 형성된 캐소드;
    상기 전계 에미터에서 방출된 전자를 흡수하는 형광체가 형성된 아노드; 및
    스캔 신호에 따라 전류원에 연결되는 소스와,
    하이 인에이블 데이터 신호를 입력받기 위한 게이트와,
    상기 캐소드에 연결되는 드레인을 구비하는 박막 트랜지스터부;
    를 포함하는 전계 방출 픽셀.
  2. 제1항에 있어서,
    상기 캐소드의 전계 방출을 유발하기 위해 상기 캐소드와 아노드 사이에 전계 방출 전위를 형성하는 전계 방출 게이트
    를 더 포함하는 것을 특징으로 하는 전계 방출 픽셀.
  3. 제1항에 있어서, 상기 박막 트랜지스터부는,
    게이트에 동일한 신호가 인가되는 직렬 연결된 2개 이상의 트랜지스터인 것을 특징으로 하는 전계 방출 픽셀.
  4. 제3항에 있어서, 상기 직렬 연결된 2개 이상의 트랜지스터 중 캐소드와 연결되는 트랜지스터는, 25V 이상의 드레인 전압에도 견딜 수 있는 고전압 트랜지스터 인 것을 특징으로 하는 전계 방출 픽셀.
  5. 제4항에 있어서, 상기 직렬 연결된 2개 이상의 트랜지스터 중 캐소드와 연결되는 트랜지스터는, 게이트와 드레인이 서로 수직적으로 중첩되지 않는 오프셋 길이를 갖는 것을 특징으로 하는 전계 방출 픽셀.
  6. 제1항에 있어서,
    상기 캐소드는, 2개 이상의 전계 에미터들을 포함하며,
    상기 박막 트랜지스터부는,
    게이트에 동일한 신호가 인가되고, 소스에 동일한 신호가 인가되며, 드레인이 상기 전계 에미터에 하나씩 연결되는 2개 이상의 트랜지스터를 포함하는 것을 특징으로 하는 전계 방출 픽셀.
  7. 제6항에 있어서,
    상기 2개 이상의 전계 에미터 전체를 덮는 단일판으로 형성되며, 상기 캐소드의 전계 방출을 유발하기 위해 상기 캐소드와 아노드 사이에 기준 전위를 형성하는 전계 방출 게이트
    를 더 포함하는 것을 특징으로 하는 전계 방출 픽셀.
  8. 제6항에 있어서,
    상기 2개 이상의 전계 에미터마다 하나씩 형성되며, 상기 전계 에미터의 전계 방출을 유발하기 위해 상기 캐소드와 아노드 사이에 전계 방출 전위를 형성하는 전계 방출 게이트
    를 더 포함하는 것을 특징으로 하는 전계 방출 픽셀.
  9. 제1항에 있어서,
    상기 박막 트랜지스터의 활성층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, ZnO와 같은 넓은 밴드갭을 갖는 반도체, 또는 유기 반도체로 이루어지는 것을 특징으로 하는 전계 방출 픽셀.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 캐소드는 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버 등의 카본 물질로 이루어지는 것을 특징으로 하는 전계 방출 픽셀.
  11. 형광체의 음극 발광이 발생하는 발광 소자부와
    상기 발광 소자부를 구동하기 위한 박막 트랜지스터부를 포함하는 다수개의 단위 픽셀;
    상기 각 단위 픽셀에 스캔 신호를 인가하기 위한 전류 소스; 및
    상기 각 단위 픽셀에 데이터 신호를 인가하기 위한 전압 소스
    를 포함하는 전계 방출 디스플레이.
  12. 제11항에 있어서, 상기 단위 픽셀은,
    상기 제1항 내지 제9항 중 어느 한 항의 전계 방출 픽셀인 것을 특징으로 하는 전계 방출 디스플레이.
  13. 삭제
  14. 제11항에 있어서,
    상기 전압 소스는 데이터 신호의 펄스 폭을 변화시켜 계조(gradient) 표현을 수행하는 것을 특징으로 하는 전계 방출 디스플레이.
  15. 제11항에 있어서,
    상기 전압 소스는 데이터 신호의 펄스 크기(amplitude)를 변화시켜 계조(gradient) 표현을 수행하는 것을 특징으로 하는 전계 방출 디스플레이.
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