KR100651624B1 - 액티브-매트릭스 전계 방출 디스플레이 - Google Patents

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Abstract

본 발명은 전계 방출 소자를 평판 디스플레이 장치에 응용한 전계 방출 디스플레이에 관한 것이다. 본 발명의 전계 방출 디스플레이는 기판 위에 직렬로 연결된 제 1 및 제 2 박막 트랜지스터와, 제 2 박막 트랜지스터의 드레인 전극 위에 위치하는 전계 에미터와, 전계 에미터의 주위를 둘러싸는 게이트 구멍을 구비한 게이트 절연막과, 게이트 절연막 위에 위치하는 전계 방출 게이트 전극을 가진 캐소드 판, 및 투명한 기판 위에 형성된 빨강, 녹색, 파랑색의 형광체를 구비하고 캐소드 판과 서로 마주보면서 평행하게 진공 패키징되는 아노드 판을 포함하는 것을 특징으로 한다. 본 발명에 의하면, 직렬로 연결된 제 1 및 제 2 박막 트랜지스터와 픽셀간 뿐만 아니라 픽셀 내부의 균일도를 크게 개선시킬 수 있고, 박막 트랜지스터의 고유한 소스-드레인 누설 전류를 크게 감소시킬 수 있으며, 이에 따라 전계 방출 디스플레이의 명암비를 크게 향상시킬 수 있다.
전계 방출 디스플레이, 박막 트랜지스터, 직렬, 균일도, 누설 전류, 명암비

Description

액티브-매트릭스 전계 방출 디스플레이{Active-Matrix Field Emission Display}
도 1은 종래의 패시브-매트릭스(passive-matrix) 전계 방출 디스플레이의 픽셀 구성을 보여주는 단면도.
도 2는 종래의 패시브-매트릭스 전계 방출 디스플레이의 캐소드 판의 구성을 보여주는 개략도.
도 3은 종래의 액티브-매트릭스(active-matrix) 전계 방출 디스플레이의 픽셀 구성을 보여주는 단면도.
도 4는 종래의 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판의 구성을 보여주는 개략도.
도 5는 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 픽셀 구성의 실시 예를 보여주는 단면도.
도 6은 도 5의 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판 구성의 실시 예를 보여주는 개략도.
도 7은 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판 구성의 또 다른 실시 예를 보여주는 개략도.
도 8은 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판 구성의 또 다른 실시 예를 보여주는 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 17, 21, 27 : 유리 기판 12 : 전계 에미터 전극
13, 23 : 전계 에미터 14, 24 : 게이트 구멍
15, 25 : 게이트 절연막 16, 26 : 전계 방출 게이트 전극
18, 28 : 형광체 (phosphor) 22 : 박막 트랜지스터
110, 180 : 유리 기판
120 (T1) : 제 1 박막 트랜지스터
130 (T2) : 제 2 박막 트랜지스터
121 (131) : 제 1 (제 2) 박막 트랜지스터의 게이트
122 (132) : 제 1 (제 2) 박막 트랜지스터의 게이트 절연막
123 (133) : 제 1 (제 2) 박막 트랜지스터의 활성층
124 (134) : 제 1 (제 2) 박막 트랜지스터의 소스
125 (135) : 제 1 (제 2) 박막 트랜지스터의 드레인
126 (136) : 제 1 (제 2) 박막 트랜지스터의 소스 전극
127 (137) : 제 1 (제 2) 박막 트랜지스터의 드레인 전극
140 : 전계 에미터
150 : 게이트 구멍
160 : 게이트 절연막
170: 전계 방출 게이트 전극
190 : 형광체
본 발명은 전계 방출 소자를 평판 디스플레이에 응용한 전계 방출 디스플레이(Field Emission Display: FED)에 관한 것으로, 보다 상세하게는, 직렬 접속된 복수의 박막 트랜지스터를 이용하여 박막 트랜지스터 및 픽셀의 균일도를 향상시킬 수 있는 액티브-매트릭스 전계 방출 디스플레이에 관한 것이다.
전계 방출 디스플레이는 전계 에미터 어레이를 가진 캐소드 판(cathode plate)과 형광체(phosphor)를 가진 아노드 판(anode plate)을 서로 평행하게 좁은 간격, 예컨대, 2㎜ 이내로 진공 패키징(vacuum packaging)하여 제작하며, 캐소드 판의 전계 에미터로부터 방출된 전자를 아노드 판의 형광체에 충돌시켜 형광체의 음극 발광(cathodoluminescence)으로 화상을 표시하는 장치이다. 전술한 전계 방출 표시장치는 최근 종래의 브라운관(cathode ray tube: CRT)을 대체할 수 있는 평판 디스플레이로서 크게 연구 개발되고 있다.
전계 방출 디스플레이의 핵심 구성 요소인 전계 에미터는 소자 구조 및 에미터 물질, 에미터 모양에 따라 그 효율이 크게 달라진다. 현재 전계 방출 소자의 구조는 크게 캐소드와 아노드로 구성된 2극형(diode)과 캐소드, 게이트, 아노드로 구성된 3극형(triode)으로 분류할 수 있다. 3극형 전자 방출 소자에서 캐소드 또는 전계 에미터는 전자를 내놓는 기능을, 게이트는 전자 방출을 유도하는 기능을, 아 노드는 방출된 전자를 받는 기능을 수행한다. 3극형 구조에서는 캐소드와 게이트 간에 인가되는 전계에 의해 전자가 방출되기 때문에 2극형에 비해 저전압 구동이 가능하며, 전자 방출을 쉽게 제어할 수 있다는 장점이 있다. 이러한 장점으로 인해 최근 3극형 전계 방출 디스플레이가 많이 개발되고 있다.
전계 에미터 물질로는 금속, 실리콘, 다이아몬드, 다이아몬드상 카본(diamond like carbon), 카본 나노튜브(carbon nanotube), 카본 나노파이버(carbon nanofiber) 등이 있으며, 최근 카본 나노튜브와 나노파이버 등은 그 자체가 가늘고 뽀족하고, 안정성이 우수하기 때문에 에미터 물질로 크게 사용되고 있다.
도 1은 종래의 카본 나노튜브 또는 카본 나노파이버 등으로 이루어진 카본 전계 에미터와 이를 이용한 패시브-매트릭스(passive-matrix) 전계 방출 디스플레이의 픽셀 구성을 보여주는 단면도이며, 도 2는 도 1의 종래의 패시브-매트릭스 전계 방출 디스플레이의 캐소드 판의 전계 에미터 어레이 구성을 보여주는 개략도이다.
도 1을 참조하면, 종래의 패시브-매트릭스 전계 방출 디스플레이는 유리 기판(11)과, 유리 기판(11)의 일부 위에 형성된 전계 에미터 전극(12)과, 전계 에미터 전극(12)의 일부 위에 형성된 카본 전계 에미터(13)와, 카본 전계 에미터(13)의 주위를 둘러싼 게이트 구멍(14)을 구비하는 게이트 절연막(15)과, 게이트 절연막(15)의 일부 위에 형성된 전계 방출 게이트 전극(16)을 가진 캐소드 판(10a)과, 또 다른 유리 기판(17)과, 유리 기판(17)의 일부 위에 형성된 빨강(R), 녹색(G), 파랑색(B)의 형광체(18)를 가진 아노드 판(10b)이 서로 마주보면서 평행하게 진공 패키 징되어 있다.
전술한 캐소드 판(10a)은 도 2에 도시한 바와 같이 전계 에미터 전극(12)과 전계 방출 게이트 전극(16)이 서로 교차하여 행렬(matrix) 형태로 이루어지며, 교차에 의해 형성되는 영역이 하나의 픽셀(pixel)을 정의하고, 각 픽셀은 복수의 카본 전계 에미터(13)로 구성되어 있다.
전술한 종래의 패시브-매트릭스 전계 방출 디스플레이는, 카본 전계 에미터(13)를 둘러싸는 게이트 구멍(14)이 크고, 게이트 절연막(15)이 두껍기 때문에 전계 방출을 위한 구동 전압이 50V 이상으로 상당히 크며, 카본 전계 에미터(13)가 픽셀 간뿐만 아니라 픽셀 내부에서도 매우 균일하지 못하게 전자를 방출하는 문제를 지니고 있다. 또한, 게이트 구멍(14)에 대해 카본 전계 에미터(13)를 완전히 대칭적으로 형성하기 어렵기 때문에 방출된 전자들이 전계 방출 게이트 전극(16)으로 흘러들어 누설 전류를 형성하는 경우가 많이 발생하는 문제를 지니고 있다.
상기와 같은 패시브-매트릭스 전계 방출 디스플레이의 문제점을 해결하기 위한 기술이 국내 공개특허공보 제2004-0057866호(2004년7월2일) 및 국내 공개특허공보 제2005-0057712호(2005년 6월 6일)에 제안되어 있다. 이 제안된 기술을 아래에서 간략히 설명한다.
도 3은 종래의 액티브-매트릭스(active-matrix) 전계 방출 디스플레이의 픽셀 구성을 보여주는 단면도이고, 도 4는 종래의 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판의 구성을 보여주는 개략도이다.
도 3을 참조하면, 종래의 액티브-매트릭스 전계 방출 디스플레이는 유리 기 판(21)과, 유리 기판(21)의 일부 위에 형성된 박막 트랜지스터(22)와, 박막 트랜지스터(22)의 드레인 전극 일부 위에 형성된 카본 전계 에미터(23)와, 카본 전계 에미터(23)의 주위를 둘러싼 게이트 구멍(24)을 구비하는 게이트 절연막(25)과, 게이트 절연막(25)의 일부 위에 형성된 전계 방출 게이트 전극(26)을 가진 캐소드 판(20a)과, 또 다른 유리 기판(27)과, 유리 기판(27)의 일부 위에 형성된 빨강(R), 녹색(G), 파랑색(B)의 형광체(28)를 구비하며, 캐소드 판과 서로 마주하면서 평행하게 진공 패키징되는 아노드 판(20b)으로 구성된다.
전술한 전계 방출 디스플레이의 캐소드 판(20a)은 도 4에 도시한 바와 같이 행렬 형태의 복수의 픽셀들 각각에 카본 전계 에미터(23)와 직렬로 연결되는 박막 트랜지스터를 구비한다. 각 픽셀의 카본 전계 에미터(23)는 하나의 공통 전계 방출 게이트 전극(26)에 대응하여 구성된다. 전술한 구성에 의하면, 종래의 액티브-매트릭스 전계 방출 디스플레이는 전계 방출 게이트 전극(26)에 전압을 인가하여 전계 에미터(23)로부터 전자 방출을 유도함과 동시에 아노드 판(20b)에 고전압을 인가하여 방출된 전자를 고 에너지로 가속시킬 수 있도록 함으로써 화상을 표시한다. 이때, 디스플레이의 스캔 및 데이터 신호는 박막 트랜지스터에 어드레싱(addressing)된다.
전술한 종래의 액티브-매트릭스 전계 방출 디스플레이는 패시브-매트릭스 전계 방출 디스플레이에 비해 전계 방출 구동 전압을 박막 트랜지스터의 구동 전압으로 낮출 수 있으며, 픽셀 간의 균일도도 상당히 향상시킬 수 있다.
그러나, 전술한 종래의 액티브-매트릭스 전계 방출 디스플레이는 각 픽셀에 대하여 하나의 박막 트랜지스터가 전계 에미터의 전류를 제어하기 때문에 픽셀 내부에서의 균일도는 여전히 나쁘며, 또한 박막 트랜지스터의 소스-드레인 누설 전류에 의해 전계 방출 전류를 제대로 끊을 수 없게 되고, 이에 따라 디스플레이의 명암비가 나빠지게 된다. 특히, 전계 방출에 필요한 전압이 높으면 박막 트랜지스터의 드레인에 높은 전압이 인가되기 때문에 소스-드레인 누설 전류가 상당히 클 수 있다.
따라서, 본 발명자는 상기와 같은 종래의 액티브-매트릭스 전계 방출 디스플레이의 문제점을 해결할 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제안한다.
본 발명의 목적은 각 픽셀 내에서 직렬 연결되는 제1 및 제2 박막 트랜지스터와 제 2 박막 트랜지스터의 드레인 전극 일부 위에 위치하는 전계 에미터를 이용함으로써 박막 트랜지스터와 픽셀 간의 균일도를 크게 개선시킬 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제공하는 데 있다.
본 발명의 또 다른 목적은 각 픽셀 내에서 직렬 연결되는 복수의 박막 트랜지스터 중 전계 에미터에 결합되는 박막 트랜지스터로 고전압 박막 트랜지스터를 이용함으로써 박막 트랜지스터와 픽셀 간의 균일도를 크게 개선시킬 뿐 아니라 박막 트랜지스터의 소스-드레인 누설 전류를 크게 감소시킬 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제공하는 데 있다.
본 발명의 또 다른 목적은 직렬 연결되는 복수의 박막 트랜지스터를 이용하 여 픽셀 내의 복수의 전계 에미터를 개별적으로 또는 그룹적으로 제어함으로써 픽셀 내부의 균일도를 크게 개선시킬 수 있고, 디스플레이의 명암비를 크게 향상시킬 수 있는 액티브-매트릭스 전계 방출 디스플레이를 제공하는 데 있다.
상술한 목적을 달성하기 위하여 본 발명의 바람직한 측면에 의하면, 기판과, 기판 위에 직렬로 연결된 제 1 및 제 2 박막 트랜지스터와, 상기 제 2 박막 트랜지스터의 드레인 전극 위에 위치하는 전계 에미터와, 상기 전계 에미터의 주위를 둘러싸는 게이트 구멍을 구비한 게이트 절연막과, 상기 게이트 절연막 위에 위치하는 전계 방출 게이트 전극를 구비하는 캐소드 판; 및 기판과, 상기 기판 위에 위치하는 빨강(R), 녹색(G), 파랑색(B)의 형광체를 구비하며 캐소드 판과 서로 마주보면서 평행하게 진공 패키징되는 아노드 판을 포함하는 전계 방출 디스플레이가 제공된다.
바람직하게는, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터의 소스 및 드레인 전극은 서로 직렬로 연결되며, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터의 게이트 전극은 공통 또는 별개로 가질 수 있다.
상기 제 2 박막 트랜지스터는, 25V 이상의 드레인 전압에도 견딜 수 있는 고전압 트랜지스터이다.
상기 캐소드 판의 각 픽셀은 하나의 제 1 박막 트랜지스터와 복수의 제 2 박막 트랜지스터를 구비한다. 각 픽셀이 복수의 제 2 박막 트랜지스터를 구비하는 경우, 각각의 제 2 박막 트랜지스터는 별도의 전계 에미터를 가질 수 있으며, 전계 에미터는 공통 또는 별개의 전계 방출 게이트 전극을 가질 수 있다.
상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터의 활성층(active layer)은 비정질 실리콘(a-Si), 마이크로 결정 실리콘(mc-Si), 다결정 실리콘(poly-Si), ZnO와 같은 넓은 밴드갭(wide band gap)을 갖는 반도체, 또는 유기 반도체(organic semiconductor)로 이루어진다.
상기 전계 에미터는 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버 등으로 이루어진 막 형(박막 또는 후막)으로 형성되어 있으며, 화학적 기상 증착법(Chemical Vapor Deposition: CVD) 등에 의한 직접 성장이나, 분말(powder)을 이용한 페이스트(paste) 방법으로 형성될 수 있다.
상기 전계 에미터의 주위를 둘러싼 게이트 구멍 및 게이트 절연막의 물리적인 크기는 상기 전계 에미터보다 매우 크고 두꺼운 것으로 이루어진다.
상기 게이트 구멍을 포함한 게이트 절연막과 전계 방출 게이트 전극은 캐소드 판과 별도의 기판에 제작되어, 진공 패키징 시 결합될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다.
도 5는 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 픽셀 구성의 실시 예를 보여주는 단면도이다.
도 5에 도시한 바와 같이, 본 발명에 의한 전계 방출 디스플레이는 유리 기판(110)과, 유리 기판(110)의 일부 위에 직렬로 연결되어 형성된 제 1 박막 트랜지 스터(120, T1) 및 제 2 박막 트랜지스터(130, T2)와, 제 2 박막 트랜지스터(130)의 드레인 전극 일부 위에 형성된 전계 에미터(140)와, 전계 에미터(140)의 주위를 둘러싼 게이트 구멍(150) 및 게이트 절연막(160)과, 게이트 절연막(160)의 일부 위에 형성된 전계 방출 게이트 전극(170)을 가진 캐소드 판(100a)과, 또 다른 유리 기판(180)과, 유리 기판(180)의 일부 위에 형성된 빨강, 녹색, 파랑색의 형광체(190)를 구비하는 아노드 판(100b)을 포함한다. 캐소드 판(100a) 및 아노드 판(100b)은 서로 마주보면서 평행하게 진공 패키징되어 있다.
상기 제 1 박막 트랜지스터(120)는 유리 기판(110) 상의 일부에 금속 또는 합금으로 이루어진 박막 트랜지스터의 게이트(121)와, 게이트(121)를 구비한 유리 기판(110) 상에 비정질 실리콘 질화막(a-SiNx) 또는 실리콘 산화막으로 이루어진 박막 트랜지스터의 게이트 절연막(122)과, 게이트(121)와 게이트 절연막(122)의 일부 위에 비정질 실리콘(a-Si)으로 이루어진 박막 트랜지스터의 활성층(123)과, 활성층(123)의 양끝 영역에 n-형 비정질 실리콘으로 이루어진 박막 트랜지스터의 소스(124) 및 드레인(125)과, 소스(124)와 게이트 절연막(122)의 일부 위에 금속 또는 합금으로 이루어진 박막 트랜지스터의 소스 전극(126)과, 드레인(125)과 게이트 절연막(122)의 일부 위에 금속 또는 합금으로 이루어진 박막 트랜지스터의 드레인 전극(127)으로 구성되어 있다.
상기 제 2 박막 트랜지스터(130)는 유리 기판(110) 상의 일부에 금속 또는 합금으로 이루어진 박막 트랜지스터의 게이트(131)와, 게이트(131)를 구비한 유리 기판(110) 상에 비정질 실리콘 질화막(a-SiNx) 또는 실리콘 산화막으로 이루어진 박막 트랜지스터의 게이트 절연막(132)과, 게이트(131)와 게이트 절연막(132)의 일부 위에 비정질 실리콘(a-Si)으로 이루어진 박막 트랜지스터의 활성층(133)과, 활성층(133)의 양끝 영역에 n-형 비정질 실리콘으로 이루어진 박막 트랜지스터의 소스(134) 및 드레인(135)과, 소스(124)와 게이트 절연막(132)의 일부 위에 금속 또는 합금으로 이루어진 박막 트랜지스터의 소스 전극(136)과, 드레인(135)과 게이트 절연막(132)의 일부 위에 금속 또는 합금으로 이루어진 박막 트랜지스터의 드레인 전극(137)으로 구성되어 있다.
제 1 박막 트랜지스터(120)의 게이트 절연막(122)과, 제 2 박막 트랜지스터(130)의 게이트 절연막(132)은 서로 동일한 물질로 연속적으로 이어져 있으며, 제 1 박막 트랜지스터(120)의 드레인 전극(127)은 제 2 박막 트랜지스터(130)의 소스 전극(136)과 서로 동일한 물질로 연결되어 있고, 제 1 및 제 2 박막 트랜지스터(120, 130)의 게이트 전극(121, 131)은 서로 연결되어 있거나 별개로 형성되어 있다.
제 2 박막 트랜지스터(130)는 게이트(131)와 드레인(135)이 서로 수직적으로 중첩되지 않는 오프셋 길이(offset length; Loff)를 갖도록 하여, 25V 이상의 드레인 전압에도 견딜 수 있는 고전압 박막 트랜지스터로 이루어진다.
전계 에미터(140)는 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버 등으로 이루어진 막 형, 예컨대, 박막 또는 후막으로 형성되어 있으며, 화학적 기상 증착법 등에 의한 직접 성장이나, 분말을 이용한 페이스트 방법으로 형성될 수 있다.
게이트 구멍(150) 및 게이트 절연막(160)의 물리적인 크기는 전계 에미터(140)보다 크고 두껍게, 예컨대, 1배 이상, 100배 이하로 구성될 수 있다. 또한 게이트 구멍(150)을 구비한 게이트 절연막(160)과 전계 방출 게이트 전극(170)은 캐소드 판(110a)과 별도의 기판에 제작되어, 진공 패키징 시 결합될 수 있다.
도 6은 도 5의 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판 구성의 실시 예를 보여주는 개략도이다.
도 6에서 보는 바와 같이, 제 1 및 제 2 박막 트랜지스터의 게이트 전극은 행 버스(row bus; R1, R2, R3, …) 선에 연결되어 있으며, 제 1 박막 트랜지스터의 소스 전극은 열 버스(column bus; C1, C2, C3, …) 선에 연결되어 있고, 전계 에미터의 전계 방출 게이트 전극(170)은 각 픽셀에 대해 공통(G)으로 연결되어 있다.
본 실시예의 전계 방출 디스플레이의 구동은 다음과 같은 방법으로 이루어질 수 있다. 디스플레이 구동을 위한 스캔 및 데이터 신호를 각각 제 1 박막 트랜지스터(120)의 게이트 및 소스 전극으로 어드레싱하고, 전계 방출 게이트 전극(170)에 전압을 인가하여 전계 에미터(140)로부터 전자 방출을 유도함과 동시에 아노드 판에 고전압을 인가하여 방출된 전자를 고 에너지로 가속시켜 화상을 표현한다. 이때, 디스플레이의 계조 표현(gray representation)은 데이터 신호의 펄스 진폭(pulse amplitude) 또는 펄스 폭(pulse width)을 변화시켜 얻는다. 참고로, 디스플레이의 스캔 및 데이터 신호는 각각 제1 박막 트랜지스터(120)의 소스 및 게이트 전극을 바꾸어 어드레싱할 수도 있다.
도 7은 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판 구성의 또 다른 실시 예를 보여주는 개략도이다.
도 7은 도 6의 실시 예와 기본적으로 동일하나, 각 픽셀이 하나의 제 1 박막 트랜지스터(120)와 복수의 제 2 박막 트랜지스터(130a)로 구성되어 있으며, 복수의 제 2 박막 트랜지스터(130a)의 복수의 소스 전극은 제 1 박막 트랜지스터(120)의 드레인 전극에 각각 직렬로 연결되어 있다. 또한, 제 2 박막 트랜지스터(130a)의 각 드레인 전극(137)에는 별도의 전계 에미터(140a, 140b, 140c)가 연결되어 있으며, 각 전계 에미터(140a, 140b, 140c)는 공통의 전계 방출 게이트 전극(170)에 대응하여 위치하고 있는 점이 다르다.
전술한 구성에 의하면, 제1 박막 트랜지스터(120)에 각각 직렬 연결되는 복수의 제2 박막 트랜지스터(130a)를 이용하여 픽셀 내부의 균일도를 크게 개선시킬 수 있다.
도 8은 본 발명에 의한 액티브-매트릭스 전계 방출 디스플레이의 캐소드 판 구성의 또 다른 실시 예를 보여주는 개략도이다.
도 8은 도 7의 실시 예와 기본적으로 동일하나, 복수의 제 2 박막 트랜지스터(130a)의 각 드레인 전극에 각각 연결된 복수의 전계 에미터(140a, 140b, 140c)에 대응하여 복수의 전계 방출 게이트 전극(170a, 170b, 170c)이 각각 독립적으로 위치하고 있는 점이 다르다.
전술한 구성에 의하면, 각 픽셀 내에서 복수의 전계 에미터를 개별적 또는 그룹적으로 제어함으로써 픽셀 간의 균일도를 크게 개선시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이, 본 발명에서는 전계 방출 디스플레이의 픽셀을 직렬 연결된 제 1 및 제 2 박막 트랜지스터와, 제 2 박막 트랜지스터의 드레인 전극 일부 위에 형성된 전계 에미터로 구성함으로써, 픽셀간 뿐만 아니라 픽셀 내부의 균일도를 크게 개선시킬 수 있고, 또한, 직렬 연결된 제 1 및 제 2 박막 트랜지스터에 의해 고전압에 대한 내성을 크게 높여 전계 방출 디스플레이의 수명을 크게 향상시킬 수 있다. 아울러, 전술한 직렬 연결된 제 1 및 제 2 박막 박막 트랜지스터의 구조에 의해 박막 트랜지스터의 고유한 소스-드레인 누설 전류를 크게 감소시킬 수 있으며, 이에 따라 전계 방출 디스플레이의 명암비를 크게 향상시킬 수 있다.

Claims (14)

  1. 기판과, 상기 기판 위에 직렬로 연결된 제 1 및 제 2 박막 트랜지스터와, 상기 제 2 박막 트랜지스터의 드레인 전극 위에 위치하는 전계 에미터와, 상기 전계 에미터의 주위를 둘러싸는 게이트 구멍을 구비한 게이트 절연막과, 상기 게이트 절연막 위에 형성된 전계 방출 게이트 전극를 구비하는 캐소드 판; 및
    기판과, 상기 기판 위에 위치하는 빨강, 녹색, 파랑색의 형광체를 구비하며, 상기 캐소드 판과 서로 마주하면서 평행하게 진공 패키징되는 아노드 판을 포함하는 전계 방출 디스플레이.
  2. 제 1 항에 있어서,
    상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터의 소스 및 드레인 전극은 서로 직렬로 연결되어 있으며, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터의 게이트 전극은 공통 또는 개별적으로 위치하는 것을 특징으로 하는 전계 방출 디스플레이.
  3. 제 1 항에 있어서,
    상기 제 2 박막 트랜지스터는, 25V 이상의 드레인 전압에도 견딜 수 있는 고전압 트랜지스터를 포함하는 것을 특징으로 하는 전계 방출 디스플레이.
  4. 제 3 항에 있어서,
    상기 제 2 박막 트랜지스터는 게이트와 드레인이 서로 수직적으로 중첩되지 않는 오프셋 길이를 구비하는 것을 특징으로 하는 전계 방출 디스플레이.
  5. 제 1 항에 있어서,
    상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터의 활성층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, ZnO와 같은 넓은 밴드갭을 갖는 반도체, 및 유기 반도체를 포함하는 그룹에서 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 전계 방출 디스플레이.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 캐소드 판의 각 픽셀이 하나의 제 1 박막 트랜지스터와 복수의 제 2 박막 트랜지스터를 구비하는 것을 특징으로 하는 전계 방출 디스플레이.
  7. 제 6 항에 있어서,
    상기 복수의 제 2 박막 트랜지스터는 각각 별도의 전계 에미터에 연결되는 것을 특징으로 하는 전계 방출 디스플레이.
  8. 제 7 항에 있어서,
    상기 제 2 박막 트랜지스터와 연결되는 각 전계 에미터는 공통 또는 별개의 전계 방출 게이트 전극에 대응하여 위치하는 것을 특징으로 하는 전계 방출 디스플레이.
  9. 제 1 항에 있어서,
    상기 전계 에미터는 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, 카본 나노파이버를 포함하는 그룹에서 선택된 적어도 하나의 카본 물질로 이루어진 것을 특징으로 하는 전계 방출 디스플레이.
  10. 제 9 항에 있어서,
    상기 카본 전계 에미터는 화학적 기상 증착법에 의한 직접 성장 또는 분말을 이용한 페이스트 방법으로 형성되는 것을 특징으로 하는 전계 방출 디스플레이.
  11. 제 1 항에 있어서,
    상기 게이트 절연막의 두께는 상기 전계 에미터의 두께의 1배 이상, 100배 이하인 것을 특징으로 하는 전계 방출 디스플레이.
  12. 제 1 항에 있어서,
    상기 게이트 구멍을 구비한 상기 게이트 절연막 및 상기 전계 방출 게이트 전극은 상기 캐소드 판과 별도의 기판에 제작되며 상기 캐소드 판 및 상기 아노드 판과 함께 진공 패키징되는 것을 특징으로 하는 전계 방출 디스플레이.
  13. 제 1 항에 있어서,
    디스플레이 구동을 위한 스캔 및 데이터 신호를 각각 상기 제 1 박막 트랜지스터의 게이트 및 소스 전극으로 어드레싱하고, 상기 전계 방출 게이트 전극에 전압을 인가하여 상기 전계 에미터로부터 전자 방출을 유도함과 동시에 상기 아노드 판에 고전압을 인가하여 방출된 전자를 고 에너지로 가속시켜 화상을 표시하는 것을 특징으로 하는 전계 방출 디스플레이.
  14. 제 13 항에 있어서,
    상기 디스플레이의 계조 표현은 상기 데이터 신호의 펄스 진폭 또는 펄스 폭을 변화시켜 얻는 것을 특징으로 하는 전계 방출 디스플레이.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130306A (ja) * 1993-11-05 1995-05-19 Futaba Corp 表示装置
KR19980050948A (ko) * 1996-12-21 1998-09-15 양승택 제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법
KR20000034644A (ko) * 1998-11-30 2000-06-26 정선종 전계 방출 디스플레이 장치
KR20010054891A (ko) * 1999-12-08 2001-07-02 오길록 고휘도 전계방출 디스플레이 소자
KR20020051214A (ko) * 2000-12-22 2002-06-28 오길록 고해상도 전계 방출 디스플레이
JP2003323149A (ja) 2002-05-03 2003-11-14 Ind Technol Res Inst 可調式グレイレベルのアクティブマトリクス電流源制御のｆｅｄ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5015912A (en) * 1986-07-30 1991-05-14 Sri International Matrix-addressed flat panel display
JPH0220167A (ja) * 1988-07-08 1990-01-23 Ricoh Co Ltd 密着型等倍センサ
JP2661457B2 (ja) * 1992-03-31 1997-10-08 双葉電子工業株式会社 電界放出形カソード
US5616991A (en) * 1992-04-07 1997-04-01 Micron Technology, Inc. Flat panel display in which low-voltage row and column address signals control a much higher pixel activation voltage
JP3343160B2 (ja) * 1992-09-25 2002-11-11 ソニー株式会社 液晶表示装置
WO1994029841A1 (en) * 1993-06-15 1994-12-22 Micron Display Technology, Inc. Active matrix field emission display with peripheral drive signal supply
JPH0722627A (ja) * 1993-07-05 1995-01-24 Sony Corp 薄膜半導体装置及びアクティブマトリクス液晶表示装置
KR100233254B1 (ko) * 1996-12-21 1999-12-01 정선종 전계 방출 디스플레이
KR100319453B1 (ko) * 1999-08-04 2002-01-05 오길록 2극형 전계 에미터를 가진 전계 방출 디스플레이
JP3954002B2 (ja) * 2002-12-24 2007-08-08 韓國電子通信研究院 電界放出ディスプレイ
KR100568501B1 (ko) * 2003-12-10 2006-04-07 한국전자통신연구원 전계 방출 디스플레이

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130306A (ja) * 1993-11-05 1995-05-19 Futaba Corp 表示装置
KR19980050948A (ko) * 1996-12-21 1998-09-15 양승택 제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법
KR20000034644A (ko) * 1998-11-30 2000-06-26 정선종 전계 방출 디스플레이 장치
KR20010054891A (ko) * 1999-12-08 2001-07-02 오길록 고휘도 전계방출 디스플레이 소자
KR20020051214A (ko) * 2000-12-22 2002-06-28 오길록 고해상도 전계 방출 디스플레이
JP2003323149A (ja) 2002-05-03 2003-11-14 Ind Technol Res Inst 可調式グレイレベルのアクティブマトリクス電流源制御のｆｅｄ

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