KR19980050948A - 제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법 - Google Patents

제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 전자원 장치(electron source device)에 관한 것으로, 제어 트랜지스터를 가진 실리큰 전계 방출 소자를 제공하여, 전자원 장치에서 전자방출의 용이한 제어, 전자방출 특성의 안정화 및 균일성 제고, 소자 파손(failure)을 억제하기 위한 것이다. 또한, 제안된 전계 방출 소자를 저온 공정으로 유리 기판 위에 제조할수 있는 방법을 제공하여, 반도체 공정을 이용한 저가격 및 대면적의 전자원 장치의 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
본 발명의 전계 방출 소자는 절연성 기판 위에 실리콘 전계 방출 소자와 박막 트랜지스터로 구성되고, 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 소스는 전기적으로 서로 연결되어 있으며, 상기 박막 트랜지스터의 게이트 및 드레인에 인가되는 전압을 조정함으로써 상기 전계 방출 소자의 방출 특성을쉽게 제어할 수 있다.
4. 발명의 중요한 용도
마이크로파 소자 및 센서, 평판 디스플레이 등의 전자원으로 이용되는 전계 방출소자

Description

제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법
본 발명은 전자원 장치(electron source device)에 관한 것으로, 특히 제어트랜지스터를 가진 실리콘 전계 방출 소자 및 그 제조 방법에 관한 것이다.상기 전계 방출 소자는 진공 또는 특징 가스 분위기에서 전계(electric field)를 인가하여 전극(이하, 캐소드 전극라 칭함)으로부터 전자를 방출시키는 장치이다. 이러한 전계 방출 소자는 마이크로파 소자 및 센서, 평판 디스플레이 등의 전자원으로 이용된다.
일반적으로, 전계 방출 소자에서 전자의 방출은 소자 구조 및 전극 물질, 전극 모양에 따라 그 효율이 크게 달라진다. 현재 전계 방출 소자의 구조는 크게 캐소드 전극과 아노드로 구성된 2극형(diode)과 캐소드 전극, 게이트, 아노드로 구성된 3극형(triode)으로 분류할 수 있다.3극형 구조는 전자방출을 위한 전계를 캐소드 ㅊ전극과 인접한 게이트로 인가하기 때문에 2극형에 비해 저전압 구동이 가능하고, 또한 아노드 뿐만 아니라 게이트로 방출 전류를 쉽게 제어할 수 있기 때문에 많이 개발되고 있다. 전극 물질로는 금속, 실리콘, 다이아몬드, 다이아몬드상 카본(diamond like carbon) 등이 있으며, 전극 물질로 실리콘을 채택할 경우 반도체 공정 장비를 이용할 수 있는 장점과 전계 방출 소자를 집적회로 공정과 양립하여 제작할 수 있는 장점을 취할 수 있게 된다.
한편, 전계 방출 소자는 전자(electron)가 캐소드 전극 표면을 뚫고 나오는 특성 때문에 그 전기적 특성이 매우 불안정하고, 캐소드 전극간의 전기적 특성의 균일도가 나쁘고, 또한 과전류에 의한 소자 파손이 쉽게 일어나는 단점이 있다. 이러한 문제점을 해소하기 위해서 전계 방출 소자에 제어 트랜지스터를 도입하게 되었다.
도 1은 종래의 제어 MOSFET(Meta1-Oxide-Semiconductor Field Effect Transistor)을 가진 실리콘 전계 방출 소자의 단면도를 나타낸 것이다.
도 1에 도시된 바와 같이, 증래의 실리콘 전계 방출 소자는, p-형 실리콘 웨이퍼(30) 상에 n-웰(311)을 가진다. 그리고, 상기 n-웰(311) 상에 전계 방출 소자의 캐소드 전극(312), 게이트 절연막(313), 게이트 전극(314)을 가지며, 상기 전계 방출 소자를 제어하기 위한 MOSFET의 드레인(323), 게이트 절연막(324), 게이트 전극(325), 드레인 전극(326)으로 구성되어 있다. 도 1에서 MOSFET의 드레인(323) 및 게이트 전극(325)에 인가되는 전압을 조정함으로써 전계 방출 특성을 쉽게 제어할 수 있다.
그러나, 상기 종래의 제어 MOSFET을 가진 실리콘 전계 방출 소자는 양호한 전기적인 특성을 지닌 MOSFET에 의해 전계 방출 출력이 제어되기 때문에 용이한 전자 방출의 제어, 전자방출 특성의 안정화 및 균일성 제고, 소자 파손(failure)의 억제 등 전계 방출 특성을 크게 개선시킬 수 있지만, 전계 방출 소자의 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용이 큰 문제점을 가진다.
본 발명은 전자방출의 용이한 제어, 전자방출 특성의 안정화 및 균일성 제소자 파손(failure)을 억제 할수 있는 제어 트랜지스터를 가진 실리콘 전계 방출 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 저온 공정으로 유리 기판 위에 제조될수 있어 비용을 절감할 수 있는 전계 방출 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 제어 트랜지스터를 가진 전계 방출 소자의 단면도,
도 2은 본 발명에 의한 제어 트랜지스터를 가진 전계 방출 소자의 단면도,
도 3A 내지 도3K는 본 발명에 의한 제어 트랜지스터를 가진 전계 방출 소자의 제조공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10:절연성 기판 11:전계 방출 소자
12:박막 트랜지스터 20:절연막
30:p-형 실리콘 웨이퍼 114:전계 방출 소자의 게이트
127:박막 트랜지스터의 게이트 전극
210:절연막
211:도핑된 다결정 실리콘 213:산화막
211A,212A,212B,212C:도핑되지 않은 비정질 실리콘
220:산화막 또는 질화막
222,223,225,226,227:도핑된 다결정 실리콘
221A,225A:도핑되지 않은 다결정 실리콘막
311:n-형웰 314:전계 방출 소자의 게이트
본 발명의 제어 트랜지스터를 가진 전계 방출 소자는, 절연기판, 상기 절연기판 상에 수평으로 형성된 제 1 캐소드 전극, 상기 제 1캐소드 전극의 상부 일부에 소정의 높이를 갖고 형성되어 상기 제 1캐소드 전극과 전기적으로 연결되어 형성된 제 2 캐소드 전극, 상기 제 1캐소드 전극 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성되어 상기 제 2 캐소드 전극과 전기적으로 접촉하지 않으면서 제 2 캐소드 젼극을 향해 확장되어 있는 게이트 전극, 및 상기 절연기판 상에 수평으로 형성된 제 1 캐소드 전극의 연장선상에 형성되어 상기 제 1 캐소드 전극과 전기적으로 연결되는 소스영역을 구비한 박막 트랜지스터를 프함하여 이루어지는 것을 특징으로 한다.
본 발명의 제어 트랜지스터를 가진 전계 방출 소자 제조 방법은, 절연기판 위에 도핑되지 제 1 비정질 실리콘막을 형성하는 단계와, 상기 도핑되치 않은 상기제 1 비정질 실리콘막 상부의 선택된 영역에 제 1 마스크 층을 형성하여 상기 제 1 비정질 실리콘막에 불순물을 주입하는 단계와, 상기 제 1 비정질 실리콘막을 다결정 실리콘막으로 변환하는 동시에 상기 주입된 불순물을 활성화 한 후, 제 2 비정질 실리콘막을 기판 전면에 형성하고, 그 후 상기 제 2 비정질 실리콘막 상부의 선택된 영역에 제 2 마스크 층을 형성하는 단계와, 상기 제 2 마스크 층을 이용하여 상기 제 2 비정질 실리콘막을 식각하여 기둥이 있는 원추형의 실리콘 캐소드 전극 몸체를 형성하는 단계와, 상기 제 1 마스크 층을 제거한 후, 제 1 절연막을 전체구조 상부에 형성하고, 그 후 상기 제 1 절연막의 선택된 영역에 선택된 크기의 도핑되지 않은 실리콘막으로 이루어진 박막 트랜지스터의 게이트 몸체를 형성하는 단계와, 상기 실리콘 캐소드 전극 몸체 및 상기 박막 트랜지스터의 게이트 몸체, 상기 다결정 실리콘막의 선택된 영역에 불순물을 주입하여 전계 방출 소자의 캐소드 전극 및 박막 트랜지스터의 채널, 소스, 드레인을 형성하는 단계와, 상기 전체 구조 상부에 제 2 절연막을 형성한 후 상기 박막 트랜지스터의 드레인 및 게이트 상의 제 1 및 제 2 절연막을 제거하여 상기 게이트 및 소스의 일부를 노출시키는 단계와, 상기 전체 구조 상부에 전도막 및 평탄화 층을 순차적으로 형성하는 단계와, 상기 전도막 및 평탄화 층에 대해 에치백 공정을 수행하여 캐소드 전극 부분의 전도막을 제거한 후, 상기 제 1 및 제 2 산학막의 선택된 영역을 제거하여 상기 원추형 캐소드 전극을 노출시키는 단계, 및 상기 전도막을 패터닝하여 전계 방출 소자의 게이트 및 박막 트랜지스터의 드레인 전극과 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 제어 트랜지스터를 가진 전계 방출 소자 제조 방법은, 절연기판 위에 도핑되지 않은 제 1 비경질 실리콘막을 형성하는 단계와, 상기 제 1 비정질 실리콘막 일부에 불순물을 주입하고 상기 제 1 비정질 실리콘막을 열처리하여 제 1 다결정 실리콘막으로 변화시카는 단계와;상기 제 1 비정질 실리곤막 상부의 일부에 기둥이 있는 원추형의 실리콘 캐소드 전극 몸체를 형성하는 단계와, 전체구조 상부에 제 1 절연막을 형성하고 상기 제 1 절연막 상에 소정크기의는 박막 트랜지스터의 게이트 전극을 형성하는 단계와;상기 실리콘 캐소드 전극 몸체, 상기 제 1 다결정 실리콘막의 일부에 불순물을 주입하여 박막 트랜지스터의 소스 및 드레인을 형성하는 단계와, 전체구조 상부에 제 2 절연막을 형성하고 상기 박막트랜지스터의 게이트 전극 및 드레인을 노출시키는 단계와;상기 전체 구조 상부에 전도막 및 평탄화 층을 순차적으로 형성하는 단계와, 상기 전도막 및 평탄화 층에 대해 에치백 공정을 수행하여 캐소드 전극 부분의 전도막질을 제거한 후, 상기 제 1 및제 2 산학막의 선택된 영역을 제거하여 캐소드 전극을 노출시키는 단계 및 상기전도막을 패터닝하여 전계 방출 소자의 게이트 및 박막 트랜지스터의 드레인 전극과 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 전계 방출 소자 및 그 제조 방법을 상세히 살펴본다.
먼저, 본 발명에서 제안하는 제어 트랜지스터를 가진 전계 방출 소자(field emission device)를 도 2를 참조 하여 상세히 살펴본다.
도 2에 도시된 바와 같이, 절연성 기판(10) 위에 실리콘 전계 방출 소자(11)과 박막 트랜지스터(12)로 구성되고, 상기 실리콘 전계 방출 소자의 캐소드 전극(111)과 상기 박막 트랜지스터의 소스(122)는 전기적으로 서로 연결되어 있으며, 상기 박막 트랜지스터의 게이트(125) 및 드레인(123)에 인가되는 전압을 조정함으로써 상기 전계 방출 소자의 방출 특성을 제어한다.
상기 절연성 기판(10)은 산화막, 질화막, 석영 또는 유리 등으로 이루어지며, 상기 실리콘 전계 방출 소자(11)는 하나 또는 다수 개의 어레이(array)로 구성된다. 각 전계 방출 소자는 캐소드 전극(111)과 상기 캐소드 전극(111)의 선택된 영역에 기둥을 가진 원추형의 실리콘 캐소드 전극(112)와 상기 캐소드 전극(112)에 전기장을 인가하기 위해 선택된 영역에 형성된 게이트 절연막(113) 및 게이트(114)를 가진다. 한편 상기 박막 트랜지스터(12)는 도핑되지 않은 다결정 실리콘으로 이루어진 채널(121)과 상기 채널(121)의 양 측면에 도핑된 다결정 실리콘으로 이루어진 소스(122)/드레인(123)과 상기 채널(121) 및 소스(122)/드레인(123) 위에 형성된 게이트 절연막(124)와 상기 게이트 절연막(124) 위의 선택된 영역에 형성된 게이트(125)와 상기 드레인(123) 및 게이트(125)에 각각 연결된 드레인 전극(126)과 게이트 전극(127)을 가진다. 상기 전계 방출 소자의 캐소드 전극(111)과 상기 박막 트랜지스터의 소스(122)는 동일한 층에 형성되며 전기적으로 서로 연결되어있다.
전계 방출 장치의 아노드는 상기 도 3의 기판과는 다른 새로운 절연성 기판상에 금속 또는 ITO(Indium Tin Oxide)로 구성되며, 상기 아노드가 형성되어 있는 기판과 상기 도 2의 전계 방출 소자의 캐소드 전극(111 및 112) 및 게이트(114), 박막 트랜지스터가 형성되어 있는 기판을 서로 진공 패키징(packaging)하여 3극형 전계 방출 소자를 완성한다.
상기 본 발명의 전계 방출 소자의 제조 방법을 도 3A 내지 3K를 참조하여 설명하면 다음과 같다.
먼저, 도 3A에 도시되어 있는 바와 같이, 산학막, 질화막, 석영 또는 유리등으로 이루어진 절연성 기판(2O) 위에 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition:LPCVD) 또는 플라즈마 증강 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition:PECVD)을 이용하여 도핑되지 않은 비정질 실리 콘(amorphous silicon) 박막(211A)를 형성 한다.
도 3B에 도시된 바와같이 상기 비정질 실리콘(211A) 위에 산화막 또는 질화막을 증착한 후, 광리소그래피(photolithography)와 식각 공정을 이용하여 상기 비정질 실리콘(211A) 위의 선택된 영역에 산화막 또는 질화막으로 이루어진 제1절연막(220)을 소정의 크기로 형성한다. 그 후 이온주입(ion implantation) 또는 이온 샤우어(ion shower) 공정을 이용하여 n-형 또는 p-형의 불순물 원소를 상기 제1절연막(220)을 마스크 층(mask layer)으로 하여 상기 비정질 실리콘(21lA)에 주입한다. 상기 제1절연막(220) 아래 부분의 비정질 실리콘(21lA)는 차후 박막 트랜지스터가 형성될 영역이며, 상기 불순물 원소는 n-형인 경우 주로 인(P)으로 구성되며, p-형인 경우는 붕소(B)로 이루어진다.
이어서, 도 3C에 도시된 바와 같이 상기 도 3B의 공정 후, 전기로 열처리 또는 레이저 어닐링(laser annealing)으로 상기 비정질 실리콘(21lA)을 다결정 실리콘으로 변환시킴과 아울러 비정질 실리콘(211A)에 주입된 불순물 원소를 활성화하여 도핑된 데결정 실리콘으로 이루어진 캐소드 전극(211)과 도핑되지 않은 다결정 실리콘(221A)을 형성한 후, LPCVD 또는 PECVD를 이용하여 상기 캐소드 전극(211)및 상기 제1절연막(220)의 전면에 도핑되지 않은 비정질 실리콘(212A)를 형성한다.
그 후, 상기 비정질 실리콘(212A) 위에 산화막 또는 질화막을 증착한 후 광리소그래피와 식각 공정을 이용하여 상기 비정질 실리콘(212A) 위의 선택된 영역에 산화막 또는 질화막으로 이루어진 원판 모양의 제2절연막(210)을 헝성한다. 상기 원추모양의 제 2 절연막(210)은 상기 도 3B의 제1절연막(220)과 수직적으로 서로 중첩되지 않도록 형성하며, 상기 비정질 실리콘(212A)을 부분 식각할 때 마스크 층으로 이용된다.
도 3D에서는, 상기 도 3C의 공정 후, 상기 비정질 실리콘(212A)을 등방성 식각(isotropic etch) 및 비등방성 식각(anisotropic etch)의 2단계로 식각(1차: 등방성, 2차: 비등방성)하여 기둥이 있는 잘린 원추형의 실리콘(212B)을 형성한다. 식각 공정 후 마스크 층으로 사용된 제2절연막(210)은 그대로 유지될 수도 있다.
도 3E에서는, 상기 기둥이 있는 잘린 원추형의 실리콘(212B)을 등방성 습식각(isotropic wet etch)하여 기둥이 있고 끝이 뾰족한 원추형의 실리콘(212C)(캐소드 전극 몸체)을 형성한다. 상기 등방성 습식 식각은 불산(HF), 초산(CH3COOH) 질산(HNO3)을 적당히 혼합하여 만든 용액으로 수행한다· 상기 캐소드 전극 몸체(212C)의 끝은 상기 실리콘막(212B)의 목이 가장 잘록한 부분에서 형성되며, 마스크 층(210)은 캐소드 전극 몸체(212C)가 완성되면 실리콘(212B)(또는 캐소드 전극몸체(212C))에서 자동적으로 분리된다.
계속하여 도 3F에서는, 상기 도 3E의 공정 후, 상기 제1절연막(220)을 습식각으로 제거한 후, 화학 기상 증착법을 이용하여 기판 전면에 산화막(224)를 형성한다. 상기 산화막(224)는 박막 트랜지스터의 게이트 절연막으로 사용된다. 그 후 상기 게이트 산화막(224) 상에 도핑되지 않은 실리콘 박막을 증착한 후, 광리소 그래피와 식각 공정을 이용하여 상기 도핑되지 않은 실리콘 박막을 패터닝(patterning)하여 상기 도핑되지 않은 다결정 실리콘막(221A) 위의 선택된 영역에 선택된 크기의 박막 트랜지스터의 게이트 몸체(225A)를 형성한다.
도 3G에서는, 상기 도 3F의 공정 후, 이온주입 또는 이온샤우어를 이용하여 n-형 또는 p--형 불순물 원소를 상기 캐소드 전극 몸체(212C), 상기 박막 트랜지스터의 게이트 몸체(225A) 및 상기 도핑되지 않은 다결정 실리콘막(221A)의 선택된 영역에 주입한 후 열처리를 거쳐 불순물 원소를 활성학하여, 박막 트랜지스터의 채널(221), 소스(222)/드레인(223) 및 게이트(225)을 형성함과 아울러 캐소드 전극 (212)을 형성한다. 상기 불순물 원소는 n-형인 경우 주로 인(P)으로, p-형인 경우는 붕소(B)로 이루어지고, 도핑 형(type) 은 상기 도 3C의 캐소드 전극(211)의 도핑 형과 동일하게 이루어지도록 한다. 상기 캐소드 전극(212)의 표면 근처 영역은 도핑된 다결정 실리콘으로 이루어지고 내부는 도핑되지 않은 다결정 실리콘으로 이루어진다. 상기 도 3G의 공정에서 박막 트랜지스터의 소스(222)는 상기 전계 방출 소자의 캐소드 전극(211)과 언결이 되도록 형성한다.
도 3H에서는, 상기 도 3G의 구조 위에 화학적 기상 증착법을 이용하여 산화막(213)을 기판 전면에 증착한다. 상기 산화막(213)은 전계 방출 소자의 게이트 절연막으로 사용된다. 그 후 광리소그래피와 식각 공정을 이용하여 박막 트랜지스터의 드레인(223) 및 게이트(225) 위의 산화막(213) 및(224)을 패터닝하여 콘택홀(contact hole)을 형성한다.
도 3I에서는, 상기 도 3H의 구조 위에 화학적 기상 증착법 또는 물리적 기상증착법(physical vapor deposition)을 이용하여 금속막 또는 도핑된 실리콘(214A)을 증착한다. 그 후 상기 금속막 또는 도핑된 실리콘(214A) 상에 포토레지스터(photoresist)나 SOG(Spin-On-Glass) 물질(230)을 증착한다. 여기서, 상기 금속막 또는 도핑된 실리콘(214A)는 전계 방출 소자의 게이트 전극 물질로 사용되며, 상기 포토레지스터나 SOG 물질(230)은 평탄화 층으로 사용된다·
도 3J에서는, 상기 도 3I의 공정 후, 플라즈마 식각 방법으로 에치백(etch-back) 공정을 수행하여, 포토레지스터 또는 SOG 물질(230)과 금속막 또는 도핑된 실리콘(214A)을 동시에 식각한다. 이때, 포토레지스터 또는 SOG 물질(230)과,금속막 또는 도핑된 실리콘(214A) 및 산화막(213)의 식각율 차이와 식각 시간을 제어함으로써, 상기 캐소드 전극(212) 위의 부분에 형성되어 있는 금속막 또는 도펑된 실리콘(214A)을 원하는 모양으로 제거하여 전계 방출 소자의 게이트 구멍을 형성할 수 있다. 그 후 캐소드 전극(212) 주위의 산화막(213 및 224)을 습식 식각 또는 증기상 식각(vapor phase etch)으로 제거하여 캐소드 전극(212)를 노출시킨다.
끝으로, 도 3K에서는 상기 도 3J의 공정 후, 광리소그래피와 식각 공정으로 상기 금속 또는 도핑된 실리콘(214A)을 괘터닝하여 전계 방출 소자의 게이트(214), 박막 트랜지스터의 드레인 전극(226) 및 게이트 전극(227)을 형성한다.
이상과 같은 본 발명에 의한 상기 제조 방법은 모든 공정이 600℃ 이하의 온도에서 수행될 수 있고, 또한 반도체 집적회로 공정과 양립할 수 있다.
본 발명에서는 전계 방출 소자예 제어 박막 트랜지스터를 도입함으로써, 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있을 뿐만 아니라 전자방출 특성의 안정화 및 군일성 제고, 소자 파손의 억제 등의 효과를 기대할 수 있다. 또한, 전계방출 소자 및 제어 트랜지스터의 액티브 물질로 절연성 기판 위에 형성된 다결정실리콘으로 구성하고 전계 방출 소자를 6001C 이하의 반도체 공정으로 제조할 수있기 때문에, 대면적 및 저가격의 유리를 전계 방출 소자의 기판으로 사용할 수 있고 더불어 제조 생산성도 크게 증대시킬 수 있다. 이에 따라, 본 발명을 이용하면 전계 방출 소자의 특성을 쉽게 제어할 수 있고 아울러 저가격 및 대면적의 전계 방출 소자를 반도체 공정으로 쉽게 제조할 수 있다.

Claims (17)

  1. 절연기판;
    상기 절연기판 상에 수평으로 형성된 제 1 캐소드 전극, 상기 제 1캐소드 전극의 상부 일부에 소정의 높이를 갖고 형성되어 상기 제1캐소드 전극과 전기적으로 연결되어 형성된 제 2 캐소드 전극, 상기 제 1캐소드 전극 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성되어 상기 제 2 캐소드 전극과 전기적으로 접촉하지 않으면서 제 2 캐소드 전극을 향해 확장되어 있는 게이트 전극, 및 상기 절연기판 상에 수평으로 형성된 제 1 캐소드 전극의 연장선상에 형성되어 상기 제 1 캐소드 전극과 전기적으로 언결되는 소스영역을 구비한 박막 트랜지스터를 포함하여 이루어지는 것을 특징으로하는 제어 트랜지스터를 갖는 전계 방출 소자.
  2. 제 1항에 있어서, 상기 절연기판이 산화막, 질화막, 석영, 또는 유리로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자.
  3. 제 1항에 있어서, 상기 제 2 캐소드 전극은 기둥을 가진 원추형의 다결정 실리콘막으로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 젼계 방출 소자.
  4. 제 1항에 있어서, 상기 박막 트랜지스터는 다결정 실리콘막으로 이루어진 소스, 채널 및 드레인을 가지는 지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자.
  5. 절연기판 위에 도핑되지 않은 제 1 비정질 실리콘막을 형성하는 단계와, 상기 도핑되지 않은 제 1 비정질 실리콘막 상부의 선택된 영역에 제 1 마스크 층을 형성하여 상기 제 1 비정질 실리콘막에 불순물을 주입하는 단계와, 상기 제 1 비정질 실리콘막을 다결정 실리콘막으로 변환하는 동시에 상기 주입된 불순물을 활성화 한 후, 제 2 비정질 실리큰막을 기판 전면에 형성하고, 그 후 상기 제 2 비정질 실리콘막 상부의 선택된 영역에 제 2 마스크 층을 형성하는 단계와, 상기 제 2 마스크 층을 이용하여 상기 제 2 비정질 실리콘막을 식각하여 기둥이 있는 원추형의 실리콘 캐소드 전극 몸체를 형성하는 단계와, 상기 제 1 마스크 층을 제거한 후, 제 1 절연막을 전체구조 상부에 형성하고, 그 후 상기 제 1 절연막의 선택된 영역에 선택된 크기의 도핑되지 않은 실리콘막으로 이루어진 박막 트랜지스터의 게이트 몸체를 형성하는 단계와, 상기 실리콘 캐소드 전극 몸체 및 상기 박막 트랜지스터의 게이트 몸체, 상기 다결정 샐리콘막의 선택된 영역에 불순물을 주입하여 전계 방출 소자의 캐소드 전극 및 박막 트랜지스터의 채널, 소스, 드레인을 형성하는 단계와, 상기 전체 구조 상부에 제 2 절연막을 형성한 후 상기 박막 트랜지스터의 드레인 및 게이트 상의 제 1 및 제 2 절연막을 제거하여 상기 게이트 및 드레인의 일부를 노출시키는 단계와, 상기 전체 구조 상부에 전도막 및 평탄화 층을 순차적으로 형성하는 단계와, 상기 전도막 및 평탄화 층에 대해 에치백 공정을 수행하여 캐소드 전극 부분의 전도막을 제거한 후, 상기 제 1 및 제 2 산학막의 선택된 영역을 제거하여 상기 원추형 캐소드 전극을 노출시키는 단계, 및 상기 전도막을 패터닝하여 전계 방출 소자의 게이트 및 박막 트랜지스터의 드레인 전극과 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  6. 제 5 항에 있어서, 상기 절연기판이 산화막, 질화막, 석영, 또는 유리로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  7. 제 5 항에 있어서, 상기 비정질 실리콘막을 다결정 실리콘막으로의 변환 및 불순물 활성학가 전기로 열처리 또는 레이저 어닐링으로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  8. 제 5 항에 있어서, 상기 기등이 있는 원추형의 캐소드 전극 몸체는 상기 비정질 실리큰막을 등방성 건식 식각, 비등방성 건식 식각, 등방성 습식 식각을 순차적으로 수행하여 형성하는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  9. 제 5 항에 있어서, 상기 실리콘 캐소드 전극 몸체 및 상기 박막 트랜지스터의 게이트 몸체, 상기 소스 및 드레인의 불순물은 이온주입 또는 이온샤우어로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  10. 제 5 항에 있어서, 상기 캐소드 전극 부분의 전도막의 제거는 에치백 공정으로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  11. 제 8 항에 있어서, 상기 등방성 습식 식각은 불산(HF), 초산(CH3COOH), 질산(HNO3)의 혼합용액으로 수행되는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  12. 절연기판 위에 도핑되지 않은 제 1 비정질 실리콘막을 형성하는 단계와, 상기 제 1 비정질 실리콘막 일부에 불순물을 주입하고 상기 제 1 비정질 실리콘막을 열처리하여 제 1 다결정 실리콘막으로 변화시키는 단계와, 상기 제 1 비정질 실리콘막 상부의 일부에 기둥이 있는 원추형의 실리콘 캐소드 전극 몸체를 형성하는 단계와, 전체구조 상부에 제 1 절연막을 형성하고 상기 제 1 절연막 상에 소정크기에는 박막 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 실리콘 캐소드 전극 몸체, 상기 제 1 다결정 실리콘막의 일부에 불순물을 주입하여 박막 트랜지스터의 소스 및 드레인을 형성하는 단계와, 전체구조 상부에 제 2 절연막을 형성하고 상기 박막트랜지스터의 게이트 전극 및 드레인을 노출시키는 단계와, 상기 전체 구조 상부에 전도막 및 평탄화 층을 순차적으로 형성하는 단계와, 상기 전도막 및 평탄화 층에 대해 에치백 공정을 수행하여 캐소드 전극 부분의 전도막질을 제거한 후, 상기 제 1 및 제 2 산화막의 선택된 영역을 제거하여 캐소드 전극을 노출시키는 단계, 및 상기 전도막을 패터닝하여 전계 방출 소자의 게이트 및 박막 트랜지스터의 드레인 전극과 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  13. 제 12 항에 있어서, 상기 절연기판이 산화막, 질화막, 석영, 또는 유리로 이루어지는 것을 특징 으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  14. 제 12 항에 있어서, 상기 제 1 비정질 실리큰막을 다결정 실리콘막으로의 변환은 전기로 열처리 또는 레이저 어닐링으로 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  15. 제 12 항에 있어서, 상기 제 1 비정질 실리콘막 상부의 일부에 기둥이 있는 원추형의 실리콘 캐소드 전극 몸체를 형성하는 단계는, 상기 제 1 다결정 실리콘막형성후 전체 구조 상부에 제 2 비정질 실리콘막을 형성하고, 상기 제 2 비정질 실리콘막상에 선택된 영역에 마스크 층을 형성하는 단계, 및 상기 마스크 층을 이용하여 상기 제 2 비정질 실리콘막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  16. 제 15 항에 있어서, 상기 제 2 비정질 실리콘막을 식각하는 단계는, 등방성 건식 식각, 비등방성 건식 식각, 등방성 습식 식각을 순차적으로 수행하는 에치백 공정을 수행함으로써 이루어지는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조 방법.
  17. 제 16 항에 있어서, 상기 등방성 습식 식각은 불산(HF), 초산(CH3COOH), 질산(NHO3)의 혼합용액으로 수행되는 것을 특징으로 하는 제어 트랜지스터를 갖는 전계 방출 소자 제조방법.
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KR100651624B1 (ko) * 2005-11-10 2006-12-01 한국전자통신연구원 액티브-매트릭스 전계 방출 디스플레이

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