JP2006313367A - 画像表示装置 - Google Patents
画像表示装置 Download PDFInfo
- Publication number
- JP2006313367A JP2006313367A JP2006164767A JP2006164767A JP2006313367A JP 2006313367 A JP2006313367 A JP 2006313367A JP 2006164767 A JP2006164767 A JP 2006164767A JP 2006164767 A JP2006164767 A JP 2006164767A JP 2006313367 A JP2006313367 A JP 2006313367A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- transistor
- electrode
- image display
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes For Cathode-Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】消費電力を低減した画像表示装置を提供する。
【解決手段】基板上に配置された複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられる電界発光素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板を備える表示素子と、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備え、前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記各電界発光素子の第１の電極に電気的に接続され、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有する。
【選択図】図１８
【解決手段】基板上に配置された複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられる電界発光素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板を備える表示素子と、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備え、前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記各電界発光素子の第１の電極に電気的に接続され、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有する。
【選択図】図１８
Description
本発明は、画像表示装置に係わり、特に、発光素子をマトリクス状に並べ、それらの発光を制御することによって画像を表示する画像表示装置に適用して有効な技術に関する。
互いに直交する電極群の交点を画素とし、各画素への印加電圧を調整することによって画像を表示するマトリクス型表示装置（マトリクス型ディスプレイ）には、液晶ディスプレイの他、フィールドエミッション・ディスプレイ（以下、ＦＥＤと称する。）、エレク
トロルミネセンス・ディスプレイ（ＥＬ）、発光ダイオード・ディスプレイ（ＬＥＤ）などが知られている。
例えば、ＦＥＤは、下記特許文献１（特開平４−２８９６４４号公報）に記載されているように、各画素毎に電子放出電子素子を配置し、そこからの放出電子を真空中で加速した後、蛍光体に照射し、照射した部分の蛍光体を発光させるものである。
ＦＥＤ用の電子放出素子の一例として、薄膜型電子源マトリクスがある。薄膜型電子源とは、絶縁体に高電界を印加して生成するホットエレクトロンを利用する電子放出素子である。
以下、代表例として、上部電極−絶縁層−下部電極の３層構造の薄膜で構成されるＭＩＭ（Metal-Insulator-Metal）型電子源について説明する。
トロルミネセンス・ディスプレイ（ＥＬ）、発光ダイオード・ディスプレイ（ＬＥＤ）などが知られている。
例えば、ＦＥＤは、下記特許文献１（特開平４−２８９６４４号公報）に記載されているように、各画素毎に電子放出電子素子を配置し、そこからの放出電子を真空中で加速した後、蛍光体に照射し、照射した部分の蛍光体を発光させるものである。
ＦＥＤ用の電子放出素子の一例として、薄膜型電子源マトリクスがある。薄膜型電子源とは、絶縁体に高電界を印加して生成するホットエレクトロンを利用する電子放出素子である。
以下、代表例として、上部電極−絶縁層−下部電極の３層構造の薄膜で構成されるＭＩＭ（Metal-Insulator-Metal）型電子源について説明する。
図１８は、薄膜型電子源の代表例であるＭＩＭ型電子源の動作原理を説明するための図である。
上部電極１１と下部電極１３との間に駆動電圧を印加して、トンネル絶縁層１２内の電界を１〜１０ＭＶ／ｃｍ以上にすると、下部電極１３中のフェルミ準位近傍の電子はトンネル現象により障壁を透過し、トンネル絶縁層１２、上部電極１１の伝導帯へ注入されホットエレクトロンとなる。
これらのホットエレクトロンの一部は、トンネル絶縁層１２中および上部電極１１中で、固体との相互作用で散乱を受けエネルギーを失う。
この結果、上部電極１１−真空１０界面に到達した時点では、様々なエネルギーを有したホットエレクトロンがある。
これらのホットエレクトロンのうち、上部電極１１の仕事関数（φ）以上のエネルギーを有するものは、真空１０中に放出され、それ以外のものは上部電極１１に流れ込む。なお、ＭＩＭ型薄膜電子源は、例えば、下記特許文献２に記載されている。
ここで、上部電極１１と下部電極１３とを複数本設け、これら複数本の上部電極１１と下部電極１３と直交させて、薄膜型電子源をマトリクス状に形成すると任意の場所から電子線を発生させることができるので、画像表示装置の電子源として使用することができる。
即ち、各画素毎に薄膜型電子源素子を配置し、そこからの放出電子を真空中で加速した後、蛍光体に照射し、照射した部分の蛍光体を発光させることにより所望の画像を表示する画像表示装置を構成することができる。
薄膜型電子源は、放出電子ビームの直進性に優れるため高精細の表示装置を実現できる、表面汚染の影響を受けにくいので扱いやすい、などＦＥＤ用電子放出素子として優れた特徴を有している。
上部電極１１と下部電極１３との間に駆動電圧を印加して、トンネル絶縁層１２内の電界を１〜１０ＭＶ／ｃｍ以上にすると、下部電極１３中のフェルミ準位近傍の電子はトンネル現象により障壁を透過し、トンネル絶縁層１２、上部電極１１の伝導帯へ注入されホットエレクトロンとなる。
これらのホットエレクトロンの一部は、トンネル絶縁層１２中および上部電極１１中で、固体との相互作用で散乱を受けエネルギーを失う。
この結果、上部電極１１−真空１０界面に到達した時点では、様々なエネルギーを有したホットエレクトロンがある。
これらのホットエレクトロンのうち、上部電極１１の仕事関数（φ）以上のエネルギーを有するものは、真空１０中に放出され、それ以外のものは上部電極１１に流れ込む。なお、ＭＩＭ型薄膜電子源は、例えば、下記特許文献２に記載されている。
ここで、上部電極１１と下部電極１３とを複数本設け、これら複数本の上部電極１１と下部電極１３と直交させて、薄膜型電子源をマトリクス状に形成すると任意の場所から電子線を発生させることができるので、画像表示装置の電子源として使用することができる。
即ち、各画素毎に薄膜型電子源素子を配置し、そこからの放出電子を真空中で加速した後、蛍光体に照射し、照射した部分の蛍光体を発光させることにより所望の画像を表示する画像表示装置を構成することができる。
薄膜型電子源は、放出電子ビームの直進性に優れるため高精細の表示装置を実現できる、表面汚染の影響を受けにくいので扱いやすい、などＦＥＤ用電子放出素子として優れた特徴を有している。
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開平４−２８９６４４号公報
特開平９−３２０４５６号公報
薄膜電子源マトリクスを用いた表示装置では、陰極線管（Cathode-ray tube；ＣＲＴ）のようにシャドウマスクを用いず、またビーム偏向回路もないため、その消費電力はＣＲＴよりもやや小さいかあるいは同程度である。
薄膜電子源マトリクスを用いた画像表示装置における従来の駆動方法による薄膜電子源マトリクスでの消費電力を概算する。
図１９は、従来の薄膜電子源マトリクスの概略構成を示す図である。
行方向に伸びる行電極３１０に薄膜型電子源素子３０１の一方の電極（下部電極１３）が結線され、列方向に伸びる列電極３１１に薄膜型電子源素子３０１の他方の電極（上部電極１１）が結線されている。
なお、図１９では３行×３列の場合を図示しているが、実際には表示装置を構成する画素、あるいはカラー表示装置の場合はサブ画素（sub-pixel）の個数だけ薄膜型電子源素
子３０１が配置されている。
ここで、Ｒ２番目の行電極３１０に負の電圧パルス（−Ｖ１）を印加し、同時にＣ２番目の列電極３１１に正の電圧パルス（Ｖ２）を印加すると、Ｒ２の行電極３１０と、Ｃ２の列電極３１１との交点（Ｒ２、Ｃ２）にある薄膜型電子源素子３０１に（Ｖ１＋Ｖ２）なる電圧が印加されるので、電子が放出される。
放出された電子は、加速されたあと蛍光体に照射し、蛍光体を発光させる。
このような線順次駆動では、単位時間にある画素が発光する期間（デューティ比）が、走査線、即ち、行電極３１０の本数Ｎに反比例する。即ち、画面の明るさは１／Ｎになってしまう。
しかし、1997 SID International Symposium Digest of Technical Papers、pp. 123〜126（1997.5月）で示されているように、薄膜型電子源素子３０１と蛍光体を用いた画像表示装置では、パルス印加時に発光する輝度が十分高いため、線順次駆動でも十分な明るさが得られる。
また、印加電圧と輝度との関係も急峻な閾値特性を有するため、Ｎ＝１０００程度の場合でも単純マトリクス駆動で十分なコントラストが得られる。
即ち、液晶表示装置の場合と異なり、薄膜電子源を用いたディスプレイの場合、閾値特性を改善する目的や発光期間のデューティ比を増やす目的では、各画素にスイッチング素子を設ける必要はない。
薄膜電子源マトリクスを用いた画像表示装置における従来の駆動方法による薄膜電子源マトリクスでの消費電力を概算する。
図１９は、従来の薄膜電子源マトリクスの概略構成を示す図である。
行方向に伸びる行電極３１０に薄膜型電子源素子３０１の一方の電極（下部電極１３）が結線され、列方向に伸びる列電極３１１に薄膜型電子源素子３０１の他方の電極（上部電極１１）が結線されている。
なお、図１９では３行×３列の場合を図示しているが、実際には表示装置を構成する画素、あるいはカラー表示装置の場合はサブ画素（sub-pixel）の個数だけ薄膜型電子源素
子３０１が配置されている。
ここで、Ｒ２番目の行電極３１０に負の電圧パルス（−Ｖ１）を印加し、同時にＣ２番目の列電極３１１に正の電圧パルス（Ｖ２）を印加すると、Ｒ２の行電極３１０と、Ｃ２の列電極３１１との交点（Ｒ２、Ｃ２）にある薄膜型電子源素子３０１に（Ｖ１＋Ｖ２）なる電圧が印加されるので、電子が放出される。
放出された電子は、加速されたあと蛍光体に照射し、蛍光体を発光させる。
このような線順次駆動では、単位時間にある画素が発光する期間（デューティ比）が、走査線、即ち、行電極３１０の本数Ｎに反比例する。即ち、画面の明るさは１／Ｎになってしまう。
しかし、1997 SID International Symposium Digest of Technical Papers、pp. 123〜126（1997.5月）で示されているように、薄膜型電子源素子３０１と蛍光体を用いた画像表示装置では、パルス印加時に発光する輝度が十分高いため、線順次駆動でも十分な明るさが得られる。
また、印加電圧と輝度との関係も急峻な閾値特性を有するため、Ｎ＝１０００程度の場合でも単純マトリクス駆動で十分なコントラストが得られる。
即ち、液晶表示装置の場合と異なり、薄膜電子源を用いたディスプレイの場合、閾値特性を改善する目的や発光期間のデューティ比を増やす目的では、各画素にスイッチング素子を設ける必要はない。
図１９の構成で、駆動回路の無効消費電力を求めてみる。
無効消費電力とは、駆動する薄膜型電子源素子３０１の静電容量に電荷を充電・放電させるのに消費する電力であり、発光には寄与しない。
各薄膜型電子源素子３０１の１個あたりの静電容量をＣeとし、列電極３１１の本数をＭ、行電極の本数をＮとしたときに、行電極３１０に振幅Ｖrのパルスを１回印加した場合の無効電力は下記（１）式で表される。
［数１］
Ｍ・Ｃe・Ｖr２ ・・・・・・・・・・・・・・・・・・・・ （１）
１秒間に画面を書き換える回数（フィールド周波数）をｆとすると、Ｎ本の行電極全体での無効電力（Ｐｒ）は下記（２）で表される。
［数２］
Ｐｒ＝ｆ・Ｎ・Ｍ・Ｃe・Ｖr２ ・・・・・・・・・・・・・ （２）
１本の列電極３１１にはＮ個の薄膜電子源素子が接続しているから、Ｍ本の列電極全体での無効電力（Ｐｃ）は、Ｍ本全ての列電極３１１にパルス電圧を印加する場合は下記（３）式で表される。
［数３］
Ｐｃ＝ｆ・Ｍ・Ｎ・（Ｎ・Ｃe・Ｖc２） ・・・・・・・・・・ （３）
ここで、Ｖcは、列電極３１１に印加される電圧パルスの振幅である。
無効消費電力とは、駆動する薄膜型電子源素子３０１の静電容量に電荷を充電・放電させるのに消費する電力であり、発光には寄与しない。
各薄膜型電子源素子３０１の１個あたりの静電容量をＣeとし、列電極３１１の本数をＭ、行電極の本数をＮとしたときに、行電極３１０に振幅Ｖrのパルスを１回印加した場合の無効電力は下記（１）式で表される。
［数１］
Ｍ・Ｃe・Ｖr２ ・・・・・・・・・・・・・・・・・・・・ （１）
１秒間に画面を書き換える回数（フィールド周波数）をｆとすると、Ｎ本の行電極全体での無効電力（Ｐｒ）は下記（２）で表される。
［数２］
Ｐｒ＝ｆ・Ｎ・Ｍ・Ｃe・Ｖr２ ・・・・・・・・・・・・・ （２）
１本の列電極３１１にはＮ個の薄膜電子源素子が接続しているから、Ｍ本の列電極全体での無効電力（Ｐｃ）は、Ｍ本全ての列電極３１１にパルス電圧を印加する場合は下記（３）式で表される。
［数３］
Ｐｃ＝ｆ・Ｍ・Ｎ・（Ｎ・Ｃe・Ｖc２） ・・・・・・・・・・ （３）
ここで、Ｖcは、列電極３１１に印加される電圧パルスの振幅である。
画面を１回書き換える期間（１フィールド期間）に列電極３１１にはＮ回パルスが印加されるので、ＰｒとくらべてＮが余分に乗ぜられている。
なお、Ｍ本の列電極３１１のうち、ｍ本にパルス電圧を印加する場合は、前記（３）式のＭをｍに置き換えた形になる。
一例として、代表的な値、ｆ＝６０Ｈｚ、Ｎ＝４８０、Ｍ＝１９２０、Ｃe＝０．１ｎＦ、Ｖr＝Ｖc＝４Ｖを用いると、Ｐｒ＝０．０９［Ｗ］、Ｐｃ＝４２［Ｗ］となる。
この場合、薄膜電子源素子自体の消費電力は１．６［Ｗ］程度なので、全消費電力は４４［Ｗ］程度となる。これは実用上問題ない消費電力である。
しかし、更に低消費電力化を図りたい場合は、データパルス印加に伴う無効電力Ｐｃを削減することが有効であることがわかる。
このように、ＣＲＴに対応した画像表示装置として用いる場合は、従来の技術でも消費電力の点からは問題ない。
しかしながら、薄膜電子源マトリクスを用いた表示装置の特徴は、薄型の表示装置が実現できることである。
なお、Ｍ本の列電極３１１のうち、ｍ本にパルス電圧を印加する場合は、前記（３）式のＭをｍに置き換えた形になる。
一例として、代表的な値、ｆ＝６０Ｈｚ、Ｎ＝４８０、Ｍ＝１９２０、Ｃe＝０．１ｎＦ、Ｖr＝Ｖc＝４Ｖを用いると、Ｐｒ＝０．０９［Ｗ］、Ｐｃ＝４２［Ｗ］となる。
この場合、薄膜電子源素子自体の消費電力は１．６［Ｗ］程度なので、全消費電力は４４［Ｗ］程度となる。これは実用上問題ない消費電力である。
しかし、更に低消費電力化を図りたい場合は、データパルス印加に伴う無効電力Ｐｃを削減することが有効であることがわかる。
このように、ＣＲＴに対応した画像表示装置として用いる場合は、従来の技術でも消費電力の点からは問題ない。
しかしながら、薄膜電子源マトリクスを用いた表示装置の特徴は、薄型の表示装置が実現できることである。
このような薄型表示装置においては、ポータブルな表示装置としての用途があり、この場合、消費電力は一層低減することが望ましい。
また、各薄膜型電子源素子３０１の実効インピーダンスが小さい、即ち、比較的大きな電流が素子に流れるため、薄膜電子源マトリクスを線順次駆動で動作させる際、１本の電極に多数の素子の電流が流れるため、配線抵抗を十分小さくしないと画面全体で均一な明るさが得られない等の問題もあった。
さらに、電界放射型陰極、有機ＥＬ素子等をマトリクス状に配置した画像表示装置でも同じような問題があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、画像表示装置において、その消費電力を低減することが可能となる技術を提供することにある。
また、本発明の他の目的は、画像表示装置において、表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
また、各薄膜型電子源素子３０１の実効インピーダンスが小さい、即ち、比較的大きな電流が素子に流れるため、薄膜電子源マトリクスを線順次駆動で動作させる際、１本の電極に多数の素子の電流が流れるため、配線抵抗を十分小さくしないと画面全体で均一な明るさが得られない等の問題もあった。
さらに、電界放射型陰極、有機ＥＬ素子等をマトリクス状に配置した画像表示装置でも同じような問題があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、画像表示装置において、その消費電力を低減することが可能となる技術を提供することにある。
また、本発明の他の目的は、画像表示装置において、表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
初めに、本発明の動作原理について説明する。
図１は、本発明の画像表示装置の薄膜マトリクスの一例の概略成を示す図である。
従来では、行電極３１０と列電極３１１とが交差する領域の近傍に、薄膜型電子源素子３０１のみを接続していたが、図１に示すように、本発明では、行電極（本発明の第１の信号線）３１０と列電極（本発明の第２の信号線）３１１とが交差する領域の近傍に、トランジスタ３０２と薄膜型電子源素子３０１とを設け、画素トランジスタ３０２を経由して薄膜型電子源素子３０１の一方の電極（下部電極１３）に駆動電圧を供給する。
即ち、画素トランジスタ３０２のゲート電極を行電極３１０に接続し、ソース電極を列電極３１１に接続し、さらに、ドレイン電極を薄膜型電子源素子３０１の一方の電極（下部電極）に接続する。
また、薄膜型電子源素子３０１の他方の電極（上部電極１１）は、上部電極駆動回路４５に結線する。
なお、トランジスタとして、薄膜トランジスタ（ＴＦＴ；Thin-Film Transistor）を用いる場合は、ソース電極とドレイン電極は実質的には区別がないが、薄膜トランジスタ（ＴＦＴ）の場合も含めて、本明細書では便宜的にソース電極、ドレイン電極と呼ぶことにする。
本明細書では、行電極３１０と列電極３１１とが交差する領域の近傍を交差領域と称し、また、以下の説明では、行電極３１０と列電極３１１とで囲まれる領域を「画素」と呼び、各画素領域に設けられるトランジスタ３０２を「画素トランジスタ」と呼ぶことにする。
さらに、カラー画像表示の場合は、赤、青、緑の各サブ画素（sub-pixel）の組み合わせで１画素（pixel）を形成するが、ここで定義した「画素」とはカラー画像表示の場合はサブ画素（sub-pixel）に相当する。
図１は、本発明の画像表示装置の薄膜マトリクスの一例の概略成を示す図である。
従来では、行電極３１０と列電極３１１とが交差する領域の近傍に、薄膜型電子源素子３０１のみを接続していたが、図１に示すように、本発明では、行電極（本発明の第１の信号線）３１０と列電極（本発明の第２の信号線）３１１とが交差する領域の近傍に、トランジスタ３０２と薄膜型電子源素子３０１とを設け、画素トランジスタ３０２を経由して薄膜型電子源素子３０１の一方の電極（下部電極１３）に駆動電圧を供給する。
即ち、画素トランジスタ３０２のゲート電極を行電極３１０に接続し、ソース電極を列電極３１１に接続し、さらに、ドレイン電極を薄膜型電子源素子３０１の一方の電極（下部電極）に接続する。
また、薄膜型電子源素子３０１の他方の電極（上部電極１１）は、上部電極駆動回路４５に結線する。
なお、トランジスタとして、薄膜トランジスタ（ＴＦＴ；Thin-Film Transistor）を用いる場合は、ソース電極とドレイン電極は実質的には区別がないが、薄膜トランジスタ（ＴＦＴ）の場合も含めて、本明細書では便宜的にソース電極、ドレイン電極と呼ぶことにする。
本明細書では、行電極３１０と列電極３１１とが交差する領域の近傍を交差領域と称し、また、以下の説明では、行電極３１０と列電極３１１とで囲まれる領域を「画素」と呼び、各画素領域に設けられるトランジスタ３０２を「画素トランジスタ」と呼ぶことにする。
さらに、カラー画像表示の場合は、赤、青、緑の各サブ画素（sub-pixel）の組み合わせで１画素（pixel）を形成するが、ここで定義した「画素」とはカラー画像表示の場合はサブ画素（sub-pixel）に相当する。
Ｒ２番目の行電極３１０と、Ｃ２番目の列電極３１１との交差領域（Ｒ２、Ｃ２）の薄膜型電子源素子３０１は、以下のようにして動作させる。
Ｒ２番目の行電極３１０にパルス電圧を印加して、画素トランジスタ３０２を導通（ＯＮ）状態にする。
同時に、Ｃ２番目の列電極３１１に（Ｖ２）の電圧振幅のパルスを印加すると、交差領域（Ｒ２、Ｃ２）の薄膜型電子源素子３０１には（Ｖcom−Ｖ２−ΔＶ）なる電圧が印加され、電子が放出される。
ここで、Ｖcomは上部電極駆動回路４５の出力電圧であり、ΔＶは、画素トランジスタ３０２の抵抗（出力インピーダンス）による電圧降下量である。
Ｒ１番目およびＲ３番目の行電極３１０に接続されているドットでは、画素トランジスタ３０２がＯＦＦ状態なので、対応する薄膜型電子源素子３０１には電圧が印加されず、電子は放出しない。このように、本発明では、線順次駆動方式により画像表示を行う。
Ｒ２番目の行電極３１０にパルス電圧を印加して、画素トランジスタ３０２を導通（ＯＮ）状態にする。
同時に、Ｃ２番目の列電極３１１に（Ｖ２）の電圧振幅のパルスを印加すると、交差領域（Ｒ２、Ｃ２）の薄膜型電子源素子３０１には（Ｖcom−Ｖ２−ΔＶ）なる電圧が印加され、電子が放出される。
ここで、Ｖcomは上部電極駆動回路４５の出力電圧であり、ΔＶは、画素トランジスタ３０２の抵抗（出力インピーダンス）による電圧降下量である。
Ｒ１番目およびＲ３番目の行電極３１０に接続されているドットでは、画素トランジスタ３０２がＯＦＦ状態なので、対応する薄膜型電子源素子３０１には電圧が印加されず、電子は放出しない。このように、本発明では、線順次駆動方式により画像表示を行う。
本発明を用いた場合の駆動回路で消費される無効電力を概算する。
行電極駆動回路４１の無効電力（Ｐｒ）は下記（４）式で表される。
［数４］
Ｐｒ＝ｆ・Ｎ・Ｍ・Ｃｇｓ・Ｖｒ２ ・・・・・・・・・・・・・ （４）
ここで、Ｖrは、行電極３１０に印加される電圧パルスの振幅であり、Ｃgsは、各ドットの画素トランジスタ３０２のゲート−ソース間寄生容量である。
通常Ｃgs＝１ｐＦ程度であり、薄膜型電子源素子３０１の１個あたりの静電容量（Ｃe）の１／１００〜１／１０００程度なので、無効電力（Ｐｒ）も従来の１／１００〜１／１０００程度になる。
列電極駆動回路４２の無効電力（Ｐｃ）は下記（５）で表される。
［数５］
Ｐc＝ｆ・Ｍ・Ｎ・Ｃe・Ｖc２＋ｆ・Ｍ・Ｎ・（Ｎ−１）・Ｃdse・Ｖc２
・・・・・・・・・・・・・・・・・・ （５）
この（５）式で、第１項は画素トランジスタ３０２が導通状態にあるドットの寄与であり、第２項はそれ以外のドット、即ち、画素トランジスタ３０２がＯＦＦ状態にあるドットの寄与である。
行電極駆動回路４１の無効電力（Ｐｒ）は下記（４）式で表される。
［数４］
Ｐｒ＝ｆ・Ｎ・Ｍ・Ｃｇｓ・Ｖｒ２ ・・・・・・・・・・・・・ （４）
ここで、Ｖrは、行電極３１０に印加される電圧パルスの振幅であり、Ｃgsは、各ドットの画素トランジスタ３０２のゲート−ソース間寄生容量である。
通常Ｃgs＝１ｐＦ程度であり、薄膜型電子源素子３０１の１個あたりの静電容量（Ｃe）の１／１００〜１／１０００程度なので、無効電力（Ｐｒ）も従来の１／１００〜１／１０００程度になる。
列電極駆動回路４２の無効電力（Ｐｃ）は下記（５）で表される。
［数５］
Ｐc＝ｆ・Ｍ・Ｎ・Ｃe・Ｖc２＋ｆ・Ｍ・Ｎ・（Ｎ−１）・Ｃdse・Ｖc２
・・・・・・・・・・・・・・・・・・ （５）
この（５）式で、第１項は画素トランジスタ３０２が導通状態にあるドットの寄与であり、第２項はそれ以外のドット、即ち、画素トランジスタ３０２がＯＦＦ状態にあるドットの寄与である。
ここで、Ｖcは、行電極３１１に印加される電圧パルスの振幅であり、Ｃdseは、画素トランジスタのドレイン−ソース間寄生容量（Ｃds）と、薄膜型電子源の３０１の１個あたりの静電容量（Ｃe）とを直列接続した合成容量であり、下記（６）式で表される。
［数６］
Ｃdse＝(１／Ｃds＋１／Ｃe)−１
＝Ｃds／(Ｃds／Ｃe＋１) ・・・・・・・・・・・・・ （６）
通常Ｃdsは１ｐＦ程度以下で、Ｃeの１／１００〜１／１０００程度なので、
ＣdseはＣdsとほぼ等しく、Ｃeの１／１００〜１／１０００程度である。
したがって、無効電力（Ｐｃ）は、従来の方法に比べて約１／Ｎに低減させることができる。
このように、本発明によれば、駆動回路の無効電力（即ち、薄膜電子源マトリクスでの消費電力）を大幅に低減することができる。
また、駆動回路の負荷容量が小さくなることから、駆動回路に対する要求も緩和されるので、駆動回路の低コスト化にも寄与することができる。
［数６］
Ｃdse＝(１／Ｃds＋１／Ｃe)−１
＝Ｃds／(Ｃds／Ｃe＋１) ・・・・・・・・・・・・・ （６）
通常Ｃdsは１ｐＦ程度以下で、Ｃeの１／１００〜１／１０００程度なので、
ＣdseはＣdsとほぼ等しく、Ｃeの１／１００〜１／１０００程度である。
したがって、無効電力（Ｐｃ）は、従来の方法に比べて約１／Ｎに低減させることができる。
このように、本発明によれば、駆動回路の無効電力（即ち、薄膜電子源マトリクスでの消費電力）を大幅に低減することができる。
また、駆動回路の負荷容量が小さくなることから、駆動回路に対する要求も緩和されるので、駆動回路の低コスト化にも寄与することができる。
表示装置において、各画素にトランジスタを設けて各画素の動作を制御する方式、即ち、アクティブ・マトリクス方式と呼ばれる方式はいくつか提案・実施されている。
液晶表示装置においては、アクティブ・マトリクス方式が広く用いられているが、これは液晶素子の電圧に対する透過率の閾値特性が急峻でないため、単純マトリクス方式だとコントラストが低下してしまうためである。
アクティブ・マトリクス駆動により各画素に電圧が印加される期間を延ばし、換言すればデューティ比を大きくすることによりコントラストを向上させるためのものである。
これに対し、本発明は、各画素の動作モードは線順次駆動方式であり、即ち、発光のデューティ比は１／Ｎになっており、液晶表示装置でのアクティブ・マトリクス駆動とは本質的に異なる。
エレクトロルミネセンス型表示装置（ＥＬディスプレイ）でのアクティブマトリクス駆動は、例えば、1999 SID International Symposium Digest of Technical Papers、pp.438〜441（1999.5月）に述べられているように、各画素に最低限２個のトランジスタと蓄積容量を組み合わせて実現する。
これは、蓄積容量への電荷の出し入れを制御するトランジスタと、蓄積容量の電圧に応じて各画素のＥＬ素子の発光を制御するトランジスタの２個を組み込んでいる。
これにより各画素のＥＬ素子の発光期間、即ち、デューティ比を増大させ、高輝度を得るものである。したがって、この方式も、本発明とは本質的に異なる。
フィールドエミッション・ディスプレイ（ＦＥＤ）にアクティブマトリクス駆動を適用する例は、例えば、表面伝導型電子源のマトリクスの各ドットにトランジスタを形成する例が、特開平９−２１９１６４号に記されている。
この公知例では、表面伝導型電子源からの放出電流がドット毎にばらつくのを防ぐために、各画素のトランジスタの定電流特性を用いて電流量の均一化を図るものである。
液晶表示装置においては、アクティブ・マトリクス方式が広く用いられているが、これは液晶素子の電圧に対する透過率の閾値特性が急峻でないため、単純マトリクス方式だとコントラストが低下してしまうためである。
アクティブ・マトリクス駆動により各画素に電圧が印加される期間を延ばし、換言すればデューティ比を大きくすることによりコントラストを向上させるためのものである。
これに対し、本発明は、各画素の動作モードは線順次駆動方式であり、即ち、発光のデューティ比は１／Ｎになっており、液晶表示装置でのアクティブ・マトリクス駆動とは本質的に異なる。
エレクトロルミネセンス型表示装置（ＥＬディスプレイ）でのアクティブマトリクス駆動は、例えば、1999 SID International Symposium Digest of Technical Papers、pp.438〜441（1999.5月）に述べられているように、各画素に最低限２個のトランジスタと蓄積容量を組み合わせて実現する。
これは、蓄積容量への電荷の出し入れを制御するトランジスタと、蓄積容量の電圧に応じて各画素のＥＬ素子の発光を制御するトランジスタの２個を組み込んでいる。
これにより各画素のＥＬ素子の発光期間、即ち、デューティ比を増大させ、高輝度を得るものである。したがって、この方式も、本発明とは本質的に異なる。
フィールドエミッション・ディスプレイ（ＦＥＤ）にアクティブマトリクス駆動を適用する例は、例えば、表面伝導型電子源のマトリクスの各ドットにトランジスタを形成する例が、特開平９−２１９１６４号に記されている。
この公知例では、表面伝導型電子源からの放出電流がドット毎にばらつくのを防ぐために、各画素のトランジスタの定電流特性を用いて電流量の均一化を図るものである。
図２は、ＭＯＳトランジスタの、ゲート電圧一定条件でのドレイン電流（ＩＤ）対ドレイン−ソース間電圧（ＶＤＳ）の関係を示したものである。
図２にから明らかなように、ＶＤＳがある値以上になると（即ち、飽和領域では）ＩＤはＶＤＳによらずほぼ一定になる。
前記公知例では、各ドットの画素トランジスタが、この飽和領域で動作するように印加電圧を設定し、画素トランジスタの定電流特性を利用して放出電流を一定にするものである。
電界放射陰極を電子源に用いたＦＥＤについても、各ドットにトランジスタを設ける方式が提案されており、例えば、Proceedings of the 5th International Display Workshops、pp.667〜670（1998.12月）に記載されているが、これも前記公知例と同様で、画素トランジスタを飽和領域で動作させ、その定電流特性を用いて電子放出のノイズの低減や放出電流の安定化を図っている。
これらの公知例で開示されている、画素トランジスタを飽和領域で動作させその定電流特性を用いる方式は、画素トランジスタの特性バラツキの影響が大きいという問題がある。
図２にから明らかなように、ＶＤＳがある値以上になると（即ち、飽和領域では）ＩＤはＶＤＳによらずほぼ一定になる。
前記公知例では、各ドットの画素トランジスタが、この飽和領域で動作するように印加電圧を設定し、画素トランジスタの定電流特性を利用して放出電流を一定にするものである。
電界放射陰極を電子源に用いたＦＥＤについても、各ドットにトランジスタを設ける方式が提案されており、例えば、Proceedings of the 5th International Display Workshops、pp.667〜670（1998.12月）に記載されているが、これも前記公知例と同様で、画素トランジスタを飽和領域で動作させ、その定電流特性を用いて電子放出のノイズの低減や放出電流の安定化を図っている。
これらの公知例で開示されている、画素トランジスタを飽和領域で動作させその定電流特性を用いる方式は、画素トランジスタの特性バラツキの影響が大きいという問題がある。
以下、この点について説明する。
一般に、図２に示すＭＯＳトランジスタの飽和領域でのドレイン電流ＩＤ（sat）は下記（７）式で表される。
［数７］
ＩＤ（sat）＝ｋ・（ＶＧＳ−ＶＴ）2 ・・・・・・・・・・・・・ （７）
ここで、ＶＧＳはトランジスタのゲート−ソース間電圧、ＶＴは閾値電圧である。
ｋは、トランジスタを構成する半導体の移動度μｎやゲート容量ＣＯＸ、トランジスタの構造パラメータ（Ｗ，Ｌ）で表される量であり、下記（８）式で表される。
［数８］
ｋ＝（１／２）μnＣＯＸ（Ｗ／Ｌ） ・・・・・・・・・・・ （８）
実際のトランジスタでは、閾値電圧（ＶＴ）にバラツキが発生する。
飽和領域でのドレイン電流（ＩＤ（sat））は、（ＶＧＳ−ＶＴ）の２乗に比例するので、閾値電圧（ＶＴ）のバラツキの影響が極めて大きい。
このため、画素トランジスタを飽和領域で動作させ、その定電流特性を用いる方式は、画素トランジスタの特性バラツキの影響が大きく、画素トランジスタを高い均一性をもって作らなければならないという問題点があった。
特に、画素トランジスタとして、アモルファスシリコン（以下、単に、ａ−Ｓｉと称する。）やポリシリコン（以下、単に、Ｐｏｌｙ−Ｓｉと称する。）などで構成した薄膜トランジスタ（ＴＦＴ）を用いる場合には、画素ＴＦＴの均一性確保が困難になる。
本発明では、画素トランジスタ３０２の特性バラツキの影響を低減するために、画素トランジスタを非飽和領域、即ち、ソース電極とドレイン電極との間に印加される電圧により、ドレイン電流（ＩＤ）が大きく変化する領域で動作させる。
図２の、ドレイン電流（ＩＤ）対ドレイン−ソース間電圧（ＶＤＳ）の特性で、非飽和領域の傾きの逆数、即ち、非飽和領域での有効抵抗値（出力インピーダンス）Ｒは、下記（９）式で表される。
一般に、図２に示すＭＯＳトランジスタの飽和領域でのドレイン電流ＩＤ（sat）は下記（７）式で表される。
［数７］
ＩＤ（sat）＝ｋ・（ＶＧＳ−ＶＴ）2 ・・・・・・・・・・・・・ （７）
ここで、ＶＧＳはトランジスタのゲート−ソース間電圧、ＶＴは閾値電圧である。
ｋは、トランジスタを構成する半導体の移動度μｎやゲート容量ＣＯＸ、トランジスタの構造パラメータ（Ｗ，Ｌ）で表される量であり、下記（８）式で表される。
［数８］
ｋ＝（１／２）μnＣＯＸ（Ｗ／Ｌ） ・・・・・・・・・・・ （８）
実際のトランジスタでは、閾値電圧（ＶＴ）にバラツキが発生する。
飽和領域でのドレイン電流（ＩＤ（sat））は、（ＶＧＳ−ＶＴ）の２乗に比例するので、閾値電圧（ＶＴ）のバラツキの影響が極めて大きい。
このため、画素トランジスタを飽和領域で動作させ、その定電流特性を用いる方式は、画素トランジスタの特性バラツキの影響が大きく、画素トランジスタを高い均一性をもって作らなければならないという問題点があった。
特に、画素トランジスタとして、アモルファスシリコン（以下、単に、ａ−Ｓｉと称する。）やポリシリコン（以下、単に、Ｐｏｌｙ−Ｓｉと称する。）などで構成した薄膜トランジスタ（ＴＦＴ）を用いる場合には、画素ＴＦＴの均一性確保が困難になる。
本発明では、画素トランジスタ３０２の特性バラツキの影響を低減するために、画素トランジスタを非飽和領域、即ち、ソース電極とドレイン電極との間に印加される電圧により、ドレイン電流（ＩＤ）が大きく変化する領域で動作させる。
図２の、ドレイン電流（ＩＤ）対ドレイン−ソース間電圧（ＶＤＳ）の特性で、非飽和領域の傾きの逆数、即ち、非飽和領域での有効抵抗値（出力インピーダンス）Ｒは、下記（９）式で表される。
前記（９）式から分かるように、非飽和領域の特性は、（ＶＧＳ−ＶＴ）の−１乗にしか依存しないので、ＩＤ（sat）と比べて閾値電圧（ＶＴ）のバラツキの影響が小さい。
次に、図１に示すように、薄膜型電子源素子（ＭＩＭ型電子源素子）３０１と画素トランジスタ３０２とを直列接続し、その全体に外部電圧（Ｖ０）を印加する場合を想定し、画素トランジスタ３０２の出力インピーダンス（Ｒ）のバラツキが、薄膜型電子源素子３０２に流れる電流に与える影響を見積もる。
薄膜型電子源素子３０１のダイオード電流（Ｉｄ）−電圧特性（Ｖ）を、Ｉｄ＝ｆ（Ｖ）、画素トランジスタの出力インピーダンスがＲ、Ｒ＋ΔＲの時に流れる電流をそれぞれＩ、ΔＩとすると、下記（１０）の関係がある。
次に、図１に示すように、薄膜型電子源素子（ＭＩＭ型電子源素子）３０１と画素トランジスタ３０２とを直列接続し、その全体に外部電圧（Ｖ０）を印加する場合を想定し、画素トランジスタ３０２の出力インピーダンス（Ｒ）のバラツキが、薄膜型電子源素子３０２に流れる電流に与える影響を見積もる。
薄膜型電子源素子３０１のダイオード電流（Ｉｄ）−電圧特性（Ｖ）を、Ｉｄ＝ｆ（Ｖ）、画素トランジスタの出力インピーダンスがＲ、Ｒ＋ΔＲの時に流れる電流をそれぞれＩ、ΔＩとすると、下記（１０）の関係がある。
したがって、画素トランジスタ３０２の出力インピーダンス（Ｒ＋ΔＲ）を、薄膜型電子源素子３０１の（動作点での）微分抵抗ｒｅより小さくし、α≧１とすれば、前記（１０）式は下記（１１）のように変形できる。
これにより、画素トランジスタ３０２の特性バラツキ（ΔＲ）が表示画像の均一性に与える影響は更に小さくなる。言い換えると、画素トランジスタ３０２の特性バラツキの許容量が大きくなり製造しやすくなる。
画素トランジスタ３０２の特性バラツキの影響を小さくする別の方法は、画素トランジスタ３０２を非飽和領域で動作させ、列電極駆動回路４２を定電流回路で構成することである。この場合、画素トランジスタ３０２は、オン抵抗（Ｒ）のスイッチング素子として使用される。
画素トランジスタ３０２の有効抵抗（Ｒ）が変化しても、薄膜型電子源素子３０１に流れる電流は、列電極駆動回路４２の定電流回路で規定されるので、一定電流が流れる。
この方式は、画素トランジスタとして、ａ−ＳｉやＰｏｌｙ−Ｓｉなどで構成した薄膜トランジスタ（ＴＦＴ）を用い、列電極駆動回路４２に単結晶シリコン（Ｓｉ）基板を用いた場合に特に有効である。
なぜなら、単結晶シリコン（Ｓｉ）基板上に形成した場合は、トランジスタの特性バラツキを押さえることが容易だからである。
列電極駆動回路４２を定電流回路にする構成は、印加電圧Ｖと発光強度Ｂとの関係Ｂ＝ｇ（Ｖ）に現れるバラツキや変動量と比べて、素子電流（Ｉ）との関係Ｂ＝ｈ（Ｉ）のバラツキが少ない場合に特に有効である。
このような例として、有機ＥＬ（有機エレクトロルミネッセンス）素子や発光ダイオード（ＬＥＤ）がある。
画素トランジスタ３０２の特性バラツキの影響を小さくする別の方法は、画素トランジスタ３０２を非飽和領域で動作させ、列電極駆動回路４２を定電流回路で構成することである。この場合、画素トランジスタ３０２は、オン抵抗（Ｒ）のスイッチング素子として使用される。
画素トランジスタ３０２の有効抵抗（Ｒ）が変化しても、薄膜型電子源素子３０１に流れる電流は、列電極駆動回路４２の定電流回路で規定されるので、一定電流が流れる。
この方式は、画素トランジスタとして、ａ−ＳｉやＰｏｌｙ−Ｓｉなどで構成した薄膜トランジスタ（ＴＦＴ）を用い、列電極駆動回路４２に単結晶シリコン（Ｓｉ）基板を用いた場合に特に有効である。
なぜなら、単結晶シリコン（Ｓｉ）基板上に形成した場合は、トランジスタの特性バラツキを押さえることが容易だからである。
列電極駆動回路４２を定電流回路にする構成は、印加電圧Ｖと発光強度Ｂとの関係Ｂ＝ｇ（Ｖ）に現れるバラツキや変動量と比べて、素子電流（Ｉ）との関係Ｂ＝ｈ（Ｉ）のバラツキが少ない場合に特に有効である。
このような例として、有機ＥＬ（有機エレクトロルミネッセンス）素子や発光ダイオード（ＬＥＤ）がある。
即ち、本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられるとともに、下部電極と、絶縁層と、上部電極とをこの順番に積層した構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する電子源素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２信号線とを有する第１の基板と、枠部材と、蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気とされる表示素子を備える画像表示装置であって、前記各トランジスタ素子と前記各電子源素子とは、前記第１の信号線と前記第２の信号線との交差領域に設けられることを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられるとともに、下部電極と、絶縁層と、上部電極とをこの順番に積層した構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する電子源素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２信号線とを有する第１の基板と、枠部材と、蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気とされる表示素子を備える画像表示装置であって、前記各トランジスタ素子は、前記第１の信号線と前記第２の信号線とで囲まれる領域内に設けられることを特徴とする。
本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられるとともに、下部電極と、絶縁層と、上部電極とをこの順番に積層した構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する電子源素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２信号線とを有する第１の基板と、枠部材と、蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気とされる表示素子を備える画像表示装置であって、前記各トランジスタ素子と前記各電子源素子とは、前記第１の信号線と前記第２の信号線との交差領域に設けられることを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられるとともに、下部電極と、絶縁層と、上部電極とをこの順番に積層した構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する電子源素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２信号線とを有する第１の基板と、枠部材と、蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気とされる表示素子を備える画像表示装置であって、前記各トランジスタ素子は、前記第１の信号線と前記第２の信号線とで囲まれる領域内に設けられることを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられるとともに、下部電極と、絶縁層と、上部電極とをこの順番に積層した構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する電子源素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２信号線とを有する第１の基板と、枠部材と、蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気とされる表示素子を備える画像表示装置であって、前記各トランジスタ素子の制御電極が、前記複数の第１の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第１の電極が、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極が、前記各トランジスタ素子毎に設けられる前記電子源素子の前記下部電極に電気的に接続されることを特徴とする。
また、本発明は、前記各トランジスタ素子の出力インピーダンスが、前記各電子源の動作領域での微分抵抗値よりも小さいことを特徴とする。
また、本発明は、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備え、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする。
また、本発明は、前記各トランジスタ素子の出力インピーダンスが、前記各電子源の動作領域での微分抵抗値よりも小さいことを特徴とする。
また、本発明は、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備え、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられる複数個の電子放出素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板と、枠部材と、蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気とされる表示素子と、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記複数個の電子放出素子に電気的に接続され、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられる電界発光素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板を備える表示素子と、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の中１つに電気的に接続され、前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記各電界発光素子の第１の電極に電気的に接続され、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられる電界発光素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板を備える表示素子と、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の中１つに電気的に接続され、前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記各電界発光素子の第１の電極に電気的に接続され、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする。
また、本発明は、複数個のトランジスタ素子と、前記各トランジスタ素子毎に設けられる発光ダイオード素子と、第１の方向に設けられる第１の信号線と、前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板を備える表示素子と、前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の１つに電気的に接続され、前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記発光ダイオードの第１の電極に電気的に接続され、前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする。
また、本発明は、前記各トランジスタ素子が、薄膜トランジスタであり、当該薄膜トランジスタを非飽和領域で動作させることを特徴とする。
また、本発明は、前記各トランジスタ素子が、薄膜トランジスタであり、当該薄膜トランジスタを非飽和領域で動作させることを特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、画像表示装置の消費電力を低減することができる。
（２）本発明によれば、表示画像の輝度ばらつきを低減し、表示品質を向上させることが可能となる。
（１）本発明によれば、画像表示装置の消費電力を低減することができる。
（２）本発明によれば、表示画像の輝度ばらつきを低減し、表示品質を向上させることが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
本発明の実施例１の画像表示装置は、電子放出電子源である薄膜型電子源マトリクスと蛍光体との組み合わせによって、各ドットの輝度変調素子を形成した表示パネル（本発明の表示素子）を用い、当該表示パネルの行電極及び列電極に駆動回路を接続して構成される。
ここで、表示パネルは、薄膜電子源マトリクスが形成された電子源板と蛍光体パターンが形成された蛍光表示板とから構成される。
まず、図３〜図６を用いて、本実施例における、画素トランジスタ３０５と薄膜電子源マトリクスが形成された電子源板の構造と製造方法について説明する。
図３は、本実施例の画素トランジスタ３０５の配置を表す平面図である。
図４は、本実施例の電子源板の要部断面構造を示す断面図であり、同図（ａ）は図３のＡ−Ｂ切断線に沿う断面図、同図（ｂ）は図３のＣ−Ｄ切断線に沿う断面図である。
図５は、本実施例の画素トランジスタ３０２の製造方法を説明するための図であり、図６は、本実施例の膜型電子源マトリクスの製造方法を説明するための図である。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
本発明の実施例１の画像表示装置は、電子放出電子源である薄膜型電子源マトリクスと蛍光体との組み合わせによって、各ドットの輝度変調素子を形成した表示パネル（本発明の表示素子）を用い、当該表示パネルの行電極及び列電極に駆動回路を接続して構成される。
ここで、表示パネルは、薄膜電子源マトリクスが形成された電子源板と蛍光体パターンが形成された蛍光表示板とから構成される。
まず、図３〜図６を用いて、本実施例における、画素トランジスタ３０５と薄膜電子源マトリクスが形成された電子源板の構造と製造方法について説明する。
図３は、本実施例の画素トランジスタ３０５の配置を表す平面図である。
図４は、本実施例の電子源板の要部断面構造を示す断面図であり、同図（ａ）は図３のＡ−Ｂ切断線に沿う断面図、同図（ｂ）は図３のＣ−Ｄ切断線に沿う断面図である。
図５は、本実施例の画素トランジスタ３０２の製造方法を説明するための図であり、図６は、本実施例の膜型電子源マトリクスの製造方法を説明するための図である。
以下、図５を用いて、本実施例の画素トランジスタ３０２の製造方法について説明する。
初めに、図５（ａ）に示すように、基板１４上にジシラン（Ｓｉ２Ｈ６）を原料ガスと
した低圧ＣＶＤ法によりａ−Ｓｉ膜を堆積した後、全面をレーザーアニールにして多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜６００を形成する。
ここで、基板１４には、無アルカリガラス、または二酸化シリコン（ＳｉＯ２；以下、単に、ＳｉＯ２と称する。）を被覆した無アルカリガラスあるいはソーダガラスを用いる。
次に、ｐｏｌｙ−Ｓｉ膜６００をパターン化した後、図５（ｂ）に示すように、ＳｉＯ２で構成されたゲート絶縁膜６０４をＣＶＤ法で形成する。
次に、図５（ｃ）に示すように、ゲート電極６０１を形成した後、イオンドーピングによりｐｏｌｙ−Ｓｉ膜６００に不純物を注入し、図５（ｄ）に示すように、ソース電極６０２、ドレイン電極６０３を形成する。
その後、図５（ｅ）に示すように、層間絶縁膜６０６を形成した後、コンタクトホールを形成する。
ついで、図５（ｆ）に示すように、列電極３１１と接触電極６０７を形成する。
続いて、図５（ｇ）に示すように、パッシベーション膜６０８をＳｉＯ２で形成した後、コンタクトホールを形成する。
最後に、アルミニウム（Ａｌ；以下、単に、Ａｌと称する。）−ネオジム（Ｎｄ；以下、単に、Ｎｄと称する。）合金膜を形成した後、パターン化して、図５（ｈ）に示すように、下部電極１３を形成する。
ここで、下部電極１３は、図３の点線で記したパターンに形成する。
初めに、図５（ａ）に示すように、基板１４上にジシラン（Ｓｉ２Ｈ６）を原料ガスと
した低圧ＣＶＤ法によりａ−Ｓｉ膜を堆積した後、全面をレーザーアニールにして多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜６００を形成する。
ここで、基板１４には、無アルカリガラス、または二酸化シリコン（ＳｉＯ２；以下、単に、ＳｉＯ２と称する。）を被覆した無アルカリガラスあるいはソーダガラスを用いる。
次に、ｐｏｌｙ−Ｓｉ膜６００をパターン化した後、図５（ｂ）に示すように、ＳｉＯ２で構成されたゲート絶縁膜６０４をＣＶＤ法で形成する。
次に、図５（ｃ）に示すように、ゲート電極６０１を形成した後、イオンドーピングによりｐｏｌｙ−Ｓｉ膜６００に不純物を注入し、図５（ｄ）に示すように、ソース電極６０２、ドレイン電極６０３を形成する。
その後、図５（ｅ）に示すように、層間絶縁膜６０６を形成した後、コンタクトホールを形成する。
ついで、図５（ｆ）に示すように、列電極３１１と接触電極６０７を形成する。
続いて、図５（ｇ）に示すように、パッシベーション膜６０８をＳｉＯ２で形成した後、コンタクトホールを形成する。
最後に、アルミニウム（Ａｌ；以下、単に、Ａｌと称する。）−ネオジム（Ｎｄ；以下、単に、Ｎｄと称する。）合金膜を形成した後、パターン化して、図５（ｈ）に示すように、下部電極１３を形成する。
ここで、下部電極１３は、図３の点線で記したパターンに形成する。
次に、図６を用いて、薄膜電子源マトリクスの一薄膜型電子源素子３０１の製造方法について説明する。
図６の右側の列は平面図であり、図６の左側の列は、右の図の中のＡ−Ｂ線に沿う断面図である。
図６（ａ）は、図５（ｈ）と同一である。
まず、図６（ｂ）に示すように、下部電極１３上にレジスト５０１を形成する。
この状態で、陽極酸化を行い、図６（ｃ）に示すように、保護絶縁層１５を形成する。
本実施例では、この陽極酸化において化成電圧２０Ｖ程度とし、保護絶縁層１５の膜厚を３０ｎｍ程度とした。
レジストパターン５０１をアセトンなどの有機溶媒で剥離した後、レジストで被覆されていた下部電極１３表面を再度陽極酸化して、図６（ｄ）に示すように、トンネル絶縁層１２を形成する。
本実施例では、この再陽極酸化において化成電圧を６Ｖに設定し、絶縁層膜厚を８ｎｍとした。
次に、上部電極バスライン用の導電膜を形成し、レジストをパターニングしてエッチングを行い、図６（ｅ）に示すように、上部電極バスライン３２を形成する。
本実施例では、上部電極バスライン３２として、膜厚が３００ｎｍ程度のＡｌ合金と膜厚が２０ｎｍ程度のタングステン（Ｗ）膜との積層膜で形成し、Ａｌ合金とタングステン（Ｗ）膜とを２段階のエッチングで加工した。
なお、上部電極バスライン３２の材料には金（Ａｕ）などを用いても良い。
図６の右側の列は平面図であり、図６の左側の列は、右の図の中のＡ−Ｂ線に沿う断面図である。
図６（ａ）は、図５（ｈ）と同一である。
まず、図６（ｂ）に示すように、下部電極１３上にレジスト５０１を形成する。
この状態で、陽極酸化を行い、図６（ｃ）に示すように、保護絶縁層１５を形成する。
本実施例では、この陽極酸化において化成電圧２０Ｖ程度とし、保護絶縁層１５の膜厚を３０ｎｍ程度とした。
レジストパターン５０１をアセトンなどの有機溶媒で剥離した後、レジストで被覆されていた下部電極１３表面を再度陽極酸化して、図６（ｄ）に示すように、トンネル絶縁層１２を形成する。
本実施例では、この再陽極酸化において化成電圧を６Ｖに設定し、絶縁層膜厚を８ｎｍとした。
次に、上部電極バスライン用の導電膜を形成し、レジストをパターニングしてエッチングを行い、図６（ｅ）に示すように、上部電極バスライン３２を形成する。
本実施例では、上部電極バスライン３２として、膜厚が３００ｎｍ程度のＡｌ合金と膜厚が２０ｎｍ程度のタングステン（Ｗ）膜との積層膜で形成し、Ａｌ合金とタングステン（Ｗ）膜とを２段階のエッチングで加工した。
なお、上部電極バスライン３２の材料には金（Ａｕ）などを用いても良い。
また、上部電極バスライン３２をエッチングする際は端部がテーパー形状になるようにエッチングした。
最後に、図６（ｆ）に示すように、上部電極１１を全面に形成する。
本実施例では、上部電極１１として、膜厚１ｎｍのイリジウム（Ｉｒ）、膜厚２ｎｍの白金（Ｐｔ）、膜厚３ｎｍの金（Ａｕ）の３層をこの順序で形成した３層積層膜を用いた。
また、上部電極１１は、画像表示部分には全面に形成するが、基板周辺部の取出電極を形成した領域には形成しない。
このパターン化の精度は極めて緩いので、本実施例では、このパターン化を金属マスクを用いて行った。
このようにすると、上部電極形成後にレジストなどが上部電極１１表面に残留することがないので、清浄な上部電極１１を容易に得ることができ、電子放出特性の劣化が発生しない。これが可能なのは、上部電極バスライン３２を形成した後に上部電極１１を形成しているからである。
以上のプロセスにより、基板１４上に薄膜電子源マトリクスが完成する。
最後に、図６（ｆ）に示すように、上部電極１１を全面に形成する。
本実施例では、上部電極１１として、膜厚１ｎｍのイリジウム（Ｉｒ）、膜厚２ｎｍの白金（Ｐｔ）、膜厚３ｎｍの金（Ａｕ）の３層をこの順序で形成した３層積層膜を用いた。
また、上部電極１１は、画像表示部分には全面に形成するが、基板周辺部の取出電極を形成した領域には形成しない。
このパターン化の精度は極めて緩いので、本実施例では、このパターン化を金属マスクを用いて行った。
このようにすると、上部電極形成後にレジストなどが上部電極１１表面に残留することがないので、清浄な上部電極１１を容易に得ることができ、電子放出特性の劣化が発生しない。これが可能なのは、上部電極バスライン３２を形成した後に上部電極１１を形成しているからである。
以上のプロセスにより、基板１４上に薄膜電子源マトリクスが完成する。
本実施例の薄膜電子源マトリクスにおいては、トンネル絶縁層１２で規定された領域（電子放出領域１８、図８に記載）、即ち、レジストパターン５０１で規定した領域から電子が放出される。
電子放出領域１８の周辺部には、厚い絶縁膜である保護絶縁層１５を形成してあるため、上部電極−下部電極間に印加される電界が下部電極１３の辺または角部に集中しなくなり、長時間にわたって安定な電子放出特性が得られる。
本実施例では、図４からわかるように、画素トランジスタ３０２と薄膜型電子源素子３０１とは、基板１４上の別の層に形成している。
このため、図３からわかるように、薄膜型電子源素子３０１の大きさを小さくすることなく、画素トランジスタ３０２の大きさを大きくすることが可能である。
したがって、画素トランジスタ３０２の出力インピーダンスを容易に小さくすることができる。
本実施例では、薄膜型電子源素子３０１の動作領域での微分抵抗値（ｒe）よりも、画素トランジスタ３０２の出力インピーダンスが小さくなるように設定した。これにより、前記したように、画素トランジスタ３０２の特性バラツキが表示画像の輝度ムラに影響しにくくなる。
図３の平面図から明らかなように、画素トランジスタ部は、下部電極１３の下側に設けている。これにより、下部電極１３が画素トランジスタ３０２の遮光層としても働く。
電子放出領域１８の周辺部には、厚い絶縁膜である保護絶縁層１５を形成してあるため、上部電極−下部電極間に印加される電界が下部電極１３の辺または角部に集中しなくなり、長時間にわたって安定な電子放出特性が得られる。
本実施例では、図４からわかるように、画素トランジスタ３０２と薄膜型電子源素子３０１とは、基板１４上の別の層に形成している。
このため、図３からわかるように、薄膜型電子源素子３０１の大きさを小さくすることなく、画素トランジスタ３０２の大きさを大きくすることが可能である。
したがって、画素トランジスタ３０２の出力インピーダンスを容易に小さくすることができる。
本実施例では、薄膜型電子源素子３０１の動作領域での微分抵抗値（ｒe）よりも、画素トランジスタ３０２の出力インピーダンスが小さくなるように設定した。これにより、前記したように、画素トランジスタ３０２の特性バラツキが表示画像の輝度ムラに影響しにくくなる。
図３の平面図から明らかなように、画素トランジスタ部は、下部電極１３の下側に設けている。これにより、下部電極１３が画素トランジスタ３０２の遮光層としても働く。
以下、図７〜図９を用いて、本実施例の表示パネルの構造を説明する。
図７は、本実施例の表示パネルを、蛍光表示板側から見た平面図であり、図８は、本実施例の表示パネルから蛍光表示板を取り除き、表示パネルの蛍光表示板側から基板１４を見た平面図である。
図９は、本実施例の表示パネルの構成を示す要部断面図であり、同図（ａ）は、図７、図８中のＡ−Ｂ切断線に沿う要部断面図、同図（ｂ）は、図７、図８中のＣ−Ｄ切断線に沿う断面図である。
但し、図７、図８においては、基板１４の図示は省略している。
本実施例の蛍光表示板は、ソーダガラス等の基板１１０に形成されるブラックマトリクス１２０と、このブラックマトリクス１２０の溝内に形成される赤（Ｒ）・緑（Ｇ）・青（Ｂ）の蛍光体（１１４Ａ〜１１４Ｃ）と、これらの上に形成されるメタルバック膜１２２とで構成される。
以下、本実施例の蛍光表示板の作成方法について説明する。
まず、表示装置のコントラストを上げる目的で、基板１１０上に、ブラックマトリクス１２０を形成する（図９（ａ）参照）。
ブラックマトリクス１２０は、図７において蛍光体（１１４Ａ〜１１４Ｃ）間に配置されるが、図７では記載を省略した。
次に、赤色蛍光体１１４Ａ、緑色蛍光体１１４Ｂ、青色蛍光体１１４Ｃを形成する。
これら蛍光体のパターン化は、通常の陰極線管の蛍光面に用いられるのと同様に、フォトリソグラフィーを用いて行った。
蛍光体としては、例えば、赤色にＹ２Ｏ２Ｓ：Ｅｕ（Ｐ２２−Ｒ）、緑色にＺｎ２ＳｉＯ４：Ｍｎ（Ｐ１−Ｇ１）、青色にＺｎＳ：Ａｇ（Ｐ２２−Ｂ）を用いればよい。
次いで、ニトロセルロースなどの膜でフィルミングした後、基板１１０全体にＡｌを、膜厚５０〜３００ｎｍ程度蒸着してメタルバック膜１２２とする。
その後、基板１１０を４００℃程度に加熱してフィルミング膜やＰＶＡなどの有機物を加熱分解する。このようにして、蛍光表示板が完成する。
図７は、本実施例の表示パネルを、蛍光表示板側から見た平面図であり、図８は、本実施例の表示パネルから蛍光表示板を取り除き、表示パネルの蛍光表示板側から基板１４を見た平面図である。
図９は、本実施例の表示パネルの構成を示す要部断面図であり、同図（ａ）は、図７、図８中のＡ−Ｂ切断線に沿う要部断面図、同図（ｂ）は、図７、図８中のＣ−Ｄ切断線に沿う断面図である。
但し、図７、図８においては、基板１４の図示は省略している。
本実施例の蛍光表示板は、ソーダガラス等の基板１１０に形成されるブラックマトリクス１２０と、このブラックマトリクス１２０の溝内に形成される赤（Ｒ）・緑（Ｇ）・青（Ｂ）の蛍光体（１１４Ａ〜１１４Ｃ）と、これらの上に形成されるメタルバック膜１２２とで構成される。
以下、本実施例の蛍光表示板の作成方法について説明する。
まず、表示装置のコントラストを上げる目的で、基板１１０上に、ブラックマトリクス１２０を形成する（図９（ａ）参照）。
ブラックマトリクス１２０は、図７において蛍光体（１１４Ａ〜１１４Ｃ）間に配置されるが、図７では記載を省略した。
次に、赤色蛍光体１１４Ａ、緑色蛍光体１１４Ｂ、青色蛍光体１１４Ｃを形成する。
これら蛍光体のパターン化は、通常の陰極線管の蛍光面に用いられるのと同様に、フォトリソグラフィーを用いて行った。
蛍光体としては、例えば、赤色にＹ２Ｏ２Ｓ：Ｅｕ（Ｐ２２−Ｒ）、緑色にＺｎ２ＳｉＯ４：Ｍｎ（Ｐ１−Ｇ１）、青色にＺｎＳ：Ａｇ（Ｐ２２−Ｂ）を用いればよい。
次いで、ニトロセルロースなどの膜でフィルミングした後、基板１１０全体にＡｌを、膜厚５０〜３００ｎｍ程度蒸着してメタルバック膜１２２とする。
その後、基板１１０を４００℃程度に加熱してフィルミング膜やＰＶＡなどの有機物を加熱分解する。このようにして、蛍光表示板が完成する。
このようにして製作した電子源板と蛍光表示板とを、スペーサ６０を挟み込んでフリットガラスを用いて封着する。
基板１１０に形成された蛍光体（１１４Ａ〜１１４Ｃ）と、基板１４との位置関係は図７に示したとおりである。
図９からわかるように、基板１４を上部から平面図としてみると、全面が上部電極１１に覆われている。
図８には、基板１４上に形成した薄膜型電子源素子３０１のパターンを図７に対応させて示してある。なお、図８では、図７との位置関係を明示するために、電子放出領域１８を図示してある。
電子放出領域１８は、保護絶縁層１５で囲まれた領域であり、実際に電子が放出される領域である。
電子放出領域１８の真上に蛍光体１１４が位置するようにしている。
また、放出された電子ビームが多少広がることを考慮し、電子放出領域１８の幅は、蛍光体１１４の幅より小さくしてある。
基板１１０−基板１４との間の距離は１〜３ｍｍ程度とする。
基板１１０に形成された蛍光体（１１４Ａ〜１１４Ｃ）と、基板１４との位置関係は図７に示したとおりである。
図９からわかるように、基板１４を上部から平面図としてみると、全面が上部電極１１に覆われている。
図８には、基板１４上に形成した薄膜型電子源素子３０１のパターンを図７に対応させて示してある。なお、図８では、図７との位置関係を明示するために、電子放出領域１８を図示してある。
電子放出領域１８は、保護絶縁層１５で囲まれた領域であり、実際に電子が放出される領域である。
電子放出領域１８の真上に蛍光体１１４が位置するようにしている。
また、放出された電子ビームが多少広がることを考慮し、電子放出領域１８の幅は、蛍光体１１４の幅より小さくしてある。
基板１１０−基板１４との間の距離は１〜３ｍｍ程度とする。
スペーサ６０はパネル内部を真空にしたときに、大気圧の外部からの力によるパネルの破損を防ぐために挿入する。
したがって、基板１４、基板１１０に厚さ３ｍｍのガラスを用いて、幅４ｃｍ×長さ９ｃｍ程度以下の表示面積の表示装置を製作する場合には、基板１１０と基板１４自体の機械強度で大気圧に耐え得るので、スペーサ６０を挿入する必要はない。
スペーサ６０の形状は、例えば、図７のような直方体形状とする。
ここでは、３行毎にスペーサ６０の支柱を設けているが、機械強度が耐える範囲で、支柱の数（密度）を減らしてかまわない。
スペーサ６０としては、ガラス製またはセラミクス製で、板状あるいは柱状の支柱を並べて配置する。
封着したパネルは、１×１０−７Ｔｏｒｒ程度の真空に排気して、封止する。
表示パネル内の真空度を高真空に維持するために、封止の直前あるいは直後に、パネル内の所定の位置（図示せず）でゲッター膜の形成またはゲッター材の活性化を行う。
例えば、バリウム（Ｂａ）を主成分とするゲッター材の場合、高周波誘導加熱によりゲッター膜を形成できる。このようにして、本実施例の表示パネルが完成する。
このように本実施例では、基板１１０−基板１４間の距離は１〜３ｍｍ程度と大きいので、メタルバック１２２に印加する加速電圧を３〜６ＫＶと高電圧にできる。
したがって、前記したように、蛍光体（１１４Ａ〜１１４Ｃ）には陰極線管（ＣＲＴ）用の蛍光体を使用できる。
したがって、基板１４、基板１１０に厚さ３ｍｍのガラスを用いて、幅４ｃｍ×長さ９ｃｍ程度以下の表示面積の表示装置を製作する場合には、基板１１０と基板１４自体の機械強度で大気圧に耐え得るので、スペーサ６０を挿入する必要はない。
スペーサ６０の形状は、例えば、図７のような直方体形状とする。
ここでは、３行毎にスペーサ６０の支柱を設けているが、機械強度が耐える範囲で、支柱の数（密度）を減らしてかまわない。
スペーサ６０としては、ガラス製またはセラミクス製で、板状あるいは柱状の支柱を並べて配置する。
封着したパネルは、１×１０−７Ｔｏｒｒ程度の真空に排気して、封止する。
表示パネル内の真空度を高真空に維持するために、封止の直前あるいは直後に、パネル内の所定の位置（図示せず）でゲッター膜の形成またはゲッター材の活性化を行う。
例えば、バリウム（Ｂａ）を主成分とするゲッター材の場合、高周波誘導加熱によりゲッター膜を形成できる。このようにして、本実施例の表示パネルが完成する。
このように本実施例では、基板１１０−基板１４間の距離は１〜３ｍｍ程度と大きいので、メタルバック１２２に印加する加速電圧を３〜６ＫＶと高電圧にできる。
したがって、前記したように、蛍光体（１１４Ａ〜１１４Ｃ）には陰極線管（ＣＲＴ）用の蛍光体を使用できる。
図１０は、本実施例の表示パネルに、駆動回路を接続した状態を示す結線図である。
行電極３１０は行電極駆動回路４１に接続され、列電極３１１は列電極駆動回路４２に接続される。
また、全画素で共通とされる上部電極バスライン３２は、上部電極駆動回路４５に接続される。
ここで、各駆動回路（４１，４２）と、電子源板との接続は、例えば、テープキャリアパッケージを異方性導電膜で圧着したものや、各駆動回路（４１，４２）を構成する半導体チップを、電子源板の基板１４上に直接実装するチップオングラス等によって行う。
なお、図示は省略しているが、メタルバック膜１２２には、加速電圧源から３〜６ＫＶ程度の加速電圧が常時印加される。
また、図１０では、３行、３列しか記載していないが、実際の画像表示装置は、数１００行×数１０００列配列されるものであって、図１１ではその一部分のみ記載していることはいうまでもない。
行電極３１０は行電極駆動回路４１に接続され、列電極３１１は列電極駆動回路４２に接続される。
また、全画素で共通とされる上部電極バスライン３２は、上部電極駆動回路４５に接続される。
ここで、各駆動回路（４１，４２）と、電子源板との接続は、例えば、テープキャリアパッケージを異方性導電膜で圧着したものや、各駆動回路（４１，４２）を構成する半導体チップを、電子源板の基板１４上に直接実装するチップオングラス等によって行う。
なお、図示は省略しているが、メタルバック膜１２２には、加速電圧源から３〜６ＫＶ程度の加速電圧が常時印加される。
また、図１０では、３行、３列しか記載していないが、実際の画像表示装置は、数１００行×数１０００列配列されるものであって、図１１ではその一部分のみ記載していることはいうまでもない。
図１１は、図１０に示す各駆動回路から出力される駆動電圧の波形の一例を示すタイミングチャートである。
ここで、ｎ番目の行電極３１０をＲｎ、ｍ番目の列電極３１１をＣｍ、ｎ番目の行電極３１０と、ｍ番目の列電極３１１との交点のドットを（ｎ、ｍ）で表すことにする。
時刻ｔ１において、Ｒ１の行電極３１０に、ＶＲ１なる電圧を印加する。ここでは、ＶＲ１＝１５Ｖとした。
また、Ｃ１およびＣ２の列電極３１１には、ＶＣ２＝０Ｖなる電圧を印加し、Ｃ３の列電極３１１には、ＶＣ１＝１０Ｖなる電圧を印加する。
上部電極駆動回路４５の出力電圧はＶＵ１＝１０Ｖとする。
すると、Ｒ１の行電極３１０にゲート電極が接続された画素トランジスタ３０２のゲート電圧Ｖｇは１５Ｖとなるので、各画素トランジスタ３０２が導通状態になる。
したがって、ドット（１，１）、（１，２）の上部電極１１と下部電極１３との間には（ＶＵ１−ＶＣ２）＝１０Ｖなる電圧が印加されるので、（ＶＵ１−ＶＣ２）を電子放出開始電圧以上に設定しておけば、この２つのドットの薄膜型電子源素子からは電子が真空１０中に放出される。
放出された電子は、メタルバック膜１１２に印加された電圧により加速された後、蛍光体（１１４Ａ〜１１４Ｃ）に衝突し、蛍光体（１１４Ａ〜１１４Ｃ）を発光させる。
一方、ドット（１、３）の上部電極１１と下部電極１３との間の電圧は（ＶＵ１−ＶＣ１）＝０Ｖなので電子は放出されない。
時刻ｔ２において、Ｒ２の行電極３１０にＶＲ１なる電圧を印加し、Ｃ１の列電極３１１にＶＣ２なる電圧を印加すると、同様にドット（２、１）が点灯する。
このようにして、図１１の電圧波形を印加すると、図１０の斜線を施したドットのみが点灯する。
このようにして、列電極３１１に印加する信号を変えることにより所望の画像または情報を表示することができる。
また、列電極３１１への印加電圧の大きさをＶＣ１〜ＶＣ２の範囲で画像信号に合わせて適宜変えることにより、階調のある画像を表示することができる。
ここで、ｎ番目の行電極３１０をＲｎ、ｍ番目の列電極３１１をＣｍ、ｎ番目の行電極３１０と、ｍ番目の列電極３１１との交点のドットを（ｎ、ｍ）で表すことにする。
時刻ｔ１において、Ｒ１の行電極３１０に、ＶＲ１なる電圧を印加する。ここでは、ＶＲ１＝１５Ｖとした。
また、Ｃ１およびＣ２の列電極３１１には、ＶＣ２＝０Ｖなる電圧を印加し、Ｃ３の列電極３１１には、ＶＣ１＝１０Ｖなる電圧を印加する。
上部電極駆動回路４５の出力電圧はＶＵ１＝１０Ｖとする。
すると、Ｒ１の行電極３１０にゲート電極が接続された画素トランジスタ３０２のゲート電圧Ｖｇは１５Ｖとなるので、各画素トランジスタ３０２が導通状態になる。
したがって、ドット（１，１）、（１，２）の上部電極１１と下部電極１３との間には（ＶＵ１−ＶＣ２）＝１０Ｖなる電圧が印加されるので、（ＶＵ１−ＶＣ２）を電子放出開始電圧以上に設定しておけば、この２つのドットの薄膜型電子源素子からは電子が真空１０中に放出される。
放出された電子は、メタルバック膜１１２に印加された電圧により加速された後、蛍光体（１１４Ａ〜１１４Ｃ）に衝突し、蛍光体（１１４Ａ〜１１４Ｃ）を発光させる。
一方、ドット（１、３）の上部電極１１と下部電極１３との間の電圧は（ＶＵ１−ＶＣ１）＝０Ｖなので電子は放出されない。
時刻ｔ２において、Ｒ２の行電極３１０にＶＲ１なる電圧を印加し、Ｃ１の列電極３１１にＶＣ２なる電圧を印加すると、同様にドット（２、１）が点灯する。
このようにして、図１１の電圧波形を印加すると、図１０の斜線を施したドットのみが点灯する。
このようにして、列電極３１１に印加する信号を変えることにより所望の画像または情報を表示することができる。
また、列電極３１１への印加電圧の大きさをＶＣ１〜ＶＣ２の範囲で画像信号に合わせて適宜変えることにより、階調のある画像を表示することができる。
時刻ｔ４において、全ての行電極３０１にＶＲ１の電圧を印加して全ての画素トランジスタを導通状態にし、全ての列電極３１１にＶＣ２なる電圧を印加する。
この状態で、上部電極駆動回路４５の出力電圧をＶＵ２とする。ここでは、ＶＵ２は−５Ｖ程度とした。
すると、全てのドットに対して、ＶＵ２−ＶＣ２＝−５Ｖが印加される。
このように逆極性の電圧（反転パルス）を印加することにより薄膜型電子源素子の寿命特性を向上できる。
また、本実施例のように、上部電極駆動回路４５に反転パルス出力機能を付けることにより、列電極駆動回路４２の構成が単純になる。
回路数が多い列電極駆動回路４２を単純化することは低コスト化に極めて有効である。
反転パルスを印加する期間（図１０のｔ４〜ｔ５、ｔ８〜ｔ９）としては、映像信号の垂直帰線期間を用いると、映像信号との整合性が良い。
この状態で、上部電極駆動回路４５の出力電圧をＶＵ２とする。ここでは、ＶＵ２は−５Ｖ程度とした。
すると、全てのドットに対して、ＶＵ２−ＶＣ２＝−５Ｖが印加される。
このように逆極性の電圧（反転パルス）を印加することにより薄膜型電子源素子の寿命特性を向上できる。
また、本実施例のように、上部電極駆動回路４５に反転パルス出力機能を付けることにより、列電極駆動回路４２の構成が単純になる。
回路数が多い列電極駆動回路４２を単純化することは低コスト化に極めて有効である。
反転パルスを印加する期間（図１０のｔ４〜ｔ５、ｔ８〜ｔ９）としては、映像信号の垂直帰線期間を用いると、映像信号との整合性が良い。
なお、前記説明では、画素トランジスタとしてｐｏｌｙ−Ｓｉを用いた薄膜トランジスタを用いた例を示したが、ａ−Ｓｉを用いた薄膜トランジスタ（ＴＦＴ）を用いても同様の効果が得られるのは言うまでもない。
ただし、ａ−Ｓｉを用いたＴＦＴを用いる場合は、基板１１０と基板１４とを封止する際、低温封止プロセスを用いることにより、ａ−Ｓｉを用いたＴＦＴの劣化を防止する必要がある。
ｐｏｌｙ−Ｓｉを用いたＴＦＴを用いて、駆動回路（行電極駆動回路４１、列電極駆動回路４２または上部電極駆動回路４５）を基板上に形成することもできる。この場合の基板１４上の構成の一例を図１２に示す。
この図１２に示す構成では、基板１４上に、画像表示領域１０１と行電極駆動回路ブロック８１０と列電極駆動回路ブロック８１１とが形成される。
画像表示領域１０１には、行電極３１０と列電極３１１の各交点に画素トランジスタ３０２と薄膜型電子源素子３０１を形成する。
行電極駆動回路ブロック８１０には、行電極３１０に接続する行電極駆動回路４１とシフトレジスタを含む論理回路が形成される。
列電極駆動回路ブロック８１１には、列電極３１１に接続する列電極駆動回路４２と直並列変換回路を含む論理回路が形成される。
このようにすると、行電極駆動回路ブロック８１０および列電極駆動回路ブロック８１１内で直列−並列変換が行われるので、基板１４の外部から送る信号線の本数が大幅に削減でき、実装コストを低減できる。
ただし、ａ−Ｓｉを用いたＴＦＴを用いる場合は、基板１１０と基板１４とを封止する際、低温封止プロセスを用いることにより、ａ−Ｓｉを用いたＴＦＴの劣化を防止する必要がある。
ｐｏｌｙ−Ｓｉを用いたＴＦＴを用いて、駆動回路（行電極駆動回路４１、列電極駆動回路４２または上部電極駆動回路４５）を基板上に形成することもできる。この場合の基板１４上の構成の一例を図１２に示す。
この図１２に示す構成では、基板１４上に、画像表示領域１０１と行電極駆動回路ブロック８１０と列電極駆動回路ブロック８１１とが形成される。
画像表示領域１０１には、行電極３１０と列電極３１１の各交点に画素トランジスタ３０２と薄膜型電子源素子３０１を形成する。
行電極駆動回路ブロック８１０には、行電極３１０に接続する行電極駆動回路４１とシフトレジスタを含む論理回路が形成される。
列電極駆動回路ブロック８１１には、列電極３１１に接続する列電極駆動回路４２と直並列変換回路を含む論理回路が形成される。
このようにすると、行電極駆動回路ブロック８１０および列電極駆動回路ブロック８１１内で直列−並列変換が行われるので、基板１４の外部から送る信号線の本数が大幅に削減でき、実装コストを低減できる。
［実施例２］
本発明の実施例２の画像表示装置において、表示パネルは前記実施例１と同じものを用いる。
本実施例の画像表示装置は、列電極駆動回路４２が定電流回路を有する点で、前記実施例１と相違する。
図１３は、本実施例の列電極駆動回路４２の一例の概略内部構成を示すブロック図である。
図１３に示すように、本実施例の列電極駆動回路４２は、定電圧回路５１、定電流回路５２、パルス幅変調（ＰＷＭ）回路５３および切替回路５４を有する。
図１４は、本発明の実施例２の画像表示装置において、各電極駆動回路（４１，４２，４５）から出力される駆動電圧の波形の一例を示すタイミングチャートである。
なお、本実施例においても、図示は省略しているが、メタルバック膜１２２には加速電圧源から３〜６ＫＶ程度の加速電圧が常時印加される。
ここで、前記実施例１と同様、ｎ番目の行電極３１０をＲｎ、ｍ番目の列電極３１１をＣｍ、ｎ番目の行電極３１０と、ｍ番目の列電極３１１との交点のドットを（ｎ、ｍ）で表すことにする。
なお、図１４において、駆動波形中の点線部は定電流出力を示す。
本発明の実施例２の画像表示装置において、表示パネルは前記実施例１と同じものを用いる。
本実施例の画像表示装置は、列電極駆動回路４２が定電流回路を有する点で、前記実施例１と相違する。
図１３は、本実施例の列電極駆動回路４２の一例の概略内部構成を示すブロック図である。
図１３に示すように、本実施例の列電極駆動回路４２は、定電圧回路５１、定電流回路５２、パルス幅変調（ＰＷＭ）回路５３および切替回路５４を有する。
図１４は、本発明の実施例２の画像表示装置において、各電極駆動回路（４１，４２，４５）から出力される駆動電圧の波形の一例を示すタイミングチャートである。
なお、本実施例においても、図示は省略しているが、メタルバック膜１２２には加速電圧源から３〜６ＫＶ程度の加速電圧が常時印加される。
ここで、前記実施例１と同様、ｎ番目の行電極３１０をＲｎ、ｍ番目の列電極３１１をＣｍ、ｎ番目の行電極３１０と、ｍ番目の列電極３１１との交点のドットを（ｎ、ｍ）で表すことにする。
なお、図１４において、駆動波形中の点線部は定電流出力を示す。
時刻ｔ１において、Ｒ１の行電極３１０への印加電圧をＶＲ１にして、Ｒ１の行電極３１０にゲート電極が接続される画素トランジスタ３０２を導通状態にしてから、Ｃ１およびＣ２の列電極３１１に、切替回路５４により定電圧回路５１から定電圧ＶＣ３を短期間印加した後、切替回路５４を定電流回路５２に切り替え、定電流回路５２により定電流出力とする。
所定の定電流パルス期間が終了後、抵抗を介して接地電位（アース電位）に接続する。なお、本実施例では、接地電位に接続したが、電子源の電子放出動作が停止する状態であれば他の電位であってもかまわない。
定電圧ＶＣ３は、列電極３１１に付帯する浮遊容量を充電するために印加するもので、定電圧印加期間は、浮遊容量を充電できる時間に設定すればよい。本実施例では４μｓとした。
Ｒ１の行電極３１０にゲート電極が接続される導通状態の画素トランジスタ３０２により、列電極駆動回路４２からの駆動電圧が印加される薄膜型電子源素子３０１はｔ１〜ｔ２の期間電子を放出するが、この期間は本実施例では６４μｓに設定している。
したがって、電子放出量は定電流期間の放出電流でほとんど決まる。
蛍光面の発光輝度は電子放出量に比例するので、発光輝度は列電極駆動回路４２の定電流出力で設定できる。
したがって、輝度−電圧特性、即ち、放出電流−電圧特性にバラツキがある場合に本方法は特に有効である。
所定の定電流パルス期間が終了後、抵抗を介して接地電位（アース電位）に接続する。なお、本実施例では、接地電位に接続したが、電子源の電子放出動作が停止する状態であれば他の電位であってもかまわない。
定電圧ＶＣ３は、列電極３１１に付帯する浮遊容量を充電するために印加するもので、定電圧印加期間は、浮遊容量を充電できる時間に設定すればよい。本実施例では４μｓとした。
Ｒ１の行電極３１０にゲート電極が接続される導通状態の画素トランジスタ３０２により、列電極駆動回路４２からの駆動電圧が印加される薄膜型電子源素子３０１はｔ１〜ｔ２の期間電子を放出するが、この期間は本実施例では６４μｓに設定している。
したがって、電子放出量は定電流期間の放出電流でほとんど決まる。
蛍光面の発光輝度は電子放出量に比例するので、発光輝度は列電極駆動回路４２の定電流出力で設定できる。
したがって、輝度−電圧特性、即ち、放出電流−電圧特性にバラツキがある場合に本方法は特に有効である。
また、定電圧印加期間の印加電圧ＶＣ３は定電流を印加した時の電圧値とほぼ等しいか、わずかに高い電圧値に設定する。なお、浮遊容量が小さく、定電流出力のみでも充分高速に追従する場合には定電圧印加期間は不要である。
同様にして、Ｒ２の行電極３１０以降の画素についても、列電極駆動回路の出力電流に応じて電子放出、即ち、蛍光体の発光が制御される。
結果的に、図１０の斜線部の画素が発光する。
このようにして任意の画像を表示できる。
さらに、パルス幅変調（ＰＷＭ）回路５３により、定電流出力となる期間を制御することにより、階調のある画像を表示することができる。
あるいは、パルス幅変調の代わりに、定電流回路５２の定電流出力値を階調に応じて変えて階調のある画像を表示するようにしてもよく、さらに、定電流出力値の変調とパルス幅変調を組み合わせて階調のある画像を表示するようにしてもよい。
期間（ｔ４〜ｔ５、ｔ８〜ｔ９）の反転パルス印加期間は、全ての列電極３１１に定電圧出力（電圧値はＶＣ２）を印加する。
このように、本実施例では、各画素を薄膜型電子源素子３０１と画素トランジスタ３０２の組み合わせて構成し、かつ列電極駆動回路４２に定電流回路５２を用いるようにしたので、画素トランジスタ３０２の特性バラツキが表示画像に与える影響を低減し、表示品質を向上させることができるばかりでなく、画素トランジスタ３０２の特性バラツキの許容範囲を大幅に広げることができ、製造歩留まりを向上させることができる。
同様にして、Ｒ２の行電極３１０以降の画素についても、列電極駆動回路の出力電流に応じて電子放出、即ち、蛍光体の発光が制御される。
結果的に、図１０の斜線部の画素が発光する。
このようにして任意の画像を表示できる。
さらに、パルス幅変調（ＰＷＭ）回路５３により、定電流出力となる期間を制御することにより、階調のある画像を表示することができる。
あるいは、パルス幅変調の代わりに、定電流回路５２の定電流出力値を階調に応じて変えて階調のある画像を表示するようにしてもよく、さらに、定電流出力値の変調とパルス幅変調を組み合わせて階調のある画像を表示するようにしてもよい。
期間（ｔ４〜ｔ５、ｔ８〜ｔ９）の反転パルス印加期間は、全ての列電極３１１に定電圧出力（電圧値はＶＣ２）を印加する。
このように、本実施例では、各画素を薄膜型電子源素子３０１と画素トランジスタ３０２の組み合わせて構成し、かつ列電極駆動回路４２に定電流回路５２を用いるようにしたので、画素トランジスタ３０２の特性バラツキが表示画像に与える影響を低減し、表示品質を向上させることができるばかりでなく、画素トランジスタ３０２の特性バラツキの許容範囲を大幅に広げることができ、製造歩留まりを向上させることができる。
［実施例３］
本発明の実施例３として、電界放射型陰極を用いた画像表示装置を、図１５、図１６、図１７を用いて説明する。
図１５は、本実施例における、基板上に作成される画素トランジスタと電界放射型電子源の平面図である。
図１６は、本実施例の電界放射型陰極の要部断面構造を示す断面図であり、図１５のＡ−Ｂ切断線の要部断面図である。
以下、図１５，図１６を用いて、本実施例の電界放射型陰極の構造について説明する。
ガラス基板１４上に列電極３１１（画素トランジスタ３０２のソースを兼ねる）とクロム（Ｃｒ）等で形成した下地電極７０１を形成する。
オーミック・コンタクトを得るための接触層７０２をｎ＋−ａ−Ｓｉで形成した後、ａ−Ｓｉ：Ｈ層７０３を形成する。
a−Ｓｉ：Ｈ層７０３上に、クロム（Ｃｒ）層７０４を介してエミッタ・チップ７０７をａ−Ｓｉで形成する。
さらに、ＳｉＯ２膜により絶縁層７０５を形成し、最後に、画素トランジスタ・ゲート６０１（行電極３１０と一体形成）と電界放射ゲート７０６とを形成する。
図１６の平面図では、電界放射ゲート７０６のパターンは点線で記してある。
電界放射ゲート７０６は電子源マトリクス内の全画素に対して共通とする。
したがって、この電子源マトリクスの構成は図１において薄膜型電子源素子３０１の部分に代わりに電界放射型電子源を配置したものに等しい。
なお、この実施例の構造は、例えば、Ｉnternational Display Workshop'98 Proceedings、pp.667-670（1998）に記された製法で製造できる。
この基板を、図７〜図９と同様に、電子源素子と蛍光体とを位置を合わせてパネル封止し、表示パネルとする。
このパネルは、図１に示したように駆動回路に結線する。
ただし、図１において、３０１を電界放射型電子源と読み換え、３２、４５をそれぞれ電界放射ゲート７０６、電界放射ゲート駆動回路４５と読み替える。
本発明の実施例３として、電界放射型陰極を用いた画像表示装置を、図１５、図１６、図１７を用いて説明する。
図１５は、本実施例における、基板上に作成される画素トランジスタと電界放射型電子源の平面図である。
図１６は、本実施例の電界放射型陰極の要部断面構造を示す断面図であり、図１５のＡ−Ｂ切断線の要部断面図である。
以下、図１５，図１６を用いて、本実施例の電界放射型陰極の構造について説明する。
ガラス基板１４上に列電極３１１（画素トランジスタ３０２のソースを兼ねる）とクロム（Ｃｒ）等で形成した下地電極７０１を形成する。
オーミック・コンタクトを得るための接触層７０２をｎ＋−ａ−Ｓｉで形成した後、ａ−Ｓｉ：Ｈ層７０３を形成する。
a−Ｓｉ：Ｈ層７０３上に、クロム（Ｃｒ）層７０４を介してエミッタ・チップ７０７をａ−Ｓｉで形成する。
さらに、ＳｉＯ２膜により絶縁層７０５を形成し、最後に、画素トランジスタ・ゲート６０１（行電極３１０と一体形成）と電界放射ゲート７０６とを形成する。
図１６の平面図では、電界放射ゲート７０６のパターンは点線で記してある。
電界放射ゲート７０６は電子源マトリクス内の全画素に対して共通とする。
したがって、この電子源マトリクスの構成は図１において薄膜型電子源素子３０１の部分に代わりに電界放射型電子源を配置したものに等しい。
なお、この実施例の構造は、例えば、Ｉnternational Display Workshop'98 Proceedings、pp.667-670（1998）に記された製法で製造できる。
この基板を、図７〜図９と同様に、電子源素子と蛍光体とを位置を合わせてパネル封止し、表示パネルとする。
このパネルは、図１に示したように駆動回路に結線する。
ただし、図１において、３０１を電界放射型電子源と読み換え、３２、４５をそれぞれ電界放射ゲート７０６、電界放射ゲート駆動回路４５と読み替える。
図１７は、本実施例３の画像表示装置において、各駆動回路から出力される駆動電圧の波形の一例を示すタイミングチャートである。
ここで、前記実施例１と同様、ｎ番目の行電極３１０をＲｎ、ｍ番目の列電極３１１をＣｍで表すことにする。
電界放射ゲート７０６には常時ＶＵ１＝１００Ｖ程度の電圧が印加されている。
したがって、電流を制限している画素トランジスタ３０２が導通状態になると、電界放射によりエミッタ・チップ７０７から真空中に電子が放出され、蛍光体を励起・発光させる。
時刻ｔ１において、Ｒ１の行電極３１０に、ＶＲ１＝６０Ｖ程度の電圧が印加されると、Ｒ１の行電極３１０にゲート電極が接続された画素トランジスタ３０２が導通状態になる。
ここで、列電極駆動回路４２から定電圧ＶＣ２を４μｓ程度出力した後、定電流回路に切り替える。
期間ｔ１〜ｔ２は６４μｓ程度なので、期間ｔ１〜ｔ２に放出される電荷量は定電流設定値でほぼ支配される。
電界放射型電子源からの放出電流にはノイズが発生したり、画素により放出電流量がばらついたりするが、放出電流量は列電極駆動回路内の定電流回路により制限されるので放出電流は安定になる。
また、本実施例においては、画素トランジスタ３０２は有限な抵抗値を持つスイッチとして働いているが、定電流回路で駆動しているので、画素トランジスタ３０２の抵抗値のバラツキは放出電流量に影響しない。
ここで、前記実施例１と同様、ｎ番目の行電極３１０をＲｎ、ｍ番目の列電極３１１をＣｍで表すことにする。
電界放射ゲート７０６には常時ＶＵ１＝１００Ｖ程度の電圧が印加されている。
したがって、電流を制限している画素トランジスタ３０２が導通状態になると、電界放射によりエミッタ・チップ７０７から真空中に電子が放出され、蛍光体を励起・発光させる。
時刻ｔ１において、Ｒ１の行電極３１０に、ＶＲ１＝６０Ｖ程度の電圧が印加されると、Ｒ１の行電極３１０にゲート電極が接続された画素トランジスタ３０２が導通状態になる。
ここで、列電極駆動回路４２から定電圧ＶＣ２を４μｓ程度出力した後、定電流回路に切り替える。
期間ｔ１〜ｔ２は６４μｓ程度なので、期間ｔ１〜ｔ２に放出される電荷量は定電流設定値でほぼ支配される。
電界放射型電子源からの放出電流にはノイズが発生したり、画素により放出電流量がばらついたりするが、放出電流量は列電極駆動回路内の定電流回路により制限されるので放出電流は安定になる。
また、本実施例においては、画素トランジスタ３０２は有限な抵抗値を持つスイッチとして働いているが、定電流回路で駆動しているので、画素トランジスタ３０２の抵抗値のバラツキは放出電流量に影響しない。
したがって、画素トランジスタの特性バラツキが表示画像に与える影響を低減し、表示品質を向上させることができるばかりでなく、画素トランジスタの特性バラツキの許容範囲を大幅に広げることができ、製造歩留まりを向上させることができる。
なお、定電流出力に先立って短期間定電圧出力をするのは、列電極３１１に伴う浮遊容量を高速に充電するためである。したがって、定電流出力のみで高速に応答する場合はこの定電圧出力は不要である。
同様にして、Ｒ２の行電極３１０以降の画素についても、列電極駆動回路の出力電流に応じて電子放出、即ち、蛍光体の発光が制御される。
結果的に、図１０の斜線部の画素が発光する。
このようにして任意の画像を表示できる。
本実施例は、電界放射型電子源を用いた場合を記したが、本実施例において、表面伝導型電子源を用いても同じ効果、即ち、特性バラツキがある画素トランジスタを用いても均一な画像が得られることは明らかである。
表面伝導型電子源の作成方法は、例えば、ジャーナル・オブ・ソサイアティ・フォー・インフォメーション・ディスプレイ誌（Journal of the Society for Information Display）第５巻第４号（１９９７年発行）第３４５頁〜第３４８頁に記載されている。
なお、定電流出力に先立って短期間定電圧出力をするのは、列電極３１１に伴う浮遊容量を高速に充電するためである。したがって、定電流出力のみで高速に応答する場合はこの定電圧出力は不要である。
同様にして、Ｒ２の行電極３１０以降の画素についても、列電極駆動回路の出力電流に応じて電子放出、即ち、蛍光体の発光が制御される。
結果的に、図１０の斜線部の画素が発光する。
このようにして任意の画像を表示できる。
本実施例は、電界放射型電子源を用いた場合を記したが、本実施例において、表面伝導型電子源を用いても同じ効果、即ち、特性バラツキがある画素トランジスタを用いても均一な画像が得られることは明らかである。
表面伝導型電子源の作成方法は、例えば、ジャーナル・オブ・ソサイアティ・フォー・インフォメーション・ディスプレイ誌（Journal of the Society for Information Display）第５巻第４号（１９９７年発行）第３４５頁〜第３４８頁に記載されている。
１０ 真空
１１ 上部電極
１２ トンネル絶縁層
１３ 下部電極
１４，１１０ 基板
１５ 保護層
３２ 上部電極バスライン
４１ 行電極駆動回路
４２ 列電極駆動回路
４５ 上部電極駆動回路
５１ 低電圧回路
５２ 定電圧回路
５３ パルス幅変調回路
６０ スペーサ
５４ 切替回路
１１４Ａ 赤色蛍光体
１１４Ｂ 緑色蛍光体
１１４Ｃ 青色蛍光体
１２０ ブラックマトリクス
１２２ メタルバック膜
３０１ 薄膜型電子源素子
３０２ 画素トランジスタ
３１０ 行電極
３１１ 列電極
５０１ レジスト
６００ 多結晶シリコン（Ｓｉ）膜
６０１ ゲート電極
６０２ ソース電極
６０３ ドレイン電極
６０４ ゲート絶縁膜
６０６ 層間絶縁膜
６０７ 接触電極
６０８ パッシベーション膜
７０１ 下地電極
７０２ 接触層
７０３ ａ−Ｓｉ：Ｈ膜
７０４ クロム（Ｃｒ）層
７０５ 絶縁膜
７０６ 電界放射ゲート
７０７ エミッタ・チップ
８１０ 行電極駆動回路ブロック
８１１ 列電極駆動回路ブロック
１１ 上部電極
１２ トンネル絶縁層
１３ 下部電極
１４，１１０ 基板
１５ 保護層
３２ 上部電極バスライン
４１ 行電極駆動回路
４２ 列電極駆動回路
４５ 上部電極駆動回路
５１ 低電圧回路
５２ 定電圧回路
５３ パルス幅変調回路
６０ スペーサ
５４ 切替回路
１１４Ａ 赤色蛍光体
１１４Ｂ 緑色蛍光体
１１４Ｃ 青色蛍光体
１２０ ブラックマトリクス
１２２ メタルバック膜
３０１ 薄膜型電子源素子
３０２ 画素トランジスタ
３１０ 行電極
３１１ 列電極
５０１ レジスト
６００ 多結晶シリコン（Ｓｉ）膜
６０１ ゲート電極
６０２ ソース電極
６０３ ドレイン電極
６０４ ゲート絶縁膜
６０６ 層間絶縁膜
６０７ 接触電極
６０８ パッシベーション膜
７０１ 下地電極
７０２ 接触層
７０３ ａ−Ｓｉ：Ｈ膜
７０４ クロム（Ｃｒ）層
７０５ 絶縁膜
７０６ 電界放射ゲート
７０７ エミッタ・チップ
８１０ 行電極駆動回路ブロック
８１１ 列電極駆動回路ブロック
Claims (18)
- 基板上に配置された複数個のトランジスタ素子と、
前記各トランジスタ素子毎に設けられる複数個の電子放出素子と、
第１の方向に設けられる第１の信号線と、
前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板と、
枠部材と、
蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気であり、該空間の一部に前記第１の基板の最上部に形成された凸部に当接してスペーサが形成された表示素子と、
前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、
前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、
前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の１つに電気的に接続され、
前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、
前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記複数個の電子放出素子に電気的に接続され、
前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする画像表示装置。 - 前記第１の基板は、前記第１の基板上に形成される前記第２の信号線と、
前記第１の基板上に形成される複数個の第３の電極と、
前記第１の基板上に、前記第２の信号線および前記第３の電極の一部を覆うように形成される複数個の半導体層と、
前記各第３の電極上に、前記各半導体層の一部を覆うように形成される前記電子放出素子と、
前記電子放出素子が形成される領域を除いて、前記第２の信号線および前記半導体層上に形成される第１の絶縁層と、
前記第１の絶縁層上に形成される前記制御電極と、
前記第１の絶縁層上に形成され、前記制御電極と電気的に接続される前記第１の信号線とを有し、
前記各トランジスタ素子は、前記半導体層と前記制御電極とで構成されることを特徴とする請求項１に記載の画像表示装置。 - 前記各トランジスタ素子は、薄膜トランジスタであり、当該薄膜トランジスタを非飽和領域で動作させることを特徴とする請求項１または２に記載の画像表示装置。
- 前記トランジスタ素子は、ポリシリコンで構成されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の画像表示装置。
- 前記トランジスタ素子は、アモルファスシリコンで構成されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の画像表示装置。
- 前記第１の駆動手段および前記第２の駆動手段の少なくとも一方を、前記第１の基板上に形成したことを特徴とする請求項１ないし請求項５のいずれか１項に記載の画像表示装置。
- 基板上に配置された複数個 のトランジスタ素子と、
前記各トランジスタ素子毎に設けられる複数個の電子放出素子と、
第１の方向に設けられる第１の信号線と、
前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板と、
枠部材と、
蛍光体を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる空間が真空雰囲気であり、該空間の一部に前記第１の基板の最上部の配線に当接してスペーサが配置された表示素子と、
前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、
前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、
前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の１つに電気的に接続され、
前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、
前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記複数個の電子放出素子に電気的に接続され、
前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする画像表示装置。 - 前記第１の基板は、前記第１の基板上に形成される前記第２の信号線と、
前記第１の基板上に形成される複数個の第３の電極と、
前記第１の基板上に、前記第２の信号線および前記第３の電極の一部を覆うように形成される複数個の半導体層と、
前記各第３の電極上に、前記各半導体層の一部を覆うように形成される前記電子放出素子と、
前記電子放出素子が形成される領域を除いて、前記第２の信号線および前記半導体層上に形成される第１の絶縁層と、
前記第１の絶縁層上に形成される前記制御電極と、
前記第１の絶縁層上に形成され、前記制御電極と電気的に接続される前記第１の信号線とを有し、
前記各トランジスタ素子は、前記半導体層と前記制御電極とで構成されることを特徴とする請求項７に記載の画像表示装置。 - 前記各トランジスタ素子は、薄膜トランジスタであり、当該薄膜トランジスタを非飽和領域で動作させることを特徴とする請求項７または８に記載の画像表示装置。
- 前記トランジスタ素子は、ポリシリコンで構成されることを特徴とする請求項７ないし請求項９のいずれか１項に記載の画像表示装置。
- 前記トランジスタ素子は、アモルファスシリコンで構成されることを特徴とする請求項７ないし請求項９のいずれか１項に記載の画像表示装置。
- 前記第１の駆動手段および前記第２の駆動手段の少なくとも一方を、前記第１の基板上に形成したことを特徴とする請求項７ないし請求項１１のいずれか１項に記載の画像表示装置。
- 基板上に配置された複数個のトランジスタ素子と、
前記各トランジスタ素子毎に設けられる複数個の電子放出素子と、
第１の方向に設けられる第１の信号線と、
前記第１方向と直交する第２の方向に設けられる第２の信号線とを有する第１の基板と、
枠部材と、
蛍光体とその上に形成されたメタルバック膜を有する第２の基板とを備え、前記第１の基板、前記枠部材および前記第２の基板とで囲まれる真空雰囲気の空間に前記メタルバック膜と接触してスペーサが挿入された表示素子と、
前記各第１の信号線に駆動電圧を供給する第１の駆動手段と、
前記各第２の信号線に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、
前記各トランジスタ素子の制御電極は、前記複数の第１の信号線の１つに電気的に接続され、
前記各トランジスタ素子の第１の電極は、前記複数の第２の信号線の中の１つに電気的に接続され、
前記各トランジスタ素子の第２の電極は、前記各トランジスタ素子毎に設けられる前記複数個の電子放出素子に電気的に接続され、
前記第２の駆動手段は、前記各第２の信号線に定電流を供給する定電流回路を有することを特徴とする画像表示装置。 - 前記第１の基板は、前記第１の基板上に形成される前記第２の信号線と、
前記第１の基板上に形成される複数個の第３の電極と、
前記第１の基板上に、前記第２の信号線および前記第３の電極の一部を覆うように形成される複数個の半導体層と、
前記各第３の電極上に、前記各半導体層の一部を覆うように形成される前記電子放出素子と、
前記電子放出素子が形成される領域を除いて、前記第２の信号線および前記半導体層上に形成される第１の絶縁層と、
前記第１の絶縁層上に形成される前記制御電極と、
前記第１の絶縁層上に形成され、前記制御電極と電気的に接続される前記第１の信号線とを有し、
前記各トランジスタ素子は、前記半導体層と前記制御電極とで構成されることを特徴とする請求項１３に記載の画像表示装置。 - 前記各トランジスタ素子は、薄膜トランジスタであり、当該薄膜トランジスタを非飽和領域で動作させることを特徴とする請求項１３または１４に記載の画像表示装置。
- 前記トランジスタ素子は、ポリシリコンで構成されることを特徴とする請求項１３ないし請求項１５のいずれか１項に記載の画像表示装置。
- 前記トランジスタ素子は、アモルファスシリコンで構成されることを特徴とする請求項１３ないし請求項１５のいずれか１項に記載の画像表示装置。
- 前記第１の駆動手段および前記第２の駆動手段の少なくとも一方を、前記第１の基板上に形成したことを特徴とする請求項１３ないし請求項１７のいずれか１項に記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006164767A JP2006313367A (ja) | 2006-06-14 | 2006-06-14 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006164767A JP2006313367A (ja) | 2006-06-14 | 2006-06-14 | 画像表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005082127A Division JP2005222074A (ja) | 2005-03-22 | 2005-03-22 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006313367A true JP2006313367A (ja) | 2006-11-16 |
Family
ID=37534848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006164767A Pending JP2006313367A (ja) | 2006-06-14 | 2006-06-14 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006313367A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628988A (ja) * | 1992-11-18 | 1994-02-04 | Casio Comput Co Ltd | 表示装置 |
| JPH09219164A (ja) * | 1996-02-13 | 1997-08-19 | Canon Inc | 電子発生装置、それを用いた画像形成装置とそれらの駆動方法 |
| JPH10254410A (ja) * | 1997-03-12 | 1998-09-25 | Pioneer Electron Corp | 有機エレクトロルミネッセンス表示装置及びその駆動方法 |
| JPH11120898A (ja) * | 1997-10-20 | 1999-04-30 | Hitachi Ltd | 薄膜型電子源およびそれを用いた表示装置 |
| JPH11212493A (ja) * | 1998-01-29 | 1999-08-06 | Sharp Corp | 発光表示装置 |
-
2006
- 2006-06-14 JP JP2006164767A patent/JP2006313367A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628988A (ja) * | 1992-11-18 | 1994-02-04 | Casio Comput Co Ltd | 表示装置 |
| JPH09219164A (ja) * | 1996-02-13 | 1997-08-19 | Canon Inc | 電子発生装置、それを用いた画像形成装置とそれらの駆動方法 |
| JPH10254410A (ja) * | 1997-03-12 | 1998-09-25 | Pioneer Electron Corp | 有機エレクトロルミネッセンス表示装置及びその駆動方法 |
| JPH11120898A (ja) * | 1997-10-20 | 1999-04-30 | Hitachi Ltd | 薄膜型電子源およびそれを用いた表示装置 |
| JPH11212493A (ja) * | 1998-01-29 | 1999-08-06 | Sharp Corp | 発光表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3863325B2 (ja) | 画像表示装置 | |
| JP2656843B2 (ja) | 表示装置 | |
| KR101340862B1 (ko) | 표시 장치 | |
| JP3915400B2 (ja) | 画像表示装置及び画像表示装置の駆動方法 | |
| JP3878365B2 (ja) | 画像表示装置および画像表示装置の製造方法 | |
| US8390538B2 (en) | Active-matrix field emission pixel | |
| JP3892068B2 (ja) | 画像表示装置 | |
| US7309954B2 (en) | Field emission display having gate plate | |
| JP3831156B2 (ja) | 画像表示装置および画像表示装置の駆動方法 | |
| JP2005222074A (ja) | 画像表示装置 | |
| JP2006313367A (ja) | 画像表示装置 | |
| US6882112B2 (en) | Carbon nanotube field emission display | |
| WO2007066920A1 (en) | Active-matrix field emission pixel and active-matrix field emission display | |
| KR20080012132A (ko) | 액티브-매트릭스 전계 방출 디스플레이 장치 | |
| KR100470207B1 (ko) | 평면 전계방출 표시소자의 구동장치 및 방법 | |
| US8223101B1 (en) | Active matrix phosphor cold cathode display | |
| JP3899741B2 (ja) | 画像表示装置の駆動方法 | |
| JP4424966B2 (ja) | 能動素子およびそれを備えた発光素子ならびに表示装置 | |
| KR100475160B1 (ko) | 액티브 매트릭스 전계방출표시패널의 구동 장치 및 방법 | |
| JP3870968B2 (ja) | 画像表示装置 | |
| KR100565729B1 (ko) | 전계방출 표시소자 및 그 구동방법 | |
| JP4395918B2 (ja) | 電界放出型電子放出装置および電界放出型表示装置 | |
| KR100517957B1 (ko) | 금속-인슐레이터-금속 전계 방출 표시 소자의 매트릭스 구조 | |
| KR20060124028A (ko) | 전자 방출 표시장치 및 그 구동 방법 | |
| KR20030008693A (ko) | 평면 전계방출 표시소자의 구동장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |