JP3077588B2 - 表示装置 - Google Patents
表示装置Info
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- JP3077588B2 JP3077588B2 JP08142372A JP14237296A JP3077588B2 JP 3077588 B2 JP3077588 B2 JP 3077588B2 JP 08142372 A JP08142372 A JP 08142372A JP 14237296 A JP14237296 A JP 14237296A JP 3077588 B2 JP3077588 B2 JP 3077588B2
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- Electrodes For Cathode-Ray Tubes (AREA)
- Vessels, Lead-In Wires, Accessory Apparatuses For Cathode-Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス方式とされた表示ピクセルを有する画像を表示する表
示装置に関し、特に電界放出型カソードを用いたＦＥＤ
表示装置に対して 好適な表示装置に関するものである。
ス方式とされた表示ピクセルを有する画像を表示する表
示装置に関し、特に電界放出型カソードを用いたＦＥＤ
表示装置に対して 好適な表示装置に関するものである。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われる。
これを電界放出（Field Emission）と云い、このような
原理で電子を放出するカソードを電界放出カソード（Fi
eld Emission Cathode）と呼んでいる。近年、半導体加
工技術を駆使して、ミクロンサイズの電界放出カソード
からなるアレイを用いて、面放出型の電界放出カソード
を作成することが可能となり、このような電界放出カソ
ードを用いた画像表示装置（ＦＥＤ表示装置）の研究開
発が行われている。
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われる。
これを電界放出（Field Emission）と云い、このような
原理で電子を放出するカソードを電界放出カソード（Fi
eld Emission Cathode）と呼んでいる。近年、半導体加
工技術を駆使して、ミクロンサイズの電界放出カソード
からなるアレイを用いて、面放出型の電界放出カソード
を作成することが可能となり、このような電界放出カソ
ードを用いた画像表示装置（ＦＥＤ表示装置）の研究開
発が行われている。
【０００３】また、他の表示デバイスの１つとして、或
る種の蛍光体に電界を加えると発光するエレクトロルミ
ネセンスという現象に基づき、有機化合物を発光層に使
用した有機ＥＬ表示装置についても研究開発が行なわれ
ている。
る種の蛍光体に電界を加えると発光するエレクトロルミ
ネセンスという現象に基づき、有機化合物を発光層に使
用した有機ＥＬ表示装置についても研究開発が行なわれ
ている。
【０００４】
【発明が解決しようとする課題】ところで、これらの表
示装置の開発課題の１つとして、表示品位を上げるため
に良好な階調表現を実現するということがある。入力ビ
デオ信号に応じて発光輝度を制御し、良好な階調表現を
実現するには、例えば入力ビデオ信号の値に基づいてパ
ルス幅変調（ＰＷＭ）を行なった信号をドライブ信号と
する方式がある。この場合、入力ビデオ信号の値に応じ
て各画素ピクセルの発光時間がコントロールされること
になるため、階調表現が行なわれることになる。
示装置の開発課題の１つとして、表示品位を上げるため
に良好な階調表現を実現するということがある。入力ビ
デオ信号に応じて発光輝度を制御し、良好な階調表現を
実現するには、例えば入力ビデオ信号の値に基づいてパ
ルス幅変調（ＰＷＭ）を行なった信号をドライブ信号と
する方式がある。この場合、入力ビデオ信号の値に応じ
て各画素ピクセルの発光時間がコントロールされること
になるため、階調表現が行なわれることになる。
【０００５】ところでこの場合は一般に、入力ビデオ信
号をＡ／Ｄ変換し、そのデジタルデータとカウンタのカ
ウント値との一致を検出することでパルス幅変調を行な
うことになるが、実際上、配線数やカウンター用クロッ
クの周波数の制限などから、Ａ／Ｄ変換は６ビット程
度、つまり６４階調程度が限界となってしまい、例えば
８ビットで２５６階調を表現したり、それ以上の階調を
実現することは非常に困難なものとなっていた。即ちＰ
ＷＭ方式では階調表現に実用上の限界があり、飛躍的な
表示の高品位化は望めないという問題点があった。
号をＡ／Ｄ変換し、そのデジタルデータとカウンタのカ
ウント値との一致を検出することでパルス幅変調を行な
うことになるが、実際上、配線数やカウンター用クロッ
クの周波数の制限などから、Ａ／Ｄ変換は６ビット程
度、つまり６４階調程度が限界となってしまい、例えば
８ビットで２５６階調を表現したり、それ以上の階調を
実現することは非常に困難なものとなっていた。即ちＰ
ＷＭ方式では階調表現に実用上の限界があり、飛躍的な
表示の高品位化は望めないという問題点があった。
【０００６】また他の方式としてドライブ電圧、即ちＦ
ＥＤ表示装置におけるゲート・カソド間電圧を変調する
ことにより階調表現を行うパルス振幅変調（ＰＷＭ）方
式も考えられている。しかし、ＦＥＤ表示装置における
アノード電流特性上のアノード電流立ち上がり点電圧の
バラツキ（各画素ピクセル毎のバラツキ）や駆動回路の
温度特性、電力損失の点などから、階調を精密にコント
ロールできず、良好な表示品位が得られないという問題
点があった。
ＥＤ表示装置におけるゲート・カソド間電圧を変調する
ことにより階調表現を行うパルス振幅変調（ＰＷＭ）方
式も考えられている。しかし、ＦＥＤ表示装置における
アノード電流特性上のアノード電流立ち上がり点電圧の
バラツキ（各画素ピクセル毎のバラツキ）や駆動回路の
温度特性、電力損失の点などから、階調を精密にコント
ロールできず、良好な表示品位が得られないという問題
点があった。
【０００７】本発明はこのような問題点を解決すべく、
入力されたビデオ信号に応じた無段階の階調表現を実現
し、表示画像の品位を飛躍的に向上させるようにしたア
クティブマトリクス方式の表示装置を提供することを目
的としている。
入力されたビデオ信号に応じた無段階の階調表現を実現
し、表示画像の品位を飛躍的に向上させるようにしたア
クティブマトリクス方式の表示装置を提供することを目
的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の表示装置は、マトリクス状に表示ピクセル
が形成されているＦＥＤ表示部の、前記表示ピクセルが
電子放出部と表示部とから構成され、前記電子放出部
は、少なくとも１つ以上の電界放出カソードからなり、
前記表示部は前記電子放出部から放出される電子を捕集
するアノードと、該アノードに被着されている蛍光体か
ら表示装置を形成する。
に、本発明の表示装置は、マトリクス状に表示ピクセル
が形成されているＦＥＤ表示部の、前記表示ピクセルが
電子放出部と表示部とから構成され、前記電子放出部
は、少なくとも１つ以上の電界放出カソードからなり、
前記表示部は前記電子放出部から放出される電子を捕集
するアノードと、該アノードに被着されている蛍光体か
ら表示装置を形成する。
【０００９】そして、所定周期毎に順次走査されて前記
各表示ピクセルの前記電子放出部に間欠的にビデオ信号
が与えられており、前記各表示ピクセルの前記電子放出
部に与えられる前記ビデオ信号を次の周期まで保持する
保持手段（キャパシタ）と、該保持手段により保持され
たビデオ信号に応じた直流の定電流を前記電界放出カソ
ードに供給するＦＥＴ素子からなる駆動手段が前記電子
放出部に備えられているようにした。
各表示ピクセルの前記電子放出部に間欠的にビデオ信号
が与えられており、前記各表示ピクセルの前記電子放出
部に与えられる前記ビデオ信号を次の周期まで保持する
保持手段（キャパシタ）と、該保持手段により保持され
たビデオ信号に応じた直流の定電流を前記電界放出カソ
ードに供給するＦＥＴ素子からなる駆動手段が前記電子
放出部に備えられているようにした。
【００１０】前記表示手段において、前記保持手段はグ
ランド配線層とその上に形成された強誘電体膜とにより
構成されたキャパシタにより形成され、前記各ＦＥＴ素
子に印加するビデオ信号に対して、前記ＦＥＴ素子のゲ
ート・ソース間電圧−ドレイン電流特性の逆特性を与え
るビデオ信号補正回路を設けたり、前記ビデオ信号補正
回路は、前記各ＦＥＴ素子に印加するビデオ信号に対し
て、前記ＦＥＤ表示部の非線形特性に対する特性補正も
行なうようにしている。
ランド配線層とその上に形成された強誘電体膜とにより
構成されたキャパシタにより形成され、前記各ＦＥＴ素
子に印加するビデオ信号に対して、前記ＦＥＴ素子のゲ
ート・ソース間電圧−ドレイン電流特性の逆特性を与え
るビデオ信号補正回路を設けたり、前記ビデオ信号補正
回路は、前記各ＦＥＴ素子に印加するビデオ信号に対し
て、前記ＦＥＤ表示部の非線形特性に対する特性補正も
行なうようにしている。
【００１１】このような本発明によれば、各表示ピクセ
ルをビデオ信号に応じた定電流により駆動することがで
きるので、ビデオ信号に応じた無段階の階調表現を実現
することができ、表示画像の品位を飛躍的に向上させる
ことができる。また、各表示ピクセルを駆動する駆動手
段を各表示ピクセル毎に備えるアクティブマトリクス方
式とすると共に、各駆動手段内に周期毎に与えられるビ
デオ信号を保持する保持手段を設けるようにしたので、
表示手段の出力端子数を低減することができる。さら
に、各表示ピクセルはデューティが１とされる直流駆動
となるので、ダイナミック方式の数分の１の駆動電圧に
より同一輝度が得られると共に、デューティが１とされ
るので表示手段の布線の浮遊容量の充放電による電力損
失をほぼなくすことができる。
ルをビデオ信号に応じた定電流により駆動することがで
きるので、ビデオ信号に応じた無段階の階調表現を実現
することができ、表示画像の品位を飛躍的に向上させる
ことができる。また、各表示ピクセルを駆動する駆動手
段を各表示ピクセル毎に備えるアクティブマトリクス方
式とすると共に、各駆動手段内に周期毎に与えられるビ
デオ信号を保持する保持手段を設けるようにしたので、
表示手段の出力端子数を低減することができる。さら
に、各表示ピクセルはデューティが１とされる直流駆動
となるので、ダイナミック方式の数分の１の駆動電圧に
より同一輝度が得られると共に、デューティが１とされ
るので表示手段の布線の浮遊容量の充放電による電力損
失をほぼなくすことができる。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施の形態
としての表示装置の概要を図１を参照して説明する。図
１において、表示部１０はマトリクス状に配列されたｍ
×ｎのピクセルＰ１１〜Ｐｍｎから構成されている。こ
れらのピクセルＰ１１〜Ｐｍｎには、アナログのビデオ
信号Ｓｖがビデオアンンプ２により増幅され、さらにＶ
／Ｉ補正回路３によりビデオ信号の特性が補正されて供
給されている。この場合、ピクセルＰ１１〜Ｐｍｎに
は、走査制御回路４により順次時分割されて、個々のピ
クセルＰ１１〜Ｐｍｎにビデオ信号Ｓｖが間欠的に供給
されている。なお、走査制御回路４には同期信号Ｓｙｎ
ｃが供給され、走査制御回路４はこの同期信号Ｓｙｎｃ
のタイミングにより走査制御を行っている。
としての表示装置の概要を図１を参照して説明する。図
１において、表示部１０はマトリクス状に配列されたｍ
×ｎのピクセルＰ１１〜Ｐｍｎから構成されている。こ
れらのピクセルＰ１１〜Ｐｍｎには、アナログのビデオ
信号Ｓｖがビデオアンンプ２により増幅され、さらにＶ
／Ｉ補正回路３によりビデオ信号の特性が補正されて供
給されている。この場合、ピクセルＰ１１〜Ｐｍｎに
は、走査制御回路４により順次時分割されて、個々のピ
クセルＰ１１〜Ｐｍｎにビデオ信号Ｓｖが間欠的に供給
されている。なお、走査制御回路４には同期信号Ｓｙｎ
ｃが供給され、走査制御回路４はこの同期信号Ｓｙｎｃ
のタイミングにより走査制御を行っている。
【００１３】各ピクセルＰ１１〜Ｐｍｎには駆動手段が
各々設けられており、表示部１０はいわゆるアクティブ
マトリクス方式とされている。各ピクセルＰ１１〜Ｐｍ
ｎに設けられた駆動手段は後述するが、間欠的に供給さ
れるビデオ信号を、次のフレーム周期で次のビデオ信号
が供給されるまで保持する保持手段と、保持手段で保持
されたビデオ信号のレベルに応じた定電流で駆動するＦ
ＥＴ素子から構成される。そして、ＦＥＴ素子により各
ピクセルＰ１１〜Ｐｍｎを駆動する定電流が供給される
ようになる。各ピクセルＰ１１〜Ｐｍｎは供給された定
電流に応じて発光するようになり、これにより、ビデオ
信号に応じた無段階とされた階調制御を行えるようにし
ている。なお、電源回路５は、表示部１０に駆動用のア
ノード電源や、駆動手段に駆動電源等を供給している。
各々設けられており、表示部１０はいわゆるアクティブ
マトリクス方式とされている。各ピクセルＰ１１〜Ｐｍ
ｎに設けられた駆動手段は後述するが、間欠的に供給さ
れるビデオ信号を、次のフレーム周期で次のビデオ信号
が供給されるまで保持する保持手段と、保持手段で保持
されたビデオ信号のレベルに応じた定電流で駆動するＦ
ＥＴ素子から構成される。そして、ＦＥＴ素子により各
ピクセルＰ１１〜Ｐｍｎを駆動する定電流が供給される
ようになる。各ピクセルＰ１１〜Ｐｍｎは供給された定
電流に応じて発光するようになり、これにより、ビデオ
信号に応じた無段階とされた階調制御を行えるようにし
ている。なお、電源回路５は、表示部１０に駆動用のア
ノード電源や、駆動手段に駆動電源等を供給している。
【００１４】本発明は、このようにアクティブマトリク
ス方式とされた表示装置において、無段階の階調表現を
可能とすることができるものであり、その第１の実施の
態様であるＦＥＤ表示装置を図２ないし図６を参照して
説明する。まずＦＥＤ表示装置に用いる電界放出カソー
ド（ＦＥＣ）として、図５に半導体加工技術により作成
されたスピント（Spindt）型と呼ばれる電界放出カソー
ド（ＦＥＣ）を示す。
ス方式とされた表示装置において、無段階の階調表現を
可能とすることができるものであり、その第１の実施の
態様であるＦＥＤ表示装置を図２ないし図６を参照して
説明する。まずＦＥＤ表示装置に用いる電界放出カソー
ド（ＦＥＣ）として、図５に半導体加工技術により作成
されたスピント（Spindt）型と呼ばれる電界放出カソー
ド（ＦＥＣ）を示す。
【００１５】この図５に示すように、ＦＥＣはガラス等
の基板Ｋの上にアルミニウム等の金属からなるカソード
電極Ｃが蒸着により形成されており、このカソード電極
Ｃ上にモリブデン等の金属からなるコーン状のエミッタ
Ｅが形成されている。カソード電極Ｃ上のエミッタＥが
形成されていない部分には二酸化シリコン（SiO2）膜が
形成され、さらにその上にはゲートＧＴが形成されてお
り、ゲートＧＴ及び二酸化シリコン膜に設けられた丸い
開口部の中に上記コーン状のエミッタＥが位置してい
る。すなわち、このコーン状のエミッタＥの先端部分が
ゲートＧＴに設けられた開口部から臨む構成とされてい
る。
の基板Ｋの上にアルミニウム等の金属からなるカソード
電極Ｃが蒸着により形成されており、このカソード電極
Ｃ上にモリブデン等の金属からなるコーン状のエミッタ
Ｅが形成されている。カソード電極Ｃ上のエミッタＥが
形成されていない部分には二酸化シリコン（SiO2）膜が
形成され、さらにその上にはゲートＧＴが形成されてお
り、ゲートＧＴ及び二酸化シリコン膜に設けられた丸い
開口部の中に上記コーン状のエミッタＥが位置してい
る。すなわち、このコーン状のエミッタＥの先端部分が
ゲートＧＴに設けられた開口部から臨む構成とされてい
る。
【００１６】このコーン状のエミッタＥのエミッタ間の
ピッチは、１０ミクロン以下で製作することができ、数
万から数１０万個のエミッタＥを１枚の基板Ｋ上に設け
ることができる。さらに、ゲートＧＴとエミッタＥのコ
ーンの先端との距離をサブミクロンとすることができる
ため、ゲートＧＴとエミッタＥ（カソード電極Ｃ）間と
に僅か数１０ボルトのゲート・エミッタ間電圧ＶGEを印
加することにより、電子をエミッタＥから放出すること
ができる。この電界放出された電子はゲートＧＴ上に離
隔して配置された正の電圧ＶA が印加されているアノー
ドＡにより補集される。
ピッチは、１０ミクロン以下で製作することができ、数
万から数１０万個のエミッタＥを１枚の基板Ｋ上に設け
ることができる。さらに、ゲートＧＴとエミッタＥのコ
ーンの先端との距離をサブミクロンとすることができる
ため、ゲートＧＴとエミッタＥ（カソード電極Ｃ）間と
に僅か数１０ボルトのゲート・エミッタ間電圧ＶGEを印
加することにより、電子をエミッタＥから放出すること
ができる。この電界放出された電子はゲートＧＴ上に離
隔して配置された正の電圧ＶA が印加されているアノー
ドＡにより補集される。
【００１７】このようなＦＥＣのカソード電流Ｉc −ゲ
ート・カソード間電圧ＶGC特性を図６に示す。この図６
に示すように、ゲート・カソード間電圧ＶGCが徐々に上
昇していくと、カソード電流Ｉc が流れ始めるようにな
る。この電流Ｉc が流れ始める電圧ＶGCを閾値電圧ＶTH
と云い、この時にゲート・カソード間の電界が約１０9
［Ｖ／ｍ］程度となるためエミッタＥから電子が放出さ
れ始めるようになる。これにより、カソード電流Ｉc が
カソード電極Ｃに流れ始めるのである。一般に、ゲート
・カソード間には閾値電圧ＶTHよりかなり高い図示する
ＶOP程度の電圧が印加されており、この時カソード電極
Ｃにはカソード電流Ｉopが流れるようになる。
ート・カソード間電圧ＶGC特性を図６に示す。この図６
に示すように、ゲート・カソード間電圧ＶGCが徐々に上
昇していくと、カソード電流Ｉc が流れ始めるようにな
る。この電流Ｉc が流れ始める電圧ＶGCを閾値電圧ＶTH
と云い、この時にゲート・カソード間の電界が約１０9
［Ｖ／ｍ］程度となるためエミッタＥから電子が放出さ
れ始めるようになる。これにより、カソード電流Ｉc が
カソード電極Ｃに流れ始めるのである。一般に、ゲート
・カソード間には閾値電圧ＶTHよりかなり高い図示する
ＶOP程度の電圧が印加されており、この時カソード電極
Ｃにはカソード電流Ｉopが流れるようになる。
【００１８】この場合、コーン状のエミッタＥの１つか
ら得られるエミッション電流は約１マイクロアンペアと
小さい電流であるため、多数のエミッタＥをアレイ化す
ることにより所望の大きさのエミッション電流が得られ
るＦＥＣとしている。この場合、アノードＡは放出され
た電子を捕集し、アノードＡに蛍光体を設けておくとエ
ミッタから電界放出された電子が捕集されるアノードＡ
の蛍光体の部分を発光させることが出来る。このような
原理を利用することにより、ＦＥＣを用いた画像表示装
置、即ちＦＥＤ表示部が実現されている。
ら得られるエミッション電流は約１マイクロアンペアと
小さい電流であるため、多数のエミッタＥをアレイ化す
ることにより所望の大きさのエミッション電流が得られ
るＦＥＣとしている。この場合、アノードＡは放出され
た電子を捕集し、アノードＡに蛍光体を設けておくとエ
ミッタから電界放出された電子が捕集されるアノードＡ
の蛍光体の部分を発光させることが出来る。このような
原理を利用することにより、ＦＥＣを用いた画像表示装
置、即ちＦＥＤ表示部が実現されている。
【００１９】このような原理を用いたＦＥＤ表示部１０
の一部詳細図の一例を図２に示している。この一部詳細
図は、図１に示す一点鎖線で囲んだ表示部１０のピクセ
ルＰ１１，Ｐ１２，Ｐ２１，Ｐ２２の４つのピクセルの
みを拡大して示すものである。表示部１０は、図５で説
明した原理で表示が実行される部位であり、エミッタＥ
及びゲートＧＴからなるＦＥＣのアレーがｊ×ｋブロッ
クで１単位のピクセルＰ１１〜Ｐｍｎにそれぞれ形成さ
れている。この場合、表示領域は図１に示すようにｎ×
ｍピクセルで形成される。ピクセルＰ１１〜Ｐｎｍは、
すべて同一構成とされており、ピクセルの説明をピクセ
ルＰ１１を代表として説明する。
の一部詳細図の一例を図２に示している。この一部詳細
図は、図１に示す一点鎖線で囲んだ表示部１０のピクセ
ルＰ１１，Ｐ１２，Ｐ２１，Ｐ２２の４つのピクセルの
みを拡大して示すものである。表示部１０は、図５で説
明した原理で表示が実行される部位であり、エミッタＥ
及びゲートＧＴからなるＦＥＣのアレーがｊ×ｋブロッ
クで１単位のピクセルＰ１１〜Ｐｍｎにそれぞれ形成さ
れている。この場合、表示領域は図１に示すようにｎ×
ｍピクセルで形成される。ピクセルＰ１１〜Ｐｎｍは、
すべて同一構成とされており、ピクセルの説明をピクセ
ルＰ１１を代表として説明する。
【００２０】ピクセル１１はブロックＦＥＣ１１，・・
・ＦＥＣ２２，・・・ＦＥＣｊｋのｊ×ｋブロックのＦ
ＥＣアレーを備えており、それぞれのブロックを独立し
て駆動する駆動手段がそれぞれ備えられている。駆動手
段は２つの電界効果トランジスタ（ＦＥＴ）と、信号保
持用のコンデンサ（キャパシタ）と、ＦＥＴの特性変動
圧縮用の抵抗からなっている。具体的に説明すると、ブ
ロックＦＥＣ１１においてＦＥＴ ＴＲ−１１１はアナ
ログスイッチとして動作しており、ピクセルＰ１１にビ
デオ信号が与えられる時に開いて、入力されたビデオ信
号をコンデンサＣ１１およびＦＥＴ ＴＲ−１１のゲー
トに印加している。ＦＥＴ ＴＲ−１１１はピクセルＰ
１１にビデオ信号が与えられる期間のみオンするよう制
御されるが、オンとなる周期は、例えば１フレーム毎と
されている。
・ＦＥＣ２２，・・・ＦＥＣｊｋのｊ×ｋブロックのＦ
ＥＣアレーを備えており、それぞれのブロックを独立し
て駆動する駆動手段がそれぞれ備えられている。駆動手
段は２つの電界効果トランジスタ（ＦＥＴ）と、信号保
持用のコンデンサ（キャパシタ）と、ＦＥＴの特性変動
圧縮用の抵抗からなっている。具体的に説明すると、ブ
ロックＦＥＣ１１においてＦＥＴ ＴＲ−１１１はアナ
ログスイッチとして動作しており、ピクセルＰ１１にビ
デオ信号が与えられる時に開いて、入力されたビデオ信
号をコンデンサＣ１１およびＦＥＴ ＴＲ−１１のゲー
トに印加している。ＦＥＴ ＴＲ−１１１はピクセルＰ
１１にビデオ信号が与えられる期間のみオンするよう制
御されるが、オンとなる周期は、例えば１フレーム毎と
されている。
【００２１】このようにしてピクセル１１に取り込まれ
たビデオ信号はコンデンサＣ１１により次のフレームで
次のビデオ信号が与えられるまで保持される。また、コ
ンデンサＣ１１の保持電圧はＦＥＴ ＴＲ−１１のゲー
トに印加されており、このため、ＦＥＴ ＴＲ−１１の
ドレインにはこのゲート電圧に応じた定電流が流れるよ
うになる。このドレイン電流はブロックＦＥＣ１１にカ
ソード電流として供給されるようになる。なお、ＦＥＴ
ＴＲ−１１のドレイン電流はブロックＦＥＣ１１の立
ち上がりの特性によらず、そのゲート電圧により決定さ
れるので、図６に示すブロックＦＥＣ１１の立ち上がり
の特性にばらつきがあってもそのばらつきを吸収したカ
ソード電流が流せるようになる。このため、立ち上がり
特性のばらつきを原因とする輝度のばらつきを防止する
ことができる。
たビデオ信号はコンデンサＣ１１により次のフレームで
次のビデオ信号が与えられるまで保持される。また、コ
ンデンサＣ１１の保持電圧はＦＥＴ ＴＲ−１１のゲー
トに印加されており、このため、ＦＥＴ ＴＲ−１１の
ドレインにはこのゲート電圧に応じた定電流が流れるよ
うになる。このドレイン電流はブロックＦＥＣ１１にカ
ソード電流として供給されるようになる。なお、ＦＥＴ
ＴＲ−１１のドレイン電流はブロックＦＥＣ１１の立
ち上がりの特性によらず、そのゲート電圧により決定さ
れるので、図６に示すブロックＦＥＣ１１の立ち上がり
の特性にばらつきがあってもそのばらつきを吸収したカ
ソード電流が流せるようになる。このため、立ち上がり
特性のばらつきを原因とする輝度のばらつきを防止する
ことができる。
【００２２】ところで、ピクセルＰ１１に取り込まれた
ビデオ信号は、各ブロックに備えられたコンデンサＣ１
１〜Ｃｊｋにそれぞれ蓄積されて保持される。そして、
上述のようにＦＥＴ ＴＲ−１１〜ＴＲ−ｊｋにゲート
電圧を供給している。これにより、各ブロックＦＥＣ１
１〜ＦＥＣｊｋはビデオ信号のレベルに応じた直流の定
電流で駆動されるようになるので、そのデューティは１
（１００％）となる。これにより、ダイナミック駆動す
る場合に比べて、同一輝度を得る場合に、アノード電圧
およびゲート電圧を数分の一とすることができ、耐圧を
低くすることができるので表示装置の設計を容易とする
ことができる。
ビデオ信号は、各ブロックに備えられたコンデンサＣ１
１〜Ｃｊｋにそれぞれ蓄積されて保持される。そして、
上述のようにＦＥＴ ＴＲ−１１〜ＴＲ−ｊｋにゲート
電圧を供給している。これにより、各ブロックＦＥＣ１
１〜ＦＥＣｊｋはビデオ信号のレベルに応じた直流の定
電流で駆動されるようになるので、そのデューティは１
（１００％）となる。これにより、ダイナミック駆動す
る場合に比べて、同一輝度を得る場合に、アノード電圧
およびゲート電圧を数分の一とすることができ、耐圧を
低くすることができるので表示装置の設計を容易とする
ことができる。
【００２３】次に各ピクセルＰ１１〜Ｐｍｎを駆動する
駆動制御方法について説明する。図１に示す走査制御回
路４からは、ビデオクロック信号Ｖｃｋ、ビデオ同期信
号Ｖｓｙ、ライン同期信号Ｌｓｙ、ラインクロック信号
Ｌｃｋが表示部１０に与えられている。また、電源回路
５から供給されたゲート電源Ｖｇは、すべてのピクセル
Ｐ１１〜Ｐｍｎのゲートに常時印加されている。表示部
１０の水平方向には１ピクセル毎に設けられたシフトレ
ジスタＳＲ−Ｈ１〜ＳＲ−Ｈｎが縦続接続されており、
このシフトレジスタＳＲ−Ｈ１〜ＳＲ−Ｈｎには、ビデ
オ同期信号Ｖｓｙが入力されており、ビデオクロック信
号Ｖｃｋによりビデオ同期信号Ｖｓｙがシフトされてい
る。また、表示部１０の垂直方向には、１ピクセル毎に
設けられたシフトレジスタＳＲ−Ｖ１〜ＳＲ−Ｖｍが縦
続接続されており、このシフトレジスタＳＲ−Ｖ１〜Ｓ
Ｒ−Ｖｍには、ライン同期信号Ｌｓｙが入力されてお
り、ラインクロック信号Ｌｃｋによりライン同期信号Ｌ
ｓｙがシフトされている。
駆動制御方法について説明する。図１に示す走査制御回
路４からは、ビデオクロック信号Ｖｃｋ、ビデオ同期信
号Ｖｓｙ、ライン同期信号Ｌｓｙ、ラインクロック信号
Ｌｃｋが表示部１０に与えられている。また、電源回路
５から供給されたゲート電源Ｖｇは、すべてのピクセル
Ｐ１１〜Ｐｍｎのゲートに常時印加されている。表示部
１０の水平方向には１ピクセル毎に設けられたシフトレ
ジスタＳＲ−Ｈ１〜ＳＲ−Ｈｎが縦続接続されており、
このシフトレジスタＳＲ−Ｈ１〜ＳＲ−Ｈｎには、ビデ
オ同期信号Ｖｓｙが入力されており、ビデオクロック信
号Ｖｃｋによりビデオ同期信号Ｖｓｙがシフトされてい
る。また、表示部１０の垂直方向には、１ピクセル毎に
設けられたシフトレジスタＳＲ−Ｖ１〜ＳＲ−Ｖｍが縦
続接続されており、このシフトレジスタＳＲ−Ｖ１〜Ｓ
Ｒ−Ｖｍには、ライン同期信号Ｌｓｙが入力されてお
り、ラインクロック信号Ｌｃｋによりライン同期信号Ｌ
ｓｙがシフトされている。
【００２４】例えば、シフトレジスタＳＲ−Ｖ１の出力
により一水平ラインのピクセルＰ１１ないしＰ１ｎのス
イッチＳ−１−１〜Ｓ−１−ｎの一方にアクティブレベ
ルの信号が供給されている時に、シフトレジスタＳＲ−
Ｈ１の出力がアクティブレベルとなった時は、スイッチ
Ｓ−１−１にのみ２つのアクティブレベルの信号が供給
されるので、スイッチＳ−１−１のみオンとなり、ピク
セルＰ１１内のＦＥＴＴＲ−１１１〜ＴＲ−ｊｋ１がオ
ンとなる。これによりオンとなったＦＥＴＴＲ−１１１
〜ＴＲ−ｊｋ１を介して、ピクセル１１にビデオ信号Ｖ
ｓが取り込まれるようになる。次のタイミングではビデ
オクロックＶｃｋにより、ビデオ同期信号Ｖｓｙがシフ
トされてシフトレジスタＳＲ−Ｈ２の出力がアクティブ
レベルとなり、スイッチＳ−１−２のみオンとなって、
ピクセルＰ１２内のＦＥＴ ＴＲ−１１１〜ＴＲ−ｊｋ
１がオンとなる。したがって、これらのオンとなったＦ
ＥＴを介してピクセル１２にビデオ信号Ｖｓが取り込ま
れるようになる。
により一水平ラインのピクセルＰ１１ないしＰ１ｎのス
イッチＳ−１−１〜Ｓ−１−ｎの一方にアクティブレベ
ルの信号が供給されている時に、シフトレジスタＳＲ−
Ｈ１の出力がアクティブレベルとなった時は、スイッチ
Ｓ−１−１にのみ２つのアクティブレベルの信号が供給
されるので、スイッチＳ−１−１のみオンとなり、ピク
セルＰ１１内のＦＥＴＴＲ−１１１〜ＴＲ−ｊｋ１がオ
ンとなる。これによりオンとなったＦＥＴＴＲ−１１１
〜ＴＲ−ｊｋ１を介して、ピクセル１１にビデオ信号Ｖ
ｓが取り込まれるようになる。次のタイミングではビデ
オクロックＶｃｋにより、ビデオ同期信号Ｖｓｙがシフ
トされてシフトレジスタＳＲ−Ｈ２の出力がアクティブ
レベルとなり、スイッチＳ−１−２のみオンとなって、
ピクセルＰ１２内のＦＥＴ ＴＲ−１１１〜ＴＲ−ｊｋ
１がオンとなる。したがって、これらのオンとなったＦ
ＥＴを介してピクセル１２にビデオ信号Ｖｓが取り込ま
れるようになる。
【００２５】シフトレジスタＳＲーＨ１〜ＳＲ−Ｈｎで
ビデオ同期信号Ｖｓｙがシフトされていくに伴い、同様
にして、水平方向のピクセルＰ１３〜Ｐ１ｎにビデオ信
号Ｖｓが順次取り込まれる。次いで、一水平ラインの各
ピクセルにビデオ信号が取り込まれると、ライン同期信
号によりライン同期信号Ｌｓｙがシフトされて、シフト
レジスタＳＲ−Ｖ２の出力がアクティブレベルとなり、
今度は２ライン目のピクセルＰ２１〜Ｐ２ｎが、前述と
同様にして順次ビデオ信号Ｖｓを取り込むようになる。
このような動作が引き続いて行われることにより、最終
ラインのピクセルＰｍ１〜Ｐｍｎが順次ビデオ信号Ｖｓ
を取り込む。これにより、１フレームのビデオ信号が表
示部１０に供給されたことになり、各ピクセルＰ１１〜
Ｐｍｎでは保持しているビデオ信号に応じたカソード電
流を各ＦＥＣブロックに供給して、入力されたビデオ信
号Ｖｓの画像信号に応じた電子放出を行うようになる。
ビデオ同期信号Ｖｓｙがシフトされていくに伴い、同様
にして、水平方向のピクセルＰ１３〜Ｐ１ｎにビデオ信
号Ｖｓが順次取り込まれる。次いで、一水平ラインの各
ピクセルにビデオ信号が取り込まれると、ライン同期信
号によりライン同期信号Ｌｓｙがシフトされて、シフト
レジスタＳＲ−Ｖ２の出力がアクティブレベルとなり、
今度は２ライン目のピクセルＰ２１〜Ｐ２ｎが、前述と
同様にして順次ビデオ信号Ｖｓを取り込むようになる。
このような動作が引き続いて行われることにより、最終
ラインのピクセルＰｍ１〜Ｐｍｎが順次ビデオ信号Ｖｓ
を取り込む。これにより、１フレームのビデオ信号が表
示部１０に供給されたことになり、各ピクセルＰ１１〜
Ｐｍｎでは保持しているビデオ信号に応じたカソード電
流を各ＦＥＣブロックに供給して、入力されたビデオ信
号Ｖｓの画像信号に応じた電子放出を行うようになる。
【００２６】なお、ＦＥＴ ＴＲ−１１〜ＴＲ−ｊｋの
ソースに挿入されているソース抵抗Ｒ１１〜ＲｊｋはＦ
ＥＴ ＴＲ−１１〜ＴＲ−ｊｋの特性の変動を抑える作
用を行うものである。すなわち、ドレイン電流が所定よ
り少ない時にはそのソース抵抗の電圧降下が少なく、Ｆ
ＥＴをドレイン電流が増加させる方向に動作させ、ドレ
イン電流が所定より多い時にはそのソース抵抗の電圧降
下が大きくなり、ＦＥＴをドレイン電流が減少させる方
向に動作させている。このようにして、ピクセルＰ１１
〜Ｐｍｎからビデオ信号Ｖｓに応じた電界放出動作が行
なわれ、これが図１には示していないアノード電極Ａ側
に捕集されて蛍光体に衝突することにより、発光動作が
行なわれる。即ち画像を構成する１フレームの発光が行
なわれ、１枚の画像表示が実行される。
ソースに挿入されているソース抵抗Ｒ１１〜ＲｊｋはＦ
ＥＴ ＴＲ−１１〜ＴＲ−ｊｋの特性の変動を抑える作
用を行うものである。すなわち、ドレイン電流が所定よ
り少ない時にはそのソース抵抗の電圧降下が少なく、Ｆ
ＥＴをドレイン電流が増加させる方向に動作させ、ドレ
イン電流が所定より多い時にはそのソース抵抗の電圧降
下が大きくなり、ＦＥＴをドレイン電流が減少させる方
向に動作させている。このようにして、ピクセルＰ１１
〜Ｐｍｎからビデオ信号Ｖｓに応じた電界放出動作が行
なわれ、これが図１には示していないアノード電極Ａ側
に捕集されて蛍光体に衝突することにより、発光動作が
行なわれる。即ち画像を構成する１フレームの発光が行
なわれ、１枚の画像表示が実行される。
【００２７】各ピクセルの各ブロックに備えられている
ビデオ信号保持用のコンデンサＣ１１〜Ｃｊｋでは、ビ
デオ信号の更新が１フレーム毎に行われ、その間ビデオ
信号を保持している必要があるが、容量が不足する場合
は、グランド配線層の上に強誘電体膜を形成して作成し
たキャパシタを付加して容量を増加させるようにしても
よい。なお、コンデンサＣ１１〜Ｃｊｋからの保持出力
電圧は、電界効果トランジスタであるＦＥＴ ＴＲ−１
１〜ＴＲｊｋのゲートに印加されるが、ＦＥＴ ＴＲ−
１１〜ＴＲｊｋを絶縁ゲート型であるＭＯＳ型としたの
で、その漏れ電流は小さく小容量のコンデンサＣ１１〜
Ｃｊｋにより１フレームの期間ビデオ信号レベルを保持
できるようになる。
ビデオ信号保持用のコンデンサＣ１１〜Ｃｊｋでは、ビ
デオ信号の更新が１フレーム毎に行われ、その間ビデオ
信号を保持している必要があるが、容量が不足する場合
は、グランド配線層の上に強誘電体膜を形成して作成し
たキャパシタを付加して容量を増加させるようにしても
よい。なお、コンデンサＣ１１〜Ｃｊｋからの保持出力
電圧は、電界効果トランジスタであるＦＥＴ ＴＲ−１
１〜ＴＲｊｋのゲートに印加されるが、ＦＥＴ ＴＲ−
１１〜ＴＲｊｋを絶縁ゲート型であるＭＯＳ型としたの
で、その漏れ電流は小さく小容量のコンデンサＣ１１〜
Ｃｊｋにより１フレームの期間ビデオ信号レベルを保持
できるようになる。
【００２８】また、ＦＥＴ素子のドレイン・ソース間電
圧ＶDSとドレイン電流ＩD の特性としては、一般に図３
に示すような定電流特性が知られている。本例は、この
ようなＦＥＴの定電流特性を利用して、前述したように
カソード電流を、ビデオ信号に応じて無段階変調してい
る。例えば、ピクセルＰ１１〜Ｐｍｎに対するカソード
電流としては、各ピクセルの特性に殆ど関係なく、ＭＯ
Ｓ型ＦＥＴ ＴＲ１１〜ＴＲｊｋのゲート電圧で決まる
電流が流れることになる。この場合、ＭＯＳ型ＦＥＴ素
子のゲート・ソース間電圧ＶGSとドレイン電流ＩD の特
性は一般的に図４のように非線形となるが、ゲート電圧
となるビデオ信号Ｓｖに対して、この特性とは逆特性と
なる特性を与えることで、入力端子１に入力されるビデ
オ信号Ｓｖの電圧値に応じて無段階に線形に変調された
カソード電流が得られることになる。このためのビデオ
信号Ｓｖの特性処理はＶ／Ｉ補正回路３で行なわれる。
圧ＶDSとドレイン電流ＩD の特性としては、一般に図３
に示すような定電流特性が知られている。本例は、この
ようなＦＥＴの定電流特性を利用して、前述したように
カソード電流を、ビデオ信号に応じて無段階変調してい
る。例えば、ピクセルＰ１１〜Ｐｍｎに対するカソード
電流としては、各ピクセルの特性に殆ど関係なく、ＭＯ
Ｓ型ＦＥＴ ＴＲ１１〜ＴＲｊｋのゲート電圧で決まる
電流が流れることになる。この場合、ＭＯＳ型ＦＥＴ素
子のゲート・ソース間電圧ＶGSとドレイン電流ＩD の特
性は一般的に図４のように非線形となるが、ゲート電圧
となるビデオ信号Ｓｖに対して、この特性とは逆特性と
なる特性を与えることで、入力端子１に入力されるビデ
オ信号Ｓｖの電圧値に応じて無段階に線形に変調された
カソード電流が得られることになる。このためのビデオ
信号Ｓｖの特性処理はＶ／Ｉ補正回路３で行なわれる。
【００２９】さらに、ブロックＦＥＣ１１〜ＦＥＣｊｋ
からなる各ピクセルのゲート・カソード間電圧ＶGCとカ
ソード電流Ｉc の特性は上述したように図６のようにな
るが、最大輝度はＶOP，ＩOPに設定されるとする。ビデ
オアンプ２のゲインとしては、ＭＯＳ型ＦＥＴ ＴＲ−
１１〜ＴＲ−ｊｋの図３に示すドレイン−ソース間電圧
ＶDSが湾曲点の手前、即ち１〜３Ｖの電圧となるように
調整する。つまりＦＥＴ素子の定電流特性領域を用いる
ようにする。なお、図６に示すゲート・カソード間電圧
ＶGCとカソード電流Ｉc の非線形特性を、Ｖ／Ｉ補正回
路３で補正するようにしてもよい。
からなる各ピクセルのゲート・カソード間電圧ＶGCとカ
ソード電流Ｉc の特性は上述したように図６のようにな
るが、最大輝度はＶOP，ＩOPに設定されるとする。ビデ
オアンプ２のゲインとしては、ＭＯＳ型ＦＥＴ ＴＲ−
１１〜ＴＲ−ｊｋの図３に示すドレイン−ソース間電圧
ＶDSが湾曲点の手前、即ち１〜３Ｖの電圧となるように
調整する。つまりＦＥＴ素子の定電流特性領域を用いる
ようにする。なお、図６に示すゲート・カソード間電圧
ＶGCとカソード電流Ｉc の非線形特性を、Ｖ／Ｉ補正回
路３で補正するようにしてもよい。
【００３０】そしてＶ／Ｉ補正回路３では、ビデオ信号
Ｓｖに対して例えば対数圧縮処理を施し、図４に示すＦ
ＥＴ素子のゲート・ソース間電圧ＶGSとドレイン電流Ｉ
D の特性とは逆特性が与えられるようにし、そのように
処理されたビデオ信号ＳｖがＭＯＳ型ＦＥＴ ＴＲ−１
１〜ＴＲ−ｊｋのゲートに印加されるようにする。する
と、各ピクセルのカソード電極Ｃ１〜Ｃｎに流れる電流
は、入力端子に入力されるビデオ信号Ｓｖの電圧値に対
してリニアな特性となり、つまりビデオ信号Ｓｖに応じ
て無段階に線形に変調されたカソード電流が得られるよ
うになる。
Ｓｖに対して例えば対数圧縮処理を施し、図４に示すＦ
ＥＴ素子のゲート・ソース間電圧ＶGSとドレイン電流Ｉ
D の特性とは逆特性が与えられるようにし、そのように
処理されたビデオ信号ＳｖがＭＯＳ型ＦＥＴ ＴＲ−１
１〜ＴＲ−ｊｋのゲートに印加されるようにする。する
と、各ピクセルのカソード電極Ｃ１〜Ｃｎに流れる電流
は、入力端子に入力されるビデオ信号Ｓｖの電圧値に対
してリニアな特性となり、つまりビデオ信号Ｓｖに応じ
て無段階に線形に変調されたカソード電流が得られるよ
うになる。
【００３１】また、表示部１０での輝度は、そのアノー
ド電力に比例する。アノード電圧は通常一定とすること
から、輝度はアノード電流に比例し、アノード電流はほ
ぼカソード電流と同じとなる。すなわち、カソード電流
が変化すれば、輝度はそれに応じて変化するため、ビデ
オ信号Ｓｖに応じて無段階に変調されたカソード電流に
より、ビデオ信号Ｓｖに応じた無段階階調表現が、本発
明において実現されることになる。この場合、当然なが
ら従来のＰＷＭ変調のような階調の多段階化への制限も
なく、また図６の特性のバラツキの影響もないため、表
示画像の品位を飛躍的に向上させることができる。
ド電力に比例する。アノード電圧は通常一定とすること
から、輝度はアノード電流に比例し、アノード電流はほ
ぼカソード電流と同じとなる。すなわち、カソード電流
が変化すれば、輝度はそれに応じて変化するため、ビデ
オ信号Ｓｖに応じて無段階に変調されたカソード電流に
より、ビデオ信号Ｓｖに応じた無段階階調表現が、本発
明において実現されることになる。この場合、当然なが
ら従来のＰＷＭ変調のような階調の多段階化への制限も
なく、また図６の特性のバラツキの影響もないため、表
示画像の品位を飛躍的に向上させることができる。
【００３２】ところで、Ｖ／Ｉ補正回路３の処理のみで
は特性補正が不十分であるときなどは、ビデオ信号Ｓｖ
に対してＡ／Ｄ変換、補正演算、Ｄ／Ａ変換を行なう補
正回路系を設け、デジタル演算による補正を行なうよう
にしてもよい。このような場合は、各ＦＥＴ ＴＲ−１
１〜ＴＲ−ｊｋ毎、各ピクセル毎に対応した特性補正も
可能となる。またデジタル演算補正により各ＦＥＴ Ｔ
Ｒ−１１〜ＴＲ−ｊｋ毎での特性補正を行なう場合は、
特性バラツキ補正のための上記のソース抵抗１１〜ｊｋ
は不要となる。
は特性補正が不十分であるときなどは、ビデオ信号Ｓｖ
に対してＡ／Ｄ変換、補正演算、Ｄ／Ａ変換を行なう補
正回路系を設け、デジタル演算による補正を行なうよう
にしてもよい。このような場合は、各ＦＥＴ ＴＲ−１
１〜ＴＲ−ｊｋ毎、各ピクセル毎に対応した特性補正も
可能となる。またデジタル演算補正により各ＦＥＴ Ｔ
Ｒ−１１〜ＴＲ−ｊｋ毎での特性補正を行なう場合は、
特性バラツキ補正のための上記のソース抵抗１１〜ｊｋ
は不要となる。
【００３３】さらにビデオ信号Ｓｖの特性補正のために
は、各ピクセルＰ１１〜Ｐｍｎまでの特性を予めテーブ
ルデータとしてメモリに保持しておき、それに基づいて
補正を実行するようにすることもできる。また、表示装
置をフルカラー化する場合は、１ピクセル内において
Ｒ、Ｇ、Ｂの蛍光体を設けると共に、ＦＥＣアレーから
なるブロックをＲ、Ｇ、Ｂに対応して３分割し、それぞ
れの色のビデオ信号を分割された各ブロックで取り込ん
で保持するようにする。この場合、ゲート電極も分割さ
れたブロックに対応して分割すると、各ゲート電極のゲ
ート電圧を調整することにより、色バランスを調整する
ことができる。
は、各ピクセルＰ１１〜Ｐｍｎまでの特性を予めテーブ
ルデータとしてメモリに保持しておき、それに基づいて
補正を実行するようにすることもできる。また、表示装
置をフルカラー化する場合は、１ピクセル内において
Ｒ、Ｇ、Ｂの蛍光体を設けると共に、ＦＥＣアレーから
なるブロックをＲ、Ｇ、Ｂに対応して３分割し、それぞ
れの色のビデオ信号を分割された各ブロックで取り込ん
で保持するようにする。この場合、ゲート電極も分割さ
れたブロックに対応して分割すると、各ゲート電極のゲ
ート電圧を調整することにより、色バランスを調整する
ことができる。
【００３４】
【発明の効果】以上説明したように本発明のＦＥＤに適
応した表示装置は、各表示ピクセルを各電界放出部に形
成したＦＥＴによって定電流により駆動することができ
るので、この定電流駆動とされたビデオ信号に応じた無
段階の階調表現を実現することができ、表示画像の品位
を飛躍的に向上させることができる。また、各表示ピク
セルを駆動する駆動手段を各表示ピクセル毎に備えるア
クティブマトリクス方式とすると共に、各駆動手段内に
周期毎に与えられるビデオ信号を保持する保持手段を、
グランド配線層と強誘電体膜によって構成されるよう に
しているので、表示手段の出力端子数を低減することが
できる。さらに、各表示ピクセルはデューティが１とさ
れる直流駆動となるので、ダイナミック方式の数分の１
の駆動電圧により同一輝度が得られると共に、デューテ
ィが１とされるので表示手段の布線の浮遊容量の充放電
による電力損失をほぼなくすことができる。
応した表示装置は、各表示ピクセルを各電界放出部に形
成したＦＥＴによって定電流により駆動することができ
るので、この定電流駆動とされたビデオ信号に応じた無
段階の階調表現を実現することができ、表示画像の品位
を飛躍的に向上させることができる。また、各表示ピク
セルを駆動する駆動手段を各表示ピクセル毎に備えるア
クティブマトリクス方式とすると共に、各駆動手段内に
周期毎に与えられるビデオ信号を保持する保持手段を、
グランド配線層と強誘電体膜によって構成されるよう に
しているので、表示手段の出力端子数を低減することが
できる。さらに、各表示ピクセルはデューティが１とさ
れる直流駆動となるので、ダイナミック方式の数分の１
の駆動電圧により同一輝度が得られると共に、デューテ
ィが１とされるので表示手段の布線の浮遊容量の充放電
による電力損失をほぼなくすことができる。
【図１】本発明の表示装置の概略構成を示す図である。
【図２】本発明の第１の実施の形態のＦＥＤ表示装置の
表示部の一部を詳細に示す図である。
表示部の一部を詳細に示す図である。
【図３】ＦＥＴのＶDS−ＩD 特性の説明図である。
【図４】ＦＥＴのＶGS−ＩD 特性の説明図である。
【図５】ＦＥＣの構造の説明図である。
【図６】ＦＥＣのＶGC−ＩC 特性の説明図である。
２ ビデオアンプ ３ Ｖ／Ｉ補正回路 ４ 走査制御回路 ５ 電源回路 １０ 表示部 Ｐ１１〜Ｐｍｎ ピクセル ＦＥＣ１１〜ＦＥＣｊｋ 電界放出カソード ＴＲー１１〜ＴＲーｊｋ, ＴＲー１１１〜ＴＲーｊｋ
１, ＴＲー１〜ＴＲーｊ , ＴＲー１１〜ＴＲーｊ１ 電界効果トランジスタ
１, ＴＲー１〜ＴＲーｊ , ＴＲー１１〜ＴＲーｊ１ 電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−67621（ＪＰ，Ａ) 特開 平７−325553（ＪＰ，Ａ) 特開 平２−148687（ＪＰ，Ａ) 特開 平５−74569（ＪＰ，Ａ) 特開 平５−94150（ＪＰ，Ａ) 特開 平８−273560（ＪＰ，Ａ) 特開 平７−168546（ＪＰ，Ａ) 特開 平７−168538（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 G09G 3/22 H01J 31/12
Claims (3)
- 【請求項１】 少なくとも１つ以上の電界放出カソード
からなる電子放出部と、 前記電子放出部から放出された電子を捕捉するアノー
ド、および、該アノードに被着されている蛍光体からな
る表示部とをマトリックス状に配列し、表示ピクセルが
形成されているＦＥＤ表示部と、 所定周期毎に順次走査されたビデオ信号を前記表示ピク
セルの電子放出部に順次供給するためのシフトレジスタ
とを備え、 前記電子放出部にはグランド配線層とその上に形成され
た強誘電体膜とによって構成されている複数のキャパシ
タと、 該複数のキャパシタに保持された信号に応じた直流の定
電流を前記各電界放出カソードに供給するＦＥＴ素子か
らなるアクティブ駆動手段が形成され、 前記シフトレジスタで選択され上記各ピクセルに取り込
まれたビデオ信号が、次の周期まで前記キャパシタによ
って保持されるように構成されていることを 特徴とする
表示装置。 - 【請求項２】 前記各ＦＥＴ素子に印加するビデオ信号
に対して、前記ＦＥＴ素子のゲート・ソース間電圧−ド
レイン電流特性の逆特性を与えるビデオ信号補正回路が
設けられていることを特徴とする請求項１記載の表示装
置。 - 【請求項３】 前記ビデオ信号補正回路は、前記各ＦＥ
Ｔ素子に印加するビデオ信号に対して、前記電界放出カ
ソードの非線形特性に対する特性補正も行なうことを特
徴とする請求項２に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08142372A JP3077588B2 (ja) | 1996-05-14 | 1996-05-14 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08142372A JP3077588B2 (ja) | 1996-05-14 | 1996-05-14 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09305139A JPH09305139A (ja) | 1997-11-28 |
| JP3077588B2 true JP3077588B2 (ja) | 2000-08-14 |
Family
ID=15313855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08142372A Expired - Lifetime JP3077588B2 (ja) | 1996-05-14 | 1996-05-14 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077588B2 (ja) |
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|---|---|---|---|---|
| JP4714953B2 (ja) * | 1999-01-13 | 2011-07-06 | ソニー株式会社 | 平面型表示装置 |
| JP3686769B2 (ja) | 1999-01-29 | 2005-08-24 | 日本電気株式会社 | 有機ｅｌ素子駆動装置と駆動方法 |
| JP4627822B2 (ja) * | 1999-06-23 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| TW540251B (en) * | 1999-09-24 | 2003-07-01 | Semiconductor Energy Lab | EL display device and method for driving the same |
| JP2001092413A (ja) * | 1999-09-24 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置および電子装置 |
| JP2001166737A (ja) * | 1999-12-10 | 2001-06-22 | Tdk Corp | カラー画像表示装置 |
| US6879110B2 (en) | 2000-07-27 | 2005-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving display device |
| TWI300947B (en) | 2001-07-12 | 2008-09-11 | Semiconductor Energy Lab | Display device using electron source elements and method of driving same |
| JP2003084708A (ja) * | 2001-09-12 | 2003-03-19 | Noritake Itron Corp | 発光素子の駆動回路 |
| US8378930B2 (en) | 2004-05-28 | 2013-02-19 | Sony Corporation | Pixel circuit and display device having symmetric pixel circuits and shared voltage lines |
| JP2006251632A (ja) * | 2005-03-14 | 2006-09-21 | Sony Corp | 画素回路及び表示装置 |
| JP4930677B2 (ja) * | 2005-11-10 | 2012-05-16 | 双葉電子工業株式会社 | 画像表示装置 |
| KR100801139B1 (ko) | 2005-12-08 | 2008-02-05 | 한국전자통신연구원 | 전계 방출 픽셀 및 전계 방출 디스플레이 |
| JP5074879B2 (ja) * | 2007-10-16 | 2012-11-14 | 双葉電子工業株式会社 | 電子放出素子及び表示素子 |
| JP2011008272A (ja) * | 2010-07-14 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| JP5712266B2 (ja) * | 2013-10-25 | 2015-05-07 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP2016012073A (ja) * | 2014-06-30 | 2016-01-21 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2016186633A (ja) * | 2016-04-25 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| CN111919246B (zh) * | 2018-03-27 | 2022-07-26 | 夏普株式会社 | 显示装置 |
-
1996
- 1996-05-14 JP JP08142372A patent/JP3077588B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09305139A (ja) | 1997-11-28 |
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