JP5074879B2 - 電子放出素子及び表示素子 - Google Patents
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Description
複数の要素領域をマトリクス状に規定するとともにそれぞれ所定の電位が与えられる第1及び第2の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択する電子放出素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴としている。
前記各スイッチング素子の制御端子が、前記マトリクス配線の前記第1の配線である制御線によって接続されており、
前記各スイッチング素子の入力端子と出力端子の一方が、前記エミッタアレイユニットに接続されており、
前記各スイッチング素子の入力端子と出力端子の他方が、前記マトリクス配線の前記第2の配線である共通の固定電位に接続されており、
前記制御線には、データをシリアルに転送する第1駆動回路が接続されており、
前記固定電位には、前記各スイッチング素子の入力端子と出力端子の他方に所定の電位を与える第2駆動回路が接続されており、
1駆動周期において前記各スイッチング素子の制御端子に制御信号を与えることによって前記各エミッタアレイユニットの選択を行い、該1駆動周期内における前記エミッタアレイの選択は、前記エミッタアレイ駆動回路により行うことを特徴としている。
複数の要素領域をマトリクス状に規定するとともに所定の電位でそれぞれ駆動される第1及び第2の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路と、
複数の前記エミッタアレイユニットに所定間隔をおいて対面して配置され、前記エミッタから放出された電子の射突を受けて発光する蛍光体を備えた陽極とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択し、選択された前記エミッタアレイの前記エミッタから放出された電子が対面する前記陽極の蛍光体に射突して発光する表示素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴としている。
さらに請求項1に記載された電子放出素子によれば、エミッタアレイごとにスイッチング電極を設け、各エミッタアレイユニット間で対応するスイッチング電極を複数系統のエミッタアレイ選択配線で共通接続しており、エミッタアレイユニット中のエミッタアレイを選択するために、エミッタアレイ駆動回路によって複数系統のエミッタアレイ選択配線を駆動することとしたので、エミッタアレイを単位とした電子放出領域の選択駆動を行うことができる。
さらに請求項3に記載された表示素子によれば、エミッタアレイごとにスイッチング電極を設け、各エミッタアレイユニット間で対応するスイッチング電極を複数系統のエミッタアレイ選択配線で共通接続しており、エミッタアレイユニット中のエミッタアレイを選択するために、エミッタアレイ駆動回路によって複数系統のエミッタアレイ選択配線を駆動することとしたので、エミッタアレイを単位とした電子放出領域の選択駆動を行うことができる。
図1は第1実施形態の基本構成を示す平面図、図2は本例における電子放出部分の構造及び名称を示す図、図3は第1実施形態における駆動タイミング図、図4は第1実施形態における他の駆動タイミングを示す駆動タイミング図、図5は第2実施形態の基本構成を示す平面図、図6は第2実施形態における駆動タイミング図、図7は第3実施形態における電子放出素子の構造を示す断面図、図8は各実施形態の電子放出素子を電子源として有する第4実施形態に係る表示素子の断面図である。
第1実施形態の電子放出素子1の基本的構成を図1を参照して説明する。
本例の電子放出素子1はマトリクス配線を有している。このマトリクス配線は、所定間隔で配設された複数本の第1の配線である制御線2と、これに交差(本例では直交)するように所定間隔で配設された複数本の第2の配線であるデータ線3からなり、両配線の交差により複数の要素領域4がマトリクス状に配置された構成になっている。
尚、図1では制御線2が4本、データ線3が3本で要素領域4が4×3=12となっているが、これは説明及び図示上の便宜であり、表示素子の電子源として用いられる場合には各配線の数はもっと多く、要素領域4の数も多いのが普通である。
各エミッタアレイユニット6ごとに設けられたスイッチング回路は、スイッチング素子としてのFET5から成る。本例のFET5は基板上に作り込まれたMOS形Nチャンネルの電界効果トランジスタである。FET5は、入力側であるソースSがデータ線3に接続され、ゲートGが制御線2に接続されている。FET5の出力側であるドレインDは、後述するエミッタアレイユニット6の下敷電極に接続されている。尚、前記FET5のドレインDとソースSは基板に形成したn+ 層であり、ゲートGはポリシリコン又は高融点金属(メタルシリサイド)で構成することができる。
本例における電界放出型の電子放出部は、前述した通り、前記要素領域4ごとに形成されており、マトリクス配線(制御線2及びデータ線3)とスイッチング回路(FET5)の上に絶縁層を介して積層して設けられている。
図3は、同一時間に1個のエミッタアレイ7のみから電子を放出させて1駆動周期で全エミッタアレイ7を駆動する場合の駆動タイミングチャートを示すものである。本駆動方法によれば、第1駆動回路Bは、各スイッチング回路のFET5のゲートGを駆動するため、4本の制御線2を順次駆動する。各制御線2には、3個のエミッタアレイユニット6が接続されている。第2駆動回路B’はFET5のソースSにデータを入力するため3本のデータ線3を順次駆動する。
第1駆動回路Bは、第2駆動回路B’に駆動される3本のデータ線3の順次駆動の1周期ごとに、4本の制御線2を順次駆動する。エミッタアレイ駆動回路Cは、第1駆動回路Bに駆動される4本の制御線2の順次駆動の1周期ごとに、4系統のエミッタアレイ選択配線9を順次駆動する。
ここでデータ線3に入力する信号電圧を変化させることによりエミッタ105の電位を変化させて電界放出部の電子放出量を変化させることができる。表示素子に用いる場合はこれにより階調表示を行うことができる。
また、図3において、第1乃至第2駆動回路B,B’及びエミッタアレイ駆動回路Cの各駆動波形は、任意の組合せで互いに入れ換えても、図3の例と同様に同一時間に1個のエミッタアレイのみから電子を放出させる駆動を行うことができる。
また、上記のデータ線3に入力する信号電圧の他、制御線2に与える電圧を変化させエミッタ105の電位を変化させて電界放出部の電子放出量を変化させてもよい。本明細書においてスイッチング素子はこのような機能も含むものとする。
図4は、図1に示す第1実施形態の構成において、同一時間に1ライン相当のエミッタアレイ7から電子を放出させて1駆動周期で全エミッタアレイ7を駆動する場合の駆動タイミングチャートを示すものである。本駆動方法によれば、第1駆動回路Bは、各スイッチング回路のFET5のゲートGを駆動するため、4本の制御線2を順次駆動する。各制御線2には、3個のエミッタアレイユニット6が接続されている。第2駆動回路B’は、4本の制御線2の各々がONする毎に3本のデータ線3にON又はOFFの信号を入力して駆動する。図4では全ての信号がONの場合を示している。エミッタアレイ駆動回路Cは、4本の制御線2の順次駆動の1周期ごとに、4系統のエミッタアレイ選択配線9を順次駆動する。
また、データ線3に入力する信号電圧を変化させることによりエミッタ105の電位を変化させて電界放出部の電子放出量を変化させることができる。表示素子に用いる場合はこれにより階調表示を行うことができる。
また、上記のデータ線3に入力する信号電圧の他、制御線2に与える電圧を変化させエミッタ105の電位を変化させて電界放出部の電子放出量を変化させてもよい。
第2実施形態の電子放出素子1’の基本的構成を図5を参照して説明する。
本例の電子放出素子1’は第1実施形態とは異なるマトリクス配線を有している。このマトリクス配線は、クランク状に屈曲して配設され、各スイッチング素子のFET5の制御端子であるゲートGに接続された制御線12(第1の配線)を有している。また、制御線12に交差(本例では直交)するように所定間隔で配設され、各スイッチング素子のFET5の入出力端子の一方であるソースに接続された共通のデータ線13(第2の配線)を有している。そして制御線12とデータ線13の交差により、複数の要素領域4がマトリクス状に配置された構成になっている。
尚、図5では制御線12とデータ線13で構成されるマトリクスの要素領域4は12であるが、これは説明及び図示上の便宜であり、表示素子の電子源として用いられる場合には各配線(制御線12とデータ線13)の数はもっと多く、要素領域4の数も多いのが普通である。
図6では左から右にクロック信号に応じた時間の経過を示し、上から下に各エミッタアレイユニット6に対応するシフトレジスタとラッチの1組のbitのうちn番目、n+1番目、n+2番目と最後の組nendの信号状態を示す。シリアルに入力されたデータはbitのn番目からnend番目まで順次転送される。転送が完了するとラッチによりシフトレジスタのデータがラッチ回路に保持され、このデータに従って各FET5のゲートGが制御される。
尚、第1駆動回路Bを構成するシフトレジスタ、ラッチの組は、Si単結晶基板上に各要素領域4に対応して設けてもよい。
以上説明した各実施形態では、各エミッタアレイユニット6,6間で互いに対応する位置にあるエミッタアレイ7のゲート電極103を複数系統のエミッタアレイ選択配線9で共通に接続し、このエミッタアレイ選択配線9を順次駆動してエミッタアレイ7を選択していたが、エミッタアレイ7の選択は他の構成によっても行える。すなわち、本例では、エミッタアレイユニット6のエミッタアレイ7ごとに図7に示すようなスイッチング電極15を設けた。このスイッチング電極15は、ゲート電極103の上に絶縁層14を介して設けられているものであり、エミッタ105から放出されて対向する図示しないアノード(表示素子であれば発光表示部としての陽極)に向かう電子線を集束するための集束電極と兼用することもできる。そして、各エミッタアレイユニット6,6間で対応するスイッチング電極15,15を複数系統のエミッタアレイ選択配線9で共通に接続し、エミッタアレイ駆動回路によって複数系統のエミッタアレイ選択配線9を順次駆動していく。ゲート電極103を駆動する場合はエミッタ電位を0Vとした場合にゲート電極103には50V程度の電圧を印加する必要があり、この電圧をスイッチングすることになる。図7の構成ではゲート電極103に50Vの一定電圧を印加したとして、スイッチング電極15には0V又は−5Vを印加することでスイッチング可能である。本例ではスイッチング電圧を低減でき消費電力の低減に資することになる。
尚、以上の実施例ではエミッタとしてスピント型エミッタを用いた例を示したが、エミッタはスピント型に限られるものではなくMIM(金属−絶縁物−金属)型、MIS(金属−絶縁物−半導体)型、及び、BSE(弾道電子表面放出)型などの冷陰極電子放出素子を用いることもできる。
尚、上記第1、第2及び第3の実施形態では、各要素領域4にスイッチング素子として1つのFETを配設した例を示したが、図10に示すように、各要素領域にPチャネルFETとNチャネルFETとで構成される相互補完型の2個のFETを配設してもよい。
以上の例では電子放出素子をシリコン単結晶基板上に形成する場合を示したが、本発明はこれに限らず、ガラス基板上にTFTを用いた回路の上にエミッタを形成する等トランジスタとエミッタを積層して形成できる他の公知の技術にも適用することができる。
図8は、以上説明した各実施形態の電子放出素子1,1’を表示素子である蛍光表示管20の電子源として外囲器21内に実装した例を示している。外囲器21内の電子放出素子1,1’に対向する位置には、アノード電極25と蛍光体層26によって構成される発光表示部としての陽極27が構成されている。陽極27の構成は、単色表示の場合にはベタで形成すればよい。フルカラー表示の場合には、図8のように赤、緑、青の各色に対応する表示セグメントR,G,Bを設け、各セグメントR,G,Bが電界放出素子の各エミッタアレイ7に対応するように構成すればよい。
2,12…マトリクス配線の一部である制御線
3,13…マトリクス配線の一部であるデータ線
4…要素領域
5…スイッチング回路としてのFET
6…エミッタアレイユニット
7…エミッタアレイ
8…エミッタアレイ群
9…エミッタアレイ選択配線
10…第2駆動回路としての固定電位付与手段
15…スイッチング電極
20…表示素子としての蛍光表示管
27…陽極
B…第1駆動回路
B’…第2駆動回路
C…第3駆動回路としてのエミッタアレイ駆動回路
Claims (3)
- 複数の要素領域をマトリクス状に規定するとともにそれぞれ所定の電位が与えられる第1及び第2の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択する電子放出素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴とする電子放出素子。 - 前記各スイッチング素子の制御端子が、前記マトリクス配線の前記第1の配線である制御線によって接続されており、
前記各スイッチング素子の入力端子と出力端子の一方が、前記エミッタアレイユニットに接続されており、
前記各スイッチング素子の入力端子と出力端子の他方が、前記マトリクス配線の前記第2の配線である共通の固定電位に接続されており、
前記制御線には、データをシリアルに転送する第1駆動回路が接続されており、
前記固定電位には、前記各スイッチング素子の入力端子と出力端子の他方に所定の電位を与える第2駆動回路が接続されており、
1駆動周期において前記各スイッチング素子の制御端子に制御信号を与えることによって前記各エミッタアレイユニットの選択を行い、該1駆動周期内における前記エミッタアレイの選択は、前記エミッタアレイ駆動回路により行うことを特徴とする請求項1に記載の電子放出素子。 - 複数の要素領域をマトリクス状に規定するとともに所定の電位でそれぞれ駆動される第1及び第2の配線を備えたマトリクス配線と、
前記要素領域ごとに設けられ、前記マトリクス配線に接続されたスイッチング素子を備えるスイッチング回路と、
前記要素領域ごとに前記各スイッチング回路の上に積層されて前記各スイッチング回路に接続され、電子を放出する複数のエミッタと該エミッタから電子を引き出すゲート電極を備えたエミッタアレイが複数配設されてなるエミッタアレイユニットと、
前記エミッタアレイユニットを、前記各エミッタアレイユニット間で互いに対応する位置に設けられた前記エミッタアレイごとに駆動するエミッタアレイ駆動回路と、
複数の前記エミッタアレイユニットに所定間隔をおいて対面して配置され、前記エミッタから放出された電子の射突を受けて発光する蛍光体を備えた陽極とを有し、
前記マトリクス配線によって前記スイッチング素子を駆動して前記エミッタアレイユニットを選択するとともに、選択された前記エミッタアレイユニット中の前記エミッタアレイを前記エミッタアレイ駆動回路によって選択し、選択された前記エミッタアレイの前記エミッタから放出された電子が対面する前記陽極の蛍光体に射突して発光する表示素子であって、
前記エミッタアレイごとに前記ゲート電極の上に絶縁層を介してスイッチング電極が設けられ、前記各エミッタアレイユニット間で対応する前記スイッチング電極が複数系統のエミッタアレイ選択配線によって共通に接続されており、
前記エミッタアレイ駆動回路は、複数系統の前記エミッタアレイ選択配線を駆動することを特徴とする表示素子。
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