WO2007119571A1 - 半田層及びそれを用いたデバイス接合用基板並びに該デバイス接合用基板の製造方法 - Google Patents

半田層及びそれを用いたデバイス接合用基板並びに該デバイス接合用基板の製造方法 Download PDF

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solder
substrate
layer
heat treatment
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Yoshikazu Oshika
Munenori Hashimoto
Masayuki Nakano
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Dowa Electronics Materials Co., Ltd.
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Definitions

  • the present invention relates to a solder layer used for an electronic circuit board and the like, a device bonding board using the same, and a method for manufacturing the device bonding board.
  • Patent Document 1 an insulating filler is poured onto a patterned metal base substrate such as aluminum (A1) or copper (Cu) for high-density mounting of a circuit board for semiconductor mounting.
  • a circuit board for mounting a semiconductor in which a circuit is formed is disclosed.
  • a silica-containing epoxy resin having a thickness of 100 / zm is used as an insulating filler, and a foil made of aluminum and copper is formed on the upper surface of the resin as a wiring layer. ing.
  • Patent Document 2 discloses a metal thin film multilayer ceramic substrate in which a conductive layer such as Cu is pasted on a ceramic substrate such as A1N. By forming a circuit by patterning the conductive layer of this metal thin film multilayer ceramic substrate, it can be used in IC packages.
  • solder which also has lead and tin (Sn) strength to reduce environmental impact, tends to be restricted.
  • the use of force on July 1, 2006 is prohibited by the RoHS Directive (European Parliament and Council Directive on the Restriction of Use of Specific Hazardous Substances in Electrical and Electronic Equipment).
  • RoHS Directive European Parliament and Council Directive on the Restriction of Use of Specific Hazardous Substances in Electrical and Electronic Equipment.
  • lead-free and solder-free solder that does not contain lead such as Au-Sn, Ag-Sn, In-Sn, Zn-Sn, Bi-Sn, etc. has been proposed.
  • Non-Patent Document 1 describes that a solder containing no lead is allowed to reach equilibrium even when left at room temperature. It has been reported to take more than a month.
  • Non-Patent Document 2 in a semiconductor laser package using solder that does not contain lead, when a load due to a thermal cycle after solder bonding is applied, the thermal cycle load gradually changes the bonding strength of the solder joint. To be reported.
  • an electrode layer whose uppermost layer is made of gold (Au) is formed on a substrate, and a solder containing no lead such as Au-Sn is used for the solder layer on the electrode layer to join the devices.
  • the solder layer is once melted by heating, and is rapidly cooled after device bonding to cure the solder layer.
  • the phase of the solder constituting the solder layer becomes non-equilibrium, the solder layer is dissolved and the device is joined, and the solder layer is solidified and the device is joined. Will become unstable.
  • FIG. 29 is a phase diagram showing phases according to the atomic ratio of an alloy composed of Au and Sn (Au—Sn alloy) (see Non-Patent Document 3).
  • Patent Document 3 the inventors of the present application improve the solder solubility and reduce the complete melting temperature of the solder, so that a solder protective layer disposed on the solder surface can be easily formed even at a low bonding temperature.
  • a submount that can be melted to form a solder joint with low thermal stress is disclosed.
  • Patent Document 1 Japanese Patent No. 3156798
  • Patent Document 2 Japanese Patent No. 2762007
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2006-288463
  • Non-Patent Document 1 V. SIMIC and Z. MARINKOVIC, "Thin film interdiffiision of Au and Sn at room temperature", J. Less-Common Metals, 51, pp.177-179, 1977
  • Non-Patent Document 2 J-H. Kuang et al., "Effect of Temperature Cycling on Joint Strength of PbSn and AuSn Solders in Laser Packages", IEEE Trans., Adv. Pack, Vol.24, No.4, pp. 563- 568, 2001
  • Non-Patent Document 3 The Japan Institute of Metals, “Metal Data Book”, revised 3rd edition, Maruzen, 1993, March 25, p. 410
  • solder containing lead When conventional solder containing lead is used, the initial bonding strength between the device and the solder layer is improved. The problem was unreasonable. However, the use of solder containing lead is being limited, and when a solder layer that does not substantially contain lead is used as an alternative solder, as described above, the solder layer after dissolution and solidification is in an unbalanced state. Thus, there is a problem that the initial bonding strength of the device cannot be obtained.
  • solder bonding in order to improve the initial bonding strength between a device such as a semiconductor device and a solder layer, it is preferable to bond at a temperature of 300 ° C. or higher, but at a temperature of 300 ° C. or higher.
  • solder bonding is performed, the thermal load on a device such as a semiconductor device or an electronic component increases, and the device may be damaged.
  • the bonding substrate is composed of a solder layer and a substrate having high thermal conductivity, and is called a submount.
  • the conventional solder layer has a problem that the device characteristics are not improved as expected due to the large electrical resistance and thermal resistance due to the contact resistance between the solder layer and the device. .
  • the present invention increases the initial bonding strength in solder bonding that does not thermally affect the device, reliably solders the device, and suppresses the thermal resistance to a small value. It is an object of the present invention to provide a solder layer, a device bonding substrate using the same, and a method of manufacturing the same, which can improve device characteristics and reliability.
  • the present invention provides a lead-free solder layer formed on a substrate, wherein the solder layer is composed of a plurality of layers, and each of the plurality of layers has different phases.
  • the thickness of the solder layer is 10 m or less.
  • Thermal resistance of device bonding substrate The resistance is preferably 0.35 KZW or less.
  • the surface of the solder layer can be uniformly dissolved, and the solder layer is in an equilibrium state even after the solidification of the solder layer. Therefore, the initial bonding strength of the solder bonding formed between the device and the solder layer is stabilized. be able to. In addition, a solder layer having a high initial bonding strength with the device can be obtained. In addition, since the thermal resistance can be reduced, the device characteristics after soldering and the reliability thereof can be improved. Therefore, it can be sufficiently used not only for small modules such as conventional mobile phones and consumer devices, but also for applications with a large thermal load, such as automobile applications and power device applications.
  • the device bonding substrate of the present invention has a substrate and a lead layer formed on the substrate! /, A solder layer, the solder layer is composed of a plurality of layers, The phases are different from each other.
  • the thickness of the solder layer is 10 m or less.
  • a device bonding substrate having high initial bonding strength between the solder layer and the device can be provided.
  • the method for manufacturing a device bonding substrate according to the present invention is characterized in that a heat treatment is performed after a solder layer not containing lead is formed on the substrate.
  • the heat treatment temperature is preferably higher than 150 ° C. and lower than the eutectic reaction temperature.
  • the solder layer is separated into a plurality of layers composed of a phase that starts dissolution at a eutectic reaction temperature and a phase that does not start dissolution by a heat treatment step.
  • a plurality of layers can be formed separately in the solder layer, the solder layer can be brought into an equilibrium state, the initial bonding strength between the device and the solder layer is high, and A device bonding substrate having a low thermal resistance can be manufactured.
  • solder layer that does not contain lead and has high initial bonding strength with a device, a device bonding substrate using the solder layer, and a method for manufacturing the same.
  • FIG. 1 is a cross-sectional view schematically showing the structure of a device bonding substrate according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing the structure of the second embodiment of the device bonding substrate according to the present invention.
  • FIG. 3 A sectional view schematically showing the structure of the third embodiment of the device bonding substrate according to the present invention.
  • FIG. 4 is an enlarged schematic view of the solder layer of the present invention.
  • FIG. 5 is a cross-sectional view schematically showing a structure in which a semiconductor device is mounted on the device bonding substrate shown in FIG.
  • FIG. 6 is a cross-sectional view schematically showing a structure in which a semiconductor device is mounted on the device bonding substrate of FIG.
  • FIG. 8 Schematic enlarged cross-sectional view at each stage when the solder layer is not heat-treated and bonded using the solder layer.
  • (A) is before melting of the solder layer
  • (B) (C) shows the bonding state with the device after solidification of the solder layer.
  • FIG. 10 is a schematic cross-sectional view showing a submount mounted with a light emitting diode mounted on a stem.
  • FIG. 12 is a diagram showing a time chart when a pulse current is passed through the light emitting diode. 13] A schematic cross-sectional view showing a state in which a light emitting diode is directly mounted on a stem without using the submount of the present invention.
  • FIG. 14 is an X-ray diffraction profile of the solder layer in the submount of Comparative Example 4 and Example 5.
  • (A) is immediately after film formation by vapor deposition of the solder layer in Comparative Example 4, and
  • (B) is Example 5. It shows the solder layer after heat treatment.
  • FIG. 15 is a scanning electron microscopic image showing a cross section of the solder layer before heat treatment in the submount of Example 5.
  • FIG. 16 is a scanning electron microscopic image showing a cross section of the solder layer after heat treatment in the submount of Example 5.
  • FIG. 17 is a scanning electron microscope image showing a cross-section solidified after melting at 300 ° C. after heat treatment of the solder layer in the submount of Example 5.
  • FIG. 18 is a scanning electron microscope image showing a cross section after the solder layer in the submount of Comparative Example 4 is melted and solidified at 300 ° C.
  • FIG. 19 is a scanning electron microscope image showing a cross-section after film formation by vapor deposition of a solder layer in the submount of Comparative Example 5.
  • FIG. 20 is a scanning electron microscope image showing a cross section after the solder layer is melted and solidified at 300 ° C. in the submount of Comparative Example 5.
  • FIG. 21 is a scanning electron microscope image showing a cross section of the submount of Comparative Example 6 after film formation by vapor deposition of a solder layer.
  • FIG. 22 is a scanning electron microscope image showing a cross section after the solder layer is melted and solidified at 300 ° C. in the submount of Comparative Example 6.
  • FIG. 23 is a view showing a surface optical photographic image at 300 ° C. of the solder layer in the submounts of Example 5 and Comparative Examples 4, 5, and 6.
  • FIG. 24 is a view showing a die shear cutting test result in the solder layer 5 of the submounts of Example 5 and Comparative Examples 4, 5, and 6.
  • FIG. 25 is a graph showing the survival rate of light-emitting diodes that did not cause poor current conduction in the thermal cycle test using the light-emitting diodes of Example 5, Comparative Examples 4, 5, and 6.
  • FIG. 26 is a graph showing the forward current dependence of the light emitting output of the light emitting diode before the thermal cycle test in Example 5, Comparative Examples 4, 5, and 6.
  • FIG. 27 is a graph showing the thermal cycle dependence of the light emission output of the light emitting diode in the thermal cycle test of Example 5, Comparative Examples 4, 5, and 6.
  • FIG. 28 is a graph showing the thermal cycle dependence of the solder joint strength between the light emitting diode and the solder layer according to Example 5, Comparative Examples 4, 5, and 6.
  • FIG. 29 is a phase diagram showing phases according to an atomic ratio of an alloy composed of Au and Sn (Au—Sn alloy). Explanation of symbols
  • FIG. 1 is a cross-sectional view schematically showing the structure of a device bonding substrate according to the present invention.
  • the device bonding substrate 1 includes an electrode layer 4 formed on the substrate 2 via an adhesion layer 3 and a solder layer 5 formed thereon.
  • the adhesion layer 3, the electrode layer 4, and the solder layer 5 are respectively formed on the front and back surfaces of the substrate 2. That is, the front side electrode layer 4a and the back side electrode layer 4b are formed on the front side and the back side of the substrate 2 via the adhesion layers 3a and 3b, respectively, and the front side solder layer 5a and The back side solder layer 5b is laminated.
  • the electrode layer 4 may be formed on the entire surface of the substrate 2 or may be formed as an electrode pattern. Further, an electric circuit may be formed by connecting a gold wire to a part of the electrode layer 4.
  • the adhesion layer 3, the electrode layer 4 and the solder layer 5 may be formed only on one side of the substrate 2. The adhesion layer 3 is used to improve the adhesion between the solder layer 5 and the electrode layer 4. However, if the adhesion between the two is good, the adhesion layer 3 can be directly adhered without interposing the adhesion layer 3. You may laminate.
  • a semiconductor single crystal substrate such as Si or diamond Ila, a ceramic substrate such as high thermal conductivity aluminum nitride (A1N), silicon carbide (SiC), or the like can be used.
  • an electrode layer similar to the above may be formed on the side surface of the substrate 2 to electrically connect the upper surface and the lower surface of the substrate 2.
  • the substrate 2 may be a submount substrate having a small area for mounting a light emitting element such as a light emitting diode.
  • the device bonding substrate 10 is configured as a metal-ceramic composite substrate, and the metal substrate 11 and the metal substrate 11 are sandwiched between the front and back surfaces of the metal substrate 11 so as to cover the entire metal substrate 11.
  • the solder layer 14 is formed in a force and is composed of force.
  • the portion 13a where the electrode layer 13 is formed may be the entire surface in the case of a light emitting diode or the like. There may also be an electrode layer 13b on which no solder layer is formed. A pattern may be formed on the electrode layer 13b. An electric circuit may be formed by connecting a gold wire to a part of the electrode layer 13b.
  • An electrode layer 13 and a solder layer 14 may be provided on the back side of the metal substrate 11.
  • Gold shown in Figure 3 In the case of the metal-ceramic composite substrate 10a, an example in which a ceramic layer 12, an electrode layer 13, and a solder layer 14 are sequentially laminated on the back side of the metal substrate 11 is shown.
  • An adhesion layer (not shown) is provided between the metal substrate 11 and the ceramic layer 12 and between Z or the electrode layer 13 and the solder layer 14 to enhance adhesion during film formation. Also good. Titanium is suitable as the adhesion layer.
  • a metal base substrate having a metal force such as copper or aluminum can be used in order to efficiently dissipate the heat generated by the device force.
  • a metal base substrate desirably has a thermal conductivity of, for example, 230 WZmK or more.
  • a ceramic thin film having good adhesion to the metal substrate 11, preferably a nitride ceramic thin film such as aluminum nitride having a low thermal resistance can be used.
  • the present invention is not limited to the above example, and the device includes electrode layers 4 and 13 and solder layers 5 and 14 formed thereon, and the device is a solder layer. Any substrate can be used as long as it can be mounted well by being bonded by 5 and 14.
  • the above electrode layers 4, 13 are particularly desirable for metals, such as gold (Au), platinum (Pt), silver (Ag), copper (Cu), iron (Fe), aluminum (A1), titanium (Ti). , Any power of tungsten (W), or alloys containing any of these metals can be used.
  • the adhesion layer 3 is preferably made of a high melting point metal that has good adhesion to the substrate 2 and is unlikely to cause mutual diffusion with the solder layer 5.
  • a material mainly containing any one of titanium (Ti), Cr (chromium), Ni (nickel), Mo (molybdenum), and the like can be used.
  • it may be formed using a material whose main component is any one alloy of Ti, Ni, Cr, and Mo.
  • solder layers 5 and 14 it is desirable to use a solder material substantially free of lead (Pb).
  • the lead-free solder layers 5 and 14 are solders that do not intentionally contain lead. Lead as a residue inevitably contained in the components of the solder layer not containing lead may be contained as long as it does not affect the environment.
  • the solder layers 5 and 14 are made of silver, gold, copper, zinc (Zn), nickel (Ni), indium (In), gallium (Ga), bismuth (Bi), aluminum, tin (Sn). , Preferably use solder containing two or more elements Can be used.
  • FIG. 4 is an enlarged schematic view showing the solder layer 5a on the surface side of the present invention.
  • the lead-free solder layer 5a is formed of a plurality of layers 5c and 5d, the upper part is the layer 5c on the device bonding surface side, and the lower part is the layer 5d on the board bonding surface side .
  • Each of the plurality of layers 5 C 5d has a different phase.
  • the solder layer 5c is Au Sn, which is a phase that dissolves at a relatively low temperature
  • the solder layer 5a is relatively high and becomes AuSn, which is a phase that dissolves at a temperature.
  • this solder layer 5a is preferably raised to 278 ° C or higher, the Au Sn phase, which is the layer 5c on the device bonding surface side, is the highest.
  • the device bonding surface side 5c of the solder layer 5a is a layer that is uniformly dissolved at a relatively low temperature, and uniform wettability can be obtained.
  • the solder layer 5a can be made into a plurality of layers 5c and 5d having different phases by performing heat treatment after the formation of the solder layer 5a.
  • the layer 5c on the surface side of the solder layer is made Au Sn by performing a heat treatment after forming the solder layer 5a.
  • the layer 5d on the substrate 2 side can be composed of a layer composed of Au—Sn and separated into two layers 5c and 5d having different melting start temperatures.
  • FIG. 5 is a cross-sectional view schematically showing a structure in which the semiconductor device 7 is mounted on the device bonding substrate 1 shown in FIG. FIG.
  • the semiconductor device 7 can be solder-bonded by the solder layer 5a on the front surface side.
  • FIG. 6 is a cross-sectional view schematically showing a structure in which a semiconductor device is mounted on the device bonding substrate 10 of FIG.
  • the lower electrode 15a of the semiconductor device 15 is solder-bonded to the device bonding substrate 10 by the solder layer 14.
  • Can when the solder layer 14 having a general Au—Sn alloy power is used, the semiconductor device 15 can be soldered without flux.
  • the right electrode layer 13a is insulated and a solder layer is formed!
  • the upper electrode 15b of the semiconductor device 15 can be connected to the left electrode layer 13b by wire bonding using an Au wire 16 or the like.
  • the semiconductor devices 7 and 15 are light-emitting elements such as laser diodes or light-emitting diodes, diodes, active elements such as transistors and thyristors used for high-frequency amplification and switching, the operation thereof In some cases, the position of the pn junction that becomes the layer is bonded to the heat dissipation surface. In this case, by setting the thickness of the solder layers 5 and 14 to 10 / zm or less, a short circuit failure between the solder layers 5 and 14 and the active layer of the active element can be effectively prevented. 5 and 6, semiconductor devices 7 and 15 are shown as devices to be mounted, but a plurality of devices can be used as long as they are so-called electronic devices including passive elements, switches, and various active elements. It may be soldered to the upper solder layers 5 and 14.
  • FIG. 7 is an enlarged schematic cross-sectional view at each stage when the device 7 is joined via the surface-side solder layer 5a according to the first embodiment shown in FIG. (B) shows the bonding state with the device 7 after the solder layer 5a is solidified, (B) shows the bonding state with the device 7 after the solder layer 5a is solidified.
  • FIG. 7 (A) in the solder layer 5a on the surface side of the present invention, before melting, phases having different melting start temperatures are separated into two layers 5c and 5d and are in an equilibrium state.
  • FIG. 7B shows a state where the solder layer 5a of FIG. 7A is heated to the solder bonding temperature, that is, the state where the solder layer 5a is dissolved, as a liquid phase 5e.
  • the upper layer 5c of the solder layer on the bonding surface side of the device is an Au Sn phase having a relatively low melting start temperature
  • the lower layer 5d of the solder layer is relatively
  • the AuSn phase Since the AuSn phase has a high melting start temperature, the Au Sn phase on the device interface side 5c
  • solder layer 5a of the present invention has relatively low melting point Au Sn separated from the upper layer 5c, the device bonding surface side can be uniformly dissolved.
  • the initial bonding strength of solder bonding can be 30 MPa or more, and a stable initial bonding strength can be obtained.
  • the initial bonding strength of solder bonding can be increased, and the force and thermal resistance can be decreased.
  • a melting point 300 ° C or less, for example, eight 11 311 alloy or eight 8 - also solder used consisting 311 based alloy such as force, when its thickness and 10 / zm or less, sub
  • the thermal resistance of the mounting substrate 1 to 0.35 KZW or less, preferably 0.31 KZW or less, for example, when the device 7 is a light emitting element, the light emission output can be improved. Therefore, the characteristics and reliability of the bonded device 7 can be improved.
  • FIG. 8 is a schematic enlarged cross-sectional view at each stage when a device is bonded through the solder layer 5a when heat treatment is not performed on the surface-side solder layer 5a. ) Is before the solder layer 5a is melted, (B) is when the solder layer 5a and the device 7 are melted and joined, and (C) is the joined state with the device 7 after the solder layer 5a is solidified.
  • the solder layer 5a When the solder layer 5a is dissolved from the state shown in Fig. 8 (A) by raising the solder layer 5a junction temperature shown in Fig. 8 (B), the phase 5f with a high melting start temperature of Au and Sn is obtained (Fig. Therefore, the solder layer 5a on the device bonding surface side cannot be evenly dissolved. As a result, a part of the solder particles 5a protrudes to the surface of the solder layer 5a. As a result, the contact area between the melted portion of the solder layer 5a and the device 7 is reduced, and the bonding between the device 7 and the solder layer 5a is locally hindered, so that a good solder joint strength cannot be obtained. . Note that the lower layer 5d of the solder layer in FIGS. 8B and 8C is an Au—Sn layer.
  • FIG. 9 is a flowchart sequentially showing the manufacturing process of the device bonding substrate shown in FIG. 1.
  • a substrate 2 having A1N force is prepared.
  • the surface of the substrate 2 is ground and polished by a process such as lapping and polishing, and then in step ST3, patterning is performed by a photolithography method or the like so that only the region where the electrode layer 4 is formed is formed. Expose.
  • step ST4 the electrode layer 4 is formed on the surface of the substrate 2 by vapor deposition or the like, and the other portions are removed by a lift-off process, leaving only the predetermined pattern of the electrode layer 4. .
  • step ST5 patterning is again performed by photolithography or the like to expose only the region where the solder layer 5 is to be formed.
  • step ST6 the solder layer 5 is formed on the substrate by using various vapor deposition methods, and the other portions are removed by the lift-off process, leaving only the predetermined pattern of the solder layer 5. To do.
  • step ST7 the entire device bonding substrate 1 is housed in an oven or the like and heat-treated at a predetermined temperature for a predetermined time. Specifically, for example, it is preferable to perform a heat treatment for 1 hour or more at a temperature higher than 150 ° C. and a temperature heat treatment temperature lower than the eutectic reaction temperature of the solder layer 5.
  • the heat treatment is preferably performed in a predetermined gas atmosphere.
  • atmospheric gas for such heat treatment air, inert gas such as nitrogen, gas obtained by mixing inert gas with hydrogen, or the like can be used.
  • these substrates may be subjected to the above heat treatment. In this way, the heat treatment of the solder layers 5 formed on a large number of substrates 2 prepared in large quantities in advance can be performed collectively, that is, batch processing.
  • the solder layer 5 can be separated into a plurality of solid phases.
  • the heat treatment temperature is preferably controlled so that the furnace used for heating is kept at a constant temperature.
  • the heat treatment temperature is, for example, from 150 ° C. It is preferable that the temperature is higher than the eutectic reaction temperature. At this heat treatment temperature, the bonding strength can be effectively improved. In particular, it is preferable that the temperature of the heat treatment be 180 ° C. or higher because the phase separation of the solder layer 5 can be promoted. However, it is not preferable that the heat treatment temperature is not lower than the melting point because the solder layer 5 cannot be phase separated. [0044] The heat treatment may be performed in two or more stages.
  • the first heat treatment temperature can be 200 ° C or higher and then 250 ° C.
  • the temperature may be continuously changed from a heat treatment temperature higher than the first 150 ° C. within a temperature range not exceeding the melting point of the solder layer 5.
  • the heat treatment may be performed again after being cooled to room temperature.
  • the heat treatment time at a temperature higher than 150 ° C. and not exceeding the melting point lower than the eutectic reaction temperature may be 1 hour or more.
  • the heat treatment can be performed by a heating device used for solder bonding or a heating device using a dedicated electric furnace for heat treatment.
  • step ST8 the above-described device bonding substrate 1 is individually cut by dicing or the like and is ready for shipment as a product.
  • the solder layer 5 it is preferable to form the solder layer 5 by vapor deposition because the device bonding substrate 1 can be manufactured at low cost.
  • the solder layer 5 formed by the vapor deposition method cannot be separated into layers in the as-deposited state.
  • the phase 5f has a high melting start temperature of Au and Sn.
  • the solder layer 5 in which the particulate matter is dispersed is formed.
  • the solder layer 5 is separated into a plurality of layers having phases with different melting start temperatures and is in an equilibrium state, that is, relative to the upper layer 5c of the solder layer located on the bonding surface side of the device.
  • a low melting start temperature phase can be formed, and a relatively high melting start temperature phase can be formed in the lower layer 5d of the solder layer, which can be separated into two layers (see FIG. 7).
  • the lower electrode of the device 7 is placed on the corresponding solder layer 5 of the device bonding substrate 1.
  • the solder constituting the solder layer 5 is dissolved.
  • the solder comes into contact with the lower electrode of the device 7 and is in a so-called wet state.
  • the heating is completed, the solder constituting the solder layer 5 is cooled to room temperature and hardened, and solder bonding is performed.
  • the device bonding substrate 1 is configured as a single-sided substrate.
  • the electrode layer is formed not only on one side on the front side of the substrate 2 but also on the back side. 4b and solder layer 5b may be provided. If necessary, the adhesion layer 3 may be inserted between the electrode layer 4 and the solder layer 5.
  • a single solder layer 5 was formed by vacuum deposition. Film forming conditions were a vacuum degree 1 X 10- 4 Pa, a substrate temperature of 80 ° C.
  • the substrate 2 subjected to the above processing is subjected to heat treatment of the solder layer 5 for 0.1, 1, 5 and 10 hours, respectively, at 220 ° C, which is less than 278 ° C eutectic reaction temperature, in the air atmosphere.
  • the submount 1 of Example 1 was manufactured.
  • the submount 1 which did not peel off the solder layer 5 in the tape peeling test, was cut into a predetermined shape with a dicing machine.
  • the light-emitting diode 7 was soldered to the cut submount 1. Specifically, the submount 1 was heated with a lamp, the light emitting diode 7 and the solder layer 5 were joined at 300 ° C. in an air atmosphere, and rapidly cooled to room temperature.
  • the tape peel test is the same as the method generally used for measuring the adhesion strength of metal, and a tape having a predetermined adhesive strength was used to evaluate the peel.
  • Example 2 the heat treatment temperature was set to 250 ° C, and heat treatment was performed on the solder layer 5 in the same manner as in Example 1 except that heat treatment was performed for 0.1, 1, 5, and 10 hours, respectively. Submount 1 was manufactured. After performing the tape peeling test, the light-emitting diode 7 was bonded to the solder layer 5 of the submount 1 that had no peeling failure at 300 ° C.
  • Example 3
  • Example 3 the heat treatment temperature was set to 180 ° C, and heat treatment was performed on the solder layer 5 in the same manner as in Example 1 except that heat treatment was performed for 0.1, 1, 5, and 10 hours, respectively.
  • the submount 1 with the above was manufactured. After performing the tape peeling test, the light-emitting diode 7 was bonded to the solder layer 5 of the submount 1 which had poor peeling strength at 300 ° C.
  • Example 4 the heat treatment temperature was set to 200 ° C., and heat treatment was performed on the solder layer 5 in the same manner as in Example 1 except that the heat treatment was performed for 0.1, 1, 5, and 10 hours, respectively. Submount 1 was manufactured. After performing the tape peeling test, the light-emitting diode 7 was bonded to the solder layer 5 of the submount 1 that had no peeling failure at 300 ° C.
  • the submount of Comparative Example 1 was manufactured without subjecting the solder layer 5 to heat treatment. After performing the tape peeling test, the light-emitting diode 7 was bonded at 300 ° C. to the solder layer of the submount where there was no peeling failure.
  • a submount of Comparative Example 2 was manufactured in the same manner as Example 1 except that the heat treatment temperature of the solder layer 5 was 150 ° C. After performing the tape peeling test, the light-emitting diode 7 was bonded to the solder layer of the submount that was poorly peeled at 300 ° C.
  • a submount of Comparative Example 3 was manufactured in the same manner as in Example 1 except that the heat treatment temperature of the solder layer 5 was set to 280 ° C and the solder layer was dissolved. After performing the tape peeling test, the light emitting diode 7 was bonded at 300 ° C. to the solder layer of the submount that was poorly peeled.
  • the maximum load (kg) received from the light emitting diode 7 chip and the displacement (m) of the relative movement of the light emitting diode 7 were measured. From the load and displacement obtained in the above measurement, the bond strength (Pa) and shear strain ⁇ were calculated by the following equations (1) and (2), respectively.
  • Bond strength Maximum load (kg) X Gravity acceleration (mZ s 2 ) (1) Shear area (m 2 )
  • Shear strain ⁇ Displacement (m) / Shear surface length in the shear direction (m) (2)
  • the area of the shear surface is the area to be soldered, that is, the area of the bottom surface of the light emitting diode 7 (300 mX 300 m).
  • the length of the shear surface in the shear direction is the length in the direction perpendicular to the chip side surface of the light emitting diode 7 and is 300 ⁇ m.
  • Table 1 shows the chip shear strength (MPa) of the submount 1 according to Examples 1 to 4 and Comparative Examples 1 to 3.
  • the shear strength is a value measured by a die shear test, and shows values when the heat treatment temperature and the heat treatment time are variously changed.
  • the heat treatment time of 0.1 hour is the same as in Comparative Example 1 when the heat treatment of the solder layer 5 described later is not performed, but the solder bond strength is greatly increased when the heat treatment time is 1 hour or longer. I understood.
  • the heat treatment time is about 1 hour
  • the solder joint strength is not different from the case of Comparative Example 1 described later.
  • the heat treatment time is 1 hour or longer, the solder joint strength is greatly increased.
  • the heat treatment time is about 0.1 hour, the solder joint strength is not different from the case of Comparative Example 1 described later. However, when the heat treatment time is 1 hour or longer, the solder joint strength is greatly increased.
  • the initial solder joint strength is the same as in Comparative Example 1 at the heat treatment time of 0.1 hour, but the initial solder joint strength is at 1 hour or longer. On the contrary, it was greatly reduced, and it was divided.
  • the heat treatment temperature of the solder layer 5 is higher than 150 ° C. as in the submount 1 of Examples 1 to 4.
  • the heat treatment time should be 1 hour or longer.
  • the device 7 since the heat treatment is performed before the device 7 is mounted, the device 7 is not thermally affected. Therefore, the product yield of the submount 1 on which the device 7 is mounted is further improved.
  • the thermal resistance was measured using a thermal resistance measurement method developed by Technolog, with an arbitrary number extracted from the manufactured submount 1 and mounted with a light emitting diode 7.
  • FIG. 10 is a schematic cross-sectional view showing a state where the submount la on which the light emitting diode 7 is mounted is mounted on the stem.
  • the submount la to which the light-emitting diode 7 is soldered, is mounted on the stem 22 by bonding with low-temperature solder or Ag paste 24, and is maintained at an arbitrary temperature T. It is installed in a thermostat.
  • T low-temperature solder or Ag paste
  • a constant current I for example 1 mA
  • V the forward voltage V of the light emitting diode 7 at this time
  • FIG. 11 shows the above-described measuring force. Ambient temperature T and forward voltage V of light-emitting diode 7 obtained as described above
  • the forward voltage of the light emitting diode 7 is expressed by the following equation (3) by linear approximation.
  • V is a constant
  • the thermostat was returned to room temperature (25 ° C), a DC constant current was applied to the light emitting diode 7, and the forward voltage was measured.
  • FIG. 12 shows a time chart when a DC constant current is passed through the light emitting diode 7.
  • the vertical axis represents the forward voltage V (arbitrary scale) and the horizontal axis represents time (arbitrary scale). As shown in Figure 12,
  • a constant DC current is applied to the light emitting diode 7 in the order of I, 1, and 1, and the forward voltage at this time is applied.
  • the current value I is first applied as the measurement voltage.
  • V voltage stabilizes to V after a certain period of time.
  • ⁇ be the difference between the minimum value V of the forward voltage of LED 7 and V.
  • the ⁇ is derived from the temperature dependence ( ⁇ ⁇ ⁇ ) of V of the light-emitting diode 7 obtained in advance.
  • the thermal resistance R of the light emitting diode 7 can be obtained as shown in the following equation (4).
  • the thermal resistance was measured by using a digital multimeter (manufactured by Advantest Corporation, R6240A) at a current I of lmA and a current I of 50mA.
  • FIG. 13 is a schematic cross-sectional view showing a state in which the light emitting diode 7 is directly mounted on the stem 22 without using the submount la of the present invention.
  • the light-emitting diode 7 was directly mounted on the same stem 22 on which the submount la on which the thermal resistance measurement was performed was mounted by using a conductive paste 24 such as low-temperature solder or Ag paste.
  • the thermal resistance in this case was measured by the same method as described above.
  • the difference between the thermal resistance when the light emitting diode 7 is directly mounted on the stem 22 and the thermal resistance when the light emitting diode 7 is mounted on the stem 22 via the submount la is the submount of the present invention including the solder layer 5. It becomes the thermal resistance of la.
  • Table 2 is a table showing the thermal resistance measurement results of the submounts 1 of Examples 1 to 4 and Comparative Examples 1 to 3.
  • the heat treatment of the solder layer 5 is the submount 1 that is performed for 10 hours, and the light emission output of the light emitting diode 7 is also shown.
  • the light emission output is 150 mA forward current using a digital multimeter (Advantest, TR6143), and the light output is an integrating sphere (Opttrotus, 4-inch integrating sphere 740-BC) and Measurement was performed using a power meter (manufactured by Optrox, 730A).
  • Example 1 220 39. 3 0. 1 8 6. 64 Example 2 250 35. 0 0. 25 6. 38 Example 3 1 80 28. 9 0. 31 6. 22 Example 4 Au 70 on 3 o 200 37. 6 0. 27 6. 30 Comparative Example 1 and 27. 7 0. 37 5. 93 Comparative Example 2 1 50 27. 9 0. 35 5. 99 Comparative Example 3 280 1 0. 5 0. 43 5. 76
  • the thermal resistances of the submounts 1 of Examples 1 to 4 were 0.1 8 K / W, 0.25 K / W, 0.31 K / W, and 0.27 K / W, respectively. It was.
  • the thermal resistances of the submounts 1 of Comparative Examples 1 to 3 were 0.37 K / W, 0.35 K / W, and 0.43 KZW, respectively. From this, the thermal resistance of submount 1 obtained by heat-treating solder layer 5 of the present invention in the range of 180 ° C to 250 ° C, the thermal resistance is reduced to less than half by the present invention, which is smaller than in Comparative Examples 1 to 3. To do it.
  • the light emission outputs from the light emitting diodes 7 mounted on the submounts 1 of Examples 1 to 4 were 6.64 mW, 6.38 mW, 6.22 mW, and 6.30 mW, respectively.
  • the light emission outputs from the light emitting diodes 7 mounted on the submounts 1 of Comparative Examples 1 to 3 were 5.93 mW, 5.99 mW, and 5.76 mW, respectively. This force is 180 of the solder layer 5 of the present invention. C-250. It was found that the output from the light emitting diode 7 mounted on the submount 1 that was heat-treated in the range of C was larger than that in Comparative Examples 1 to 3.
  • the thermal resistance of the solder layer 5 formed on the submount 1 can be reduced by reducing the thermal resistance to 280 ° C, which is the melting point of the 150 ° C force.
  • the thermal resistance was suppressed to less than 0.35 K / W.
  • the light emission output from the light-emitting diode 7 is also 6.3 mW or more, an improvement of about 0.4 mW or more compared to the case of Comparative Example 1 where the heat treatment of the solder layer 5 is not performed, and a maximum of 12% Improved output was obtained. That is, it is clear that the thermal resistance in the submount 1 of the present invention can be reduced to half or less, and the characteristics of the light emitting diode 7 are improved by effectively dissipating the heat generated in the light emitting diode 7.
  • Example 1 As in Example 1, except that a 0.2 m thick Pt layer was inserted between the Au electrode layer 4 and the solder layer 5 and the heat treatment was performed at 220 ° C for 12 hours.
  • the submount 1 of Example 5 in which the solder layer 5 was heat-treated was manufactured. After performing the tape peeling test, the light-emitting diode 7 was bonded to the solder layer 5 of the submount 1 where there was no peeling failure at 300 ° C.
  • the submount of Comparative Example 4 was prepared without heat-treating the solder layer 5. Except for this, the tape peeling test was performed in the same manner as in Example 5, and then the light-emitting diode 7 was bonded at 300 ° C. to the solder layer of the submount that had poor peeling strength.
  • FIG. 14 is an X-ray diffraction profile of the solder layer in the submounts of Comparative Example 4 and Example 5.
  • (A) is immediately after film formation by vapor deposition of the solder layer in Comparative Example 4,
  • Example 5 FIG. 3 shows a state after heat treatment of the solder layer.
  • the vertical axis indicates the X-ray diffraction intensity (arbitrary scale), and the horizontal axis indicates the angle (°), that is, the angle corresponding to twice the incident angle ⁇ of the X-ray to the atomic plane.
  • the X-ray diffractometer (RINT-2500, manufactured by Rigaku Corporation) has an X-ray source of Cu and an electron acceleration voltage of 30 kV.
  • the surface of the solder layer 5 subjected to X-ray diffraction is a joint surface with the device 7.
  • FIGS. 14A and 14B when the solder layer 5 of Example 5 is heat-treated, the Au Sn phase is compared to the case where the solder layer of Comparative Example 4 is not heat-treated. It can be seen that the diffraction intensity increases.
  • FIG. 15 shows a scanning electron microscopic image of the cross section of the solder layer before heat treatment of the submount of Example 5.
  • the electron acceleration voltage was set to 15 kV and the magnification was 10,000 times.
  • FIG. 15 immediately after the deposition of the solder layer 5, granular prayed portions are observed in the solder layer 5, and it is estimated that each phase is localized in a nano-order dimension.
  • Fig. 14 (A) and Fig. 15 each of the AuSn phase and Au Sn phase immediately after deposition.
  • FIG. 16 shows a scanning electron microscope image of the cross section of the solder layer after the heat treatment of the submount 1 of Example 5.
  • the electron acceleration voltage was set to 15 kV, and the magnification was 10,000 times.
  • the solder layer 5 was heat treated at 220 ° C. for 12 hours, it was found that the solder layer 5 was separated into two layers.
  • the upper layer 5c which is the device bonding surface of the solder layer 5, has Au Sn
  • FIG. 17 is a view showing a scanning electron microscope image of a cross-section solidified after being melted at 300 ° C. after the heat treatment of the solder layer of the submount according to Example 5.
  • the electron acceleration voltage was set to 15 kV, and the magnification was 10,000 times.
  • the solder layer 5 is in a state of being phase-separated into two layers as in the heat treatment. This shows that the solder remains stable even after melting.
  • FIG. 18 shows a scanning electron microscope image of a cross section after the solder layer of the submount according to Comparative Example 4 was melted and solidified at 300 ° C.
  • Comparative Example 4 the submount, which was a heat-treated solder layer and was melted at 300 ° C., was solidified.
  • the acceleration voltage of electrons was set to 15 kV, and the magnification was 10,000 times.
  • FIG. 18 in the cross section after the solder layer was melted and solidified at 300 ° C. without heat treatment, two phases of AuSn and Au Sn were similarly confirmed inside the solder layer. These two phases are separated into layers.
  • each phase of the AuSn phase and the Au Sn phase is a particle.
  • FIG. 19 and FIG. 20 show the scanning electron of the cross section after film formation by vapor deposition of the solder layer and after melting and solidifying the solder layer at 300 ° C. in the submount of Comparative Example 5, respectively. It is a figure which shows a microscope image. In the same manner as above, the electron acceleration voltage was set to 15 kV, and the magnification was 10,000 times.
  • the solder layer is in a state in which a dark contrast layer and a thin contrast layer are alternately laminated before the solder layer is melted.
  • the cross section after the solder layer was melted and solidified at 300 ° C. was confirmed to have two phases as in Example 5 and Comparative Example 4, and the solder layer There is an AuSn phase at the bottom. However, there is a strong contrast inside the upper Au Sn phase.
  • FIGS. 21 and 22 show the case where the solder layer and the solder protective layer made of Au were formed by vapor deposition in the submount of Comparative Example 6, respectively, and the solder layer was melted and solidified at 300 ° C. It is a figure which shows the scanning electron microscope image of a back cross section. In the same way as above, the electron acceleration voltage was set to 15 kV, and the magnification was 10,000 times. As is clear from FIG. 21, in the case of Comparative Example 6, the solder layers exist as three layers even though the solder layers were laminated in two layers at the time of film formation. EPMA composition analyzer (Japan) to clarify the phase of each layer JXA-8200) manufactured by Denki Co., Ltd.
  • the acceleration voltage was 20 kV
  • the emission current was 15 mA
  • the spot size diameter was 0.5 ⁇ m.
  • the phase of A part is AuSn
  • the phase of B part is AuSn
  • phase was Sn and the phase of D part was Au.
  • FIG. 23 is a diagram showing a surface optical photographic image at 300 ° C. of the solder layer 5 of the submount according to Example 5 and Comparative Examples 4, 5, and 6. As is apparent from FIG. 23, in the submount of Example 5, it can be seen that the solder layer 5 at the center is melted in the same manner, and the entire surface of the solder layer 5 is uniformly wetted.
  • Comparative Example 4 a locally uneven portion is observed in the peripheral portion and the like, indicating that the solder layer is not uniformly wet.
  • Comparative Example 5 it was found that the entire surface of the solder layer was uneven and was not evenly wet.
  • the wettability that is, the formation of the uneven region, is the dissolved Au Sn phase.
  • FIG. 24 is a diagram showing the results of a die shear test on the solder layer 5 of the submounts of Example 5 and Comparative Examples 4, 5, and 6.
  • the vertical axis indicates the bond strength (MPa), and the horizontal axis indicates the shear strain.
  • the area of the shear plane is 300 mX 300 / zm.
  • the shear plane length in the shear direction is 300 ⁇ m.
  • the bonding strengths of the solder layers 5 of Example 5, Comparative Examples 4, 5, and 6 are 35 MPa, 28 MPa, 23 MPa, and 26 MPa, respectively, and the solder layer of the submount 1 of Example 5 It was found that the bonding strength of 5 was the highest.
  • the pattern of submount 1 is the same, and a light emitting diode 7 made in-house is used for this submount 1 using a die bonder (Noiseol, MOA-1250 ⁇ ) at 300 ° C, 2.3 N
  • the soldering was performed by applying a load of.
  • the back side of Submount 1 was soldered onto the TO-18 stem at the same time.
  • the thermal cycle test was performed by using an ETAC thermal cycle tester (model NT510) and changing the cycle conditions to 15 minutes at 150 ° C and 15 minutes at -65 ° C and repeating this cycle. .
  • Light-emitting diode 7 was continuously energized with a current of 150 mA.
  • FIG. 25 is a diagram showing the survival rate of the light-emitting diode 7 with no power failure in the thermal cycle test of the light-emitting diode 7 according to Example 5, Comparative Examples 4, 5, and 6.
  • the vertical axis represents the survival rate (%) of the light emitting diode
  • the horizontal axis represents the number of thermal cycles (cycles).
  • the survival rates (%) of the light-emitting diode 7 after 50 cycles in Example 5, Comparative Examples 4, 5, and 6 were 100%, 80%, 30%, and 40%, respectively.
  • the failure of the light-emitting diode 7 of Example 5 it was found that the failure of the light-emitting diode 7 did not occur, and no conduction failure occurred.
  • the light-emitting diodes 7 of Comparative Examples 4, 5 and 6, energization failure occurred.
  • FIG. 26 is a diagram showing the forward current dependency of the light emission output of the light-emitting diode 7 before the thermal cycle test in Example 5, Comparative Examples 4, 5, and 6.
  • the vertical axis indicates the light emission output (mW)
  • the horizontal axis indicates the forward current (mA).
  • the light-emitting diode 7 of Example 5 has the largest light-emission output with a forward current, in particular, with a conduction current of 150 mA or more. This shows that the thermal resistance of the solder layer 5 is small even before the thermal cycle test.
  • FIG. 27 is a diagram showing the thermal cycle dependence of the light emission output of the light-emitting diode 7 in the thermal cycle test according to Example 5, Comparative Examples 4, 5, and 6.
  • the vertical axis represents the light emission output (mW)
  • the horizontal axis represents the number of thermal cycles (cycles).
  • the energizing current is 150mA.
  • the light emission output decreases with the increase of the thermal cycle in any of the light-emitting diodes 7 in Example 5, Comparative Examples 4, 5, and 6, but Example 5 It can be seen that the decrease is the slowest. Thereby, it can be seen that the thermal cycle load applied to the light emitting diode 7 having a small thermal resistance of the solder layer 5 of Example 5 is reduced, and the reliability of the light emitting diode 7 is improved.
  • FIG. 28 is a diagram showing the thermal cycle dependence of the solder joint strength between the light-emitting diode 7 and the solder layer 5 in Example 5, Comparative Examples 4, 5, and 6.
  • the vertical axis shows the solder joint strength (MPa), and the horizontal axis shows the number of thermal cycles (cycles).
  • the solder joint strengths before the thermal cycle test and after 50 times are 27.7 MPa and 34.7 MPa, respectively, and the initial solder joint strength is lower than that of Example 5 in the thermal cycle. If it is not loaded, the solder joint strength will not be improved.
  • the solder joint strengths before the thermal cycle test and after 50 passes are 23. lMPa and 7.2 MPa, respectively, and the initial solder joint strength is lower than that of Comparative Example 4, As the number of thermal cycles increases, the solder joint strength decreases at an accelerated rate, and after 50 thermal cycles, the solder joint strength decreases to about 30% of the initial solder joint strength.
  • the solder joint strength before the thermal cycle test and after 50 passes is 25.8 MPa and 13.6 MPa, respectively, and the initial solder joint strength is lower than that in Comparative Example 4.
  • the solder joint strength decreases at an accelerated rate and decreases to about 50% of the initial solder joint strength after 50 thermal cycles. I was divided.
  • the light-emitting diode 7 of Example 5 had a high initial solder joint strength with the solder layer 5 and did not change even when a thermal cycle was applied.
  • the present invention is not limited to this, and can be applied to any device such as a semiconductor device or a circuit component having a back electrode. It goes without saying that various modifications or changes can be made within the scope of the invention described in the claims, and these are also included within the scope of the present invention.
  • the substrate 2 is not limited to the force in which the A1N force, which is a ceramic material, is configured, and may be configured with other material forces.
  • the patterns of the electrode layers 4 and 13 and the solder layers 5 and 14 may be appropriately designed so as to obtain a target circuit configuration.

Abstract

　デバイスに熱的影響を与えることなく、半田接合における初期接合強度が高められ、デバイスが確実に半田接合されるようにした、半田層及びそれを用いたデバイス接合用基板並びに該デバイス接合用基板の製造方法を提供する。基板（２）上に形成する鉛を含まない半田層（５ａ）で、半田層（５ａ）が複数の層から成り、各層はその相が互いに異なる。複数の各層は、共晶反応温度以上で完全に溶解する相と完全には溶解しない相とから成る。この半田層（５）は、基板（２）上に形成する電極層（４）と電極層上に形成する半田層（５）とを含むデバイス接合用基板（１）に適用し得る。

Description

明 細 書
半田層及びそれを用いたデバイス接合用基板並びに該デバイス接合用 基板の製造方法
技術分野
[0001] 本発明は、電子回路用基板等に用いられる半田層及びそれを用いたデバイス接合 用基板とこのデバイス接合用基板の製造方法に関する。
背景技術
[0002] 通常、各種の電子部品はプリント基板上に形成される銅配線パターン上の所定箇 所に搭載され、半田付けされて電子回路の結線を行っている。従来の電子回路は、 紙フエノール榭脂、エポキシ榭脂、ガラスエポキシ榭脂などカゝら成るプリント基板上に 電子デバイスを、 Pb (鉛)を主成分とする半田層により接合して 、た。
[0003] 特許文献 1には、半導体搭載用回路基板の高密度実装化のために、アルミニウム（ A1) ,銅 (Cu)などのパターユングされたメタルベース基板上に、絶縁フィラーを流し 込んで、回路を形成するようにした半導体実装用回路基板が開示されている。この文 献に記載された基板においては、絶縁フイラ一として、厚さ 100 /z mのシリカ含有ェ ポキシ榭脂を用い、この樹脂の上面にアルミニウム及び銅カゝらなる箔が配線層として 形成されている。
[0004] 特許文献 2には、 A1Nカゝらなるセラミック基板上に Cu等の導電層を貼り付けた金属 薄膜積層セラミック基板が開示されている。この金属薄膜積層セラミック基板の導電 層をパターンユングして回路を形成することで、 ICパッケージなどに用いられる。
[0005] し力しながら、環境負荷低減のため鉛及びスズ (Sn)力もなる半田は、近年、使用が 制限される傾向となっている。特に欧州では、 RoHS指令 (電気電子機器に含まれる 特定有害物質の使用制限に関する欧州議会および理事会指令）により 2006年 7月 1日力も使用が禁止されている。このため、鉛及びスズカもなる半田の代替半田とし て鉛を含まない半田として、例えば、 Au— Sn、 Ag— Sn、 In— Sn、 Zn— Sn、 Bi— S nなどの半田で形成することが提案されている。
[0006] 非特許文献 1には、鉛を含まない半田を室温に放置しても平衡に達する迄には 10 ヶ月以上掛カることが報告されている。非特許文献 2には、鉛を含まない半田を用い た半導体レーザパッケージにおいて、半田接合後の熱サイクルによる負荷が加わつ た場合に、この熱サイクル負荷により、徐々に半田接合の接合強度が変化することが 報告されている。
[0007] 例えば、基板上に最上層が金 (Au)からなる電極層を形成し、この電極層上の半田 層に Au - Snなどの鉛を含まな ヽ半田を用!ヽてデバイスを接合する場合、半田層が 加熱されることにより一旦溶解し、デバイス接合後に急冷して半田層を硬化させる。こ の場合、半田層を構成する半田の相状態が非平衡になりやすぐ半田層を溶解させ てデバイスを接合し、半田層を凝固させてデバイスを接合した際の強度である初期接 合強度が不安定な状態になってしまう。図 29は、 Au及び Snから成る合金 (Au— Sn 系合金)の原子比による相を示す状態図である (非特許文献 3参照)。
[0008] 特許文献 3には、本願発明者等により、半田の溶解性を向上させ、半田の完全溶 解温度を低減させることで、低い接合温度でも半田表面に配した半田保護層を容易 に溶解させ、熱応力の小さい半田接合を形成することができるサブマウントが開示さ れている。
[0009] 特許文献 1 :特許第 3156798号公報
特許文献 2：特許第 2762007号公報
特許文献 3：特開 2006 - 288463号公報
非特許文献 1： V. SIMIC and Z. MARINKOVIC, "Thin film interdiffiision ofAu and Sn at room temperature", J. Less-Common Metals, 51, pp.177- 179, 1977
非特許文献 2 : J- H. Kuang他 5名, "Effect of Temperature Cycling on Joint Strength of PbSn and AuSn Solders in Laser Packages", IEEE Trans., Adv. Pack, Vol.24, No.4 , pp.563- 568, 2001
非特許文献 3 :日本金属学会謳、「金属データブック」、改訂 3版、丸善、平成 5年（19 93年） 3月 25日、 p. 410
発明の開示
発明が解決しょうとする課題
[0010] 従来の鉛を含む半田を使用した場合には、デバイスと半田層との初期接合強度に 問題は生じな力つた。しかしながら、鉛を含む半田の使用が制限されつつあり、その 代替半田として、鉛を実質的に含まない半田層を使用した場合には、上述したように 、溶解凝固後の半田層が非平衡状態となり、デバイスの初期接合強度が得られない という課題がある。
[0011] 従来の半田接合において、半導体装置等のデバイスと半田層との初期接合強度を 向上させるためには、 300°C以上の温度で接合することが好ましいが、 300°C以上の 温度で半田接合を行なった場合には、半導体装置や電子部品などのデバイスへの 熱負荷が大きくなり、デバイスの損傷が生じる場合がある。
一方、 300°C以下の温度で半田接合を行なった場合には、デバイスへの熱負荷が 小さくなるので、デバイスの損傷が生じる可能性は低くなるが、半田接合の初期接合 強度が弱ぐ落下等により半田接合が外れてしまうおそれがあることから、デバイスを 実装した基板の取扱いに注意が必要である。従って、半田接合の接合強度を短期 間に増大させることが課題となっている。また、近年のデバイスの高出力化や小型化 に伴 ヽ、デバイスから発生する熱を効果的に逃すことがデバイス特性や信頼性向上 に必須となっている。現在、デバイスとパッケージとの間に接合基板を配置することで デバイスから発生する熱を放熱している。接合基板は、半田層と高熱伝導率を有す る基板とから構成され、サブマウントと呼ばれている。し力しながら、従来の半田層で は、半田層とデバイスとの間の接触抵抗による電気抵抗や熱抵抗が大きいためにデ バイス特性が想定どおりに向上しな 、と 、つた課題もあった。
[0012] 本発明は、上記課題に鑑み、デバイスに熱的影響を与えることなぐ半田接合にお ける初期接合強度が高められ、デバイスが確実に半田接合され、かつ、熱抵抗が小 さく抑えられてデバイス特性及びその信頼性を向上させ得るようにした、半田層及び それを用いたデバイス接合用基板並びにその製造方法を提供することを目的として いる。
課題を解決するための手段
[0013] 上記目的を達成するため、本発明は、基板上に形成される鉛を含まない半田層で あって、半田層が複数の層から成り、複数の各層はその相が互いに異なることを特徴 とする。好ましくは、半田層の厚みは 10 m以下である。デバイス接合用基板の熱抵 抗は、好ましくは、 0. 35KZW以下である。
上記構成によれば、半田層表面を均一に溶解することが可能となり、半田層の溶解 凝固後にも平衡状態となるため、デバイスと半田層とで形成される半田接合の初期 接合強度を安定させることができる。また、デバイスとの初期接合強度が高い半田層 を得ることができる。また、熱抵抗をも小さくできるので、半田接合した後のデバイス特 性及びその信頼性を向上させることができる。したがって、従来の携帯電話や民生機 器等の小型モジュールのみならず、熱的に負荷が大きい用途、例えば、自動車用途 、パワーデバイス用途にも十分使用することができる。
[0014] 本発明のデバイス接合用基板は、基板とこの基板上に形成される鉛を含まな!/、半 田層とを有し、半田層が複数の層から成り、複数の各層はその相が互いに異なること を特徴とする。好ましくは、半田層の厚みは 10 m以下である。
上記構成によれば、半田層とデバイスとの初期接合強度が高いデバイス接合用基 板を提供することができる。
[0015] 本発明に係るデバイス接合用基板の製造方法は、鉛を含まない半田層を基板上に 形成した後、熱処理を行なうことを特徴とする。熱処理温度は、好ましくは、 150°Cよ り高い温度で、かつ、共晶反応温度未満である。好ましくは、熱処理工程により、半 田層を共晶反応温度で溶解を開始する相と溶解を開始しない相とからなる複数の層 に分離する。
本発明の方法によれば、半田層内に複数の層を分離させて形成することができ、 半田層を平衡状態にすることが可能となり、デバイスと半田層との初期接合強度が高 くかつ熱抵抗の小さいデバイス接合用基板を製造することができる。
発明の効果
[0016] 本発明によれば、鉛を含まない、デバイスとの初期接合強度の高い半田層と、この 半田層を用いたデバイス接合基板及びその製造方法を提供することができる。 図面の簡単な説明
[0017] [図 1]本発明による第一の実施形態のデバイス接合用基板の構造を模式的に示す断 面図である。
[図 2]本発明によるデバイス接合用基板の第二の実施形態の構造を模式的に示す断 面図である。
圆 3]本発明によるデバイス接合用基板の第三の実施形態の構造を模式的に示す断 面図である。
圆 4]本発明の半田層を拡大した模式図である。
圆 5]図 1に示したデバイス接合用基板に半導体装置を実装した構造を模式的に示 す断面図である。
圆 6]図 3のデバイス接合用基板に半導体装置を実装した構造を模式的に示す断面 図である。
圆 7]本発明の半田層でデバイスを接合するときの各段階における拡大断面模式図 で、それぞれ、（A)は半田層の溶解前、（B)は半田層とデバイスとの溶解接合時、（
C)は半田層を凝固した後のデバイスとの接合状態を示している。
[図 8]半田層に熱処理を行なわな 、場合に、半田層を用いて接合するときの各段階 における模式的な拡大断面図で、それぞれ、（A)は半田層の溶解前、（B)は半田層 とデバイスとの溶解接合時、 (C)は半田層を凝固した後のデバイスとの接合状態を示 している。
圆 9]図 1に示すデバイス接合用基板の製造工程を順次に示すフローチャートである 圆 10]発光ダイオードを実装したサブマウントをステムに実装した様子を示す模式的 な断面図である。
圆 11]発光ダイオードの周囲温度 Tと順方向電圧 Vの関係を示すグラフである。
j f
[図 12]発光ダイオードにパルス電流を流したときのタイムチャートを示す図である。 圆 13]本発明のサブマウントを用いないで、発光ダイオードをステムに直接実装した 様子を示す模式的な断面図である。
[図 14]比較例 4及び実施例 5のサブマウントにおける半田層の X線回折プロファイル であり、（A)は比較例 4における半田層の蒸着による成膜直後、（B)は実施例 5にお ける半田層の熱処理後を示している。
[図 15]実施例 5のサブマウントにおける熱処理前の半田層断面を示す走査型電子顕 微鏡像である。 [図 16]実施例 5のサブマウントにおける熱処理後の半田層断面を示す走査型電子顕 微鏡像である。
[図 17]実施例 5のサブマウントにおける半田層の熱処理後に 300°Cで溶解させた後 で凝固させた断面を示す走査型電子顕微鏡像である。
[図 18]比較例 4のサブマウントにおける半田層を 300°Cで溶解し凝固させた後の断 面を示す走査型電子顕微鏡像である。
[図 19]比較例 5のサブマウントにおいて、半田層の蒸着による成膜後の断面を示す 走査型電子顕微鏡像である。
[図 20]比較例 5のサブマウントにおいて、半田層を 300°Cで溶解し凝固させた後の断 面を示す走査型電子顕微鏡像である。
[図 21]比較例 6のサブマウントにおいて、半田層の蒸着による成膜後の断面を示す 走査型電子顕微鏡像である。
[図 22]比較例 6のサブマウントにおいて、半田層を 300°Cで溶解し凝固させた後の断 面を示す走査型電子顕微鏡像である。
[図 23]実施例 5及び比較例 4, 5, 6のサブマウントにおける半田層の 300°Cにおける 表面光学写真像を示す図である。
[図 24]実施例 5及び比較例 4, 5, 6のサブマウントの半田層 5におけるダイシェアせん 断試験結果を示す図である。
[図 25]実施例 5,比較例 4, 5及び 6の発光ダイオードによる熱サイクル試験において 、通電不良の起こらな力つた発光ダイオードの生存率を示す図である。
[図 26]実施例 5,比較例 4, 5及び 6による熱サイクル試験前の発光ダイオードの発光 出力の順方向電流依存性を示す図である。
[図 27]実施例 5,比較例 4, 5及び 6による熱サイクル試験における発光ダイオードの 発光出力の熱サイクル依存性を示す図である
[図 28]実施例 5,比較例 4, 5及び 6による発光ダイオードと半田層との半田接合強度 の熱サイクル依存性を示す図である。
[図 29]Au及び Snから成る合金 (Au— Sn系合金）の原子比による相を示す状態図で ある。 符号の説明
[0018] 1, la, 10, 10a:デバイス接合用基板 (サブマウント）
2:基板
3:密着層
3a:表面側密着層
3b:裏面側密着層
4， 13:電極層
4a:表面側電極層
4b:裏面側電極層
5, 14:半田層
5a:表面側半田層
5b:裏面側半田層
5c:半田層のデバイス接合面側の半田層（Au Sn)
5
5d:半田層の基板接合面側の半田層（AuSn)
5e:液相
5f:溶解開始温度が高い相
7， 15:半導体装置 (デバイス）
11:金属基板
12：セラミック層（セラミック薄膜）
15a:半導体装置の上部電極
15b:半導体装置の下部電極
16:Au線
22:ステム
24:低温半田（導電ペースト）
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態を図面により詳細に説明する。各図において同一又は 対応する部材には同一符号を用いる。
図 1は本発明によるデバイス接合用基板の構造を模式的に示す断面図である。図 1に示すように、デバイス接合用基板 1は、基板 2上に密着層 3を介して形成される電 極層 4とこの上に形成される半田層 5とから構成される。第一の実施形態では、密着 層 3、電極層 4及び半田層 5はそれぞれ基板 2の表裏両面に形成されている。即ち、 基板 2を挟んで表側と裏側にはそれぞれ、密着層 3a, 3bを介して表面側電極層 4aと 裏面側電極層 4bが形成され、各電極層の所定箇所に表面側半田層 5aと裏面側半 田層 5bとが積層されて形成されている。ここで、電極層 4は、上記基板 2の全面に形 成してもよいし、電極パターンとして形成してもよい。また、電極層 4の一部には、金 線を接続して電気回路を形成してもよい。なお、密着層 3、電極層 4及び半田層 5は、 基板 2の片面のみに形成されて 、てもよ 、。上記密着層 3は半田層 5と電極層 4との 密着度を向上するために用いるが、両者の密着度が良好であれば、密着層 3を介す ることなく直接これらを貼着などで積層してもよい。
[0020] 基板 2としては、 Siやダイヤモンド Ilaなどの半導体単結晶基板、熱伝導率の高!ヽ窒 化アルミニウム (A1N)、シリコンカーバイド (SiC)などのセラミック基板などを用いるこ とができる。また、基板 2の側面にも上記と同様な電極層を形成して、基板 2の上面と 下面を電気的に接続してもよい。この基板 2としては、発光ダイオードのような発光素 子を搭載するような面積の小さ 、サブマウント基板であってもよ 、。
[0021] 図 2及び図 3は、本発明によるデバイス接合用基板の第二及び第三の実施形態の 構造を模式的に示す断面図である。図 2において、デバイス接合用基板 10は、金属 —セラミック複合基板として構成されており、金属基板 11と、この金属基板 11を挟ん でその表面及び裏面にてこの金属基板 11の全体を覆うように形成されたセラミック層 12, 12と、この表面側のセラミック層 12の一部又は全面を覆うようにセラミック層 12の 表面に形成された電極層 13と、この電極層 13の表面の所定箇所 13aに形成された 半田層 14と、力 構成されている。
[0022] ここで、電極層 13を形成する箇所 13aは、発光ダイオードなどの場合には、全面で もよい。また、半田層が形成されない電極層 13bがあってもよい。この電極層 13bに は、パターンが形成されていてもよい。電極層 13bの一部には、金線を接続して電気 回路を形成してもよい。
[0023] 金属基板 11の裏面側にも、電極層 13や半田層 14を設けてもよい。図 3に示す金 属—セラミック複合基板 10aの場合には、金属基板 11の裏面側に、セラミック層 12と 電極層 13と半田層 14と、を順に積層した例を示している。上記金属基板 11とセラミ ック層 12との間及び Z又は上記電極層 13と半田層 14との間には、成膜時の密着性 を高めるための密着層（図示省略)を配置してもよい。この密着層としては、チタンが 好適である。
[0024] 上記金属基板 11としては、デバイス力も発生した熱を効率的に放熱させるため、銅 やアルミニウム等の金属力もなるメタルベース基板が使用され得る。このようなメタル ベース基板は、例えば 230WZmK以上の熱伝導率を有していることが望ましい。
[0025] 上記セラミック層 12は、金属基板 11との密着性が良好なセラミック薄膜、好ましくは 、熱抵抗が小さ ヽ窒化アルミニウム等の窒化物系セラミック薄膜を使用することができ る。
[0026] デバイス接合用基板 1, 10, 10aの三例を説明したが、上記例示に限らず、電極層 4, 13とその上部に形成される半田層 5, 14を備え、デバイスが半田層 5, 14により接 合されて良好に実装できる基板であればどのような構造の基板でもよい。
[0027] 上記電極層 4, 13は金属が望ましぐ特に金 (Au) , 白金 (Pt) ,銀 (Ag) ,銅 (Cu) , 鉄（Fe) ,アルミニウム (A1) ,チタン (Ti) ,タングステン (W)の何れ力、あるいはこれら の金属の何れかを含む合金が使用され得る。
[0028] 上記密着層 3は、基板 2との密着性が良好で半田層 5との相互拡散が生じにくい高 融点の金属を使用することが好ましい。密着層 3に用いる金属材料としては、チタン（ Ti) , Cr (クロム）， Ni (ニッケル）， Mo (モリブデン）などの何れか一つを主成分とする 材料を用いることができる。また、 Ti, Ni, Cr, Moの何れか一つの合金を主成分とす る材料を用いて形成してもよ ヽ。
[0029] 上記半田層 5, 14には、実質的に鉛 (Pb)を含まない半田材料を用いることが望ま しい。本発明における鉛を含まない半田層 5, 14とは、故意には鉛を成分としない半 田である。鉛を含まない半田層の成分中に精製の際に不可避的に含まれる残留物と しての鉛は、環境等に影響を与えない限度で含まれていてもよい。半田層 5, 14の材 料は、銀，金，銅，亜鉛 (Zn) ,ニッケル (Ni) ,インジウム（In) ,ガリウム（Ga) ,ビスマ ス（Bi) ,アルミニウム，スズ (Sn)のうち、 2種類以上の元素を含んだ半田を好ましく使 用することができる。
[0030] 図 4は、本発明の表面側の半田層 5aを拡大して示す模式図である。図 4に示すよう に、鉛を含まない半田層 5aが複数の層 5c, 5dから形成されていて、上部がデバイス 接合面側の層 5cであり、下部が基板接合面側の層 5dである。これらの複数の各層 5 C 5dは、異なる相を有している。半田層 5a全体の組成が Au: Sn= 70 : 30 (重量比） の場合、半田層 5cが相対的に低い温度で溶解する相である Au Snであり、半田層
5
5dが相対的に高 、温度で溶解する相である AuSnとなって 、る。この半田層 5aを、 好ましくは 278°C以上に上昇させるとデバイス接合面側の層 5cである Au Sn相が最
5 初に溶解する。つまり、半田層 5aのデバイス接合面側 5cが相対的に低い温度で均 一に溶解する層となっており、均一な濡れ性が得られる。
[0031] 鉛を含まない半田層 5aの材料として、 Au— Sn系合金を用いる場合には、半田層 5 aを共晶組成以外の組成、例えば、 Au: Sn (重量比） = 70 : 30とすることができる。半 田層 5aが Ag及び Snからなる合金 (Ag— Sn系合金）の場合には、例えば、 Ag : Sn ( 重量比） = 90 : 10とすると、各相の溶解し始める温度（以下、溶解開始温度と呼ぶ） の差を大きくすることが可能になり好ましい。後述するように、鉛を含まない半田層 5a において、半田層 5aの成膜後に熱処理を施すことにより、半田層 5aを相の異なる複 数の層 5c, 5dとすることができる。例えば、 Au— Sn系合金の場合には、半田層 5aの 成膜後に熱処理を施すことにより、半田層の表面側の層 5cを Au Sn
5 相からなる層と し、基板 2側の層 5dを Au— Sn相からなる層とし、溶解開始温度の異なる 2層 5c, 5d に分離することができる。
[0032] 次に、上記デバイス接合用基板 1, 10による半導体装置の実装について説明する 図 5は、図 1に示したデバイス接合用基板 1に半導体装置 7を実装した構造を模式 的に示す断面図である。図 5に示すように、デバイス接合用基板 1において、半導体 装置 7は表面側の半田層 5aにより半田接合をすることができる。
[0033] 図 6は、図 3のデバイス接合用基板 10に半導体装置を実装した構造を模式的に示 す断面図である。図 6に示すように、上記デバイス接合用基板 10において、半導体 装置 15の下部電極 15aは半田層 14によりデバイス接合用基板 10へ半田接合をす ることができる。また、汎用的に使用されている Au—Sn系合金力もなる半田層 14を 用いた場合には、半導体装置 15はフラックス無しで半田接合をすることができる。
[0034] 一方、図示するように、右側の電極層 13aとは絶縁され、かつ、半田層が形成され て！ヽな 、左側の電極層 13b上には、半導体装置 15の上部電極 15bを Au線 16など によりワイヤボンディングして接続することができる。
[0035] ここで、半導体装置 7, 15が、レーザダイオード又は発光ダイオードのような発光素 子、ダイオード、高周波増幅やスィッチングに使用されるトランジスタやサイリスタのよ うな能動素子の場合には、その動作層となる pn接合の位置を放熱面側に接合する 場合がある。この場合には、半田層 5, 14の厚みを 10 /z m以下とすることにより、半 田層 5, 14と能動素子の動作層との短絡故障を効果的に防止することができる。 なお、図 5及び図 6においては実装するデバイスとして半導体装置 7, 15を示して いるが、受動素子、スィッチ等や各種能動素子を含む、所謂電子デバイスであれば 何でもよぐ複数のデバイスが基板上の半田層 5, 14に半田接合されてもよい。
[0036] 図 7は、図 1に示す第一の実施形態に係る表面側の半田層 5aを介して、デバイス 7 を接合するときの各段階における拡大断面模式図であり、それぞれ、（A)は半田層 5 aの溶解前、（B)は半田層 5aとデバイス 7との溶解接合時、（C)は半田層 5aを凝固し た後のデバイス 7との接合状態を示して 、る。
図 7 (A)に示すように、本発明の表面側の半田層 5aは、その溶解前には、溶解開 始温度の異なる相が 2層 5c, 5dに分離されて平衡状態になっている。図 7 (B)は図 7 (A)の半田層 5aを加熱して半田接合温度とした状態、すなわち半田層 5aが溶解し た状態を、液相 5eとして示している。このとき、デバイスの接合面側である半田層の 上層 5cは相対的に低い溶解開始温度の Au Sn相であり、半田層の下層 5dは相対
5
的に高い溶解開始温度の AuSn相であるので、デバイスの接合面側の Au Sn相 5c
5 が先に溶解状態となる。すなわち、本発明の半田層 5aは上層 5cに相対的に低融点 の Au Snが分離されているため、デバイス接合面側を均一に溶解させることができる
5
。従って、半田層 5aの均一な濡れ性を確保することができるため、デバイス 7の接合 部全体を、半田層 5aを介して基板 2と接合することができる。さらには、半田層 5aの A u Sn上層 5cのみを溶解させて接合するため、図 7 (C)に示すように、半田層 5aを冷 却してデバイス接合した後も、半田層が 2層 5c, 5dに分離した平衡状態に維持する ことができ、初期接合強度を向上させることができる。本発明の半田層 5aを用いてデ バイス 7を接合させることで、半田接合の初期接合強度を 30MPa以上とすることがで き、安定的な初期接合強度を得ることができる。
[0037] これにより、本発明の半田層 5を用いたデバイス接合用基板 1によれば、半田接合 の初期接合強度を高くでき、し力も、熱抵抗も小さくすることができる。半田層 5の材 料として、その融点が 300°C以下、例えば、八11 311系合金又は八8— 311系合金等 力も成る半田を用い、その厚さを 10 /z m以下とした場合、サブマウント基板 1の熱抵 抗を容易に 0. 35KZW以下、好ましくは 0. 31KZW以下とすることで、例えば、デ バイス 7として発光素子とした場合にその発光出力を向上させることができる。したが つて、接合したデバイス 7の特性とその信頼性を向上させることができる。
[0038] 図 8は、表面側の半田層 5aに熱処理を行なわない場合に、半田層 5aを介してデバ イスを接合するときの各段階における模式的な拡大断面図であり、それぞれ、（A)は 半田層 5aの溶解前、（B)は半田層 5aとデバイス 7との溶解接合時、（C)は半田層 5a を凝固した後のデバイス 7との接合状態を示して 、る。
図 8 (A)に示す状態から、図 8 (B)に示す半田層 5aの接合温度に上昇させて、半 田層 5aを溶解すると、 Auと Snとの溶解開始温度が高い相 5f (図の粒状物）がデバイ ス接合面付近にも存在するため、一部が半田層 5aの表面にまで飛び出ている状態と なり、デバイス接合面側の半田層 5aを均一に溶解することができない。そのため、半 田層 5aの溶解している箇所とデバイス 7との接触面積を小さくし、デバイス 7と半田層 5aとの接合が局所的に阻害されるため、良好な半田接合強度が得られなくなる。な お、図 8 (B)及び（C)の半田層の下層 5dは Au—Sn層である。
[0039] ここで、デバイス接合用基板の製造方法につ!、て具体例を挙げて説明する。
図 9は、図 1のデバイス接合用基板の製造工程を順次に示すフローチャートである ステップ ST1にて、 A1N力も成る基板 2を用意する。ステップ ST2にて、上記基板 2 の表面をラップ，ポリッシュ等の工程により研削及び研磨した後、ステップ ST3にて、 フォトリソグラフィ法等によりパターユングを行ない、電極層 4が形成される領域のみを 露出させる。
[0040] ステップ ST4では、基板 2の表面上に電極層 4を蒸着法等により形成し、さらにリフ トオフ工程により、上記電極層 4の所定のパターンのみを残して、他の部分を除去す る。ステップ ST5にて、再びフォトリソグラフィ法等によりパターユングを行ない、半田 層 5を形成すべき領域のみを露出させる。
次にステップ ST6にて、上記基板上に半田層 5を各種の蒸着法を用いて形成し、さ らにリフトオフ工程により、上記半田層 5の所定のパターンのみを残して、他の部分を 除去する。
[0041] ステップ ST7において、上述したデバイス接合用基板 1全体を、オーブン等に収容 して所定温度にて所定時間の間、熱処理を行なう。具体的には、例えば、 150°Cより 高い温度で、半田層 5の共晶反応温度未満の温度熱処理温度にて、 1時間以上の 熱処理を行なうことが好まし 、。
[0042] 上記熱処理は、所定のガス雰囲気中で行なうことが好ましい。このような熱処理のた めの雰囲気ガスとしては、大気，窒素等の不活性ガス，不活性ガスに水素等を混合 したガス等が使用され得る。予め、多数枚のデバイス接合用基板 1に半田層 5を形成 した後で、これらの基板に上記熱処理を施してもよい。このようにすれば、予め大量 に作っておいた多数枚の基板 2に形成された半田層 5の熱処理を一括処理、即ちバ ツチ処理を行なうことができる。
以上の工程により、半田層 5を複数の固相に分離させることができる。この場合、熱 処理温度は、加熱に用いる炉を一定温度に保つように温度制御されることが好まし い。
[0043] 半田層 5として、その融点が 300°C以下、例えば Au—Sn系合金又は Ag— Sn系合 金等力も成る半田を用いる場合には、上記熱処理温度として、例えば、 150°Cよりも 高い温度で、かつ、共晶反応温度未満とすることが好ましい。この熱処理温度におい て、効果的に接合強度を向上させることができる。特に、熱処理の温度を 180°C以上 とすると、半田層 5の相分離を促進させることが可能となり好ましい。しかし、熱処理温 度を融点以上にして溶解させると、半田層 5を相分離させることができず好ましくない [0044] 上記熱処理は、熱処理温度を 2段階以上で行なってもよ 、。例えば、最初の熱処 理温度を 200°C以上とし、次に 250°Cで行なうようにすることができる。また、最初の 1 50°Cよりも高い熱処理温度から半田層 5の融点を越えない温度領域で連続的に変 化させてもよい。例えば、上記熱処理温度で熱処理した後、一度室温まで冷却した 後、再度熱処理を施してもよい。その際、 150°Cより高い温度で、かつ、共晶反応温 度未満の融点を越えない熱処理時間を累積 1時間以上とすればよい。熱処理は、半 田接合に用いる加熱装置や、専用の熱処理用の電気炉などを用いた加熱装置によ り実施することができる。
[0045] 最後に、ステップ ST8にて、上述したデバイス接合用基板 1は、ダイシング等により 個別に切断され、製品として出荷可能な状態となる。
[0046] 上記製造方法において、半田層 5を蒸着法で形成する場合は、安価にデバイス接 合用基板 1を製造することができるので好ましい。し力しながら、蒸着法により成膜し た半田層 5は、蒸着したままの状態では層状に分離させることはできず、図 8に示す ように Auと Snとの溶解開始温度が高い相 5fのような粒状物が分散した半田層 5とな る。この半田層 5に熱処理を行うことで、半田層 5が溶解開始温度の異なる相の複数 の層に分離して平衡状態、すなわち、デバイスの接合面側に位置する半田層の上層 5cに相対的に低 、溶解開始温度の相を形成し、半田層の下層 5dに相対的に高 、 溶解開始温度の相を形成し、 2層に分離することができる（図 7参照)。
[0047] このようなデバイス接合用基板 1に対して半導体装置等のデバイス 7を実装する場 合には、デバイス 7の下部電極をデバイス接合用基板 1の対応する半田層 5上に載 置した状態で、ランプ加熱法等によって、例えば 300°Cの大気雰囲気にて加熱する と、半田層 5を構成する半田が溶解する。これにより、上記半田がデバイス 7の下部電 極に接触し、いわゆる濡れた状態となる。加熱が終了すると、半田層 5を構成する半 田が室温まで降温して硬化し、半田接合が行なわれる。この場合、半田層 5を構成す る半田は、前述した熱処理により安定した状態にあるので、室温まで降温したとき初 期接合強度が安定している。従って、デバイス 7の半田接合が確実に行なわれる。半 田接合の接合強度は十分に高いので、デバイス 7の実装工程における半田不良の 発生が抑制され、デバイス実装の歩留まりが向上することになる。 [0048] 上述した実施形態においては、上記デバイス接合用基板 1は片面基板として構成 されているが、図 1に示すように、基板 2の表面側の片面だけでなく裏面側にも、電極 層 4b,半田層 5bを設けてもよぐさらに必要に応じて、電極層 4及び半田層 5の間に 、密着層 3を挿入してもよい。
実施例 1
[0049] 以下、実施例に基づいて本発明をさらに詳細に説明する。
最初に、デバイス接合用基板 1の製造方法について、この基板 1をサブマウントに 適用した実施例について説明する。
A1N力 なる基板 2の両面を洗浄して表面清浄ィ匕を行な 、、この基板 2の表面上に 厚さ 0. 05 mの Ti密着層 3、密着層 3上に厚さが 0. 2 mの Ptと厚さが 0. 5 mの Auから成る電極層 4、電極層 4上の一部に、厚さ 3 μ 111で組成比として八11 : 311= 70： 30 (重量比)から成る単層の半田層 5を真空蒸着法により形成した。成膜条件は真空 度を 1 X 10— 4Pa、基板温度を 80°Cとした。
上記の加工を施した基板 2を、大気雰囲気中において、共晶反応温度の 278°C未 満の 220°Cで、それぞれ、 0. 1, 1, 5, 10時間の半田層 5の熱処理を施し、実施例 1 のサブマウント 1を製造した。
次に、サブマウント 1の半田層 5の密着強度を調べるためのテープ剥離テストを行な つた。テープ剥離試験で半田層 5が剥離しな力つたサブマウント 1をダイシング装置 で所定の形状に切断した。切断したサブマウント 1に発光ダイオード 7を半田接合し た。具体的には、サブマウント 1をランプ加熱し、大気雰囲気中において 300°Cで発 光ダイオード 7と半田層 5を接合し、室温まで急冷した。なお、テープ剥離テストは、 一般に金属の密着強度測定に用いられる手法と同じであり、剥離を評価するために 所定の粘着力を有するテープを使用した。
実施例 2
[0050] 実施例 2では、熱処理温度を 250°Cとし、それぞれ、 0. 1, 1, 5, 10時間の熱処理 を施した以外は実施例 1と同様にして、半田層 5に熱処理を施したサブマウント 1を製 造した。テープ剥離テストを行なった後、剥離不良の無かったサブマウント 1の半田 層 5に 300°Cで発光ダイオード 7を接合した。 実施例 3
[0051] 実施例 3としては、熱処理温度を 180°Cとし、それぞれ、 0. 1, 1, 5, 10時間の熱 処理を施した以外は実施例 1と同様にして、半田層 5に熱処理を施したサブマウント 1 を製造した。テープ剥離テストを行なった後、剥離不良の無力つたサブマウント 1の半 田層 5に 300°Cで発光ダイオード 7を接合した。
実施例 4
[0052] 実施例 4では、熱処理温度を 200°Cとし、それぞれ、 0. 1, 1, 5, 10時間の熱処理 を施した以外は実施例 1と同様にして、半田層 5に熱処理を施したサブマウント 1を製 造した。テープ剥離テストを行なった後、剥離不良の無かったサブマウント 1の半田 層 5に 300°Cで発光ダイオード 7を接合した。
[0053] 次に、比較例について説明する。
(比較例 1)
実施例 1と同様にして、半田層 5に熱処理を施さな 、比較例 1のサブマウントを製造 した。テープ剥離テストを行なった後、剥離不良の無かったサブマウントの半田層に 3 00°Cで発光ダイオード 7を接合した。
[0054] (比較例 2)
半田層 5の熱処理温度を 150°Cとした以外は実施例 1と同様にして、比較例 2のサ ブマウントを製造した。テープ剥離テストを行なった後、剥離不良の無力つたサブマウ ントの半田層に 300°Cで発光ダイオード 7を接合した。
[0055] (比較例 3)
半田層 5の熱処理温度を 280°Cに設定して半田層を溶解させた以外は、実施例 1 と同様にして、比較例 3のサブマウントを製造した。テープ剥離テストを行なった後、 剥離不良の無力つたサブマウントの半田層に 300°Cで発光ダイオード 7を接合した。
[0056] 次に、発光ダイオード 7と半田層 5との接合強度を調べるために、ダイシェアせん断 試験を行ない、所謂チップせん断強度を測定した。ダイシェアせん断試験は MIL規 格（MIL— STD— 883C、 Method 2019. 4)に準拠して行ない、ダイシェアテスタ 一で測定した。各条件 N数 = 10とし、その平均値力もチップせん断強度を得た。具 体的には、発光ダイオード 7の半田接合面に対して垂直となる発光ダイオード 7の側 面にシェアツールを当て、半田接合面と水平方向に移動させる。発光ダイオード 7と シェアツールとが接触した後（ここを原点とする）、発光ダイオード 7のチップから受け た最大荷重 (kg)と発光ダイオード 7が相対的に移動した変位 (m)を測定した。 上記測定で得た荷重及び変位から、接合強度て (Pa)及びせん断歪 γを、それぞ れ、下記（1)及び (2)式で算出した。
[数 1] 接合強度 =最大荷重 （k g ) X重力加速度 （mZ s 2 ) ( 1 ) せん断面の面積 （m2 )
[数 2] せん断歪 γ =変位 （m) /せん断方向のせん断面の長さ （m) ( 2 ) ここで、せん断面の面積は、半田接合される面、すなわち、発光ダイオード 7底面の 面積（300 mX 300 m)である。せん断方向のせん断面の長さは、発光ダイォー ド 7のチップ側面に垂直な方向の長さであり、 300 μ mである。
表 1は、実施例 1〜4及び比較例 1〜3に係るサブマウント 1のチップせん断強度（M Pa)を示す。せん断強度は、ダイシェアせん断試験により測定した値であり、熱処理 温度及び熱処理時間を種々に変更した場合の値を示して 、る。
[表 1] 半田層 チップせん断強度 （MP a)
熱処理温度 熱処理時間 （時間）
(°C) 0. 1 1 5 1 0 実施例 1 220 27. 9 3 6. 5 39. 1 39. 3 実施例 2 250 27. 6 32. 4 34. 1 35. 0 実施例 3 1 80 27. 8 27. 6 28. 3 28. 9 実施例 4 200 2 7. 6 30. 8 34. 1 37. 6 比較例 1 無し 27. 7 比較例 2 1 50 2 7. 8 27. 5 27. 9 27. 9 比較例 3 280 2 7. 3 22. 7 1 5. 6 1 0. 5 [0058] 表 1から明らかなように、実施例 1のサブマウント 1では、半田層 5の熱処理時間を増 すにつれて、チップせん断強度が増大することが分力つた。具体的には、実施例 1 ( 熱処理温度 = 220°C)のチップせん断強度は、熱処理時間を 0. 1, 1, 5, 10時間と した場合に、それぞれ、 27. 9MPa, 36. 5MPa, 39. IMPa, 39. 3MPaとなり、ほ ぼ 1時間以上の熱処理で 30MPa以上のチップせん断強度を得た。熱処理時間 0. 1 時間では半田接合強度は後述の半田層 5の熱処理を行なわな 、比較例 1の場合と 変わらないが、 1時間以上の場合には半田接合強度が大幅に増大していることが分 かった。
[0059] 実施例 2 (熱処理温度 = 250°C)のサブマウント 1のチップせん断強度は、半田層 5 の熱処理時間を 0. 1, 1, 5, 10時間とした場合に、それぞれ、 27. 6MPa, 32. 4M Pa, 34. IMPa, 35. OMPaとなり、ほぼ 1時間以上の熱処理で 30MPa以上のチッ プせん断強度を得た。熱処理時間 0. 1時間では半田接合強度は後述する比較例 1 の場合と変わらないが、 1時間以上の場合には半田接合強度が大幅に増大している ことが分力つた。
[0060] 実施例 3 (熱処理温度 = 180°C)のサブマウント 1のチップせん断強度は、半田層 5 の熱処理時間を 0. 1, 1, 5, 10時間とした場合に、それぞれ、 27. 8MPa, 27. 6M Pa, 28. 3MPa, 28. 9MPaとなり、ほぼ、 10時間の熱処理で 30MPaに近!/、チップ せん断強度を得た。熱処理時間が 1時間程度では半田接合強度は後述する比較例 1の場合と変わらないが、 1時間以上の場合には半田接合強度が大幅に増大してい ることが分かった。
[0061] 実施例 4 (熱処理温度 = 200°C)のサブマウント 1のチップせん断強度は、半田層 5 の熱処理時間を 0. 1, 1, 5, 10時間とした場合に、それぞれ、 27. 6MPa, 30. 8M Pa, 34. IMPa, 37. 6MPaとなり、ほぼ 1時間以上の熱処理で 30MPa以上のチッ プせん断強度を得た。熱処理時間 0. 1時間程度では半田接合強度は後述する比較 例 1の場合と変わらないが、 1時間以上の場合には半田接合強度が大幅に増大して いることが分力つた。
[0062] 比較例 1のサブマウントの場合には半田層 5の熱処理温度を行なわず、単に室温 で放置しただけであり、その放置時間を 0. 1〜： LO時間まで変えても、チップせん断 強度が 27. 7MPaであり、半田層 5に熱処理を施さない場合には、チップせん断強 度が向上しないことが分力つた。
[0063] 比較例 2 (熱処理温度 = 150°C)のサブマウントのチップせん断強度は、半田層 5の 熱処理時間を 0. 1, 1, 5, 10時間とした場合に、それぞれ、 27. 8MPa, 27. 5MPa , 27. 9MPa, 27. 9MPaとなり、比較例 1の熱処理を実施しない場合と同様な値で あり、熱処理温度が 150°Cと低い場合には、チップせん断強度が向上しないことが判 明した。
[0064] 比較例 3 (熱処理温度 = 280°C)のサブマウント 1のチップせん断強度は、半田層 5 の熱処理時間を 0. 1, 1, 5, 10時間とした場合に、それぞれ、 27. 3MPa, 22. 7M Pa, 15. 6MPa, 10. 5MPaとなり、この場合も熱処理時間 0. 1時間では初期半田 接合強度は比較例 1と変わらないが、 1時間以上の場合に、初期半田接合強度が逆 に大幅に低下して 、ることが分力つた。
[0065] この結果から明らかなように、例えば 30MPa以上の初期半田強度を得るためには 、実施例 1〜4のサブマウント 1のように、半田層 5の熱処理温度を 150°Cよりも高い温 度とし、かつ、半田層 5の共晶反応温度未満の温度範囲において、熱処理時間を 1 時間以上とすればよいことが分力つた。しかも、この熱処理は、デバイス 7の実装前に 行なわれることから、デバイス 7に熱的影響を与えることがない。従って、デバイス 7を 実装したサブマウント 1の製品歩留まりがより一層向上することになる。
[0066] 実施例 1〜4のサブマウント 1の熱抵抗と搭載した発光ダイオード 7の発光出力を測 定した結果にっ 、て説明する。
熱抵抗は、作製したサブマウント 1から任意の個数を抜き出し、発光ダイオード 7を 実装し、テクノローグ社で開発された熱抵抗測定法を用いて測定した。
図 10は、発光ダイオード 7を実装したサブマウント laをステムに実装した様子を示 す模式的な断面図である。図 10に示すように、発光ダイオード 7が半田接合されたサ ブマウント laは、ステム 22上に低温半田や Agペースト 24を用いて接着することで搭 載されており、任意の温度 T に保持した恒温槽内に設置される。図においては、発
jal
光ダイオード 7への配線は示して 、な 、。この発光ダイオード 7に発熱が無視できる 定電流 I、例えば 1mAを通電し、このときの発光ダイオード 7の順方向電圧 V を測定 する。次に、恒温槽の温度を T に変化させて維持し、定電流 Iを通電したときの発光
ja2
ダイオード 7の順方向電圧 V を測定する。恒温槽の温度を変化させて同様の測定を
fa2
繰り返すことで、発光ダイオード 7の周囲温度 Tと順方向電圧 Vの関係が得られる。
j f
[0067] 図 11は上記した測定力 得られた発光ダイオード 7の周囲温度 Tと順方向電圧 V
j f の関係を示すグラフである。図において、縦軸は発光ダイオード 7の順方向電圧 V (
f 任意目盛)であり、横軸は周囲温度 T (任意目盛)である。図 11に示すグラフから、発 光ダイオード 7の順方向電圧は、線形近似で下記（3)式で表わされる。
[数 3]
Figure imgf000022_0001
ここで、 Vは定数である。
このように求めた発光ダイオード 7の順方向電圧 Vの温度特性から、その温度依存
f
性（ΔνΖ ΔΤ)を求める。
f j
[0068] 次に、恒温槽を室温（25°C)に戻し、発光ダイオード 7に直流定電流を印加してそ の順方向電圧を測定した。
図 12は、発光ダイオード 7に直流定電流を流したときのタイムチャートを示し、縦軸 は順方向電圧 V (任意目盛)、横軸は時間 (任意目盛)である。図 12に示すように、
f
発光ダイオード 7には直流定電流を I , 1 , 1の順に印加し、このときの順方向電圧を
fl f2 fl
オシロスコープなどで測定する。電流を Iから I、次に、 Iから Iに変化させるときに
fl f2 f2 fl
は過渡電圧が生じる。このため、図示するように、 I
f2の通電時間及び I
f2から I
flに戻した 際の Iの通電時間は、それぞれ定常状態の V及び V値が得られるまで通電した。
fl f2 fl
電流値を Iから Iに変化させた際に、測定電圧として、最初に電流値 Iを通電したと
f2 fl fl
きの順方向電圧 Vよりも低い値 (V )を経た後、一定時間経過後に Vに安定する。
fl f3 fl
発光ダイオード 7の順方向電圧の最低値 Vと、 Vの差を Δνとする。
β fl f
予め求めてぉ 、た発光ダイオード 7の Vの温度依存性（ΔνΖ ΔΤ)より、 ΔΤを導
f f j j 出する。ここで、熱抵抗の定義である単位電力当りの温度上昇から、下記 (4)式のよ うに、発光ダイオード 7の熱抵抗 Rを求めることができる。
[数 4]
Figure imgf000023_0001
なお、上記熱抵抗測定には、デジタルマルチメータ (アドバンテスト社製、 R6240A )を用い、電流 Iを lmA、電流 Iを 50mAとして測定した。
fl f2
[0069] 次に、サブマウント laを用いないで、ステム 22に直接発光ダイオード 7を実装したと きの熱抵抗の測定を行った。
図 13は、本発明のサブマウント laを用いないで、発光ダイオード 7をステム 22に直 接実装した様子を示す模式的な断面図である。図 13に示すように、上記の熱抵抗測 定を行ったサブマウント laを搭載した同じステム 22に低温半田や Agペースト等の導 電ペースト 24により発光ダイオード 7を直接実装した。この場合の熱抵抗を上記と同 じ方法で測定した。ステム 22に直接発光ダイオード 7を実装したときの熱抵抗とステ ム 22にサブマウント laを介して発光ダイオード 7を実装したときの熱抵抗との差が、 半田層 5を含む本発明のサブマウント laの熱抵抗となる。
[0070] 表 2は、実施例 1〜4及び比較例 1〜3のサブマウント 1の熱抵抗測定結果を示す表 である。何れも半田層 5の熱処理は 10時間行ったサブマウント 1であり、発光ダイォ ード 7の発光出力も併せて示している。ここで、発光出力は、デジタルマルチメータ（ アドバンテスト社製、 TR6143)を用いて 150mAの順方向電流を通電し、発光出力 は積分球 (ォプトロ-タス社製、 4インチ積分球 740 - BC)及びパワーメータ (ォプトロ -クス社製、 730A)を用いて測定した。
[表 2]
熱処理温度
チップせん サブマウン 発光素子 半田層 (°C)
断強度 ト熱抵抗 出力 組成 (熱処理
(MP a) (K/W) (mW) 1 0時間）
実施例 1 220 39. 3 0. 1 8 6. 64 実施例 2 250 35. 0 0. 25 6. 38 実施例 3 1 80 28. 9 0. 31 6. 22 実施例 4 Au70o n3o 200 37. 6 0. 27 6. 30 比較例 1 し 27. 7 0. 37 5. 93 比較例 2 1 50 27. 9 0. 35 5. 99 比較例 3 280 1 0. 5 0. 43 5. 76
[0071] 表 2から明らかなように、実施例 1〜4のサブマウント 1の熱抵抗は、それぞれ、 0. 1 8K/W, 0.25K/W, 0.31K/W, 0.27K/Wであった。一方、比較例 1〜3の サブマウント 1の熱抵抗は、それぞれ、 0.37K/W, 0.35K/W, 0.43KZWであ つた。これから、本発明の半田層 5を 180°C〜250°Cの範囲で熱処理したサブマウン ト 1の熱抵抗力、比較例 1〜3の場合よりも小さぐ本発明により熱抵抗が半分以下に 低減することが分力つた。
[0072] 実施例 1〜4のサブマウント 1に実装した発光ダイオード 7からの発光出力は、それ ぞれ、 6.64mW、 6.38mW、 6.22mW、 6.30mWであった。一方、比較例 1〜3 のサブマウント 1に実装した発光ダイオード 7からの発光出力は、それぞれ、 5.93m W、 5.99mW、 5.76mWであった。これ力も、本発明の半田層 5を 180。C〜250。C の範囲で熱処理したサブマウント 1に実装された発光ダイオード 7からの出力が、比 較例 1〜3の場合よりも大きくなることが分力つた。
[0073] 上記熱抵抗測定の結果から、サブマウント 1に形成した半田層 5の熱処理温度を、 150°C力もその融点である 280°C以下とすることで、熱抵抗を小さくでき、発光出力も 向上することが分かった。特に、 200〜250°Cの熱処理では、熱抵抗が 0.35K/W 未満に抑えられた。発光ダイオード 7からの発光出力も 6.3mW以上となり、半田層 5 の熱処理を行わない比較例 1の場合に比べて約 0.4mW以上の向上、最大で 12% の出力向上が得られた。すなわち、本発明のサブマウント 1における熱抵抗を半減以 下にすることができ、発光ダイオード 7で発生した熱を効果的に放熱することで発光 ダイオード 7の特性が向上したことは明らかである。
実施例 5
[0074] Au電極層 4と半田層 5との間に厚さが 0. 2 mの Pt層を挿入したこと及び熱処理 を 220°Cで 12時間行なった以外は実施例 1と同様にして、半田層 5に熱処理を施し た実施例 5のサブマウント 1を製造した。テープ剥離テストを行なった後、剥離不良の 無かったサブマウント 1の半田層 5に 300°Cで発光ダイオード 7を接合した。
[0075] (比較例 4)
半田層 5に熱処理を施さな 、で比較例 4のサブマウントを準備した。これ以外は実 施例 5と同様にしてテープ剥離テストを行なった後、剥離不良の無力つたサブマウン トの半田層に 300°Cで発光ダイオード 7を接合した。
[0076] (比較例 5)
厚さが 0. 033 mで糸且成が Au: Sn= 5 : 1の原子比から成る層と厚さが 0. 117 μ mで組成が Au : Sn= 1 : 1の原子比力 成る層とを交互に 20回繰り返し積層し、厚さ 力 S3 mの半田層を形成し、半田層に熱処理を施さないで比較例 5のサブマウントを 準備した。これ以外は実施例 5と同様にしてテープ剥離テストを行なった後、剥離不 良の無力つたサブマウントの半田層に 300°Cで発光ダイオード 7を接合した。
[0077] (比較例 6)
厚さが 0. 92 111で組成が八11 : 311= 50 : 50の原子比カも成る層を成膜後、厚さ 2. 03 μ mで組成が Snのみ力 成る層を成膜し、合計厚さが 2. 95 μ mの半田層を形 成した後、厚さが 0. 05 mなる Auのみ力もなる半田保護層を形成した。半田層およ び半田保護層全体での厚みを 3 /z mとし、組成として原子比で八11 : 311= 20 : 80、重 量比で 29. 3 : 70. 7とした。半田層に熱処理を施さないで比較例 6のサブマウントを 準備し、これ以外は実施例 5と同様にしてテープ剥離テストを行なった後、剥離不良 の無力つたサブマウント 1の半田層に 300°Cで発光ダイオード 7を接合した。
[0078] 図 14は、比較例 4及び実施例 5のサブマウントにおける半田層の X線回折プロファ ィルであり、（A)は比較例 4における半田層の蒸着による成膜直後、（B)は実施例 5 における半田層の熱処理後を示している。図 14において、縦軸は X線回折強度 (任 意目盛)を示し、横軸は角度 (° )、即ち、 X線の原子面への入射角 Θの 2倍に相当 する角度を示している。 X線回折装置 (理学電機製、 RINT- 2500)は、 X線源が Cu であり、電子の加速電圧は 30kVである。 X線回折を行なった半田層 5の表面は、デ バイス 7との接合面である。図 14 (A)及び (B)から明らかなように、実施例 5の半田層 5に熱処理を行なった場合には、比較例 4の半田層が熱処理無しの場合に比較して 、 Au Sn相の回折強度が増大していることが分かる。
5
[0079] 図 15に、実施例 5のサブマウントの熱処理前における半田層断面の走査型電子顕 微鏡像を示す。電子の加速電圧を 15kVに設定し、倍率は 1万倍で測定を行った。 図 15から明らかなように、半田層 5の蒸着直後において、半田層 5内には粒状に偏 祈した箇所が観察され、各相がナノオーダーの寸法で局在化していると推定される。 図 14 (A)及び図 15から明らかなように、蒸着直後は、 AuSn相及び Au Sn相の各
5
相が粒子状に分布して 、ることを確認した。半田層に熱処理を施さな 、比較例 4に おける半田層の断面も、上記実施例 5のサブマウントの熱処理前の半田層 5の断面と 同様であった。
[0080] 図 16に、実施例 5のサブマウント 1の熱処理後における半田層断面の走査型電子 顕微鏡像を示す。上記と同様に電子の加速電圧を 15kVに設定し、倍率を 1万倍で 測定を行った。図 16から明らかなように、半田層 5を 220°Cで 12時間熱処理した後 においては、半田層 5が 2層に分離していることが分力つた。図 14 (B)に示した X線 回折の結果と対応させると、半田層 5のデバイス接合面である上層 5cには、 Au Sn
5 相が層状に形成され、半田層の基板 2側、つまり、下層 5dには、 AuSn相が層状に 形成されていることが判明した。
[0081] 図 17は、実施例 5に係るサブマウントの半田層の熱処理後に 300°Cで溶解させた 後に凝固させた断面の走査型電子顕微鏡像を示す図である。上記と同様に電子の 加速電圧を 15kVに設定し、倍率を 1万倍で測定を行った。図 17から明らかなように 、半田層 5を 300°Cで溶解し凝固させた後の断面においては、熱処理後と同様に半 田層 5中が 2層に相分離して 、る状態であることから、溶解後にお ヽても半田は安定 な状態を保って 、ることが分かる。 [0082] 図 18は、比較例 4に係るサブマウントの半田層を 300°Cで溶解し凝固させた後の 断面の走査型電子顕微鏡像を示す。比較例 4では、半田層に熱処理を施さな力つた サブマウントを 300°Cで溶解させた後凝固させた。上記と同様に電子の加速電圧を 1 5kVに設定し、倍率を 1万倍で測定を行った。図 18から明らかなように、熱処理を行 わずに半田層を 300°Cで溶解し凝固させた後の断面においては、半田層内部には AuSnおよび Au Snの 2つの相が同様に確認される力 これらの 2相は層状に相分
5
離していない状態であることが分力つた。半田層の下部に存在する AuSnは、局所的 に半田層表面に突出しているのが確認できた。
[0083] 以上の実施例 5及び比較例 4の測定結果から、図 14 (A)及び図 15に示すように、 何れの場合も、蒸着直後は、 AuSn相及び Au Sn相の各相が粒子状に分布してい
5
ることが分力つた。図 17及び図 18から明らかなように、実施例 5の熱処理を行った半 田層 5は溶解凝固後においても層状に分離されていることから、半田層 5のデバイス 接合面である上層 5cが溶解していることが判明した。
[0084] 図 19及び図 20は、比較例 5のサブマウントにおいて、それぞれ、半田層の蒸着に よる成膜後と、半田層を 300°Cで溶解し凝固させた後の断面の走査型電子顕微鏡像 を示す図である。上記と同様に電子の加速電圧を 15kVに設定し、倍率を 1万倍で 測定を行なった。図 19から明らかなように、比較例 5では、半田層の溶解前において は半田層は濃いコントラストの層と薄いコントラストの層が交互に積層された状態であ る。図 20から明らかなように、比較例 5において、半田層を 300°Cで溶解し凝固させ た後の断面は、実施例 5及び比較例 4と同様に 2つの相が確認され、半田層の下部 には AuSn相が存在する。しかしながら、上部の Au Sn相の内部にも濃いコントラス
5
ト部があり、 AuSn相が Au Sn相内に粒状に介在していることが分かった。
5
[0085] 図 21及び図 22は、比較例 6のサブマウントにおいて、それぞれ、半田層及び Auか ら成る半田保護層の蒸着による成膜後と、半田層を 300°Cで溶解し凝固させた後の 断面の走査型電子顕微鏡像を示す図である。上記と同様に電子の加速電圧を 15k Vに設定し、倍率を 1万倍で測定を行った。図 21から明らかなように、比較例 6の場 合には、成膜する際に半田層を 2つの層で積層したにも関わらず、半田層が 3つの 層となり存在している。各層の相を明らかにするために EPMA組成分析装置（日本 電子社製、 JXA— 8200)を用い、図中の A, B, C, D部において、組成分析をおこ なった。加速電圧は 20kV、ェミッション電流 15mA、スポットサイズ径 0. 5 μ mの条 件で測定した。その結果、 A部の相が AuSnであり、 B部の相が AuSnであり、 C部の
2
相が Snであり、 D部の相が Auであることが分かった。
[0086] 図 22から明らかなように、比較例 6において、半田層を 300°Cで溶解し凝固させた 後の断面においては、実施例 5及び比較例 4とは異なり、大部分の濃いコントラスト部 とその中に薄 、コントラスト部が介在して 、る。図 21と同様に EPMA組成分析を実施 した結果、濃いコントラスト部が AuSn 、薄いコントラスト部が AuSnであることが確
4 2
f*i¾ れ 。
[0087] 次に、実施例 5及び比較例 4, 5, 6に係るサブマウントの半田層 5の濡れ性を観察 した。上記の各サブマウントを窒素雰囲気中で昇温し、 200°Cでー且保持した後、 5 °CZ秒の昇温速度で 300°Cまで昇温して半田層 5を溶解させ、 300°Cでの半田層 5 の表面状態を写真撮影した。測定には高温観察装置（山陽精工社製、 NH- 3SP- 8000DS)を使用した。
図 23は、実施例 5及び比較例 4, 5, 6に係るサブマウントの半田層 5の 300°Cでの 表面光学写真像を示す図である。図 23から明らかなように、実施例 5のサブマウント では、その中央部の半田層 5がー様に溶解していて、半田層 5の表面全体が均一に 濡れていることが分かる。
一方、比較例 4の場合には、周辺部などに局所的に凹凸が多い部分が観察され、 半田層が均一に濡れていないことが分かる。比較例 5の場合にも、半田層の表面全 体に凹凸が多ぐ均一に濡れていないことが分力つた。比較例 4及び 5において、濡 れ性の悪い、すなわち、凹凸状の領域ができるのは、何れも溶解している Au Sn相
5 中に介在している AuSnの影響であると考えられる。比較例 6の場合には、溶解性は よいものの、半田層の表面全体が凹凸状となっていて、濡れ性が悪いことが分力つた
[0088] 図 24は、実施例 5及び比較例 4, 5, 6のサブマウントの半田層 5におけるダイシェア せん断試験結果を示す図である。図 24において、縦軸は接合強度 (MPa)を示し、 横軸はせん断歪みを示している。せん断面の面積は 300 mX 300 /z mであり、せ ん断方向のせん断面の長さは 300 μ mである。
図 24から明らかなように、実施例 5,比較例 4, 5及び 6の半田層 5の接合強度は、 それぞれ、 35MPa、 28MPa、 23MPa、 26MPaであり、実施例 5のサブマウント 1の 半田層 5の接合強度が最も高いことが判明した。
[0089] 次に、実施例 5,比較例 4, 5及び 6のサブマウントに搭載した発光ダイオード 7の熱 サイクル試験の測定結果にっ 、て説明する。
何れの場合も、サブマウント 1のパターンを同じとし、このサブマウント 1に自社製の 発光ダイオード 7をダイボンダ一（ノヽィソル社製、 MOA- 1250 α )を用い、 300°Cで 、 2. 3Nの荷重を印加して、半田接合を行なった。サブマウント 1の裏面側は、同時 に TO— 18ステム上に半田接合した。熱サイクル試験は、 ETAC社製熱サイクル試 験機（モデル NT510)を用い、 1サイクルの条件を、 150°Cで 15分、— 65°Cで 15分 とし、このサイクルを繰り返すことで行なった。発光ダイオード 7には 150mAの電流を 連続通電した。
[0090] 図 25は、実施例 5,比較例 4, 5及び 6に係る発光ダイオード 7の熱サイクル試験に おいて、通電不良の起こらな力つた発光ダイオード 7の生存率を示す図である。縦軸 は発光ダイオードの生存率（％)で、横軸は熱サイクル数 (サイクル)を示している。図 25から明らかなように、実施例 5、比較例 4, 5及び 6における 50サイクル経過の発光 ダイオード 7の生存率（％)は、それぞれ、 100%、 80%、 30%、 40%であり、実施例 5の発光ダイオード 7の場合には、発光ダイオード 7の故障が発生せず、通電不良が 発生しないことが分力つた。一方、比較例 4, 5及び 6の発光ダイオード 7では、それぞ れ通電不良が発生した。
[0091] 図 26は、実施例 5,比較例 4, 5及び 6における熱サイクル試験前の発光ダイオード 7の発光出力の順方向電流依存性を示す図である。図 26において、縦軸は発光出 力（mW)を示し、横軸は順方向電流 (mA)を示している。図 26から明らかなように、 実施例 5の発光ダイオード 7は、順方向電流、特に 150mA以上の通電電流で発光 出力が最も大きい。このことから、熱サイクル試験前においても半田層 5の熱抵抗が 小さいことが分かる。
[0092] 上記熱サイクル試験を行った発光ダイオード 7の内、熱サイクル試験後に通電不良 が生じなカゝつた発光ダイオード 7の熱サイクル試験前後の発光特性を示す。
図 27は、実施例 5,比較例 4, 5及び 6に係る熱サイクル試験での発光ダイオード 7 の発光出力の熱サイクル依存性を示す図である。図 27において、縦軸は発光出力（ mW)を示し、横軸は熱サイクル数（サイクル）を示している。なお通電電流は 150mA である。図 27から明らかなように、発光出力は、実施例 5,比較例 4, 5及び 6におい て何れの発光ダイオード 7の場合も熱サイクルの増加に伴 、減少して 、るが、実施例 5が最もその低下が緩やかであることが分かる。これにより、実施例 5の半田層 5の熱 抵抗が小さぐ発光ダイオード 7にかかる熱サイクル負荷が小さくなり、発光ダイオード 7の信頼性が向上したことが分かる。
上記熱サイクル試験を行った発光ダイオード 7の内、熱サイクル試験後に通電不良 が生じなカゝつた発光ダイオード 7の熱サイクル試験前後の半田層 5と発光ダイオード 7 との半田接合強度変化について説明する。
図 28は、実施例 5,比較例 4, 5及び 6における発光ダイオード 7と半田層 5との半田 接合強度の熱サイクル依存性を示す図である。縦軸は半田接合強度 (MPa)を、横 軸は熱サイクル数 (サイクル)を示して 、る。
図 28から明らかなように、実施例 5では、熱サイクル試験前及び 50回経過したとき の半田接合強度は、それぞれ、 34. 7MPa、 35. IMPaであり、初期半田接合強度 が維持されて 、ることが分かる。
一方、比較例 4において、熱サイクル試験前及び 50回経過したときの半田接合強 度は、それぞれ、 27. 7MPa、 34. 7MPaであり、初期半田接合強度が実施例 5より も低ぐ熱サイクルを負荷しないと半田接合強度が向上しない。比較例 5では、熱サイ クル試験前及び 50回経過したときの半田接合強度は、それぞれ、 23. lMPa、 7. 2 MPaであり、初期半田接合強度が比較例 4に比べて低ぐし力も、熱サイクル数の増 加に従い、加速度的に半田接合強度が低下し、熱サイクルが 50回で初期半田接合 強度の約 30%に低下する。比較例 6の場合には、熱サイクル試験前及び 50回経過 したときの半田接合強度は、それぞれ、 25. 8MPa、 13. 6MPaであり、初期半田接 合強度が比較例 4に比べて低ぐし力も、熱サイクル数の増加に従い、加速度的に半 田接合強度が低下し、熱サイクルが 50回で初期半田接合強度の約 50%に低下する ことが分力つた。
これにより、実施例 5の発光ダイオード 7は、半田層 5との初期半田接合強度が高く 、熱サイクルを負荷しても変化が生じな 、ことが判明した。
上述した実施形態にお!ヽては、デバイスとして発光ダイオード 7を実装する場合に ついて説明したが、これに限らず、裏面電極を有する半導体装置や回路部品等のデ バイスであれば適用でき、請求の範囲に記載した発明の範囲内で種々の変形又は 変更が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。上述し た実施形態では、基板 2は、セラミックス材料である A1N力も構成されている力 これ に限らず、他の材料力 構成されていてもよい。さらに、電極層 4, 13や半田層 5, 14 のパターンは、目的の回路構成となるように適宜に設計すればよい。

Claims

請求の範囲
[1] 基板上に形成される鉛を含まない半田層であって、
上記半田層が複数の層から成り、該複数の各層はその相が互 、に異なることを特 徴とする、半田層。
[2] 前記半田層の厚みが 10 m以下であることを特徴とする、請求の範囲 1に記載の 半田層。
[3] 基板と該基板上に形成される鉛を含まない半田層とを有するデバイス接合用基板 であって、
上記半田層が複数の層から成り、該複数の各層はその相が互 、に異なることを特 徴とする、デバイス接合用基板。
[4] 前記半田層の厚みが 10 m以下であることを特徴とする、請求の範囲 3に記載の デバイス接合用基板。
[5] 前記デバイス接合用基板の熱抵抗が、 0. 35KZW以下であることを特徴とする、 請求の範囲 3又は 4に記載のデバイス接合用基板。
[6] 基板と該基板上に形成される鉛を含まない半田層とを含むデバイス接合用基板の 製造方法であって、
上記半田層を基板上に形成した後、熱処理を行なうことを特徴とする、デバイス接 合用基板の製造方法。
[7] 前記熱処理温度が、 150°Cより高い温度で、かつ、共晶反応温度未満であることを 特徴とする、請求の範囲 6に記載のデバイス接合用基板の製造方法。
[8] 前記熱処理工程により、前記半田層を、共晶反応温度で溶解を開始する相と溶解 を開始しない相とからなる複数の層に分離することを特徴とする、請求の範囲 6又は 7 に記載のデバイス接合用基板の製造方法。
PCT/JP2007/056740 2006-04-17 2007-03-28 半田層及びそれを用いたデバイス接合用基板並びに該デバイス接合用基板の製造方法 WO2007119571A1 (ja)

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