WO2007099727A1 - 増幅型固体撮像装置 - Google Patents

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WO2007099727A1
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transistor
imaging device
state imaging
amplification
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PCT/JP2007/051434
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Inventor
Takashi Watanabe
Takahiko Yoshimoto
Original Assignee
Sharp Kabushiki Kaisha
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages

Definitions

  • the present invention relates to an amplification type solid-state imaging device having an amplification circuit in a pixel portion, and more particularly
  • the present invention relates to an improvement in performance of an amplification type solid-state imaging device.
  • an amplification type solid-state imaging device has a pixel unit having an amplification function and a scanning circuit arranged around the pixel unit, and reads out pixel unit force pixel data by the scanning circuit.
  • an APS composed of CMOS (complementary metal oxide semiconductor), which is advantageous for integrating a pixel portion with a peripheral driving circuit and a signal processing circuit.
  • CMOS complementary metal oxide semiconductor
  • An (Active Pixel Sensor) type image sensor is known.
  • the 4-transistor type which can obtain high image quality, is becoming mainstream in recent years.
  • FIG. 8 is a diagram showing a four-transistor pixel configuration in which four MOS transistors are provided in the pixel unit 110.
  • the light receiving unit 101 is normally configured by a buried photodiode, and signal charges are transferred from the light receiving unit 101 to the signal charge storage unit 103 (FD) by the transfer transistor 102.
  • the signal charge storage unit 103 is reset to the power supply voltage Vd by the reset transistor 104 before the signal charge is transferred from the light receiving unit 101.
  • the transfer transistor 102 is turned on and the signal charge is transferred.
  • the potential of the signal charge accumulating unit 103 after the reset and after the signal charge transfer is amplified by the amplification transistor 105, read out to the read signal line 107 through the selection transistor 106, and connected to the constant current load 1 11 And output to the subsequent stage.
  • the potential VFD of the signal charge storage unit 103 is expressed by the following equation.
  • VFD Vd-Vth (Equation 1)
  • Vd is the drain voltage (power supply voltage) of the reset transistor 104
  • Vth is the reset transistor.
  • the source of the amplification transistor 205 is directly connected to the read signal line 207 without the selection transistor.
  • the reset transistor 204 is turned on during the reset operation, the potential of the signal charge storage unit 203 is first increased to (Vd ⁇ Vth) in a short time. After that, the potential of the read signal line 207 rises relatively slowly, and further rises by ⁇ due to the gate-Z source capacitance of the amplification transistor 205.
  • the potential VFD of the signal charge storage unit 203 in this case is expressed by the following equation.
  • VFD Vd-Vth + a (Equation 2)
  • the threshold voltage Vth of the reset transistor 204 is higher than Vth (O) due to the back gate effect. Generally, it is about 0.8V.
  • the value of ⁇ is about 0.4 V in the example of the power document 1 that depends on the gate-source capacitance of the amplification transistor 205 and the capacitance of the signal charge storage unit 203. Therefore, it is difficult for the value of the potential VFD of the signal charge storage unit 203 to exceed the power supply voltage Vd.
  • an amplification type solid-state imaging device of the present invention includes:
  • a photoelectric conversion element a transfer transistor that transfers signal charges from the photoelectric conversion element to the signal charge storage unit, a reset transistor that resets the potential of the signal charge storage unit, and a source side are directly connected to the readout signal line, and A pixel unit having an amplification transistor that amplifies and reads out the potential of the signal charge storage unit;
  • a control unit for controlling the transfer transistor and the reset transistor, and for controlling the drain side potential of the amplification transistor
  • the control unit Before transferring the signal charge from the photoelectric conversion element to the signal charge storage unit, the control unit sets the drain side potential of the amplification transistor to the lower potential of the high potential and the low potential.
  • the reset transistor is turned on for a predetermined period with the potential of the read signal line held at the first potential to reset the potential of the signal charge storage unit, and then the drain side potential of the amplification transistor is set to the high potential.
  • the potential of the readout signal line is set to a second potential that is higher than the first potential, so that the potential of the signal charge storage portion is higher than the potential immediately after reset.
  • the control unit before the reset, the control unit lowers the drain side potential of the amplification transistor, thereby reducing the source side of the amplification transistor directly connected to the read signal line.
  • the first potential can be set.
  • the control unit turns on the reset transistor for a predetermined period to reset the potential of the signal charge storage unit, and then raises the drain side potential of the amplification transistor so that the drain side of the amplification transistor becomes high potential.
  • the potential of the reading signal line can be set to a second potential that is higher than the first potential. By doing so, the potential of the signal charge storage section is reset via the capacitance between the input side and output side (read signal line side) of the amplification transistor. It should be higher than the potential immediately after.
  • the transfer transistor is turned on in this state, it is possible to secure a sufficient potential difference between the photoelectric conversion element and the signal charge storage portion (FD) and facilitate complete transfer. A kite can be realized.
  • the voltage margin of each of the photoelectric conversion element and the signal charge storage unit is expanded, the maximum amount of signals that can be handled can be expanded and the pixel performance can be improved.
  • a selection transistor inserted between the drain side of the amplification transistor and the high-potential power supply side;
  • the selection transistor is controlled by the control unit.
  • the control unit turns off the selection transistor with respect to a high-potential power supply, thereby lowering the drain-side potential of the amplification transistor, thereby reading out.
  • the source side of the amplification transistor directly connected to the signal line can be set to the low first potential.
  • the control unit turns on the reset transistor for a predetermined period to reset the potential of the signal charge storage unit, and then raises the drain side potential of the amplification transistor by amplifying the selection transistor to increase the potential.
  • the potential of the reading signal line can be set to a second potential higher than the first potential.
  • the drain side of the amplification transistor is connected to the drain signal line
  • the potential of the drain signal line is controlled by the control unit.
  • the control unit before resetting, lowers the potential of the drain signal line and lowers the potential on the drain side of the amplification transistor, thereby directly connecting to the read signal line.
  • the source side of the amplifying transistor can be set to the low first potential.
  • the control unit turns on the reset transistor for a predetermined period to reset the potential of the signal charge storage unit, and then raises the potential of the drain signal line and raises the drain side potential of the amplification transistor to thereby read out the signal.
  • the potential of the signal line can be set to a second potential that is higher than the first potential.
  • the control unit includes the photoelectric conversion element.
  • the drain side potential of the amplification transistor is set to the high potential
  • the potential of the read signal line is set to the second potential
  • the transfer transistor is turned on. Turn on.
  • control unit increases the drain-side potential of the amplification transistor to set the potential of the read signal line to the second potential, and then turns on the transfer transistor to turn on the photoelectric conversion element.
  • the control unit increases the drain-side potential of the amplification transistor to set the potential of the read signal line to the second potential, and then turns on the transfer transistor to turn on the photoelectric conversion element.
  • the amplification type solid-state imaging device includes a load connected between the readout signal line and the low potential power source side.
  • the read signal line is connected to the low potential power supply side via the load, a read signal corresponding to the potential of the signal charge storage unit amplified by the amplification transistor is read. Output to the signal line.
  • the control unit sets the selection transistor to a state when the reset transistor is turned on, and sets the drain side potential of the amplification transistor to the above-described state. After the potential of the readout signal line is set to the first potential, the drain side potential of the amplification transistor is set to the high potential by turning on the selection transistor. Is the second potential.
  • the drain side of the amplification transistor before resetting, the drain side of the amplification transistor is turned off with respect to the high-potential power supply, so that the source side of the amplification transistor connected to the read signal line is turned off. It becomes possible to set the potential of the readout signal line to the first potential by setting the potential to a low level, and after resetting, the drain side of the amplification transistor is turned on with respect to the high potential power source. It is possible to make the potential of the signal line higher than the first potential.
  • the control unit sets the potential of the drain signal line to the low potential of the high potential and the low potential when the reset transistor is turned on. Then, after the potential of the read signal line is set to the first potential, the drain signal line potential is set to the high! The potential of the readout signal line is changed to the first potential.
  • the potential is 2.
  • the source side potential of the amplifying transistor connected to the read signal line is lowered and the state of the read signal line is reduced.
  • the potential can be set to the first potential, and after reset, by increasing the potential of the drain signal line, the drain side of the amplification transistor is set to a high potential, and the potential of the read signal line is set to the first potential.
  • the potential can be higher than the potential.
  • a capacitance element is inserted between the signal charge storage section and the readout signal line.
  • the reset transistor is a depletion type MOS transistor.
  • the selection transistor is a depletion type MOS transistor.
  • the selection transistor by using a depletion-type MOS transistor as the selection transistor, the potential of the signal charge storage section is increased to a value higher than the power supply voltage.
  • the amplification transistor is an enhancement type, the amplification transistor can be switched by the selection transistor over the entire output voltage range of the amplification transistor.
  • the amplification type solid-state imaging device includes a switch transistor provided between the readout signal line and the load.
  • the selection transistor is a depletion type MOS transistor and the switch transistor is not, the high potential power supply side and the low potential power supply side
  • the leakage current flowing through the load is reduced by turning off the switch transistor when not selected. It becomes possible to suppress.
  • the photoelectric conversion element is an embedded photodiode.
  • the potential of the signal charge storage section can be made higher than the power supply voltage during the reset operation, and the transfer transistor is turned on.
  • An object of the present invention is to provide an amplification type solid-state imaging device.
  • FIG. 1 is a circuit diagram showing a main part of an amplification type solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing timing of the amplification type solid-state imaging device having the configuration shown in FIG.
  • FIG. 3 is a diagram showing another timing of the amplification type solid-state imaging device having the configuration shown in FIG. 1 as a second embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing the main part of an amplification type solid-state imaging device according to a third embodiment of the present invention. is there.
  • FIG. 5 is a diagram showing timing of the amplification type solid-state imaging device having the configuration shown in FIG.
  • FIG. 6 is a circuit diagram showing a main part of an amplification type solid-state imaging device according to a fourth embodiment of the present invention.
  • FIG. 7 is a diagram showing the timing of the amplification type solid-state imaging device of the fourth embodiment whose configuration is shown in FIG.
  • FIG. 8 is a circuit diagram showing a main part of a conventional amplification type solid-state imaging device.
  • FIG. 9 is a circuit diagram showing the main part of another conventional amplification type solid-state imaging device.
  • FIG. 1 is a circuit diagram showing a main part of the amplification type solid-state imaging device according to the first embodiment of the present invention.
  • the amplification type solid-state imaging device according to the first embodiment includes a plurality of pixel units 10 arranged in a matrix and a scanning circuit 20 as an example of a control unit that controls the pixel units 10. In FIG. 1, only one pixel unit 10 is shown. The pixel unit 10 and the scanning circuit 20 are formed on a semiconductor substrate (not shown).
  • the pixel unit 10 includes an embedded photodiode 1 as an example of a photoelectric conversion element, a transfer transistor 2 that transfers signal charges from the photodiode 1, and a photodiode transferred from the transfer transistor 2.
  • a signal charge storage unit 3 that stores the signal charge of 1
  • a reset transistor 4 that resets the potential of the signal charge storage unit 3
  • an amplification transistor 5 that amplifies and reads the potential of the signal charge storage unit 3, and the above
  • a selection transistor 6 is inserted between the amplification transistor 5 and the power supply voltage Vd on the high potential power supply side.
  • the potential of the signal charge storage unit 3 amplified by the amplification transistor 5 is output to the read signal line 7 directly connected to the output side of the amplification transistor 5.
  • the anode of the photodiode 1 is connected to the ground, and the power sword of the photodiode 1 is connected to one end of the transfer transistor 2.
  • the signal charge storage unit 3 is connected to the source of the reset transistor 4, and the drain of the reset transistor 4 is connected to the power supply voltage Vd on the high potential power supply side.
  • a reset signal line 22 is connected to the gate of the reset transistor 4.
  • the gate of the amplification transistor 5 is connected to the signal charge storage section 3, and the source of the amplification transistor 5 is connected to the read signal line 7.
  • the source of the selection transistor 6 is connected to the drain of the amplification transistor 5, and the power supply voltage Vd is applied to the drain of the selection transistor 6. Connect the selection control signal line 21 to the gate of the selection transistor 6 above.
  • a constant current load 11 is connected between one end of the read signal line 7 and the ground on the low potential power supply side.
  • the constant current load 11 is an enhancement type MOS transistor having a bias voltage Vc applied to the base.
  • the reset transistor 4, the transfer transistor 2, the amplification transistor 5, and the selection transistor 6 are enhancement-type MOS transistors.
  • the signal charge storage unit 3 is a floating diffusion region formed on a semiconductor substrate (not shown).
  • the scanning circuit 20 outputs a selection control signal SEL, a reset signal RST, and a transfer control signal TX.
  • the selection control signal SEL is input to the gate of the selection transistor 6 via the selection control signal line 21.
  • the reset signal RST is input to the gate of the reset transistor 4 through the reset signal line 22.
  • the transfer control signal TX is input to the gate of the transfer transistor 2 via the transfer control signal line 23.
  • the pixel unit 10 is different from the configuration of the conventional amplification type solid-state imaging device shown in FIG. 8 in that the selection transistor 6 is connected to the high potential power supply side (Vd) of the amplification transistor 5. It is. Further, a capacitance 8 may be applied tl between the signal charge storage section 3 (FD) and the read signal line 7.
  • FIG. 2 shows the timing of each drive pulse of the amplification type solid-state imaging device shown in FIG.
  • the reset signal RST changes from the low level to the high level, the reset transistor 4 is turned on, and the potential of the signal charge storage unit 3 is raised to near the power supply voltage Vd.
  • the reset signal RST changes from the high level to the low level to reset the reset signal. Even if the register 4 is turned off, the potential of the signal charge storage unit 3 is maintained.
  • the selection control signal SEL is at a low level and the selection transistor 6 is in an off state. Therefore, the potential Vout of the read signal line 7 is a ground potential (GND) as an example of the first potential. Close to the potential Vg.
  • GND ground potential
  • the selection control signal SEL is at the low level, and the selection transistor 6 is turned on. Therefore, the potential Vout of the read signal line 7 is an example of the second potential. Increases by ⁇ up to the reset level Vrst. Along with this, the potential of the signal charge accumulating unit 3 increases by k AV. The value of k is expressed by the following equation.
  • Cfd capacity of the signal charge storage unit 3 as a whole
  • Capacitance 8 may be formed by devising the layout such as inter-wiring capacitance.
  • the reset level Vrst of the read signal line 7 is read out during the period Tr in which the potential of the signal charge storage unit 3 is higher than the power supply voltage Vd.
  • transfer transistor 2 is turned on at time t4, a sufficient potential difference between embedded photodiode 1 and signal charge storage unit 3 can be secured, facilitating complete transfer (no image lag). It becomes possible.
  • the transfer transistor 2, the reset transistor 4, and the selection transistor 6 are turned off before the reset, so that the drain of the amplification transistor 5
  • the source side of the amplification transistor 5 connected to the read signal line 7 can be set to the first potential (potential Vg) in the low state.
  • the reset transistor 4 is turned on for a predetermined period (between tl and t2) to reset the potential of the signal charge accumulating unit 3, and then the selection transistor 6 is turned on to set the drain side of the amplification transistor 5 to the high potential.
  • the potential of the read signal line 7 can be set to the second potential (reset level Vrst) which is higher.
  • the potential of the signal charge accumulating unit 3 is set to the first potential (potential Vg immediately after reset) via the capacitance between the input side and output side (read signal line 7 side) of the amplification transistor 5 described above. ). If the transfer transistor 2 is turned on in this state, it is possible to secure a sufficient potential difference between the photodiode 1 and the signal charge storage unit 3 to facilitate complete transfer. Can be realized.
  • control unit turns on the selection transistor 6 to set the potential of the read signal line 7 to the second potential (reset level Vrst), and then turns on the transfer transistor 2 to turn on the signal from the photodiode 1.
  • the control unit turns on the selection transistor 6 to set the potential of the read signal line 7 to the second potential (reset level Vrst), and then turns on the transfer transistor 2 to turn on the signal from the photodiode 1.
  • the readout signal line 7 is connected to the low potential power source side via the constant current load 11, a readout signal corresponding to the potential of the signal charge storage unit 3 amplified by the amplification transistor 5 is read out. Output to signal line 7.
  • the charge transfer from the photodiode 1 to the signal charge accumulating unit 3 can be easily completed.
  • the dark current generated in Aode 1 can be reduced, and high-quality images can be obtained.
  • FIG. 3 is a timing chart showing a main part of the amplification type solid-state imaging device according to the second embodiment of the present invention.
  • the circuit diagram of the target pixel unit is the same as the pixel unit of the amplification type solid-state imaging device shown in FIG. 1 of the first embodiment.
  • the timing signal is different from the timing diagram shown in FIG. 2 of the first embodiment in that the reset signal RST force is high until time t2 and after time t7. This is a fixed point, that is, a point that is low only at times t2 to t7.
  • the operation from time tl to t8 is the same as that in FIG. 2, so the operation during this period is the same as in FIG.
  • the reset transistor 4 is always on until the time tl, which is the non-reading period, and after the time t8, so that the potential of the signal charge storage unit 3 (FD) is fixed to the power supply voltage Vd. Is done.
  • FIG. 4 is a circuit diagram showing a main part of the amplification type solid-state imaging device according to the third embodiment of the present invention.
  • the reset transistor 14 and the selection transistor 16 are depletion type MOS transistors, and a switch transistor 12 is provided between the readout signal line 7 and the constant current load 11. Except for this point and the scanning circuit 40, the configuration is the same as that of the amplification type solid-state imaging device of the first embodiment.
  • the amplification type solid-state imaging device of the third embodiment is an example of a plurality of pixel units 30 arranged in a matrix and a control unit that controls the pixel units 30. And a scanning circuit 40.
  • a scanning circuit 40 In FIG. 4, only one pixel unit 30 is shown.
  • the pixel portion 30 and the scanning circuit 40 are formed on a semiconductor substrate (not shown).
  • the pixel unit 30 includes an embedded photodiode 1 as an example of a photoelectric conversion element,
  • the transfer transistor 2 that transfers the signal charge from the photodiode 1, the signal charge storage unit 3 that stores the signal charge of the photodiode 1 transferred from the transfer transistor 2, and the potential of the signal charge storage unit 3
  • a reset transistor 14 that resets, an amplification transistor 5 that amplifies and reads out the potential of the signal charge storage unit 3, and a selection transistor 16 that is inserted between the amplification transistor 5 and the high-potential power supply side.
  • the potential of the signal charge storage unit 3 amplified by the amplification transistor 5 is output to the read signal line 7 directly connected to the output side of the amplification transistor 5.
  • the anode of the photodiode 1 is connected to the ground, and the power sword of the photodiode 1 is connected to one end of the transfer transistor 2.
  • the other end of the transfer transistor 2 is connected to the signal charge storage unit 3, and the transfer control signal line 23 is connected to the gate of the transfer transistor 2.
  • the signal charge storage section 3 is connected to the source of the reset transistor 14 and the drain of the reset transistor 14 is connected to the power supply voltage Vd.
  • a reset signal line 22 is connected to the gate of the reset transistor 14.
  • the gate of the amplification transistor 5 is connected to the signal charge storage section 3, and the source of the amplification transistor 5 is connected to the read signal line 7.
  • the power supply voltage Vd is applied to the drain of the selected transistor 16.
  • a switch transistor 12 and a constant current load 11 are connected between one end of the readout signal line 7 and the ground.
  • the constant current load 11 is an enhancement type MOS transistor having a bias voltage Vc applied to the base.
  • the transfer transistor 2 and the amplification transistor 5 are enhancement-type MOS transistors, and the reset transistor 14 and the selection transistor 16 are depletion-type MOS transistors.
  • the signal charge accumulating unit 3 is a floating diffusion region formed on a semiconductor substrate (not shown).
  • the scanning circuit 20 outputs a selection control signal SEL, a reset signal RST, a transfer control signal TX, and a switch control signal SW.
  • the selection control signal SEL is input to the gate of the selection transistor 16 via the selection control signal line 21.
  • the reset signal RST is input to the gate of the reset transistor 14 via the reset signal line 22.
  • the transfer control signal TX is input to the gate of the transfer transistor 2 via the transfer control signal line 23. Sarako, switch control via switch control signal line 24 of switch transistor 12 above Input signal sw.
  • FIG. 5 shows the timing of each drive pulse of the amplification type solid-state imaging device shown in FIG.
  • the switch control signal SW is set to the low level, and the switch transistor 12 is turned off. At this time, even if the selection transistor 16 is a depletion type MOS transistor, turning off the switch transistor 12 causes the constant current between the high potential power supply side and the low potential power supply side when the selection transistor 16 is off. There is no leakage current flowing through load 11!
  • the reset signal RST changes from low level to high level, and the reset transistor 14 is turned on.
  • the reset transistor 14 is a depletion type, the potential of the signal charge storage unit 3 is raised to the power supply voltage Vd.
  • the selection control signal SEL is at the low level, and the selection transistor 16 is turned on, so that the potential Vout of the read signal line 7 rises by ⁇ to the reset level Vr st. .
  • the potential of the signal charge accumulating unit 3 rises by k AV from the power supply voltage Vd.
  • the amplification transistor 5 is of the non-enhancement type and its gate potential is higher than the power supply voltage
  • the selection transistor 16 is of the non-enhancement type, the gate potential of the selection transistor 16 can be increased to the power supply. It will not turn on enough.
  • the input of the amplification transistor 5 since the depletion type MOS transistor is used as the selection transistor 16, the input of the amplification transistor 5 must be equal to or higher than the power supply voltage Vd. It will be possible to make them talented.
  • the amplification transistor 5 is an enhancement type even when the potential of the signal charge storage unit 3 is increased to a value higher than the power supply voltage. If so, the amplifying transistor 5 can be switched by the selection transistor 16 over the entire output voltage range of the amplifying transistor 5.
  • the switch transistor 12 provided between the read signal line 07 and the constant current load 11 is provided, when the selection transistor 16 is a depletion type MOS transistor, the non-selected state In this case, the leakage current flowing through the constant current load 11 can be suppressed by turning off the switch transistor 12.
  • FIG. 6 shows a circuit diagram of the main part of the amplification type solid-state imaging device of the fourth embodiment of the present invention
  • FIG. 7 shows the timing of the amplification type solid-state imaging device.
  • the pixel unit 50 of the amplification type solid-state imaging device of the fourth embodiment has no selection transistor 6 and the drain side of the amplification transistor 5 is connected to the drain signal line 25 as compared to FIG. That is different.
  • the drain side of the amplification transistor 5 operates similarly to the case of FIG. 1 and FIG. It becomes. Therefore, the same effect as in the case of FIGS. 1 and 2 of the first embodiment can be achieved even though the selection transistor 6 is not provided.
  • the amplification type solid-state imaging device using the embedded photodiode 1 is described as an example of the photoelectric conversion element, but the photoelectric conversion element is not limited to this.
  • the amplification type solid-state imaging device in which a plurality of pixel portions are arranged in a matrix has been described.
  • the amplification type arranged in one column in the row direction or the column direction has been described.
  • the present invention may be applied to a width type solid-state imaging device.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　走査回路２０によって、フォトダイオード１からの信号電荷を信号電荷蓄積部３に転送する前に、増幅トランジスタ５のドレイン側電位を低くして読み出し信号線７の電位を第１の電位(Ｖg)に保持した状態で、リセットトランジスタ４を所定期間オンして信号電荷蓄積部３の電位をリセットする。その後、走査回路２０によって、増幅トランジスタ５のドレイン側電位を高くして読み出し信号線７の電位を上記第１の電位(Ｖg)よりも高い第２の電位(Ｖrst)にすることにより、信号電荷蓄積部３の電位をリセット直後の電位よりも高くする。そして、上記転送トランジスタ２をオンしてフォトダイオード１からの信号電荷を信号電荷蓄積部３に転送する。

Description

明 細 書
増幅型固体撮像装置
技術分野
[0001] この発明は、画素部に増幅回路を有する増幅型固体撮像装置に関し、より詳しくは
、増幅型固体撮像装置の性能向上に関する。
背景技術
[0002] 一般に、増幅型固体撮像装置としては、増幅機能を持たせた画素部とその画素部 の周辺に配置された走査回路とを有し、その走査回路により画素部力 画素データ を読み出すものが普及して!/、る。
[0003] そのような増幅型固体撮像装置の一例としては、画素部が周辺の駆動回路および 信号処理回路と一体化するのに有利な CMOS (コンプリメンタリ ·メタル ·オキサイド · セミコンダクタ)により構成された APS(Active Pixel Sensor)型イメージセンサが知られ ている。 APS型イメージセンサの中でも、近年は高画質が得られる 4トランジスタ型が 主流となりつつある。
[0004] 図 8は、画素部 110内に 4つの MOS型トランジスタを備えた 4トランジスタ型の画素 構成を示す図である。ここで、受光部 101は、通常埋め込みフォトダイオードで構成 され、受光部 101から信号電荷蓄積部 103(FD)へは転送トランジスタ 102により信号 電荷が転送される。信号電荷蓄積部 103は、受光部 101から信号電荷が転送される 前に、リセットトランジスタ 104により電源電圧 Vdにリセットされる。次いで、転送トラン ジスタ 102がオンとなり信号電荷が転送される。リセット後および信号電荷転送後の 信号電荷蓄積部 103の電位は、増幅トランジスタ 105により増幅され、選択トランジス タ 106を介して読み出し信号線 107に読み出され、末端に接続された定電流負荷 1 11で受けて、後段に出力される。
[0005] この画素構成においては、リセット動作時、信号電荷蓄積部 103の電位 VFDは次 式のようになる。
VFD=Vd-Vth (式 1)
[0006] ここで、 Vdはリセットトランジスタ 104のドレイン電圧 (電源電圧)、 Vthはリセットトラン ジスタ 104の閾値電圧である力 ソース電圧 VFD >0のためにバックゲート効果が働 き、ソース電圧 VFD = 0のときの値 Vth(O)より高くなる。従って、式 1より、一般にリセッ ト電位はドレイン電圧より低くなる。
[0007] 信号電荷蓄積部 103のリセット電位が低い場合、転送トランジスタ 102をオンとして 、埋め込みフォトダイオード 101から信号電荷蓄積部 103に電荷転送するときに、両 者間の電圧差が不十分となり、完全転送が困難となる。即ち、フォトダイオード 101に 電荷が残留し、残像が発生する。
[0008] そこで、リセット動作時に信号電荷蓄積部の電位を高める手法として、例えば、文献 1 (馬渕圭司，他 7名， 「FD— Driving型 CMOSセンサとその低電圧駆動技術」，映像 情報メディア学会， 2004年 3月 26曰， Vol.28, No.23, PP.35— 38)の方法力提案さ れている。その文献 1に記載された増幅型固体撮像装置の画素構成を図 9に示して いる。図 9において、 201は受光部、 202は転送トランジスタ、 211は定電流負荷、 21 2はスィッチトランジスタである。
[0009] 図 9では、選択トランジスタを省いて増幅トランジスタ 205のソースが読み出し信号 線 207に直接接続されている。リセット動作時、リセットトランジスタ 204をオンとするこ とにより、信号電荷蓄積部 203電位は短時間で、まず (Vd— Vth)まで上昇する。その 後、読み出し信号線 207の電位が比較的ゆっくりと上昇し、増幅トランジスタ 205のゲ ート Zソース間容量により、更に αだけ上昇する。即ち、この場合の信号電荷蓄積部 203の電位 VFDは次式のようになる。
VFD =Vd-Vth+ a (式 2)
[0010] し力しながら、文献 1の方法には次の課題が存在する。
[0011] 上記 (式 2)において、リセットトランジスタ 204の閾値電圧 Vthはバックゲート効果の ため Vth(O)より高くなる。一般には 0.8V程度になる。他方、 αの値は、増幅トランジス タ 205のゲート/ソース間容量および信号電荷蓄積部 203の容量に依存する力 文 献 1の例では 0.4V程度である。従って、信号電荷蓄積部 203の電位 VFDの値は電 源電圧 Vdを超えることは困難である。
発明の開示
発明が解決しょうとする課題 [0012] そこで、この発明の課題は、リセット動作時に信号電荷蓄積部の電位を高くして、転 送トランジスタがオンとなったときの光電変換素子と信号電荷蓄積部との間の電位差 を十分に確保でき、光電変換素子から信号電荷蓄積部への信号電荷の完全転送（ =無残像)が容易にできる増幅型固体撮像装置を提供することにある。
課題を解決するための手段
[0013] 上記課題を解決するため、この発明の増幅型固体撮像装置は、
光電変換素子と、上記光電変換素子からの信号電荷を信号電荷蓄積部に転送す る転送トランジスタと、上記信号電荷蓄積部の電位をリセットするリセットトランジスタと ソース側が読み出し信号線に直接接続され、上記信号電荷蓄積部の電位を増幅し て読み出す増幅トランジスタとを有する画素部と、
上記転送トランジスタと上記リセットトランジスタを制御すると共に上記増幅トランジス タのドレイン側電位を制御する制御部と
を備え、
上記制御部は、上記光電変換素子からの信号電荷を上記信号電荷蓄積部に転送 する前に、上記増幅トランジスタのドレイン側電位を高 ヽ電位と低 ヽ電位のうちの上 記低い電位にして上記読み出し信号線の電位を第 1の電位に保持した状態で上記リ セットトランジスタを所定期間オンして上記信号電荷蓄積部の電位をリセットした後、 上記増幅トランジスタのドレイン側電位を上記高い電位にして上記読み出し信号線 の電位を上記第 1の電位よりも高い第 2の電位にして、上記信号電荷蓄積部の電位 をリセット直後の電位よりも高くなるようにすることを特徴とする。
[0014] 上記構成によれば、リセット前において、上記制御部によって、上記増幅トランジス タのドレイン側電位を低くすることにより、読み出し信号線に直接接続された増幅トラ ンジスタのソース側を低い状態の第 1の電位にすることが可能となる。その後、上記制 御部によって、リセットトランジスタを所定期間オンして信号電荷蓄積部の電位をリセ ットした後、上記増幅トランジスタのドレイン側電位を高くして増幅トランジスタのドレイ ン側を高電位とすることにより、読み出し信号線の電位を第 1の電位よりも高い第 2の 電位にすることが可能となる。そうすることにより、上記増幅トランジスタの入力側と出 力側 (読み出し信号線側)との間の容量を介して、信号電荷蓄積部の電位はリセット 直後の電位よりも高くなるようにする。この状態で転送トランジスタをオンすれば、光電 変換素子と信号電荷蓄積部 (FD)との間の電位差を十分に確保して完全転送を容易 にすることが可能となり、それによつて、無残像ィ匕が実現できる。また、光電変換素子 および信号電荷蓄積部それぞれの電圧マージンが拡大することにより、最大取り扱 い信号量を拡大して、画素性能を向上できる。
[0015] また、一実施形態の増幅型固体撮像装置では、
上記増幅トランジスタのドレイン側と高電位電源側との間に挿入された選択トランジ スタを備え、
上記選択トランジスタは上記制御部により制御されることを特徴とする。
[0016] 上記実施形態によれば、リセット前において、上記制御部によって、上記選択トラン ジスタを高電位電源に対してオフとすることにより、上記増幅トランジスタのドレイン側 電位を低くすることにより、読み出し信号線に直接接続された増幅トランジスタのソー ス側を低い状態の第 1の電位にすることが可能となる。その後、上記制御部によって 、リセットトランジスタを所定期間オンして信号電荷蓄積部の電位をリセットした後、上 記選択トランジスタを高電位とすることにより、上記増幅トランジスタのドレイン側電位 を高くして増幅トランジスタのドレイン側を高電位電源とすることにより、読み出し信号 線の電位を第 1の電位よりも高い第 2の電位にすることが可能となる。
[0017] また、一実施形態の増幅型固体撮像装置では、
上記増幅トランジスタのドレイン側がドレイン信号線に接続され、
上記ドレイン信号線の電位は上記制御部により制御されることを特徴とする。
[0018] 上記実施形態によれば、リセット前において、上記制御部によって、上記ドレイン信 号線の電位を低くし、増幅トランジスタのドレイン側の電位を低くすることにより、読み 出し信号線に直接接続された増幅トランジスタのソース側を低い状態の第 1の電位に することが可能となる。その後、上記制御部によって、リセットトランジスタを所定期間 オンして信号電荷蓄積部の電位をリセットした後、上記ドレイン信号線の電位を高くし 、上記増幅トランジスタのドレイン側電位を高くすることにより、読み出し信号線の電 位を第 1の電位よりも高い第 2の電位にすることが可能となる。
[0019] また、一実施形態の増幅型固体撮像装置では、上記制御部は、上記光電変換素 子からの信号電荷を信号電荷蓄積部に転送するために、上記増幅トランジスタのドレ イン側電位を上記高い電位にして上記読み出し信号線の電位を上記第 2の電位にし た後、上記転送トランジスタをオンする。
[0020] 上記実施形態によれば、上記制御部によって、上記増幅トランジスタのドレイン側 電位を高くして上記読み出し信号線の電位を第 2の電位にした後、転送トランジスタ をオンして光電変換素子からの信号電荷を信号電荷蓄積部に転送することによって 、光電変換素子力 信号電荷蓄積部への電荷転送を完全ィ匕できる。
[0021] また、一実施形態の増幅型固体撮像装置では、上記読み出し信号線と低電位電 源側との間に接続された負荷を備えている。
[0022] 上記実施形態によれば、上記読み出し信号線が低電位電源側に負荷を介して接 続されているので、増幅トランジスタにより増幅された信号電荷蓄積部の電位に相当 する読み出し信号が読み出し信号線に出力される。
[0023] 更にまた、一実施形態の増幅型固体撮像装置では、上記制御部は、上記リセットト ランジスタを才ンするときに上記選択トランジスタを才フ状態にして上記増幅トランジス タのドレイン側電位を上記低 、電位にして、上記読み出し信号線の電位を上記第 1 の電位にした後、上記選択トランジスタをオンすることにより上記増幅トランジスタのド レイン側電位を上記高 、電位にして、上記読み出し信号線の電位を上記第 2の電位 とする。
[0024] 上記実施形態によれば、リセット前にお 、て、増幅トランジスタのドレイン側を高電 位電源に対してオフ状態にすることにより、読み出し信号線に接続された増幅トラン ジスタのソース側電位を低 、状態にし、上記読み出し信号線の電位を第 1の電位に することが可能となると共に、リセット後、増幅トランジスタのドレイン側を高電位電源 に対してオン状態とすることにより、読み出し信号線の電位を第 1の電位よりも高い電 位にすることが可能となる。
[0025] 更にまた、一実施形態の増幅型固体撮像装置では、上記制御部は、上記リセットト ランジスタをオンするときに上記ドレイン信号線の電位を高 ヽ電位と低 ヽ電位のうち の上記低い電位にして、上記読み出し信号線の電位を上記第 1の電位にした後、上 記ドレイン信号線電位を上記高！ヽ電位にして、上記読み出し信号線の電位を上記第 2の電位とする。
[0026] 上記実施形態によれば、リセット前において、上記ドレイン信号線の電位を低くする ことにより、読み出し信号線に接続された増幅トランジスタのソース側電位を低 、状態 にし、上記読み出し信号線の電位を第 1の電位にすることが可能となると共に、リセッ ト後、上記ドレイン信号線の電位を高くすることにより、増幅トランジスタのドレイン側を 高い電位とし、読み出し信号線の電位を第 1の電位よりも高い電位にすることが可能 となる。
[0027] また、一実施形態の増幅型固体撮像装置では、上記信号電荷蓄積部と上記読み 出し信号線との間にキャパシタンス要素が挿入されている。
[0028] 上記実施形態によれば、上記増幅トランジスタのゲート Zソース間容量に加えて上 記キャパシタンス要素による容量が付加されるために増幅トランジスタの入力側と出 力側 (読み出し信号線側)との間の容量が増大し、読み出し信号線の電位上昇時に、 信号電荷蓄積部の電位がリセット時の電位から高められる効果が増大する。このため 、光電変換素子から信号電荷蓄積部への電荷転送を完全化 (=無残像化)することを 一層容易にする。
[0029] また、一実施形態の増幅型固体撮像装置では、上記リセットトランジスタがデプレッ シヨン型の MOS型トランジスタである。
[0030] 上記実施形態によれば、上記リセットトランジスタにデプレッション型の MOS型トラ ンジスタを用いることによって、読み出し信号線の電位が低い第 1の電位にて信号電 荷蓄積部をリセットするとき、信号電荷蓄積部の電位は電源電圧まで高めることが可 能となる。従ってその後、読み出し信号線の電位を第 1の電位よりも高い第 2の電位 にすると、信号電荷蓄積部の電位は電源電圧よりも高い値まで高めることが可能とな る。このため、光電変換素子から信号電荷蓄積部への電荷転送を完全化 (=無残像 ィ匕)することに一段と有利となる。
[0031] また、一実施形態の増幅型固体撮像装置では、上記選択トランジスタがデプレッシ ヨン型の MOS型トランジスタである。
[0032] 上記実施形態によれば、上記選択トランジスタにデプレッション型の MOS型トラン ジスタを用いることによって、信号電荷蓄積部の電位が電源電圧よりも高い値まで高 められても、増幅トランジスタがェンノヽンスメント型であれば、増幅トランジスタの出力 電圧範囲全体に渡り、選択トランジスタにより増幅トランジスタをスイッチングすること が可能となる。
[0033] また、一実施形態の増幅型固体撮像装置では、上記読み出し信号線と上記負荷と の間に設けられたスィッチトランジスタを備えている。
[0034] 上記実施形態によれば、上記選択トランジスタがデプレッション型の MOS型トラン ジスタで上記スィッチトランジスタがな 、場合、非選択状態にお!/ヽても高電位電源側 と低電位電源側との間に上記負荷を介してリーク電流が生じるが、この実施形態の 増幅型固体撮像装置によれば、非選択時にスィッチトランジスタをオフとすることによ り、上記負荷を介して流れるリーク電流を抑えることが可能となる。
[0035] また、一実施形態の増幅型固体撮像装置では、上記光電変換素子が埋め込み型 のフォトダイオードである。
[0036] 上記実施形態によれば、光電変換素子力 信号電荷蓄積部に電荷転送するとき、 埋め込み型のフォトダイオードは完全空乏化され、転送を完全化することが容易とな り、高画質の画像を得ることができる。
発明の効果
[0037] 以上より明らかなように、この発明の増幅型固体撮像装置によれば、リセット動作時 に信号電荷蓄積部の電位を電源電圧よりも高くすることができ、転送トランジスタがォ ンとなったときの埋め込みフォトダイオードと信号電荷蓄積部 (FD)との間の電位差を 十分に確保して、光電変換素子から信号電荷蓄積部への信号電荷の完全転送 (= 無残像)が容易にできる増幅型固体撮像装置を提供することにある。
図面の簡単な説明
[0038] [図 1]図 1はこの発明の第 1実施形態の増幅型固体撮像装置の要部を示す回路図で ある。
[図 2]図 2は図 1に構成を示す増幅型固体撮像装置のタイミングを示す図である。
[図 3]図 3はこの発明の第 2実施形態として、図 1に構成を示す増幅型固体撮像装置 の別のタイミングを示す図である。
[図 4]図 4はこの発明の第 3実施形態の増幅型固体撮像装置の要部を示す回路図で ある。
[図 5]図 5は図 4に構成を示す増幅型固体撮像装置のタイミングを示す図である。
[図 6]図 6はこの発明の第 4実施形態の増幅型固体撮像装置の要部を示す回路図で ある。
[図 7]図 7は図 6に構成を示す第 4実施形態の増幅型固体撮像装置のタイミングを示 す図である。
[図 8]図 8は従来の増幅型固体撮像装置の要部を示す回路図である。
[図 9]図 9は従来の別の増幅型固体撮像装置の要部を示す回路図である。
発明を実施するための最良の形態
[0039] 以下、この発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する
[0040] (第 1実施形態）
図 1は、この発明の第 1実施形態の増幅型固体撮像装置の要部を示す回路図であ る。この第 1実施形態の増幅型固体撮像装置は、マトリックス状に配列された複数の 画素部 10と、上記画素部 10を制御する制御部の一例としての走査回路 20とを備え ている。図 1では、画素部 10は 1つのみを示す。上記画素部 10および走査回路 20を 半導体基板 (図示せず)上に形成して!/ヽる。
[0041] 上記画素部 10は、光電変換素子の一例として埋め込み型のフォトダイオード 1と、 上記フォトダイオード 1からの信号電荷を転送する転送トランジスタ 2と、上記転送トラ ンジスタ 2から転送されたフォトダイオード 1の信号電荷を蓄積する信号電荷蓄積部 3 と、上記信号電荷蓄積部 3の電位をリセットするリセットトランジスタ 4と、上記信号電 荷蓄積部 3の電位を増幅して読み出す増幅トランジスタ 5と、上記増幅トランジスタ 5と 高電位電源側である電源電圧 Vdとの間に挿入された選択トランジスタ 6とを有して ヽ る。
[0042] 上記増幅トランジスタ 5により増幅された信号電荷蓄積部 3の電位を、増幅トランジ スタ 5の出力側に直接接続された読み出し信号線 7に出力する。上記フォトダイォー ド 1のアノードをグランドに接続し、フォトダイオード 1の力ソードを転送トランジスタ 2の 一端に接続している。上記転送トランジスタ 2の他端を信号電荷蓄積部 3に接続し、 転送トランジスタ 2のゲートに転送制御信号線 23を接続して 、る。上記信号電荷蓄積 部 3にリセットトランジスタ 4のソースが接続され、リセットトランジスタ 4のドレインを高電 位電源側である電源電圧 Vdに接続して ヽる。上記リセットトランジスタ 4のゲートにリ セット信号線 22を接続している。また、上記信号電荷蓄積部 3に増幅トランジスタ 5の ゲートを接続し、増幅トランジスタ 5のソースを読み出し信号線 7に接続している。また 、増幅トランジスタ 5のドレインに選択トランジスタ 6のソースを接続し、選択トランジス タ 6のドレインに電源電圧 Vdを印加している。上記選択トランジスタ 6のゲートに選択 制御信号線 21を接続して!/、る。
[0043] 上記読み出し信号線 7の一端と低電位電源側であるグランドとの間に定電流負荷 1 1を接続している。この定電流負荷 11は、ベースにバイアス電圧 Vcが印加されたェ ンハンスメント型の MOSトランジスタである。
[0044] 上記リセットトランジスタ 4と転送トランジスタ 2と増幅トランジスタ 5および選択トランジ スタ 6は、エンハンスメント型の MOSトランジスタである。また、上記信号電荷蓄積部 3 は、半導体基板 (図示せず)上に形成された浮遊拡散領域である。
[0045] また、上記走査回路 20は、選択制御信号 SEL,リセット信号 RSTおよび転送制御 信号 TXを出力する。上記選択トランジスタ 6のゲートに選択制御信号線 21を介して 選択制御信号 SELを入力する。また、上記リセットトランジスタ 4のゲートにリセット信 号線 22を介してリセット信号 RSTを入力する。また、上記転送トランジスタ 2のゲート に転送制御信号線 23を介して転送制御信号 TXを入力する。
[0046] ここで画素部 10は、図 8に示した従来の増幅型固体撮像装置の構成に比べ、選択 トランジスタ 6が増幅トランジスタ 5の高電位電源側 (Vd)に接続されている点が異なつ ている。また、信号電荷蓄積部 3(FD)と読み出し信号線 7との間にキャパシタンス 8が 付力 tlされていても良い。
[0047] 図 2は図 1に示す増幅型固体撮像装置の各駆動パルスのタイミングを示している。
[0048] まず、時刻 tlにおいて、リセット信号 RSTがローレベルからハイレベルとなってリセ ットトランジスタ 4がオンし、信号電荷蓄積部 3の電位は電源電圧 Vd付近まで高めら れる。
[0049] 次に、時刻 t2でリセット信号 RSTがハイレベルからローレベルとなってリセットトラン ジスタ 4がオフしても、その信号電荷蓄積部 3の電位は保持される。
[0050] また、時刻 t3以前において、選択制御信号 SELはローレベルで選択トランジスタ 6 がオフ状態であるため、読み出し信号線 7の電位 Voutは、第 1の電位の一例としての 接地電位 (GND)に近 、電位 Vgに保持されて 、る。
[0051] 次に、時刻 t3になると、選択制御信号 SELがローレべルカ ハイレベルとなって選 択トランジスタ 6がオンするため、読み出し信号線 7の電位 Voutは、第 2の電位の一 例としてのリセットレベル Vrstまで Δν上昇する。これに伴い、信号電荷蓄積部 3電位 は k AVだけ上昇する。 kの値は次式で表される。
k = (Cgs + C8)/(Cfd + Cgs + C8) (式 3)
ここで、 Cfd:信号電荷蓄積部 3全体の容量、
Cgs：増幅トランジスタ 5のゲート Zソース間容量、
C8：キャパシタンス 8の容量
である。キャパシタンス 8が無い場合は C8 = 0である。
[0052] この動作では、時刻 t3直前において、増幅トランジスタ 5のゲート電位は電源電圧 Vd付近と高ぐ増幅トランジスタ 5のソース電位は接地電位 (GND)付近と低い。従つ て、増幅トランジスタ 5のチャネルが形成された状態であり、 Cgsはほぼ増幅トランジス タ 5のゲート全体の容量である。従って、キャパシタンス 8が無くても kの値を十分確保 することができ、キャパシタンス 8が有れば一層 kの値を増大できる。なお、キャパシタ ンス 8は、配線間容量等、レイアウトの工夫により形成しても良い。
[0053] 信号電荷蓄積部 3の電位が電源電圧 Vdよりも高 、状態となった期間 Trにお ヽて、 読み出し信号線 7のリセットレベル Vrstを読み出す。 次に、時刻 t4で転送トランジス タ 2をオンすれば、埋め込み型のフォトダイオード 1と信号電荷蓄積部 3との間の電位 差を十分に確保でき、完全転送 (=無残像)を容易にすることが可能となる。
[0054] 次に、時刻 t5で転送トランジスタ 2が閉じると、電荷量に応じて信号電荷蓄積部 3の 電位が変化し、それに対応して出力信号が変化するから、期間 Ts(t5〜t6)で読み出 し信号線 7の信号レベル Vsigを読み出す。
[0055] 上記構成の増幅型固体撮像装置によれば、リセット前において、転送トランジスタ 2 ，リセットトランジスタ 4および選択トランジスタ 6をオフして増幅トランジスタ 5のドレイン 側を高電位電源に対してオフ状態にすることにより、読み出し信号線 7に接続された 増幅トランジスタ 5のソース側を低い状態の第 1の電位 (電位 Vg)にすることが可能とな る。また、その後、リセットトランジスタ 4を所定期間 (tl〜t2の間)オンして信号電荷蓄 積部 3の電位をリセットした後、選択トランジスタ 6をオンして増幅トランジスタ 5のドレイ ン側を高電位電源に対してオン状態とすることにより、読み出し信号線 7の電位をより も高い第 2の電位 (リセットレベル Vrst)にすることが可能となる。そうすることにより、上 記増幅トランジスタ 5の入力側と出力側 (読み出し信号線 7側)との間の容量を介して、 信号電荷蓄積部 3の電位をリセット直後の第 1の電位 (電位 Vg)よりも高くする。この状 態で転送トランジスタ 2をオンすれば、フォトダイオード 1と信号電荷蓄積部 3との間の 電位差を十分に確保して完全転送を容易にすることが可能となり、それによつて、無 残像ィ匕を実現することができる。また、フォトダイオード 1および信号電荷蓄積部 3そ れぞれの電圧マージンが拡大することにより、最大取り扱い信号量を拡大して、画素 性能を向上できる。
[0056] また、上記制御部によって、上記選択トランジスタ 6をオンして読み出し信号線 7の 電位を第 2の電位 (リセットレベル Vrst)にした後、転送トランジスタ 2をオンしてフォトダ ィオード 1からの信号電荷を信号電荷蓄積部 3に転送することによって、フォトダイォ ード 1から信号電荷蓄積部 3への電荷転送を完全化することができる。
[0057] また、上記読み出し信号線 7が低電位電源側に定電流負荷 11を介して接続されて いるので、増幅トランジスタ 5により増幅された信号電荷蓄積部 3の電位に相当する 読み出し信号が読み出し信号線 7に出力される。
[0058] また、上記増幅トランジスタ 5のゲート Zソース間容量に加えてキャパシタンス 8によ る容量が付加されるために増幅トランジスタ 5の入力側と出力側 (読み出し信号線 7側 )との間の容量が増大し、読み出し信号線 7の電位上昇時に、信号電荷蓄積部 3の電 位がリセット時の電位力も高められる効果が増大する。このため、フォトダイオード 1か ら信号電荷蓄積部 3への電荷転送を完全化 (=無残像化)することが一層容易になる
[0059] また、上記埋め込み型のフォトダイオード 1を用いることによって、フォトダイオード 1 から信号電荷蓄積部 3への電荷転送を完全化することが容易となり、さらにフォトダイ オード 1で発生する暗電流を低減することが可能となって、高画質の画像を得ること ができる。
[0060] (第 2実施形態）
図 3は、この発明の第 2実施形態の増幅型固体撮像装置の要部を示すタイミング図 である。ここで対象となる画素部の回路図は、第 1実施形態の図 1に示す増幅型固体 撮像装置の画素部と同じである。
[0061] この第 2実施形態の増幅型固体撮像装置において、タイミングで第 1実施形態の図 2に示すタイミング図と異なるのは、リセット信号 RST力 時刻 t2までおよび時刻 t7以 降をハイレベルに固定している点、即ち時刻 t2〜t7のみローレベルとしている点であ る。図 3では、時刻 tl〜t8では図 2と同じであるため、この期間の動作は図 2と同様で ある。更に、図 3の場合には、非読出し期間となる時刻 tlまでおよび時刻 t8以降にお いて、リセットトランジスタ 4は常時オンのため、信号電荷蓄積部 3(FD)の電位は電源 電圧 Vdに固定される。このため、フォトダイオード 1に過大な入射光があった場合な どに、フォトダイオード 1で発生した過剰な信号電荷は、まず転送トランジスタ 2を介し て信号電荷蓄積部 3(FD)へ流入するが、上記のように信号電荷蓄積部 3(FD)の電 位は電源電圧 Vdに固定されているため、速やかに電源電圧 Vdに排出され、過剰な 信号電荷が排出されず周囲へ溢れるブルーミング現象が防止される効果がある。
[0062] (第 3実施形態）
図 4は、この発明の第 3実施形態の増幅型固体撮像装置の要部を示す回路図であ る。この第 3実施形態の増幅型固体撮像装置は、リセットトランジスタ 14および選択ト ランジスタ 16がデプレッション型の MOS型トランジスタである点、読み出し信号線 7と 定電流負荷 11との間にスィッチトランジスタ 12を設けた点、および走査回路 40を除 いて第 1実施形態の増幅型固体撮像装置と同一の構成をしている。
[0063] 図 4に示すように、この第 3実施形態の増幅型固体撮像装置は、マトリックス状に配 列された複数の画素部 30と、上記画素部 30を制御する制御部の一例としての走査 回路 40とを備えている。図 4では、画素部 30は 1つのみを示す。上記画素部 30およ び走査回路 40を半導体基板 (図示せず)上に形成している。
[0064] 上記画素部 30は、光電変換素子の一例として埋め込み型のフォトダイオード 1と、 上記フォトダイオード 1からの信号電荷を転送する転送トランジスタ 2と、上記転送トラ ンジスタ 2から転送されたフォトダイオード 1の信号電荷を蓄積する信号電荷蓄積部 3 と、上記信号電荷蓄積部 3の電位をリセットするリセットトランジスタ 14と、上記信号電 荷蓄積部 3の電位を増幅して読み出す増幅トランジスタ 5と、上記増幅トランジスタ 5と 高電位電源側との間に挿入された選択トランジスタ 16とを有して 、る。
[0065] 上記増幅トランジスタ 5により増幅された信号電荷蓄積部 3の電位を、増幅トランジ スタ 5の出力側に直接接続された読み出し信号線 7に出力する。上記フォトダイォー ド 1のアノードをグランドに接続し、フォトダイオード 1の力ソードを転送トランジスタ 2の 一端に接続している。上記転送トランジスタ 2の他端を信号電荷蓄積部 3に接続し、 転送トランジスタ 2のゲートに転送制御信号線 23を接続して 、る。上記信号電荷蓄積 部 3にリセットトランジスタ 14のソースが接続され、リセットトランジスタ 14のドレインを 電源電圧 Vdに接続している。上記リセットトランジスタ 14のゲートにリセット信号線 22 を接続している。また、上記信号電荷蓄積部 3に増幅トランジスタ 5のゲートを接続し 、増幅トランジスタ 5のソースを読み出し信号線 7に接続している。また、選択トランジ スタ 16のドレインに電源電圧 Vdを印加している。
[0066] 上記読み出し信号線 7の一端とグランドとの間にスィッチトランジスタ 12と定電流負 荷 11を接続している。この定電流負荷 11は、ベースにバイアス電圧 Vcが印加された エンハンスメント型の MOSトランジスタである。
[0067] 上記転送トランジスタ 2と増幅トランジスタ 5は、エンハンスメント型の MOSトランジス タであり、リセットトランジスタ 14と選択トランジスタ 16はデプレッション型の MOS型ト ランジスタである。また、上記信号電荷蓄積部 3は、半導体基板 (図示せず)上に形成 された浮遊拡散領域である。
[0068] また、上記走査回路 20は、選択制御信号 SEL,リセット信号 RST,転送制御信号 T Xおよびスィッチ制御信号 SWを出力する。上記選択トランジスタ 16のゲートに選択 制御信号線 21を介して選択制御信号 SELを入力する。また、上記リセットトランジス タ 14のゲートにリセット信号線 22を介してリセット信号 RSTを入力する。また、上記転 送トランジスタ 2のゲートに転送制御信号線 23を介して転送制御信号 TXを入力する 。さら〖こ、上記スィッチトランジスタ 12のスィッチ制御信号線 24を介してスィッチ制御 信号 swを入力する。
[0069] 図 5は図 4に示す増幅型固体撮像装置の各駆動パルスのタイミングを示して 、る。
[0070] まず、時刻 tO以前と時刻 t9以降では、スィッチ制御信号 SWをローレベルとし、スィ ツチトランジスタ 12がオフとなる。このとき、選択トランジスタ 16がデプレッション型の MOS型トランジスタであっても、スィッチトランジスタ 12をオフすることによって、選択 トランジスタ 16がオフにおいて、高電位電源側と低電位電源側との間での定電流負 荷 11を介してのリーク電流が流れることは無!、。
[0071] 時刻 tOになると、選択トランジスタ 16がオフの状態で、スィッチ制御信号 SWがロー レベル力もハイレベルとなって、スィッチトランジスタ 12がオンすることにより、読み出 し信号線 7の電位 Voutは接地電位 (GND)付近の低い電位 Vgとなる。
[0072] 次に、時刻 tlになると、リセット信号 RSTがローレベルからハイレベルとなってリセッ トトランジスタ 14がオンになる。このとき、リセットトランジスタ 14がデプレッション型であ るため、信号電荷蓄積部 3の電位は電源電圧 Vdまで高められる。
[0073] 次に、時刻 t3になると、選択制御信号 SELがローレべルカ ハイレベルとなって選 択トランジスタ 16がオンとなるため、読み出し信号線 7の電位 Voutはリセットレベル Vr stまで Δν上昇する。これに伴い、信号電荷蓄積部 3の電位は、電源電圧 Vdから k A Vだけ上昇する。
[0074] 増幅トランジスタ 5はェンノヽンスメント型であり、そのゲート電位が電源電圧より高く なるため、もし選択トランジスタ 16がェンノ、ンスメント型であると、選択トランジスタ 16 のゲート電位を電源まで上げても十分オンしなくなる。これに対して、この第 3実施形 態の増幅型固体撮像装置では、選択トランジスタ 16にデプレッション型の MOS型ト ランジスタを用いているため、増幅トランジスタ 5の入力が電源電圧 Vd以上であって ち才ンさせることが可會 となる。
[0075] また、上記リセットトランジスタ 14にデプレッション型の MOS型トランジスタを用いる ことによって、読み出し信号線 7の電位が低い第 1の電位 (電位 Vg)にて信号電荷蓄 積部 3をリセットするとき、信号電荷蓄積部 3の電位は電源電圧まで高めることが可能 となる。従って、その後、読み出し信号線 7の電位を第 1の電位 (電位 Vg)よりも高い第 2の電位 (リセットレベル Vrst)にすると、信号電荷蓄積部 3の電位は電源電圧よりも高 い値まで高めることが可能となる。このため、埋め込みフォトダイオード 1から信号電 荷蓄積部 3への電荷転送を完全化 (=無残像化)することに一段と有利となる。
[0076] また、上記選択トランジスタ 16にデプレッション型の MOS型トランジスタを用いるこ とによって、信号電荷蓄積部 3の電位が電源電圧よりも高い値まで高められても、増 幅トランジスタ 5がエンハンスメント型であれば、増幅トランジスタ 5の出力電圧範囲全 体に渡り、選択トランジスタ 16により増幅トランジスタ 5をスイッチングすることが可能と なる。
[0077] また、上記読み出し信号線 07と定電流負荷 11との間に設けられたスィッチトランジ スタ 12を備えていることによって、選択トランジスタ 16がデプレッション型の MOS型ト ランジスタの場合、非選択状態においてスィッチトランジスタ 12をオフとすることにより 、定電流負荷 11を介して流れるリーク電流を抑えることができる。
[0078] (第 4実施形態）
図 6はこの発明の第 4実施形態の増幅型固体撮像装置の要部の回路図を示してお り、図 7は上記増幅型固体撮像装置のタイミングを示している。
[0079] この第 4実施形態の増幅型固体撮像装置の画素部 50は図 1に比べて、選択トラン ジスタ 6が無 、こと、および増幅トランジスタ 5のドレイン側がドレイン信号線 25に接続 されていることが異なる。ここで、走査回路 60によって、ドレイン信号線 25のドレイン 信号 PVdの動作波形を図 7に示すタイミングで駆動することにより、増幅トランジスタ 5 のドレイン側は、図 1および図 2の場合と同様の動作となる。従って、選択トランジスタ 6が無いにもかかわらず、第 1実施形態の図 1および図 2の場合と同様の効果が可能 となる。
[0080] 上記第 1〜第 4実施形態では、光電変換素子の一例として埋め込み型のフォトダイ オード 1を用いた増幅型固体撮像装置について説明したが、光電変換素子はこれに 限らない。
[0081] また、上記第 1〜第 4実施形態では、マトリックス状に複数の画素部が配列された増 幅型固体撮像装置について説明したが、行方向または列方向に 1列に配列された増 幅型固体撮像装置にこの発明を適用してもよい。

Claims

請求の範囲
[1] 光電変換素子と、上記光電変換素子からの信号電荷を信号電荷蓄積部に転送す る転送トランジスタと、上記信号電荷蓄積部の電位をリセットするリセットトランジスタと ソース側が読み出し信号線に直接接続され、上記信号電荷蓄積部の電位を増幅し て読み出す増幅トランジスタとを有する画素部と、
上記転送トランジスタと上記リセットトランジスタを制御すると共に上記増幅トランジス タのドレイン側電位を制御する制御部と
を備え、
上記制御部は、上記光電変換素子からの信号電荷を上記信号電荷蓄積部に転送 する前に、上記増幅トランジスタのドレイン側電位を高 ヽ電位と低 ヽ電位のうちの上 記低い電位にして上記読み出し信号線の電位を第 1の電位に保持した状態で上記リ セットトランジスタを所定期間オンして上記信号電荷蓄積部の電位をリセットした後、 上記増幅トランジスタのドレイン側電位を上記高い電位にして上記読み出し信号線 の電位を上記第 1の電位よりも高い第 2の電位にして、上記信号電荷蓄積部の電位 をリセット直後の電位よりも高くなるようにすることを特徴とする増幅型固体撮像装置。
[2] 請求項 1に記載の増幅型固体撮像装置において、
上記増幅トランジスタのドレイン側と高電位電源側との間に挿入された選択トランジ スタを備え、
上記選択トランジスタは上記制御部により制御されることを特徴とする増幅型固体 撮像装置。
[3] 請求項 1に記載の増幅型固体撮像装置において、
上記増幅トランジスタのドレイン側がドレイン信号線に接続され、
上記ドレイン信号線の電位は上記制御部により制御されることを特徴とする増幅型 固体撮像装置。
[4] 請求項 1に記載の増幅型固体撮像装置において、
上記制御部は、上記光電変換素子からの信号電荷を信号電荷蓄積部に転送する ために、上記増幅トランジスタのドレイン側電位を上記高い電位にして上記読み出し 信号線の電位を上記第 2の電位にした後、上記転送トランジスタをオンすることを特 徴とする増幅型固体撮像装置。
[5] 請求項 1に記載の増幅型固体撮像装置において、
上記読み出し信号線と低電位電源側との間に接続された負荷を備えたことを特徴 とする増幅型固体撮像装置。
[6] 請求項 2に記載の増幅型固体撮像装置において、
上記制御部は、上記リセットトランジスタをオンするときに上記選択トランジスタをォ フ状態にして上記増幅トランジスタのドレイン側電位を上記低 、電位にして、上記読 み出し信号線の電位を上記第 1の電位にした後、上記選択トランジスタをオンするこ とにより上記増幅トランジスタのドレイン側電位を上記高い電位にして、上記読み出し 信号線の電位を上記第 2の電位とすることを特徴とする増幅型固体撮像装置。
[7] 請求項 3に記載の増幅型固体撮像装置において、
上記制御部は、上記リセットトランジスタをオンするときに上記ドレイン信号線の電位 を高 、電位と低!、電位のうちの上記低 、電位にして、上記読み出し信号線の電位を 上記第 1の電位にした後、上記ドレイン信号線電位を上記高い電位にして、上記読 み出し信号線の電位を上記第 2の電位とすることを特徴とする増幅型固体撮像装置
[8] 請求項 1に記載の増幅型固体撮像装置において、
上記信号電荷蓄積部と上記読み出し信号線との間にキャパシタンス要素が挿入さ れていることを特徴とする増幅型固体撮像装置。
[9] 請求項 1に記載の増幅型固体撮像装置において、
上記リセットトランジスタがデプレッション型の MOS型トランジスタであることを特徴と する増幅型固体撮像装置。
[10] 請求項 2に記載の増幅型固体撮像装置において、
上記選択トランジスタがデプレッション型の MOS型トランジスタであることを特徴と する増幅型固体撮像装置。
[11] 請求項 5に記載の増幅型固体撮像装置において、
上記読み出し信号線と上記負荷との間に設けられたスィッチトランジスタを備えたこ とを特徴とする増幅型固体撮像装置。 請求項 1に記載の増幅型固体撮像装置において、
上記光電変換素子が埋め込み型のフォトダイオードであることを特徴とする増幅型 固体撮像装置。
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