WO2007060845A1 - Ｐｄｐ駆動装置及びプラズマディスプレイ - Google Patents

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WO2007060845A1
WO2007060845A1 PCT/JP2006/322453 JP2006322453W WO2007060845A1 WO 2007060845 A1 WO2007060845 A1 WO 2007060845A1 JP 2006322453 W JP2006322453 W JP 2006322453W WO 2007060845 A1 WO2007060845 A1 WO 2007060845A1
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voltage
sustain
pdp
bidirectional
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Manabu Inoue
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a plasma display panel driving apparatus.
  • a plasma display is a display device that utilizes a light emission phenomenon associated with gas discharge.
  • the display portion of a plasma display that is, a plasma display panel (PDP)
  • PDP plasma display panel
  • AC type PDP is particularly bright and simple in structure. Therefore, AC-type PDP is suitable for mass production and pixel definition and is widely used.
  • the AC type PDP has, for example, a three-electrode surface discharge type structure (see, for example, JP-A-2005-70787).
  • address electrodes are arranged in the vertical direction of the panel on the rear substrate of the PDP, and sustain electrodes and scanning electrodes are alternately arranged in the horizontal direction of the panel on the front substrate of the PDP.
  • the address electrode and the scan electrode can individually change the potential one by one.
  • Discharge cells are installed at intersections between the pair of sustain electrodes and scan electrodes adjacent to each other and the address electrodes.
  • a layer made of a dielectric dielectric layer
  • a layer for protecting the electrode and the dielectric layer protective layer
  • a layer containing a fluorescent substance fluorescent layer
  • Gas is sealed inside the discharge cell.
  • the PDP drive device controls the potentials of the sustain electrode, the scan electrode, and the address electrode of the PDP according to an ADS (Address Display-period Separation) method.
  • the ADS method is a kind of sub-field method.
  • one field of an image is divided into a plurality of subfields.
  • the sub-fields are initialization period, address period, and release. Including electricity maintenance period.
  • the above three periods are set in common for all the discharge cells of the PDP (see, for example, JP-A-2005-70787).
  • an initialization pulse voltage is applied between the sustain electrode and the scan electrode.
  • a scan pulse voltage is sequentially applied to the scan electrodes, and a signal pulse voltage is applied to some of the address electrodes.
  • the address electrode to which the signal pulse voltage is to be applied is selected based on the video signal input from the outside.
  • a discharge sustain pulse voltage is applied simultaneously and periodically to all pairs of sustain electrodes and scan electrodes. At that time, in the discharge cell in which the wall charges are accumulated during the address period, the gas discharge is maintained and light emission occurs. Since the length of the discharge sustaining period is different for each subfield, the light emission time per field of the discharge cell, that is, the luminance of the discharge cell is adjusted by selecting the subfield to emit light.
  • FIG. 22 shows the configuration of a conventional PDP drive device.
  • Figure 22 shows in particular the scan electrode driver and PDP.
  • Scan electrode driver 110 includes a scan pulse generator 111, an initialization pulse generator 112, and a discharge sustain pulse generator 113.
  • the sustaining pulse generator 113 includes a no-side sustaining switch element Q7Y and a low-side sustaining switch element Q8Y connected in series, and is maintained by the sustaining voltage source Vs or the ground potential through these sustaining switch elements Q7Y and Q8Y. Controls the voltage between electrode X and scan electrode Y.
  • PDP20 is equivalently represented by stray capacitance Cp (hereinafter referred to as “PDP panel capacitance”) between sustain electrode X and scan electrode Y, and the path of current flowing through PDP20 during discharge in the discharge cell is omitted. Is done.
  • the sustain electrode driver connected to the sustain electrode X is omitted, and the sustain electrode X is shown in a grounded state in the figure.
  • the upper limit of the initialization pulse voltage must be sufficiently high.
  • the lower limit of the scan pulse voltage must be sufficiently low to cause an address discharge during the address period. Therefore, the initial
  • the upper limit of the activation pulse voltage is set higher than the upper limit of the sustaining pulse voltage.
  • the lower limit of the scanning noise voltage is generally set lower than the lower limit of the sustaining voltage pulse. Therefore, in order to prevent the initial pulse voltage from being clamped at the upper limit of the sustaining voltage pulse, the sustaining voltage source of the sustaining pulse generator must be separated from the initializing pulse generator in the initialization period. Don't be. Therefore, in order to prevent the scan pulse voltage from being clamped at the lower limit of the sustain pulse voltage, the sustain voltage source of the sustain sustain pulse generator must be separated during the address period.
  • separation switch elements QS 1 and QS 2 are installed between sustain voltage source Vs and initialization pulse generator 112.
  • separation switch elements QS1 and QS2 are inserted.
  • the separation switch elements QS1 and QS2 are turned on, and the sustain switch elements Q7Y and Q8Y of the sustain sustain pulse generator 113 are switched so that the positive and negative potentials of the sustain voltage source Vs become the discharge sustain panel. It is supplied from the output terminal JY2 of the generator 113.
  • the separation switch elements QS1 and QS2 are turned off, and the initialization pulse generator is separated from the sustain voltage source Vs.
  • the initialization pulse voltage rises to a predetermined upper limit and falls to a predetermined lower limit without being clamped at the upper limit and lower limit of the discharge sustaining pulse voltage. Therefore, a voltage sufficient to make the wall charge uniform is applied to all discharge cells of the PDP during the initialization period.
  • the recovery switch elements Q9Y and Q10Y, the recovery diodes D1 and D2, the recovery inductor CY, and the recovery capacitor LY force are also used as the power of the panel capacitance Cp.
  • Recovery diode used here D 1, D2 has the role of preventing current from flowing into the recovery capacitor when sustain switch elements Q7Y and Q8Y are turned on, and maintaining the recovery capacitor CY at a constant value (Vs / 2).
  • the recovery current flowing by the recovery operation is a large current, it is important to reduce the conduction loss in the recovery diode in order to reduce the power consumption in the PDP drive device.
  • the current capacity of the collection diode must be set large. Therefore, since many recovery diodes are connected in parallel, the recovery diode mounting area is large. As a result, it was difficult to achieve both reduction in power consumption and reduction in the number of parts.
  • the present invention has been made to solve the above-described problems, and the object of the present invention is to reduce power consumption without reducing the magnitude of a voltage such as an initialization pulse applied between the electrodes of the PDP and The object is to provide a PDP drive device that reduces the number of parts.
  • a driving device for a plasma display panel having a sustain electrode, a scan electrode, and an address electrode, including a plurality of switch elements, and the plurality of switch elements. At least one of them is a bidirectional switch element, which provides a plasma display panel drive device.
  • a bidirectional switch element is an element that allows conduction of current in at least one direction when turned on, and disables conduction of bidirectional current when turned off.
  • the plurality of switch elements include a high-side switch element and a low-side switch element that are electrically coupled in series. From the connection point of the high-side switch element and the low-side switch element, the plasma display A predetermined pulse voltage may be applied to at least one of the scan electrode, the sustain electrode, and the address electrode of the panel. In that case, at least one of the no-side switch element and the low-side switch element is a bidirectional switch element.
  • the plurality of switch elements include a high-side switch element and a low-side switch element that are electrically connected in series, and a connection point between the two-side switch element and the low-side switch element. From the scanning electrode of the plasma display panel, A predetermined pulse voltage may be applied to at least one of the sustain electrode and the address electrode. Furthermore, a separation switch element may be provided between the connection point and the plasma display panel. The separation switch element is a bidirectional switch element.
  • the driving device may include an inductor electrically connected to at least one of the sustain electrode, the scan electrode, and the address electrode, and a recovery switch element.
  • the recovery switch element is a bidirectional switch element, and forms a path through which resonance current flows between the inductor and the plasma display panel during the ON period.
  • the bidirectional switch element includes, for example, at least one of a JFET, a MESFET, a reverse conduction blocking IGBT, and a bidirectional lateral MOSFET.
  • the bidirectional switch element may be formed of a wide band gap semiconductor.
  • a wide band gap semiconductor is a semiconductor having a larger band gap than silicon (Si), for example, at least one of silicon carbide, diamond, gallium nitride, acid-molybdenum, and acid-zinc. Is included.
  • a plasma display panel driving apparatus capable of displaying an image by emitting light from a phosphor due to discharge between the electrodes, wherein the electrode driving unit applies a predetermined voltage to the electrodes.
  • the electrode driving unit includes a bidirectional switch element, and provides a plasma display panel driving apparatus.
  • a plasma comprising: a plasma display panel capable of displaying an image when phosphor emits light by discharge between electrodes; and the PDP driving device for driving the plasma display panel.
  • a display is provided.
  • the separation switch is used. It is possible to reduce the number of elements, recovery diodes, or parts included therein, and to supply the PDP with the same scan pulse voltage, initialization pulse voltage, and sustaining discharge pulse voltage as in the past. Therefore, according to the present invention, it is possible to easily reduce the size of the PDP drive device. Moreover, since the mounting area can be reduced, the wiring impedance can be reduced. Furthermore, the separation switch element in the discharge sustain period, Since the conduction loss due to the recovery diode is greatly reduced, more power can be saved.
  • FIG. 1 is a block diagram showing a configuration of a plasma display according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of a scan electrode driving unit and a PDP according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing an example in which a bidirectional switch element is configured by two reverse-conduction blocking IGBTs connected in reverse parallel.
  • FIG. 4 is a diagram illustrating a voltage waveform applied to a scan electrode of a PDP during an initialization period, an address period, and a discharge sustain period, and an on period of each switch element included in the scan electrode driver in Embodiment 1 of the present invention. It is.
  • FIG. 5 is a diagram showing an example in which the sustain switch element is configured by a parallel circuit of a reverse conduction blocking IGBT and a regenerative circuit.
  • FIG. 6 is a diagram illustrating a configuration example of a clamp circuit.
  • FIG. 7 is a diagram showing a configuration example of a regenerative circuit and a clamp circuit that share components.
  • FIG. 8 is an equivalent circuit diagram of a scan electrode driver and a PDP according to Embodiment 2 of the present invention.
  • FIG. 9 is a diagram illustrating a voltage waveform applied to a scan electrode of a PDP during an initialization period, an address period, and a discharge sustain period, and an on period of each switch element included in the scan electrode driving unit in the second embodiment of the present invention. It is.
  • FIG. 10 is an equivalent circuit diagram of a scan electrode driver and a PDP according to Embodiment 3 of the present invention.
  • FIG. 11 is a diagram showing a detailed configuration of a high side ramp waveform generation unit according to the third embodiment.
  • FIG. 12 is a diagram illustrating a voltage waveform applied to a scan electrode of a PDP during an initialization period, an address period, and a discharge sustain period, and an on period of each switch element included in the scan electrode driving unit in Embodiment 3 of the present invention. It is.
  • FIG. 13 is an equivalent circuit diagram of a scan electrode driver and a PDP according to Embodiment 4 of the present invention.
  • FIG. 14 is a diagram showing a voltage waveform applied to a scan electrode of a PDP during an initialization period, an address period, and a discharge sustain period, and an on period of each switch element included in the scan electrode driving unit in Embodiment 4 of the present invention. It is.
  • FIG. 16 is an equivalent circuit diagram of a scan electrode driver and a PDP according to Embodiment 5 of the present invention.
  • 17 A diagram showing a voltage waveform applied to a scan electrode of a PDP during an initialization period, an address period, and a discharge sustain period, and an on period of each switch element included in the scan electrode driving unit in Embodiment 5 of the present invention. is there.
  • FIG. 18 is an equivalent circuit diagram of a scan electrode driver and a PDP according to Embodiment 6 of the present invention.
  • 19 A diagram showing a voltage waveform applied to a scan electrode of a PDP during an initialization period, an address period, and a discharge sustain period, and an on period of each switch element included in the scan electrode driving unit in Embodiment 6 of the present invention. is there.
  • FIG. 20 is a diagram illustrating various configuration examples of the protection circuit (for mode III) of the separation switch element.
  • ⁇ 21 It is a diagram illustrating various configuration examples of the protection circuit (for mode VI) of the separation switch element.
  • FIG. 22 is an equivalent circuit diagram of a scan electrode driving unit and a PDP in a conventional PDP driving device.
  • FIG. 1 is a block diagram showing a configuration of a plasma display according to an embodiment of the present invention.
  • the plasma display includes a PDP driving device 10, a plasma display panel (PDP) 20, and a control unit 30.
  • PDP plasma display panel
  • the PDP 20 is, for example, an AC type, and has a three-electrode surface discharge type structure.
  • Address electrodes Al, A2, A3,... Are arranged on the rear substrate of the PDP 20 along the width direction of the panel.
  • sustain electrodes XI, X2, X3,... And scan electrodes Yl,... 2, ⁇ 3,... Are alternately arranged along the longitudinal direction of the panel.
  • the sustain electrodes XI, ⁇ 2, ⁇ 3, ... are connected to each other and have substantially the same potential.
  • Discharge cells are installed at intersections between a pair of sustain electrodes and scan electrodes (for example, a pair of sustain electrode ⁇ 2 and scan electrode ⁇ 2) adjacent to each other and an address electrode (eg, address electrode ⁇ 2) (for example, FIG. (See the shaded area (1) shown in 1).
  • a layer made of a dielectric dielectric layer
  • a layer for protecting the electrode and the dielectric layer protective layer
  • a layer containing a fluorescent substance fluorescent layer
  • the discharge cell Discharge occurs at At that time, gas molecules in the discharge cell are ionized and emit ultraviolet rays.
  • the ultraviolet light excites the fluorescent material on the surface of the discharge cell to generate fluorescence. In this way, the discharge cell emits light.
  • the PDP driver 10 includes a scan electrode driver 11, a sustain electrode driver 12, and an address electrode driver 13.
  • Input terminals 1 of scan electrode drive unit 11 and sustain electrode drive unit 12 are connected to a power supply unit (not shown).
  • the power supply unit first converts an AC voltage from an external commercial AC power source into a constant DC voltage (for example, 400 V). Furthermore, the DC voltage is converted to a predetermined sustain voltage Vs by a DC-DC converter.
  • the output terminals of the scan electrode drive unit 11 are individually connected to the scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the scan electrode driver 11 changes the potential of each of the scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the output terminal of sustain electrode drive unit 12 is connected to sustain electrodes XI, XI2, ⁇ 3, ... of PDP20.
  • the sustain electrode driver 12 changes the potentials of the sustain electrodes XI, ⁇ 2, ⁇ 3, ... uniformly.
  • the address electrode drive unit 13 is individually connected to each of the address electrodes Al, ⁇ 2, A3, ... of the PDP 20.
  • the address electrode driver 13 generates a signal pulse voltage based on the video signal from the external force and applies it to the electrode selected from the address electrodes Al, ⁇ 2, A3,.
  • the PDP drive device 10 follows the ADS (Address Display-period Separation) method and controls the potential of each electrode of the PDP20.
  • each field is divided into a plurality of subfields.
  • three periods initialization period, address period, and discharge sustain period
  • the duration of the discharge sustain period is Different for each subfield.
  • different pulse voltages are applied to the discharge cells as follows.
  • an initialization pulse voltage is applied between sustain electrodes XI, X2, X3,... And scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the wall charge is made uniform in all discharge cells.
  • the scan electrode driver 11 sequentially applies a scan pulse voltage to the scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the address electrode driver 13 applies the signal pulse voltage to the address electrodes Al, ⁇ 2, A3,.
  • the address electrode to which the signal pulse voltage is to be applied is selected based on the video signal input from the outside.
  • the scan electrode drive unit 11 and the sustain electrode drive unit 12 alternately change the discharge sustain pulse voltage to the scan electrodes Yl, ⁇ 2, ⁇ 3, ... and the sustain electrodes XI, ⁇ 2, ⁇ 3, Apply to....
  • discharge is maintained in the discharge cell in which wall charges are accumulated during the address period, and light emission occurs. Since the length of the discharge sustain period varies from subfield to subfield, the light emission time per field of the discharge cell, that is, the luminance of the discharge cell is adjusted by selecting the subfield to emit light.
  • Scan electrode driver 11, sustain electrode driver 12, and address electrode driver 13 each include a switching inverter.
  • the control unit 30 performs switching control for these drive units. As a result, an initialization pulse voltage, a scan pulse voltage, a signal pulse voltage, and a discharge sustaining pulse voltage are generated with a predetermined waveform and timing, respectively.
  • the control unit 30 selects an address electrode to which a signal pulse voltage is applied based on a video signal having an external force.
  • the controller 30 further determines the length of the discharge sustain period after the application of the signal pulse voltage, that is, the subfield to which the signal pulse voltage is to be applied. As a result, each discharge cell emits light with appropriate brightness. In this way, the image corresponding to the video signal is reproduced by PDP20. [0043] 1. 1. 2 Scan electrode driver
  • FIG. 2 shows a detailed configuration of the scan electrode driving unit 11.
  • Figure 2 also shows the equivalent circuit of PDP20.
  • Scan electrode driver 11 includes a scan pulse generator 1Y, an initialization pulse generator 2 ⁇ ⁇ , and a discharge sustain pulse generator 3 ⁇ .
  • the PDP 20 is equivalently represented by the stray capacitance Cp (PDP panel capacitance) between the sustain electrode X and the scan electrode ⁇ , and the path of current flowing through the PDP 20 during discharge in the discharge cell is omitted.
  • the sustain electrode driver connected to the sustain electrode X is omitted, and the sustain electrode X is shown in a grounded state in the figure.
  • Scanning nors generator 1Y includes first constant voltage source VI, high-side scanning switch element Q1Y, and low-side scanning switch element Q2Y.
  • the first constant voltage source VI is based on the sustain voltage Vs applied from the power supply unit by, for example, a DC-DC converter (not shown). Maintain a certain voltage VI above the potential.
  • the two scanning switch elements Q1Y and Q2Y are, for example, MOSFETs.
  • an IGBT or a bipolar transistor may be used.
  • the positive electrode of the first constant voltage source VI is connected to the drain of the high-side scanning switch element Q1Y.
  • the source of high side scan switch element Q1Y is connected to the drain of low side scan switch element Q2Y.
  • the connection point J1Y between them is connected to one of the scanning electrodes Y of PDP20.
  • the source of the low-side scanning switch element Q2Y is connected to the negative electrode of the first constant voltage source VI.
  • the series connection circuit of the high-side scanning switch element Q1Y and the low-side scanning switch element Q2Y (the part surrounded by the solid line shown in FIG. 2) is actually the same number as the scanning electrodes Yl, ⁇ 2,. Are connected to each of the scanning electrodes Yl, ⁇ 2,.
  • the initial key pulse generation unit 2 includes a second constant voltage source V2, a high side ramp waveform generation unit QR1, a low side ramp waveform generation unit QR2, and a third constant voltage source V3.
  • the second constant voltage source V2 supplies the positive electrode potential by, for example, a DC-DC converter. Maintain a predetermined voltage V2 higher than the sustain voltage Vs applied from the source.
  • the third constant voltage source V3 maintains the potential of the positive electrode by a predetermined voltage V3 higher than the potential of the negative electrode based on the sustain voltage Vs applied from the power supply unit by, for example, a DC-DC converter.
  • the ramp waveform generators QR1 and QR2 include, for example, an N-channel MOSFET (NMOS). The gate and drain of the NMOS are connected by a capacitor. When the ramp waveform generators QR1 and QR2 are turned on, the drain-source voltage changes to zero at a substantially constant speed.
  • NMOS N-channel MOSFET
  • the positive electrode of the second constant voltage source V2 is connected to the drain of the high side ramp waveform generator QR1.
  • the source of the negative side ramp waveform generator QR1 is connected to the negative electrode of the first constant voltage source VI.
  • the negative electrode of the second constant voltage source V2 is connected to the positive electrode of the sustain voltage source Vs of the discharge sustain pulse generator 3Y.
  • the drain of the low side ramp waveform generator QR2 is connected to the negative pole of the first constant voltage source VI, and the source of the low side ramp waveform generator QR2 is connected to the negative pole of the third constant voltage source V3.
  • the positive electrode of the third constant voltage source V3 is grounded.
  • Discharge sustaining pulse generation unit 3Y includes a series circuit of high side sustaining switch element Q7Y and low side sustaining switch element Q8Y, recovery inductor LY, recovery switch circuit 15, and recovery capacitor CY.
  • the sustain voltage source Vs maintains the positive electrode potential higher than the negative electrode potential by a constant voltage Vs (sustain voltage).
  • the positive electrode of the sustain voltage source Vs is connected to the drain of the high side sustain switch element Q7Y, and the source of the non-side sustain switch element Q7Y is connected to the drain of the low side sustain switch element Q8Y.
  • the source of the low-side sustain switch element Q8Y is connected to the negative electrode of the sustain voltage source Vs.
  • the negative electrode of the sustain voltage source Vs is, for example, 0V (ground state).
  • connection point J2Y between the noisy sustaining switch element Q7Y and the low-side sustaining switch element Q8Y is connected to the negative electrode of the first constant voltage source VI as the output terminal of the discharge sustaining pulse generating unit 3Y.
  • the path from the output terminal J2Y of the discharge sustain pulse generator 3Y to the anode of the low-side scan switch element Q2Y is hereinafter referred to as “discharge sustain pulse transmission path”.
  • sustain switch elements Q7Y and Q8Y are composed of bidirectional switch elements.
  • the “bidirectional switch element” refers to a switch element having any of the following characteristics.
  • drain current can flow in both the source direction and the source to drain direction.
  • the absolute maximum rated drain-source voltage and the absolute maximum rated source-drain voltage of the device must be sufficient. (Hereafter, the absolute maximum rated drain 'source-to-source voltage and the absolute maximum rated source' drain-to-drain voltage are referred to as "bidirectional switch element breakdown voltage”.)
  • the drain force can flow current in the source direction.
  • An element having characteristic 2 is, for example, a reverse conduction blocking IGBT.
  • the reverse conduction blocking IGBT can be operated as an element having the characteristic 1 by arranging two reverse conduction blocking IGBTs 31 and 32 in reverse parallel.
  • Each of the 32 may be composed of a plurality of reverse conduction blocking IGBTs connected in parallel.
  • bidirectional switch elements include JFET (Junction Field Effect Transistor) and MESFET (Metal Semiconductor Field Effect Transistor).
  • reverse conduction blocking I GBT can be considered (“1200V class Reverse Blocking IGBT (RB— IGBT) for AC Matrix Converter), Hishihide et al., 2004 International Symposium on Power Semiconductor Devices and ICs (Kitakyushu), see pages 121-124, etc.).
  • bidirectional lateral MOSFETs can be considered.
  • the bidirectional lateral MOSFET is a MOSFET having a structure in which two drain regions are shared and the drain terminal is not provided and the gate terminal is provided (Yasuo Sugi et al., “Bidirectional trench lateral type power MOS built-in battery protection IC ”, IEEJ Technical Report, EDD- 05- 53ZSPC- 05 -78, pp. 7-12 (Electronic Devices, Semiconductor Power Conversion Joint Study Group, October 27-28, 2005, University of Fukui), etc. ).
  • a bidirectional switch element it is necessary to secure sufficient values for the drain-source voltage and the absolute maximum-rated source-drain voltage of the absolute maximum rating. .
  • a wide bandgap semiconductor is effective in suppressing an increase in the on-resistance Ron.
  • a wide band gap semiconductor means a semiconductor having a larger band gap than silicon (Si).
  • Si silicon carbide
  • GaN gallium nitride
  • ZnO acid zinc
  • Wide band gap semiconductors have an advantage in terms of power loss because of their low on-resistance.
  • a bidirectional switch element having the same characteristics can be used.
  • sustain switch elements Q7Y and Q8Y By configuring sustain switch elements Q7Y and Q8Y with bidirectional switch elements, reverse conduction can be prevented even when a high voltage is applied to sustain switch elements Q7Y and Q8Y. For this reason, the sustain switch elements Q7Y and Q8Y are composed of bidirectional switch elements, so that they are used in conventional PDP drive devices to prevent reverse conduction during the initialization period. There is no need to provide separate switch elements (see Fig. 22), the number of parts can be reduced, and power loss can be reduced. Note that only one of the sustain switch elements Q7Y and Q8Y may be a bidirectional switch element, and the other may be composed of, for example, a MOSFET, an IGBT, or a bipolar transistor.
  • a bidirectional switch element When a bidirectional switch element is not used, it is necessary to provide a separate switch element for a maintenance switch element that is not a bidirectional switch element.
  • the drain of the sustain switch element (Q7Y or Q8Y) may be connected to the drain of the isolation switch element (QS or QS2).
  • Separate switch elements QS Alternatively, QS2 may be disposed between the positive electrode or negative electrode of the sustain voltage source Vs and the scan electrode.
  • the sustain switch element can also be applied to the sustain electrodes (sustain electrode drive unit 12) and address electrodes (address electrode drive unit 13) other than the scan electrodes (scan electrode drive unit 11).
  • the recovery switch circuit 15 includes a first recovery diode Dl, a second recovery diode D2, a high side recovery switch element Q9Y, and a low side recovery switch element Q10Y.
  • the two recovery switch elements Q9Y and Q10Y are, for example, MOSFETs.
  • an IGBT or a bipolar transistor may be used.
  • the source of the high-side recovery switch element Q9Y is connected to the anode of the first recovery diode D1, the force sword of the first recovery diode D1 is connected to the anode of the second recovery diode D2, and the second The recovery sword of the recovery diode D2 is connected to the drain of the low-side recovery switch element Q10Y.
  • One end of the recovery inductor LY is connected to the connection point J2Y, and the other end is connected to the connection point J3Y between the force sword of the first recovery diode D1 and the second recovery diode D2.
  • One end of the recovery capacitor CY is connected to the negative electrode of the sustain voltage source Vs, and the other end is connected to the drain of the high-side recovery switch element Q9Y and the source of the low-side recovery switch element Q10Y.
  • the capacity of the recovery capacitor CY is sufficiently larger than the panel capacity Cp of the PDP20.
  • the voltage across the recovery capacitor CY is maintained substantially equal to the half value VsZ2 of the sustain voltage Vs applied from the power supply.
  • FIG. 4 is a diagram showing a voltage waveform applied to the scanning electrode Y of the PDP 20 and an ON period of each switch element included in the scan electrode driving unit 11 in each of the initialization period, the address period, and the discharge sustain period. .
  • the ON period of each switch element is indicated by hatching.
  • the operation in each period will be described.
  • the initialization period is divided into the following five modes I to V according to changes in the initialization pulse voltage. [0067] ⁇ Mode I>
  • the voltage rises relatively slowly to the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • high-side ramp waveform generator QR1 is turned off and high-side sustain switch element Q7Y is turned on while the low-side scan switch element Q2Y is kept on (the remaining switch elements are kept off).
  • high-side sustain switch element Q7Y is turned off while low-side scan switch element Q2Y is kept on, and low-side ramp waveform generator QR2 Turns on.
  • the remaining switch elements are kept off.
  • the low side ramp waveform generator QR2 and the high side scan switch element Q1Y are maintained in the ON state. Therefore, the drain of the low-side scan switch element Q1Y is maintained at a potential Vp (hereinafter referred to as the upper limit of the scan noise voltage) that is higher than the voltage V1 of the first constant voltage source from V3. The source is maintained at V3.
  • Vp hereinafter referred to as the upper limit of the scan noise voltage
  • scan electrode driving unit 11 changes the potential of scan electrode Y as follows (see scan pulse voltage SP shown in FIG. 4).
  • scan pulse voltage SP shown in FIG. 4
  • the high side scan switch element Q1Y connected to the scan electrode Y is turned off and the low side scan switch element Q2Y is turned on.
  • the potential of the scan electrode Y drops to ⁇ V3.
  • the low-side scan switch element Q2Y connected to the scan electrode Y is turned off and the high-side scan switch element Q1Y is turned on.
  • the potential of the scan electrode Y rises to the upper limit Vp of the scan pulse voltage.
  • the scanning electrode drive unit 11 sequentially performs the same switching operation as described above for the scan switch element pairs Q1Y and Q2Y connected to the scan electrodes.
  • the scan pulse voltage SP is sequentially applied to each of the scan electrodes.
  • the potential of the selected address electrode A is set to the signal pulse voltage for a predetermined time. It rises to the upper limit Va (not shown).
  • the scan pulse voltage SP is applied to one scan electrode Y and the signal pulse voltage is applied to one address electrode A
  • the voltage between the scan electrode Y and the address electrode A is Higher than the voltage between the electrodes. Therefore, a discharge occurs at the discharge cell located at the intersection between the scan electrode Y and the address electrode A. The discharge accumulates new wall charges on the surface of the discharge cell.
  • scan electrode drive unit 11 and sustain electrode drive unit 12 alternately apply a sustain discharge pulse voltage to scan electrode Y and sustain electrode X, respectively. (See Figure 4). At that time, discharge is maintained in the discharge cells in which wall charges are accumulated during the address period, and light emission occurs.
  • the discharge sustain period will be described.
  • the low-side scanning switch element Q2Y is always kept on.
  • the non-side recovery switch element Q9Y is turned on, the low-side sustain switch element Q8Y is on, and the voltage across the panel capacitance Cp is maintained at 0V.
  • the high-side recovery switch element Q9Y is turned on, an LC resonance circuit is formed by the recovery capacitor CY, the high-side recovery switch element Q9Y, the first recovery diode D1, the recovery inductor LY, and the panel capacitance Cp. The This increases the voltage across the panel capacitance Cp to Vs. The remaining switch elements are kept off.
  • a reverse conduction blocking IGBT As a bidirectional switch element (Q7Y, Q8Y), reverse conduction blocking I GBT connected in parallel as shown in Fig. 3 When GBT is applied with connection point a on the high voltage side and connection point b on the low voltage side, reverse conduction on the B side Decrease the number of blocking IGBT32 in parallel to the number of parallel reverse blocking IGBT31 on the A side! /.
  • the reverse conduction blocking IGBT on the A side carries a discharge current (current due to discharge in the PDP discharge cell during the discharge sustain period).
  • the number of parallel connections of the reverse-side blocking IGBT31 on the A side is set to allow the amount of current.
  • the reverse conduction blocking IGBT on the B side only flows current in mode IV, etc. during the initialization period, and the current is small compared to the discharge current. Therefore, the number of B-side reverse conduction blocking IGBTs connected in parallel may be smaller than that of the A-side reverse conduction blocking IGBT.
  • the reverse conduction blocking IGBT31 which is a bidirectional switch element, can be applied to the non-side maintaining switch element Q7Y, and the source power of the reverse conduction blocking IGBT31 can be configured to include a regenerative circuit 50a as a measure against current in the drain direction. (See Figure 5 (a)).
  • the regenerative circuit 50 a includes a regenerative switch element 51 and a regenerative diode 52.
  • the regenerative circuit 50a is a circuit that allows a current to flow from the source to the drain of the reverse conduction blocking IGBT 31 when the reverse conduction blocking IGBT 31 is off.
  • the regenerative switch element 51 receives an inverted signal of the control signal of the non-side ramp waveform generator QR1. That is, the regenerative switch element 51 is turned off when the high side ramp waveform generator QR1 is on, and the regenerative switch element 51 is turned on when the high side ramp waveform generator QR1 is off.
  • the gate drive circuit can be simplified because it needs to be higher than the potential at the connection point J2Y, and since the current flowing through the regenerative circuit is small, the number of parallel switch elements 31 and diodes D2 in the regenerative circuit 51 may be small. .
  • the regenerative circuit may have a configuration as shown in FIG.
  • the regenerative circuit 50c shown in the figure includes a regenerative switch element 51 and a regenerative diode 52 which are PchMOSs.
  • a reverse conduction blocking IGBT BT31 which is a bidirectional switch element, is applied to the low-side sustain switching element Q8Y, and a regenerative circuit 50b is attached as a countermeasure against current flowing from the source to the drain of the IGBT 31.
  • the regenerative circuit 50b includes a regenerative switch element 51 and a regenerative diode 52.
  • the regenerative circuit 50b is a circuit capable of allowing a current to flow only in the direction from the source to the drain of the reverse conduction blocking IGBT 31 when the reverse conduction blocking IGBT 31 is off.
  • the regenerative switch element 51 receives an inverted signal of the control signal of the low side ramp waveform generator QR2. That is, the regenerative switch element 51 is turned off when the low-side ramp waveform generator QR2 is on, and the regenerative switch element 51 is turned on when the low-side ramp waveform generator QR2 is off.
  • the low-side sustain switch element Q7Y may be turned on during the address period (with the reverse conduction blocking IGBT acting on the sustain voltage source Vs A negative force can also block the current at node J2Y. ) 0
  • the number of switch elements and diodes connected in parallel in the regenerative circuit may be small.
  • FIG. 22 includes a configuration in which sustain switch elements Q7Y and Q8Y and isolation switch elements QS1 and QS2 are connected in series, respectively.
  • this embodiment has a configuration in which two reverse conduction blocking IGBTs 31 and 32 are connected in parallel (see FIG. 3) or a configuration in which a reverse conduction blocking IGBT and a regenerative circuit are connected in parallel (see FIG. 5). .
  • the component arrangement of the present embodiment is a parallel connection configuration, whereas the component arrangement of the prior art is a series connection configuration.
  • the prior art since a discharge current that is a large current flows through both the sustain switch element and the separation switch element, it is necessary to connect a large number of sustain switch elements and separation switch elements in parallel.
  • a large current flows only in the reverse conduction blocking IGBT 31 and no large current flows in the other reverse conduction blocking IGBT 32 and the regenerative circuit 50. For this reason, the number of parallel connections of elements required as a whole can be reduced.
  • drain conduction is prevented from flowing in the drain force source direction or in both directions from the source to the drain direction in the off period, and only in the drain force source direction in the on period.
  • FIG. 6 (a) shows a configuration example of the clamp circuit.
  • the clamp circuit is composed of a series circuit of a clamp switch element 61 and a clamp diode 62 connected between the sustain voltage source Vs and the connection point J3Y, and a clamp diode 64 connected between the connection point J3Y and the ground 64. And a series circuit of clamping switch elements 63.
  • the clamp circuit shown in FIG. 6 (a) acts similarly to ringing by the recovery diode D2.
  • the clamping switch element 61 is turned off in mode III during the initialization period. During other periods, it is always on. For this reason, the initialization pulse voltage can be applied to the scan electrode without being clamped even when the initialization pulse voltage becomes equal to or higher than the sustain voltage source voltage Vs (mode III of the initialization period).
  • the clamp switch 63 is turned off in the mode V and the address period of the initialization period.
  • the high-side sustain switch element Q7Y After the high-side sustain switch element Q7Y is turned on during the discharge sustain period, the positive electrode of the sustain voltage source Vs, the high-side sustain switch element Q7Y, and the recovery circuit are charged to charge the parasitic capacitance of the recovery diode D1. Current flows in the loop of inductor LY, recovery diode Dl, recovery switch element Q9Y, and recovery capacitor CY.
  • the clamp circuit may include reverse conduction blocking IGBTs 65 and 66 as shown in Fig. 6 (b).
  • the gate voltage drive circuit of the reverse conduction blocking IGBTs 65 and 66 needs to be devised, the clamping diodes 62 and 64 can be eliminated as compared with the circuit of FIG. 6 (a).
  • Reverse conduction blocking IGBT on / off control is the same as that of clamping switch elements 61 and 63 in Fig. 6 (a).
  • FIGs. 7 (a) and 7 (b) show a configuration when the switch elements of the clamp circuit and the regenerative circuit are shared. With such a configuration, the number of switch elements can be reduced.
  • the switch element 51 is shared between the clamp circuit shown in FIG. 6 (a) and the regenerative circuit shown in FIG. 5 (b).
  • the switch element 51 is shared between the clamp circuit shown in FIG. 6 (a) and the regenerative circuit shown in FIG. 5 (c).
  • the sustain switch elements Q7Y and Q8Y are formed of bidirectional switch elements, so that reverse conduction of the sustain switch elements Q7Y and Q8Y during the initialization period can be achieved. For this reason, it is not necessary to provide a separation switch element (see FIG. 22) used in the conventional PDP driving device. That is, as shown in FIG. 2, from the sustain voltage source Vs via the output terminal JY2 of the discharge sustain pulse generator 3Y, the low side Only sustain switch elements Q7Y and Q8Y exist in the path to the source of scan switch element Q2Y. Therefore, according to the present embodiment, the number of parts can be reduced in the PDP driving device and the mounting area can be reduced as compared with the conventional device.
  • the idea of the present invention is not limited to the force maintaining electrode driving unit and the address electrode driving unit described particularly based on the configuration of the scan electrode driving unit. Needless to say, the same applies to the following embodiments (the same applies to the following embodiments).
  • the plasma display according to the present embodiment is different from that according to the first embodiment shown in FIG.
  • FIG. 8 shows a detailed configuration of the scan electrode driving unit 11 of the present embodiment.
  • the scan electrode driving unit 11 according to the present embodiment is different from that of the first embodiment shown in FIG. 2 in the configuration of the scan pulse generator 1Y and the initialization pulse generator 2Y. Other components are the same as those in the first embodiment.
  • the scanning noise generator 1Y includes a first constant voltage source VI, a high-side scanning switch element Q1Y, a single-side scanning switch element Q2Y, and VI applying switch elements Q3Y and Q4Y.
  • the positive electrode of the first constant voltage source VI is connected to the drain of the VI applying switch element Q3Y.
  • the source of the VI applying switch element Q3Y is connected to the drain of the VI applying switch element Q4Y and the drain of the high side scanning switch element Q1Y.
  • the source of the VI application switch element Q4Y is the source of the low-side scan switch element Q2Y and the negative voltage of the first constant voltage source VI. Connected to the pole.
  • the series connection circuit of the high-side scanning switch element Q1Y and the low-side scanning switch element Q2Y (the part surrounded by the solid line shown in Fig. 2) is actually the same number as the scanning electrodes Yl, ⁇ 2, ... Are connected to each of the scanning electrodes Yl, ⁇ 2,.
  • the initial key pulse generation unit 2 includes a second constant voltage source V2, a high side ramp waveform generation unit QR1, a low side ramp waveform generation unit QR2, and a third constant voltage source V3.
  • the positive electrode of the second constant voltage source V2 is connected to the drain of the high side ramp waveform generator QR1.
  • the source of the non-side ramp waveform generator QR1 is connected to the drain of the high-side scan switch element Q1Y.
  • the negative electrode of the second constant voltage source V2 is connected to the positive electrode of the sustain voltage source Vs.
  • the low-side ramp waveform generator QR2 has its drain connected to the negative electrode of the first constant voltage source VI and its source connected to the negative electrode of the third constant voltage source V3.
  • the positive electrode of the third constant voltage source V3 is grounded.
  • FIG. 9 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, address period, and discharge sustain period in this embodiment.
  • the initialization period is divided into the following six modes I to VI according to changes in the initialization pulse voltage.
  • low side scan switch element Q2Y, VI application switch element Q4Y and low side sustain switch element Q8Y are maintained in the ON state.
  • the remaining switch elements are kept off.
  • low side scan switch element Q2Y, VI application switch element Q4Y and high side sustain switch element Q7Y are turned off, and high side scan switch element Q1Y and high side ramp waveform generator QR1 are turned on.
  • the remaining switch elements are kept off.
  • the withstand voltage When the withstand voltage is increased, the amount of current that can be passed is greatly reduced. Therefore, according to the present embodiment, it is possible to reduce the number of parallel connection of each switch element and diode in the discharge sustain pulse generating unit 3Y and to reduce the mounting area as compared with the conventional case.
  • the number of parallel connections can be reduced if the resistance value of each switch element is reduced.
  • the mounting area since the mounting area is reduced, the wiring impedance due to the board is reduced, ringing, which is a high-frequency component generated when voltage is applied to the PDP, is reduced, and the PDP operates. The margin is expanded.
  • the applied voltage rises relatively slowly to the upper limit Vr of the initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • high-side ramp waveform generator QR1 is turned off while high-side scan switch element Q1Y is kept on, and high-side sustain switch element Q7Y and VI application switch element Q3Y are turned on. The remaining switch elements are kept off.
  • the high-side scan switch element Q1Y and the VI application switch element Q3Y are turned off while the high-side sustain switch element Q7Y is kept on, and the single-side scan switch element Q2Y and VI application Switch element Q4Y turns on.
  • the remaining switch elements are kept off.
  • the high side sustain switch element Q7Y is turned off while the low side scan switch element Q2Y and the VI application switch element Q4Y are kept on, and the mouth side lamp waveform generator QR2 is turned on.
  • the remaining switch elements are kept off.
  • the VI application switch element Q3Y is off and the VI application switch element Q4Y is on.
  • the operation of other switching elements during the discharge sustain period is the same as that described in the first embodiment.
  • switch elements Q3Y and Q4Y for VI application are required, it is possible to reduce the withstand voltage of the switch elements.
  • the application example of the reverse conduction blocking IGBT shown in the first embodiment, the configuration of the regenerative circuit, and the clamp circuit may be adapted to the configuration of the present embodiment shown in FIG.
  • sustain switch elements Q7Y and Q8Y may be a bidirectional switch element, and the other may be composed of, for example, a MOSFET, an IGBT, or a bipolar transistor.
  • the source of the sustain switch element (Q7Y or Q8Y) and the source of the separation switch element are connected.
  • the drain of the sustain switch element (Q7Y or Q8Y) and the drain of the isolation switch element may be connected.
  • the separation switch element may be arranged between the positive electrode or negative electrode of the sustain voltage source Vs and the scan electrode.
  • the above concept for the sustain switch element is other than the scan electrode (scan electrode drive unit 11). That is, the present invention can also be applied to the sustain electrode (sustain electrode drive unit 12) and the address electrode (address electrode drive unit 13).
  • the VI application switch elements Q3Y and Q4Y are required, it is possible to realize a low breakdown voltage of each switch element.
  • FIG. 10 shows the circuit configuration of the scan electrode driver of this embodiment.
  • the plasma display in this embodiment is different from that in Embodiment 1 shown in FIG. 2 in the configuration of the high-side ramp waveform generator in the scan electrode driver 11. Also, instead of the second constant voltage source V2, The difference is that it has four constant voltage sources V4.
  • FIG. 11 shows a detailed configuration of the high side ramp waveform generator QRla of the scan electrode driver 11 of the present embodiment.
  • the high-side ramp waveform generator QRla shown in the figure includes a no-side NM OS (41), a lamp capacitor Cl, a lamp Zener diode ZD1, and a gate circuit 33.
  • the drain of the high side NMOS (41) is connected to the positive electrode of the fourth constant voltage source V4, and the source is connected to the negative electrode of the first constant voltage source VI.
  • One end of the lamp capacitor C 1 is connected to the drain of the high-side NMOS (41), and the other end is connected to the anode of the lamp Zener diode ZD1.
  • the force sword of lamp Zener diode ZD1 is connected to the gate of the high-side NMOS (41).
  • the gate circuit 33 is connected to the gate of the high-side NMOS (41), receives a control unit (not shown) force control signal, and outputs a predetermined current based on the control signal.
  • a predetermined current output from the gate circuit 33 causes a current to flow through the lamp Zener diode ZD1 to generate a Zener voltage.
  • the charge accumulated in the lamp capacitor C1 is a force that starts to discharge.
  • the drain-gate voltage of the high-side NMOS (41) is drastically reduced by the Zener voltage. Therefore, even immediately after receiving the control signal, the source potential of the high-side NMOS (41) rises sharply. This sharp rise depends on the zener voltage of the zener diode ZD 1 for lamps.
  • the source potential of the high-side NMOS (41) also rises at a constant rate. After that, when the drain-gate voltage of the high-side NMOS (41) becomes zero and the gate-source voltage of the high-side NMOS (41) rises, the source and drain of the high-side NMOS (Q30Y) The potentials are almost equal.
  • the start voltage (mode III start voltage) of the up-ramp waveform in the initialization period can be arbitrarily set by setting the Zener voltage of the lamp Zener diode ZD1. Further, the high side lamp waveform generator QR1 to which the Zener diode of the first embodiment is not added may be used. In that case, the start voltage of mode ⁇ in the initialization period is VI. [0138] 3.2 Operation
  • FIG. 12 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, the address period, and the discharge sustain period in the present embodiment.
  • low-side sustain switch Q8Y is turned off and high-side ramp waveform generator QRla is turned on while high-side scan switch Q1Y is kept on. The remaining switch elements are kept off.
  • Vr the upper limit of the initialization pulse voltage
  • the relationship between the breakdown voltage and resistance value of a silicon semiconductor per unit area is as follows. Therefore, the amount of current that can be passed is greatly reduced. Therefore, according to the present embodiment, the number of parallel switching elements and diodes in the sustaining pulse generating section 3Y can be reduced and the mounting area can be reduced as compared with the conventional case. In particular, since a large current flows through each of the switch elements Q7Y, Q8Y, Q10Y and the diode D1 of the sustaining pulse generator 3Y, the number of parallel connections can be reduced if their resistance value S is reduced. Therefore, the significance of the present invention is great. Also, since the mounting area is reduced, the wiring impedance due to the board is reduced, ringing, which is a high-frequency component generated when a voltage is applied to the PDP, is reduced, and the PDP operating margin is expanded.
  • the applied voltage rises relatively slowly to the upper limit Vr of the initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • high-side sustain switch element Q7Y is turned off and low-side ramp waveform generator QR2 is turned on while low-side scan switch element Q2Y is kept on.
  • the remaining switch elements are kept off.
  • the application example of the reverse conduction blocking IGBT of the first embodiment, and the configuration of the regenerative circuit and the clamp circuit can also be applied to this embodiment.
  • the no-side sustain switch element Q7 Y is not turned on in mode III during the initialization period.
  • the protection circuit described later the mode III power in the initialization period of Embodiment 6 excluding the diode D5
  • Low pressure resistance is possible.
  • the sustain switch elements Q7Y and Q8Y may be a bidirectional switch element, and the other may be composed of, for example, a MOSFET, an IGBT, or a bipolar transistor.
  • a bidirectional switch element it is necessary to provide a separation switch element (QS1 or QS2) as shown in Fig. 22 for a sustain switch element that is not a bidirectional switch element.
  • the source of the sustain switch element (Q7Y or Q8Y) and the source of the separation switch element are connected.
  • the drain of the sustain switch element (Q7Y or Q8Y) and the drain of the isolation switch element may be connected.
  • the separation switch element may be disposed between the positive electrode or negative electrode of the sustain voltage source Vs and the scan electrode. Note that the sustain switch element can also be applied to the sustain electrode (sustain electrode drive unit 12) and the address electrode (address electrode drive unit 13) other than the scan electrode (scan electrode drive unit 11).
  • the VI applying switch elements Q3Y and Q4Y are not required. Furthermore, the start voltage of the up-ramp waveform during the initialization period (mode III start voltage) can be set arbitrarily.
  • FIG. 13 shows a detailed configuration of the scan electrode driving unit according to Embodiment 4 of the present invention.
  • the scan electrode driving unit 11 according to the present embodiment is different from that of the first embodiment shown in FIG. 2 in the configuration of the discharge sustain pulse generating unit. More specifically, the configuration of the recovery switch circuit in the discharge sustain pulse generator is different. Other components are the same as those in the first embodiment.
  • the sustaining pulse generating unit 4Y of the present embodiment is provided with a recovery switch element Ql 1Y in place of the recovery switch circuit 15 in the sustaining pulse generating unit 3Y of the first embodiment! / , Ru
  • the recovery switch element Q 11 Y is composed of a bidirectional switch element.
  • the bidirectional switch element is as described in the first embodiment.
  • the recovery switch element Q11Y has its source connected to one end of the recovery inductor LY, and its drain connected to one end of the recovery capacitor CY.
  • the other end of the recovery inductor LY is connected to the connection point J2Y of the maintenance switches Q7Y and Q8Y, and the other end of the recovery capacitor CY is connected to the other end of the recovery capacitor CY once grounded.
  • the recovery switch element Q11Y may have its source connected to one end of the recovery capacitor CY and its drain connected to one end of the recovery inductor LY.
  • the capacity of the recovery capacitor CY is sufficiently larger than the panel capacity Cp of PDP20.
  • the voltage across the recovery capacitor CY is maintained substantially equal to the half value VsZ2 of the DC voltage Vs applied from the power supply.
  • sustain switch elements Q7Y and Q8Y do not have to be bidirectional switch elements. In that case, as in the conventional example shown in FIG. 22, it is necessary to connect the separate switch elements QS1 and QS2 to the elements other than the sustain switch elements Q7Y and Q8Y. Further, a separation switch element (see FIG. 22) may be disposed between the positive electrode or the negative electrode of the sustain voltage source Vs and the scan electrode. [0160] In the recovery switch circuit 15 shown in Fig. 2, only one of the series circuit of the recovery switch element Q9Y and the diode D1 and the series circuit of the recovery switch element Q10Y and the diode D2 is connected to the recovery switch element Q. 11 Y can be substituted. The recovery switch circuit 15 can also be applied to other than the scan electrode (scan electrode drive unit 11), that is, the sustain electrode (sustain electrode drive unit 12) and the address electrode (address electrode drive unit 13).
  • FIG. 14 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, address period, and discharge sustain period in this embodiment.
  • FIG. 14 the ON period of each switch element is indicated by hatching.
  • each switch element of the scan electrode unit 11 in the initialization period and the address period is the same as that described in the first embodiment.
  • the low-side scan switch element Q2Y In the discharge sustain period, the low-side scan switch element Q2Y always maintains the on state. Immediately before the recovery switch element Q11Y is turned on, the low-side sustain switch element Q8Y is turned on, and the voltage across the panel capacitance Cp is maintained at 0V. When the recovery switch element Q11Y is turned on, an LC resonance circuit is formed by the recovery capacitor CY, the recovery switch element Q11Y, the recovery inductor LY, and the panel capacitance Cp, and the voltage across the panel capacitance Cp increases to Vs ( The remaining switch elements are kept off).
  • the recovery switch element Q11Y is turned off and the low-side sustain switch element Q8Y is turned on, the voltage across the panel capacitance Cp is maintained at 0. At this time, since the drain-source voltage is zero, the low-side sustain switch element Q8Y can be turned on with almost no loss (the remaining switch elements are maintained in the off state).
  • a reverse conduction blocking IGBT (Q11YA, Q11YB) connected in parallel as shown in FIG. 15 can be used.
  • the operation during the discharge sustaining period when such a reversely connected reverse conduction blocking IGBT (Q 11 YA, Q 11 YB) is used will be described below.
  • the low-side scan switch element Q2Y In the discharge sustain period, the low-side scan switch element Q2Y always maintains the ON state.
  • the low-side sustain switch element Q8Y is turned on, and the voltage across the panel capacitance Cp is maintained at 0V.
  • the recovery switch element Q11Y A is turned on, an LC resonance circuit is formed by the recovery capacitor CY, the recovery switch element Q 11 YA, the recovery inductor LY, and the panel capacitance Cp, and the voltage across the panel capacitance Cp reaches V s Increase (remaining switch elements remain off).
  • the high side sustain switch element Q7Y when the high side sustain switch element Q7Y is turned on, the voltage across the panel capacitor Cp is maintained at Vs. At this time, although the recovery switch element Q11YA is on, the reverse conduction blocking IGBT functions to block the current that flows to charge the recovery capacitor CY. In other words, the recovery switch element Q 11 YA is equivalently turned off. At this time, since the drain-source voltage of the high side sustaining switch element Q7Y is zero, it can be turned on with almost no loss (the remaining switch elements are maintained in the off state).
  • the low-side sustain switch element Q8Y can be turned on with almost no loss (the remaining switch elements are maintained in the off state).
  • the reverse conduction of the current can be blocked by the intrinsic characteristics of the reverse conduction blocking IGBT, so the reverse direction is maintained with the recovery switch elements Q 11 YA and Q11YB turned on. It can be equivalently turned off for current conduction.
  • the tail current is a current that continues to flow for a while when it is forcibly turned off while the current is flowing.
  • the reverse current blocking IGBT is used to block the current flowing in the reverse direction, the current does not flow completely and the tail-off current stops when the power is turned off. Can be reduced.
  • the recovery diodes Dl and D2 can be reduced in the same way as when the bidirectional switch element is applied, so the number of parts can be eliminated and the mounting area can be reduced compared to the conventional device. Also, since the conduction loss due to the recovery diodes Dl and D2 is largely eliminated, the power consumption is reduced.
  • bidirectional switch elements it is necessary to consider a heat loss twice that of a unidirectional reverse conduction blocking IGBT (Q11YA or Q11 YB), so the number of parallel connections of bidirectional switch elements is It requires twice as many elements as the unidirectional reverse conduction blocking IGBT. After all, the number of elements does not change even when the configuration shown in FIG. 15 is used.
  • the recovery switch circuit is configured by only the recovery switch element 11 configured by bidirectional switch elements.
  • the recovery switch element Q 11 Y exists in the path from the recovery capacitor CY through the inductor LY to the source of the low-side scanning switch element Q2Y.
  • the PDP driving device 10 according to the present embodiment can reduce the first recovery diode Dl and the second recovery diode D2. Therefore, the PDP driving device 10 according to the present embodiment can reduce the number of parts and the mounting area as compared with the conventional device.
  • the plasma display according to the present embodiment is different from that of the first embodiment in the configuration of the scan electrode driving unit 11.
  • FIG. 16 shows a detailed configuration of the scan electrode driving unit 11 according to Embodiment 5 of the present invention.
  • the scan electrode driving unit 11 according to the present embodiment is different from that of the first embodiment shown in FIG. Other components are the same as those in the first embodiment.
  • the initialization pulse generator 5Y of the present embodiment is the same as the initialization pulse generator 5Y of the first embodiment.
  • a separation switch element QS3 is further provided.
  • This separation switch element Q S3 is composed of a bidirectional switch element.
  • the isolation switch element QS3 has a source connected to the negative electrode of the second constant voltage source V2, and a drain connected to the negative electrode of the first constant voltage source VI.
  • the negative electrode of the second constant voltage source V2 is not connected to the positive electrode of the sustain voltage source Vs, but is connected to the connection point JY2. This is also different from the configuration of the first embodiment.
  • the source of the separation switch element QS3 having the configuration shown in Fig. 16 is connected to the negative electrode of the first constant voltage source VI, and the drain of the separation switch element QS3 is connected to the second constant voltage source V2. It may be connected to the negative electrode.
  • Discharge sustaining pulse generating section 6Y of the present embodiment has the same configuration as that of Embodiment 1, but is composed of a high-side sustaining switch element Q7Y and a low-side sustaining switch element Q8Y force MO SFET. Is different. However, sustain switch elements Q7Y and Q8Y may be IGBTs or bipolar transistors, or may be bidirectional switch elements as in the first embodiment.
  • the recovery switch circuit 15 may be replaced with the recovery switch element Q 11Y.
  • the separation switch element can be applied to other than the scan electrode (scan electrode drive unit 11), that is, the sustain electrode (sustain electrode drive unit 12) and the address electrode (address electrode drive unit 13).
  • FIG. 17 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, the address period, and the discharge sustain period in the present embodiment.
  • FIG. 17 the ON period of each switch element is indicated by hatching. The operation during each period will be described below.
  • low side scan switch element Q2Y, separation switch element QS3, and high side sustain switch element Q7Y are maintained in the ON state.
  • the remaining switch elements are kept off.
  • separation switch element QS3 is turned off and high side ramp waveform generating section QR1 is turned on while low side scan switch element Q2Y and high side sustain switch element Q7Y are maintained in the on state.
  • the remaining switch elements are kept off.
  • the potential Vr initializing pulse voltage
  • increases from the ground potential ( 0) by the sum of the voltage Vs of the sustain voltage source Vs and the voltage V2 of the second constant voltage source at a constant speed. Up to the upper limit).
  • the applied voltage rises relatively slowly to the upper limit Vr of the initialization pulse voltage uniformly for all the discharge cells of the PDP20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • high side ramp waveform generator QR1 is turned off and separation switch element QS3 is turned on while low side scan switch element Q2Y and high side sustain switch element Q7Y are maintained in the on state.
  • the remaining switch elements are kept off.
  • separation switch element QS3 and high side sustain switch element Q7Y are turned off while low side scan switch element Q2Y is maintained in the on state, and low Id ramp waveform generator QR2 turns on.
  • the remaining switch elements are kept off.
  • the separation switch element QS3 is always off during the address period.
  • the separation switch element QS3 and the low-side scan switch element Q2Y are always kept on.
  • a separation switch element QS3 which is a bidirectional switch element, is provided.
  • the potential change range at the output terminal JY2 of the sustaining pulse generator 6Y is from V s to 0.
  • the potential change range of the output terminal JY2 of the sustaining pulse generator 113 is (Vs + V2) force up to ⁇ V3.
  • the range of change in the potential of the output terminal JY2 of the sustaining pulse generator 6Y can be narrower than in the conventional case. That is, according to the present embodiment, a low breakdown voltage component can be used for each switch element in the discharge sustaining pulse generator 6Y.
  • the relationship between the breakdown voltage and resistance value of a silicon semiconductor per unit area is that when the breakdown voltage is doubled, the resistance value is more than five times, so the amount of current that can be flowed is greatly reduced. Therefore, according to this embodiment, compared to the conventional case, The number of parallel switching elements in the sustaining pulse generator 6Y can be reduced, and the mounting area can be reduced.
  • the scan pulse voltage is not clamped at the upper and lower limits of the sustain voltage source! For this reason, in the conventional configuration, it is necessary to provide two types of separation switch elements connected in series at the position of the bidirectional switch element.
  • the bidirectional switch element as in this embodiment is provided. By replacing it, two types of separation switch elements connected in series can be eliminated. As described above, since it is necessary to provide a large number of separation switch elements connected in parallel, two types of separation switch elements connected in series are not required. According to this embodiment, the effect of reducing the circuit scale is large. Become.
  • the plasma display in the present embodiment is different from that in the first embodiment in the configuration of the scan electrode driving unit 11. Another difference is that a fourth constant voltage source V4 is provided instead of the second constant voltage source V2.
  • FIG. 18 shows the configuration of the scan electrode driving unit 11 of the present embodiment.
  • the scan electrode drive unit 11 of this embodiment includes a separation switch element QS3 between the connection point between the high side ramp waveform generation unit QR1 and the low side ramp waveform generation unit QR2 and the connection point J2Y. Further, a protection circuit 70 is connected in parallel to the separation switch element QS3. Details of the protection circuit 70 will be described later. Sustain switch elements Q7Y and Q8Y are bidirectional switch elements.
  • a fourth voltage source V4 is connected between the high side ramp waveform generator QR1 and the sustain voltage source Vs. The positive terminal of the fourth voltage source V4 is connected to the drain of the high-side ramp waveform generator QR1, and the negative terminal is maintained. Connected to the positive terminal of the voltage source Vs.
  • the sustaining pulse generating unit 3Y of the present embodiment is different in that the force maintaining switch elements Q7Y and Q8Y having the same configuration as that of the first embodiment are composed of MOS FETs.
  • sustain switch elements Q7Y and Q8Y may be IGBTs or bipolar transistors, or may be bidirectional switch elements as in the first embodiment.
  • FIG. 19 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, the address period, and the discharge sustain period in the present embodiment.
  • low side scan switch element Q2Y, separation switch element QS3, and low side sustain switch element Q8Y are maintained in the ON state.
  • the low side scan switch element Q2Y is turned off and the high side scan switch element Q1Y is turned on while the low side sustain switch element Q8Y and the separation switch element Q S3 are maintained in the on state.
  • the remaining switch elements are kept off. As a result, the potential of scan electrode ⁇ rises to potential VI.
  • the low side sustain switch element Q8Y and the separation switch element QS3 are turned off while the high side scan switch element Q1Y is kept on, and the high side ramp waveform generator QR1 is turned on. The remaining switch elements are kept off.
  • Vr the upper limit of the initialization pulse voltage
  • the negative electrode potential of the first constant voltage source VI is the highest and the potential is V4.
  • the voltage applied to the drain-source voltage of the switch elements QS3, QR1, QR2 is lower. Therefore, low voltage components can be used for these elements.
  • the relationship between the breakdown voltage and resistance value of a silicon semiconductor per unit area is that when the breakdown voltage is doubled, the resistance value is more than five times, so the amount of current that can be flowed is greatly reduced. Therefore, according to the present embodiment, the number of parallel connection of each switch element in the sustaining pulse generating section 3Y can be reduced and the mounting area can be reduced as compared with the conventional case. In particular, since a large current flows through the separation switch element QS3, the parallel number can be reduced if the resistance value of the separation switch element QS3 is reduced. Therefore, the significance of the present invention is great. In addition, since the mounting area becomes small, the wiring impedance due to the substrate is reduced, the ringing, which is a high frequency component generated when a voltage is applied to the PDP, is reduced, and the operating margin of the PDP is increased.
  • the applied voltage rises relatively slowly to the upper limit Vr of the initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • high side ramp waveform generator QR1 is turned off while high side scan switch element Q1Y is kept on, and high side sustain switch element Q7Y and separation switch element QS3 are turned on. The remaining switch elements are kept off. Thereby, the potential of the scan electrode Y falls to the potential (Vs + Vl).
  • the high-side sustain switch element Q7Y and the separation switch element Q S3 are maintained in the on state, and the low-side scan switch element Q1Y is turned off and the low-side scan switch element Q2Y is turned on. The remaining switch elements are kept off. As a result, the potential of the scan electrode Y drops to the potential Vs.
  • high-side sustain switch element Q7Y and separation switch element QS3 are turned off while low-side scan switch element Q2Y is maintained in the on state, and low-side scan switch element Q2Y is maintained in the on state.
  • Id ramp waveform generator QR2 turns on. The remaining switch elements are kept off.
  • the potential of the scan electrode Y falls to the potential – V3 at a constant rate. Therefore, a voltage having a polarity opposite to that applied in modes II to V is applied to the discharge cell of PDP20. In particular, the applied voltage falls relatively slowly. As a result, the wall charges are uniformly removed and made uniform in all the discharge cells. At that time, since the decreasing rate of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • the operation in the address period in this embodiment is the same as that described in the first embodiment.
  • the separation switch element QS3 is always off.
  • the protection circuit 70 is connected in parallel to the isolation switch element QS3 and limits the drain-source voltage or the source-drain voltage of the isolation switch element QS3.
  • the protection circuit 70 operates in mode III and mode VI during the initialization period.
  • the protection circuit 70 starts to operate when the drain-source voltage of the separation switch element QS3 exceeds a predetermined value (for example, a voltage V4 or less), and the connection circuit J2Y Increase the potential. As a result, the drain-source voltage of the isolation switch element QS3 is suppressed to a predetermined value or less.
  • a predetermined value for example, a voltage V4 or less
  • the parasitic diode of the sustain switch Q7Y is turned on, and the potential at node J2Y does not rise any further.
  • the potential of the scan electrode Y reaches the upper limit Vr of the initialization pulse voltage, the drain-source voltage of the separation switch element QS3 becomes V4.
  • the protection circuit 70 starts to operate when the source-drain voltage of the separation switch element exceeds a predetermined value (eg, voltage V3), and lowers the potential at the connection point J2Y. .
  • a predetermined value eg, voltage V3
  • the source-drain voltage of the isolation switch element QS3 is suppressed to a predetermined value or less.
  • the parasitic diode of low-side sustaining switch element Q8Y is turned on, and the potential at node J2Y does not drop any further.
  • the potential of the scan electrode Y reaches -V3
  • the source-drain voltage of the separation switch element QS3 becomes V3.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 shows the mode III of the initialization period.
  • FIG. 20 (a) shows one configuration example of the protection circuit 70.
  • the protection circuit 70a includes a protection switch element Sl, a first limiting resistor Rl, a gate Zener diode ZD2, and first and second detection resistors R2 and R3.
  • the protective switch element S1 has a collector connected to one end of the first limiting resistor R1, a base connected to the anode of the gate Zener diode ZD2, and an emitter connected to the source of the separation switch element QS3.
  • the other end of the first limiting resistor R1 is connected to the drain of the separation switch element QS3 via the diode D5.
  • the first detection resistor R2 and the second detection resistor R3 are connected in series, and the connection point is connected to the force sword of the gate Zener diode ZD2.
  • the first detection resistor R2 is connected to the drain of the separation switch element QS3 via the diode D5, and the second detection resistor R3 is connected to the source of the separation switch element QS3.
  • the protection circuit 70a operates when the separation switch element QS3 is OFF.
  • the voltage across the second detection resistor R3 increases.
  • the voltage across the second detection resistor R3 is also at a certain voltage value (the resistance value of the first detection resistor R2 and the second detection resistor R3 Value determined by the ratio).
  • the Zener voltage of the gate Zener diode ZD2 is equal to the base-emitter voltage of the protective switch element S1, and the protective switch element S1 starts to operate.
  • the protection switch element S1 controls the drain-source voltage of the separation switch element QS3 to be constant.
  • the reference voltage value Vc for constant voltage control must be set below the absolute maximum rating between the drain and source of the separation switch element QS3. For example, if the reference voltage value Vc is set to a value smaller than the voltage V4 of the fourth constant voltage source, the source potential of the high side ramp waveform generator QR1 rises in mode III during the initialization period, and the drain of the isolation switch element QS3 'When the source-to-source voltage reaches Vc, the protection circuit 70a starts operating.
  • the protection circuit 70a continues to operate, so the source potential of the separation switch element QS3 also continues to rise.
  • the source potential of QR1 rises
  • the source potential of isolation switch element QS3 reaches potential Vs.
  • the body diode of the high-side sustain switch element Q7Y becomes conductive, and the source of the isolation switch element QS3 is clamped to the sustain voltage Vs.
  • the protective switch element S1 operates so as to flow current in order to perform constant voltage control, but its operation is limited by the first limiting resistor R1, and constant voltage control cannot be performed.
  • the drain-source voltage of the isolation switch element QS3 increases as the source potential of the negative side ramp waveform generator QR1 rises, but the maximum value is the voltage value V4, and the isolation switch element QS3 The maximum possible applied voltage between the drain and the source is greatly reduced.
  • Figure 20 (b) shows another configuration of the protection circuit 70.
  • the protection circuit 70b shown in the figure includes a protective Zener diode ZD3 and a second limiting resistor R4.
  • the anode of the protective Zener diode ZD3 is connected to one end of the second limiting resistor R4, and the force sword of the protective Zener diode ZD3 is connected to the drain of the isolation switch element QS3 via the diode D5, and the second limiting resistor
  • the other end of R4 is connected to the source of isolation switch element QS3.
  • the protection circuit 70b operates when the separation switch element QS3 is OFF.
  • the protective Zener diode ZD3 starts to operate.
  • the drain-source voltage of the separation switch element QS3 is controlled to be constant by the protective Zener diode ZD3.
  • the voltage value Vz which is the reference for constant voltage control, must be set below the absolute maximum rating between the drain and source of the separation switch element QS3.
  • the source potential of the high side ramp waveform generator QR1 rises in mode III during the initialization period, and the separation switch element QS3 When the drain-source voltage reaches Vz, the protection Road 70b begins to operate. Furthermore, as the source potential of the high side ramp waveform generator QR1 rises, the protection circuit 70b continues to operate, so the source potential of the separation switch element QS3 also continues to rise.
  • the drain of the separation switch element Q S3 'the source-to-source voltage rises, but the maximum value is the voltage value V4, and the drain of the separation switch element QS3 'The maximum possible applied voltage between sources is greatly reduced.
  • the source potential of the non-side ramp waveform generator QR1 rises, the source potential of the separation switch element QS3 also rises, and the drain potential of the separation switch element QS3 becomes the potential V 4 + Vs. Since the source potential of the isolation switch element QS3 is limited to the potential Vs by the protection circuit 70b before reaching, the drain-source voltage of the isolation switch element QS1 does not exceed the absolute maximum rating.
  • FIG. 20 (c) shows still another configuration of the protection circuit 70.
  • FIG. Protection circuit 70c includes a third limiting resistor R5. One end of the third limiting resistor R5 is connected to the drain of the separation switch element Q S3 via the diode D5, and the other end is connected to the source of the separation switch element QS3.
  • the protection circuit 70c operates when the separation switch element QS3 is OFF.
  • High-side ramp waveform generator When the source potential of QR1 rises and the drain-source voltage of separation switch element QS3 rises, it goes to the source of separation switch element QS3 via third limiting resistor R5. As a result, current flows and the source potential of the isolation switch element QS3 rises.
  • the source potential of the high-side ramp waveform generator QR1 further rises, the source potential of the isolation switch element QS3 reaches the potential Vs. Then, when the body diode of the high-side sustaining switch element Q7Y becomes conductive, the source potential of the separation switch element QS3 is changed to the potential Vs.
  • FIG. 20 (d) shows another configuration of the protection circuit 70.
  • the protection circuit 70d includes a protection capacitor C2.
  • One end of the protective capacitor C2 is connected to the drain of the separation switch element QS3 via the diode D5, and the other end is connected to the source of the separation switch element QS3.
  • the protection circuit 70d operates when the separation switch element QS3 is turned off.
  • the capacitance of protection capacitor C2 and the capacitance of separation switch element QS3 are separated according to the capacitance division between the parasitic capacitance existing between the source and ground.
  • the source potential of switch element QS3 rises.
  • the source potential of the high side ramp waveform generator QR1 further rises, the source potential of the separation switch element QS3 reaches the potential Vs. Then, the body diode of the high-side sustain switch element Q7Y becomes conductive, and the source potential of the separation switch element QS3 is clamped to the potential Vs.
  • the drain-source voltage of the isolation switch element QS3 increases, but the maximum value is the voltage value V4, and the isolation switch element QS3 The maximum possible applied voltage between the drain and the source is significantly reduced.
  • the source potential of the isolation switch element QS3 increases with the increase of the source potential of the negative ramp waveform generator QR3.
  • the drain potential of the isolation switch element QS3 becomes the potential V4 + Vs.
  • the source potential of the isolation switch element QS3 is limited to the sustain voltage Vs by the protection circuit 70d, so the absolute maximum rating of the drain-source voltage of the isolation switch element QS3 must not be exceeded.
  • Figure 21 shows a specific configuration example of a protection circuit suitable for protection operation in mode VI during the initialization period.
  • the circuits in Figs. 21 (a) to (d) correspond to the circuits in Figs. 20 (a) to (d), respectively, and perform the same operation.
  • the protection circuits shown in Fig. 20 (c), (d) and Fig. 21 (c), (d) do not need to be provided for each of mode III and mode VI. Can be shared in mode.
  • the breakdown voltage of the separation switch element can be reduced.
  • the switch element has a low resistance (if the breakdown voltage is halved, the resistance is 1/5). For this reason, the number of separation switch elements connected in parallel can be reduced, and the circuit scale can be reduced.
  • the mounting area is reduced as the number of isolation switch elements is reduced, so that the wiring impedance due to the substrate can be reduced. Expanding. Furthermore, since the conduction loss due to the separation switch element during the discharge sustain period is greatly reduced, the power consumption can be reduced. Moreover, the number of parts can be reduced by sharing the protection circuit.
  • the present invention relates to a PDP drive device, and as described above, the use of bidirectional switch elements and the circuit configuration are devised to reduce the number of components, mounting area, and power consumption.
  • the present invention is an industrially usable invention.

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Description

明 細 書
プラズマディスプレイパネル駆動装置及びプラズマディスプレイ 技術分野
[0001] 本発明はプラズマディスプレイパネルの駆動装置に関する。
背景技術
[0002] プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プ ラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（PDP)は、大 画面化、薄型化、及び広視野角の点で他の表示装置より有利である。 PDPは、直流 パルスで動作する DC型と、交流パルスで動作する AC型とに大別される。 AC型 PD Pは特に、輝度が高ぐかつ構造が簡素である。従って、 AC型 PDPは量産化と画素 の精細化とに適し、広範に使用される。
[0003] AC型 PDPは例えば三電極面放電型構造を有する（例えば、特開 2005— 70787 号公報参照)。その構造では、 PDPの背面基板上にアドレス電極がパネルの縦方向 に配置され、 PDPの前面基板上に維持電極と走査電極とが交互に、かつパネルの 横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を 変化させ得る。
[0004] 互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セ ルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電 体層とを保護するための層 (保護層）、蛍光物質を含む層 (蛍光層）が設けられる。放 電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に 対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスの分子が電 離し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発 生させる。こうして、放電セルが発光する。
[0005] PDP駆動装置は一般に、 PDPの維持電極、走査電極、及びアドレス電極の電位を 、 ADS (Address Display-period Separation)方式に従い制御する。 ADS方式はサブ フィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数の サブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放 電維持期間を含む。 ADS方式では特に、 PDPの全ての放電セルに対し上記三つの 期間が共通に設定される（例えば、特開 2005— 70787号公報参照)。
[0006] 初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。
それにより、全ての放電セルで壁電荷が均一化される。
[0007] アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、信号パルス 電圧がアドレス電極のいくつかに対し印加される。ここで、信号パルス電圧が印加さ れるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パ ルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つ に印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放 電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。
[0008] 放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に 対し同時に、かつ周期的に印加される。そのとき、アドレス期間中に壁電荷が蓄積さ れた放電セルではガスによる放電が維持され、発光が生じる。放電維持期間の長さ はサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すな わち放電セルの輝度は発光すべきサブフィールドの選択により調整される。
[0009] 図 22に従来の PDP駆動装置の構成を示す。図 22は特に走査電極駆動部と PDP を示している。走査電極駆動部 110は、走査パルス発生部 111、初期化パルス発生部 112及び放電維持パルス発生部 113を含む。放電維持パルス発生部 113は、直列に 接続されたノ、ィサイド維持スィッチ素子 Q7Yとローサイド維持スィッチ素子 Q8Yを含 み、これらの維持スィッチ素子 Q7Y、 Q8Yを通じて、維持電圧源 Vsまたはグランド電 位により維持電極 Xと走査電極 Y間の電圧を制御する。 PDP20は、維持電極 Xと走査 電極 Yとの間の浮遊容量 Cp (以下「PDPのパネル容量」という）により等価的に表され ており、放電セルでの放電時に PDP20を流れる電流の経路は省略される。図 22に おいて、維持電極 Xに接続する維持電極駆動部は省略しており、図中、維持電極 X は接地状態で表されて ヽる。
[0010] 初期化期間に PDPの全ての放電セルで壁電荷を均一化させるには、初期化パル ス電圧の上限が十分に高くなければならない。また、アドレス期間にアドレス放電を 起こすには、走査パルス電圧の下限は十分に低くなければならない。従って、初期 化パルス電圧の上限は一般に放電維持パルス電圧の上限より高く設定される。また 、走査ノ ルス電圧の下限は一般に放電維持パルス電圧の下限より低く設定される。 従って、初期ィ匕パルス電圧が放電維持パルス電圧の上限でクランプされるのを防ぐ には、初期化期間では放電維持パルス発生部の維持電圧源が初期化パルス発生部 カゝら分離されなければならない。従って、走査パルス電圧が放電維持パルス電圧の 下限でクランプされるのを防ぐには、アドレス期間では放電維持パルス発生部の維持 電圧源が走査パルス発生部力 分離されなければならない。
[0011] 従来の PDP駆動装置では、分離スィッチ素子 QS1、 QS2が維持電圧源 Vsと初期化 パルス発生部 112との間に設置される。図 22の例では、分離スィッチ素子 QS1、 QS2 が挿入されている。
[0012] 放電維持期間では、分離スィッチ素子 QS1、 QS2がオンし、放電維持パルス発生部 113の維持スィッチ素子 Q7Y、 Q8Yのスイッチングによって、維持電圧源 Vsの正極及 び負極の電位が放電維持パネル発生部 113の出力端子 JY2から供給される。
[0013] 初期化期間では、分離スィッチ素子 QS1、 QS2をオフし、初期化パルス発生部が維 持電圧源 Vsから分離される。
[0014] こうして、初期化パルス電圧が放電維持パルス電圧の上限及び下限でクランプされ ることなぐ所定の上限まで上昇及び所定の下限まで下降する。従って、初期化期間 では PDPの全ての放電セルに対し、壁電荷の均一化に十分な電圧が印加される。
[0015] しかし、分離スィッチ素子 QS1、 QS2には放電維持期間中、放電維持パルス電圧の 印加に伴う電流（PDPの放電セルでの放電による電流）が流れる。この電流量は他 のパルス電圧の印加に伴う電流より一般に大きいので、 PDP駆動装置での消費電 力の削減には分離スィッチ素子での導通損失の低減が重要である。特に、分離スィ ツチ素子の電流容量は大きく設定されねばならない。従って、分離スィッチ素子を多 数並列に接続され、分離スィッチ素子の実装面積が大きくなる。その結果、消費電力 の削減と部品点数の低減との両立が困難であった。
[0016] さらに、従来の PDP駆動装置では、放電維持期間中に、回収スィッチ素子 Q9Y、 Q 10Y、回収ダイオード Dl、 D2、回収インダクタ CY、回収コンデンサ LY力もなる共振回 路によってパネル容量 Cpの電力を回収していた。ここで使用される回収ダイオード D 1、 D2は、維持スィッチ素子 Q7Y、 Q8Yがオンしたとき、回収コンデンサに電流が流れ 込むのを防ぎ、回収コンデンサ CYを一定値 (Vs/2)に保つ役割がある。
発明の開示
発明が解決しょうとする課題
[0017] しかし、回収動作によって流れる回収電流は大電流であるため、 PDP駆動装置で の消費電力の削減には回収ダイオードでの導通損失の低減が重要である。特に、回 収ダイオードの電流容量は大きく設定されねばならない。従って、回収ダイオードを 多数並列に接続するので、回収ダイオードの実装面積が大きい。その結果、消費電 力の削減と部品点数の低減との両立は困難であった。
[0018] 本発明は上記課題を解決すべくなされたものであり、その目的とするところは、 PD Pの電極間に印加する初期化パルス等の電圧の大きさを低減することなぐ消費電力 及び部品点数を低減する PDP駆動装置を提供することにある。
課題を解決するための手段
[0019] 本発明の第 1の態様において、維持電極と、走査電極と、アドレス電極とを有するプ ラズマディスプレイパネルの駆動装置であって、複数のスィッチ素子を含み、その複 数のスィッチ素子のうち少なくとも 1つは双方向スィッチ素子である、プラズマディスプ レイパネルの駆動装置を提供する。双方向スィッチ素子は、オン時に少なくとも一方 向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする素子である
[0020] 複数のスィッチ素子は、電気的に直列に接続 (couple)されたハイサイドスィッチ素 子と、ローサイドスィッチ素子とを含み、ハイサイドスィッチ素子とローサイドスィッチ素 子の接続点から、プラズマディスプレイパネルの走査電極、維持電極及びアドレス電 極の少なくともいずれかの電極に所定のパルス電圧が印加されてもよい。その場合、 ノ、ィサイドスィッチ素子とローサイドスィッチ素子の少なくとも一方が、双方向スィッチ 素子である。
[0021] または、その駆動装置において、複数のスィッチ素子は電気的に直列に接続され たハイサイドスィッチ素子と、ローサイドスィッチ素子とを含み、ノ、ィサイドスィッチ素 子とローサイドスィッチ素子の接続点から、プラズマディスプレイパネルの走査電極、 維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加 されてもよい。さら〖こ、その接続点とプラズマディスプレイパネルとの間に、分離スイツ チ素子を設けてもよい。その分離スィッチ素子は双方向スィッチ素子である。
[0022] または、駆動装置は、維持電極、走査電極及びアドレス電極の少なくとも ヽずれか の電極と電気的に接続されるインダクタと、回収スィッチ素子とを備えてもよい。回収 スィッチ素子は双方向スィッチ素子であり、インダクタと、プラズマディスプレイパネル とによる共振電流を流す経路をオン期間に形成する。
[0023] 双方向スィッチ素子には、例えば、 JFET、 MESFET、逆導通阻止 IGBT、及び双 方向横型 MOSFETの少なくともいずれかが含まれる。また、双方向スィッチ素子は ワイドバンドギャップ半導体で形成されてもよい。ワイドバンドギャップ半導体は、シリ コン (Si)よりも大きなバンドギャップを有する半導体であり、例えば、シリコンカーバイト 、ダイヤモンド、窒化ガリウム、酸ィ匕モリブデン及び酸ィ匕亜鉛のうちの少なくともいず れかが含まれる。
[0024] 本発明の第 2の態様において、電極間の放電により蛍光体が発光することにより画 像表示可能なプラズマディスプレイパネルの駆動装置であって、電極に所定の電圧 を印加する電極駆動部を備え、電極駆動部は双方向スィッチ素子を含む、プラズマ ディスプレイパネルの駆動装置を提供する。
[0025] 本発明の第 3の態様において、電極間の放電により蛍光体が発光することにより画 像表示可能なプラズマディスプレイパネルと、プラズマディスプレイパネルを駆動する 上記の PDP駆動装置とを備える、プラズマディスプレイが提供される。
発明の効果
[0026] 本発明による PDP駆動装置では上記の通り、オン時に少なくとも一方向の電流の 導通を可能とし、オフ時に双方向の電流の導通を不可とする双方向スィッチ素子を 用いることにより、分離スィッチ素子、回収ダイオード又はそれに含まれる部品点数が 削減することができ、且つ従来と同様の走査パルス電圧と初期化パルス電圧と放電 維持パルス電圧を PDPに供給することができる。従って、本発明によれば、 PDP駆 動装置のより小型化が容易に可能となる。また、実装面積を減らすことができるので、 配線インピーダンスを低減できる。さらに、放電維持期間での分離スィッチ素子、また は回収ダイオードによる導通損失が大きく低減するため、より省電力化が可能となる 図面の簡単な説明
[図 1]本発明の実施形態によるプラズマディスプレイの構成を示すブロック図である。
[図 2]本発明の実施形態 1による走査電極駆動部及び PDPの等価回路図である。
[図 3]双方向スィッチ素子を 2つの逆並列接続された逆導通阻止 IGBTで構成した例 を示す図である。
[図 4]本発明の実施形態 1における、初期化期間、アドレス期間及び放電維持期間 中の PDPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる 各スィッチ素子のオン期間を示す図である。
[図 5]維持スィッチ素子を逆導通阻止 IGBTと回生回路の並列回路で構成した例を 示す図である。
[図 6]クランプ回路の構成例を示す図である。
[図 7]部品を共有ィ匕した回生回路とクランプ回路の構成例を示す図である。
[図 8]本発明の実施形態 2による走査電極駆動部及び PDPの等価回路図である。
[図 9]本発明の実施形態 2における、初期化期間、アドレス期間及び放電維持期間 中の PDPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる 各スィッチ素子のオン期間を示す図である。
[図 10]本発明の実施形態 3による走査電極駆動部及び PDPの等価回路図である。
[図 11]実施形態 3のハイサイドランプ波形発生部の詳細な構成を示す図である。
[図 12]本発明の実施形態 3における、初期化期間、アドレス期間及び放電維持期間 中の PDPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる 各スィッチ素子のオン期間を示す図である。
[図 13]本発明の実施形態 4による走査電極駆動部及び PDPの等価回路図である。
[図 14]本発明の実施形態 4における、初期化期間、アドレス期間及び放電維持期間 中の PDPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる 各スィッチ素子のオン期間を示す図である。
[図 15]回収スィッチ素子を逆並列接続した逆導通阻止 IGBTで構成した例を示す図 圆 16]本発明の実施形態 5による走査電極駆動部及び PDPの等価回路図である。 圆 17]本発明の実施形態 5における、初期化期間、アドレス期間及び放電維持期間 中の PDPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる 各スィッチ素子のオン期間を示す図である。
圆 18]本発明の実施形態 6による走査電極駆動部及び PDPの等価回路図である。 圆 19]本発明の実施形態 6における、初期化期間、アドレス期間及び放電維持期間 中の PDPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる 各スィッチ素子のオン期間を示す図である。
圆 20]分離スィッチ素子の保護回路 (モード III用）の種々の構成例を説明した図であ る。
圆 21]分離スィッチ素子の保護回路 (モード VI用）の種々の構成例を説明した図であ る。
[図 22]従来の PDP駆動装置における、走査電極駆動部及び PDPの等価回路図で ある。
符号の説明
1 入力端子
10 PDP駆動装置
11 走査電極駆動部
12 維持電極駆動部
13 アドレス電極駆動部
20 プラズマディスプレイパネル（PDP)
30 制御部
50a〜50c 回生回路
70、 70a〜70d、 71a〜71d 保護回路
112、 2Y、5Y 初期化パルス発生部
113、 3Υ、 4Υ、 6Υ 放電維持パルス発生部
1Y 走査パルス発生部
Q 1Y ハイサイド走査スィッチ素子 Q2Y ローサイド走査スィッチ素子
Q7Y ハイサイド維持スィッチ素子
Q8Y ローサイド維持スィッチ素子
QR1、 QR3 ハイサイドランプ波形発生部
QR2 ローサイドランプ波形発生部
QS1、QS2、QS3 分離スィッチ素子
V1、V2、V3 直流電源
Vs 維持電圧源
[0029] 以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
[0030] ¾施の形餱 ί
. 1 構成
1. 1. 1 プラズマディスプレイ
図 1は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図で ある。プラズマディスプレイは、 PDP駆動装置 10、プラズマディスプレイパネル（PDP ) 20、及び制御部 30を有する。
[0031] (プラズマディスプレイパネル）
PDP20は例えば AC型であり、三電極面放電型構造を有する。 PDP20の背面基板 上にはアドレス電極 Al、 A2、 A3、…がパネルの幅方向に沿って配置される。 PDP20 の前面基板上には維持電極 XI、 X2、 X3、…と走査電極 Yl、 Υ2、 Υ3、…とが交互に、 かつパネルの長手方向に沿って配置される。維持電極 XI、 Χ2、 Χ3、…は互いに接 続され、電位が実質的に等しい。アドレス電極 Al、 Α2、 A3、…と、走査電極 Yl、 Υ2、 Υ3、…とは、一本ずつ個別に電位を変化させ得る。
[0032] 互いに隣り合う維持電極と走査電極との対 (例えば維持電極 Χ2と走査電極 Υ2との 対)及びアドレス電極 (例えばアドレス電極 Α2)の交差点には放電セルが設置される ( 例えば、図 1に示される斜線部 Ρ部分参照)。放電セルの表面には、誘電体から成る 層 (誘電体層）、電極と誘電体層とを保護するための層 (保護層）、及び蛍光物質を 含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、 走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セ ルで放電が生じる。そのとき、放電セル中のガス分子が電離し、紫外線を発する。そ の紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放 電セルが発光する。
[0033] (PDP駆動装置）
PDP駆動装置 10は、走査電極駆動部 11、維持電極駆動部 12、及びアドレス電極 駆動部 13を含む。
[0034] 走査電極駆動部 11と維持電極駆動部 12の入力端子 1は、電源部（図示せず）に接 続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（ 例えば 400V)に変換する。更に、その直流電圧を DC— DCコンバータにより、所定の 維持電圧 Vsへ変換する。その維持電圧 Vsは PDP駆動装置 10に印加される。これに より、入力端子 1の電位は、接地電位（ = 0)に対して維持電圧 Vsだけ高く維持される
[0035] 走査電極駆動部 11の出力端子は PDP20の走査電極 Yl、 Υ2、 Υ3、…のそれぞれに 個別に接続される。走査電極駆動部 11は走査電極 Yl、 Υ2、 Υ3、…のそれぞれの電 位を個別に変化させる。
[0036] 維持電極駆動部 12の出力端子は PDP20の維持電極 XI、 Χ2、 Χ3、…に接続される 。維持電極駆動部 12は維持電極 XI、 Χ2、 Χ3、…の電位を一様に変化させる。
[0037] アドレス電極駆動部 13は PDP20のアドレス電極 Al、 Α2、 A3、…のそれぞれに個別 に接続される。アドレス電極駆動部 13は、外部力ゝらの映像信号に基づき信号パルス 電圧を発生させ、アドレス電極 Al、 Α2、 A3、…の中から選択された電極に対し印加 する。
[0038] PDP駆動装置 10は ADS (Address Display-period Separation)方式に従!、、 PDP2 0の各電極の電位を制御する。 ADS方式はサブフィールド方式の一種である。例え ば日本のテレビ放送では画像が一フィールドずつ、 1Z60秒（=約 16.7msec)間隔で 送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド 方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。 ADS方式では 更に、サブフィールドごとに、 PDP20の全ての放電セルに対し三つの期間（初期化期 間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さは サブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれ ぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
[0039] 初期化期間では、初期化パルス電圧が維持電極 XI、 X2、 X3、…と走査電極 Yl、 Υ 2、 Υ3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される
[0040] アドレス期間では、走査電極駆動部 11が走査パルス電圧を走査電極 Yl、 Υ2、 Υ3、 …に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部 13 が信号パルス電圧を、アドレス電極 Al、 Α2、 A3、…〖こ対し印カロする。ここで、信号パ ルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選 択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がァ ドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置 する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷 が蓄積される。
[0041] 放電維持期間では、走査電極駆動部 11と維持電極駆動部 12とが交互に、放電維 持パルス電圧をそれぞれ、走査電極 Yl、 Υ2、 Υ3、…と維持電極 XI、 Χ2、 Χ3、…とに 対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が 維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なる ので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発 光すべきサブフィールドの選択により調整される。
[0042] 走査電極駆動部 11、維持電極駆動部 12、及びアドレス電極駆動部 13はそれぞれ、 内部にスイッチングインバータを含む。制御部 30は、それらの駆動部についてスイツ チング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電 圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。 制御部 30は特に、外部力もの映像信号に基づき、信号パルス電圧の印加先のアドレ ス電極を選択する。制御部 30は更に、その信号パルス電圧の印加後の放電維持期 間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。そ の結果、それぞれの放電セルが適切な輝度で発光する。こうして、 PDP20〖こは映像 信号に対応する映像が再現される。 [0043] 1. 1. 2 走査電極駆動部
図 2に、走査電極駆動部 11の詳細な構成を示す。図 2には PDP20の等価回路も合 わせて示している。走査電極駆動部 11は、走査パルス発生部 1Y、初期化パルス発生 部 2Υ及び放電維持パルス発生部 3Υを含む。 PDP20は、維持電極 Xと走査電極 Υと の間の浮遊容量 Cp (PDPのパネル容量）により等価的に表されており、放電セルで の放電時に PDP20を流れる電流の経路は省略される。図 2において、維持電極 Xに 接続する維持電極駆動部は省略しており、図中、維持電極 Xは接地状態で表されて いる。
[0044] (走査パルス発生部）
走査ノルス発生部 1Yは、第一の定電圧源 VI、ハイサイド走査スィッチ素子 Q1Y及 びローサイド走査スィッチ素子 Q2Yを含む。
[0045] 第一の定電圧源 VIは、例えば DC— DCコンバータ（図示せず）により、電源部から 印加される維持電圧 Vsに基づき、第一の定電圧源 VIは正極の電位を負極の電位よ り一定の電圧 VIだけ高く維持する。
[0046] 二つの走査スィッチ素子 Q1Y、 Q2Yは例えば MOSFETである。その他に IGBT又 はバイポーラトランジスタであっても良い。
[0047] 第一の定電圧源 VIの正極はハイサイド走査スィッチ素子 Q1Yのドレインに接続され る。ハイサイド走査スィッチ素子 Q1Yのソースはローサイド走査スィッチ素子 Q2Yのド レインに接続される。それらの間の接続点 J1Yは PDP20の走査電極の一つ Yに接続 される。ローサイド走査スィッチ素子 Q2Yのソースは、第一の定電圧源 VIの負極に接 続される。
[0048] ここで、ハイサイド走査スィッチ素子 Q1Yとローサイド走査スィッチ素子 Q2Yの直列 接続回路（図 2に示される実線で囲まれた部分）は、実際には、走査電極 Yl、 Υ2、… と同数だけ設けられ、走査電極 Yl、 Υ2、…のそれぞれに一つずつ接続される。
[0049] (初期化パルス発生部）
初期ィ匕パルス発生部 2Υは、第二の定電圧源 V2、ハイサイドランプ波形発生部 QR1 、ローサイドランプ波形発生部 QR2、及び第三の定電圧源 V3を含む。
[0050] 第二の定電圧源 V2は、その正極の電位を、例えば DC— DCコンバータによって電 源部から印加される維持電圧 Vsに対して所定電圧 V2だけ高く維持する。
[0051] 第三の定電圧源 V3は、例えば DC— DCコンバータにより、電源部から印加される 維持電圧 Vsに基づき、その正極の電位を負極の電位より所定電圧 V3だけ高く維持 する。
[0052] ランプ波形発生部 QR1、 QR2は例えば Nチャネル MOSFET(NMOS)を含む。そ の NMOSのゲートとドレインとはコンデンサで接続される。ランプ波形発生部 QR1、 Q R2がオンするとき、ドレイン 'ソース間電圧が実質的に一定の速度で零まで変化する
[0053] 第二の定電圧源 V2の正極はハイサイドランプ波形発生部 QR1のドレインに接続さ れる。
ノ、ィサイドランプ波形発生部 QR1のソースは第一の定電圧源 VIの負極に接続される 。第二の定電圧源 V2の負極は放電維持パルス発生部 3Yの維持電圧源 Vsの正極に 接続される。ローサイドランプ波形発生部 QR2のドレインは第一の定電圧源 VIの負 極に接続され、ローサイドランプ波形発生部 QR2のソースは第三の定電圧源 V3の負 極に接続される。第三の定電圧源 V3の正極は接地される。
[0054] (放電維持パルス発生部）
放電維持パルス発生部 3Yは、ハイサイド維持スィッチ素子 Q7Yとローサイド維持ス イッチ素子 Q8Yの直列回路と、回収インダクタ LYと、回収スィッチ回路 15と、回収コン デンサ CYとを含む。
[0055] 維持電圧源 Vsは、正極の電位を負極の電位より一定の電圧 Vs (維持電圧)だけ高 く維持する。維持電圧源 Vsの正極はハイサイド維持スィッチ素子 Q7Yのドレインに接 続され、ノ、ィサイド維持スィッチ素子 Q7Yのソースはローサイド維持スィッチ素子 Q8Y のドレインに接続される。ローサイド維持スィッチ素子 Q8Yのソースは維持電圧源 Vs の負極に接続される。維持電圧源 Vsの負極は例えば 0V (接地状態)である。ノヽィサイ ド維持スィッチ素子 Q7Yとローサイド維持スィッチ素子 Q8Yとの間の接続点 J2Yは、放 電維持パルス発生部 3Yの出力端子として、第一の定電圧源 VIの負極に接続される 。放電維持パルス発生部 3Yの出力端子 J2Yからローサイド走査スィッチ素子 Q2Yの アノードまでの経路を以下「放電維持パルス伝達路」と 、う。 [0056] ("双方向スィッチ素子"である維持スィッチ素子）
放電維持パルス発生部 3Yにおいて、特に、維持スィッチ素子 Q7Y、 Q8Yは、双方 向スィッチ素子で構成される。本実施形態及び以下の実施形態において、「双方向 スィッチ素子」とは以下の ヽずれかの特性を持つスィッチ素子を 、う。
[0057] く特性 1 >
オン期間では、ドレイン力 ソース方向及びソースからドレイン方向の双方向に 電流を流すことができる。
オフ期間では、ドレイン力 ソース方向及びソースからドレイン方向の双方向に おいて電流を流さない。オフ期間では、その素子の絶対最大定格のドレイン 'ソース 間電圧及び絶対最大定格のソース ·ドレイン間電圧ともに十分な値を確保して 、る。（ 以降、絶対最大定格のドレイン 'ソース間電圧及び絶対最大定格のソース'ドレイン 間電圧のことを「双方向スィッチ素子の耐圧」という。 )
[0058] く特性 2 >
オン期間では、ドレイン力 ソース方向に電流を流すことができる力 ソースから ドレイン方向には電流を流さな 、。
—オフ期間では、ドレイン力もソース方向またはソース力もドレイン方向の双方向 において電流を流さない。オフ期間では、その素子の絶対最大定格のドレイン'ソー ス間電圧及び絶対最大定格のソース ·ドレイン間電圧ともに十分な値を確保して 、る
[0059] なお、特性 2を持つ素子として例えば逆導通阻止 IGBTがある。また逆導通阻止 IG BTは図 3のように、 2つの逆導通阻止 IGBT31、 32を逆並列に配置することで特性 1 を持つ素子として動作させることが可能である.また、逆導通阻止 IGBT31、 32のそ れぞれを並列接続された複数の逆導通阻止 IGBTで構成してもよい。
[0060] 上記のような双方向スィッチ素子として利用できるものとして、 JFET (Junction Field Effect Transistor:接合型電界効果トランジスタ）、 MESFET(Metal Semiconductor F ield Effect Transistor:金属半導体電界効果トランジスタ)がある。また、逆導通阻止 I GBTも考えられる (「交流マトリクス変翻用 1200V逆導通阻止 IGBT (RB— IGBT ) (1200V class Reverse Blocking IGBT(RB— IGBT) for AC Matrix Converter) 、タカ ハシヒデキ等、 2004年電力半導体素子及び ICに関する国際シンポジウム（北九州） 論文、第 121— 124頁、等参照)。さらに、双方向横型 MOSFETも考えられる。ここで 、双方向横型 MOSFETとは、 2つのドレイン領域を共有し、ドレイン端子を設けない 構造を有し、ゲート端子を有する MOSFETである（杉祥夫等、「双方向トレンチ横型 パワー MOS内蔵バッテリー保護 IC」、電気学会研究会資料、 EDD- 05- 53ZSPC- 05 -78、第 7— 12頁 (電子デバイス、半導体電力変換合同研究会、 2005年 10月 27— 28日、福井大学)、等参照)。特に双方向スィッチ素子にすると、絶対最大定格のド レイン'ソース間電圧及び絶対最大定格のソース'ドレイン間電圧は十分な値が確保 される必要があるため、双方向スィッチ素子が高耐圧化する。従って、オン抵抗 Ron の上昇を抑制するのに、ワイドバンドギャップ半導体が有効である。ここでいうワイドバ ンドギャップ半導体とは、シリコン (Si)よりバンドギャップが大き 、半導体を意味する。 このワイドバンドギャップ半導体として例えば、シリコンカーバイト（SiC)、ダイヤモンド 、窒化ガリウム（GaN)、酸ィ匕モリブデン、又は酸ィ匕亜鉛 (ZnO)のようなワイドバンドギヤ ップ半導体がある。ワイドバンドギャップ半導体は、そのオン抵抗が小さいことから、 電力損失の点においても利点がある。その他、双方向スィッチ素子として同様の特性 を持つものを使用することができる。
維持スィッチ素子 Q7Y、 Q8Yを双方向スィッチ素子で構成することで、維持スィッチ 素子 Q7Y、 Q8Yに対して高い電圧が印加されても逆導通を阻止できる。このため、維 持スィッチ素子 Q7Y、 Q8Yを双方向スィッチ素子で構成することで、従来の PDPの駆 動装置にお!、て、初期化期間における逆導通を阻止するために用いられて 、た分 離スィッチ素子（図 22参照)を設ける必要がなくなり、部品点数を低減でき、電力損 失を低減できる。なお、維持スィッチ素子 Q7Y、 Q8Yのいずれか一方のみを双方向ス イッチ素子とし、他方を、例えば MOSFET、 IGBT又はバイポーラトランジスタで構 成しても良い。双方向スィッチ素子を用いない場合は、双方向スィッチ素子でない維 持スィッチ素子に対しては分離スィッチ素子を設ける必要がある。この場合、維持ス イッチ素子（Q7Yまたは Q8Y)のソースと、分離スィッチ素子（QS1または QS2)のソース とを接続する。または、維持スィッチ素子 (Q7Yまたは Q8Y)のドレインと、分離スィッチ 素子（QSほたは QS2)のドレインとを接続してもよい。また、分離スィッチ素子（QSほ たは QS2)は、維持電圧源 Vsの正極または負極と走査電極との間に配置してもよい。 なお、維持スィッチ素子は、走査電極 (走査電極駆動部 11)以外、すなわち維持電 極 (維持電極駆動部 12)及びアドレス電極 (アドレス電極駆動部 13)に対しても適用 できる。
[0062] (回収スィッチ回路）
回収スィッチ回路 15は、第一の回収ダイオード Dl、第二の回収ダイオード D2、ハイ サイド回収スィッチ素子 Q9Y、及びローサイド回収スィッチ素子 Q10Yを含む。二つの 回収スィッチ素子 Q9Y、 Q10Yは例えば MOSFETである。その他に IGBT又はバイ ポーラトランジスタであっても良い。
[0063] ハイサイド回収スィッチ素子 Q9Yのソースは第一の回収ダイオード D1のアノードと接 続し、第一の回収ダイオード D1の力ソードは第二の回収ダイオード D2のアノードと接 続し、第二の回収ダイオード D2の力ソードは、ローサイド回収スィッチ素子 Q10Yのド レインと接続する。回収インダクタ LYの一端は接続点 J2Yに接続され、他端は第一の 回収ダイオード D1の力ソードと第二の回収ダイオード D2のァソードとの接続点 J3Yに 接続する。回収コンデンサ CYの一端は維持電圧源 Vsの負極と接続され、他端はハ ィサイド回収スィッチ素子 Q9Yのドレイン及びローサイド回収スィッチ素子 Q10Yのソ ースと接続する。
[0064] 回収コンデンサ CYの容量は PDP20のパネル容量 Cpより十分に大きい。回収コン デンサ CYの両端電圧は、電源部から印加される維持電圧 Vsの半値 VsZ2と実質的 に等しく維持される。
[0065] 1. 2 動作
図 4は、初期化期間、アドレス期間及び放電維持期間それぞれでの、 PDP20の走 查電極 Yに対する印加電圧波形、並びに走査電極駆動部 11に含まれる各スィッチ素 子のオン期間を示す図である。図 4では、それぞれのスィッチ素子のオン期間が斜線 部で示される。以下、各期間の動作について説明する。
[0066] 1. 2. 1 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の五つのモード I〜Vに分けら れる。 [0067] <モード I>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及びローサイド維持スィ ツチ素子 Q8Yがオン状態に維持される。残りのスィッチ素子はオフ状態に維持される 。それにより、走査電極 Yは接地電位（ = 0)に維持される。
[0068] <モード Π >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及びハイサイド維持スィ ツチ素子 Q7Yがオン状態に維持される。残りのスィッチ素子はオフ状態に維持される 。それにより、走査電極 Υの電位が接地電位（ = 0)から維持電圧源 Vsの電圧 Vsだけ 高い電位まで上昇する。
[0069] <モード III >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、ハイサイド維持スィッチ素子 Q7Yがオフし、ハイサイドランプ波形発生部 QR1 がオンする。残りのスィッチ素子はオフ状態に維持される。それにより、走査電極 Yの 電位が一定の速度で、接地電位 ( = 0)から維持電圧源 Vsの電圧 Vsと第二の定電圧 源の電圧 V2との和だけ高 、電位 Vr (以下「初期化パルス電圧の上限」と!ヽぅ）まで上 昇する。
こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セ ルの発光は微弱に抑えられる。
[0070] <モード IV>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、ハイサイドランプ波形発生部 QR1がオフし、ハイサイド維持スィッチ素子 Q7Y がオンする（残りのスィッチ素子はオフ状態に維持される）。それにより、走査電極 Yの 電位が接地電位 ( = 0)から維持電圧源 Vsの電圧 Vsだけ高 、電位まで下降する。
[0071] <モード V>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、ハイサイド維持スィッチ素子 Q7Yがオフし、ローサイドランプ波形発生部 QR2 がオンする。残りのスィッチ素子はオフ状態に維持される。走査電極 Yの電位は一定 の速度で、接地電位（ = 0)カゝら第三の定電圧源の電圧 V3だけ低い電位— V3まで下 降する。従って、 PDP20の放電セルには、モード II〜IVでの印加電圧とは逆極性の 電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全 ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下 降速度が小さいので、放電セルの発光は微弱に抑えられる。
[0072] 1. 2. 2 アドレス期間
アドレス期間中、走査電極駆動部 11では、ローサイドランプ波形発生部 QR2、ハイ サイド走査スィッチ素子 Q1Yがオン状態に維持される。従って、ノ、ィサイド走査スイツ チ素子 Q1Yのドレインは— V3から第一の定電圧源の電圧 VIだけ高い電位 Vp (以下 、走査ノ ルス電圧の上限という）に維持され、ローサイド走査スィッチ素子 Q2Yのソー スは一 V3に維持される。
[0073] アドレス期間の開始時、全ての走査電極 Yについて、ハイサイド走査スィッチ素子 Q 1Yがオン状態に維持され、ローサイド走査スィッチ素子 Q2Yがオフ状態に維持される 。それ〖こより、全ての走査電極 Yの電位が一様に走査パルス電圧の上限 Vpに維持さ れる。
[0074] 走査電極駆動部 11は続いて、走査電極 Yの電位を次のように変化させる（図 4に示 される走査パルス電圧 SP参照）。一つの走査電極 Yが選択されると、その走査電極 Y に接続されるハイサイド走査スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素子 Q2Yがオンする。それにより、その走査電極 Yの電位が— V3まで下降する。その走査 電極 Yの電位が所定時間、 V3に維持されると、その走査電極 Yに接続されるローサ イド走査スィッチ素子 Q2Yがオフし、ハイサイド走査スィッチ素子 Q1Yがオンする。そ れにより、その走査電極 Yの電位が走査パルス電圧の上限 Vpまで上昇する。走查電 極駆動部 11は走査電極のそれぞれに接続される走査スィッチ素子対 Q1Y、 Q2Yにつ いて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧 SPが走査 電極のそれぞれに対し順次、印加される。
[0075] アドレス期間中、外部から入力される映像信号に基づき、一つのアドレス電極 Aが 選択されると、その選択されたアドレス電極 Aの電位が所定時間、信号パルス電圧の 上限 Vaまで上昇する（図示せず)。
[0076] 例えば、走査パルス電圧 SPがーつの走査電極 Yに印加され、かつ信号パルス電圧 がーつのアドレス電極 Aに印加されるとき、その走査電極 Yとアドレス電極 Aとの間の 電圧は他の電極間の電圧より高い。従って、その走査電極 Yとアドレス電極 Aとの間 の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表 面に新たな壁電荷が蓄積される。
[0077] その後、放電維持期間において、走査電極駆動部 11と維持電極駆動部 12 (図示せ ず）とが交互に、放電維持パルス電圧をそれぞれ、走査電極 Yと維持電極 Xとに対し 印加する（図 4参照)。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは 放電が維持されるので、発光が生じる。
[0078] 1. 2. 3 放電維持期間
放電維持期間について説明する。ローサイド走査スィッチ素子 Q2Yは常にオン状 態に維持される。
[0079] ノ、ィサイド回収スィッチ素子 Q9Yがオンする直前には、ローサイド維持スィッチ素子 Q8Yがオンしており、パネル容量 Cpの両端電圧は 0Vに維持される。ハイサイド回収ス イッチ素子 Q9Yがオンすると、回収コンデンサ CYと、ハイサイド回収スィッチ素子 Q9Y と、第一の回収ダイオード D1と、回収インダクタ LYと、パネル容量 Cpとにより、 LC共 振回路が形成される。これにより、パネル容量 Cpの両端電圧は Vsまで増加する。残り のスィッチ素子はオフ状態に維持される。
[0080] 次に、ハイサイド回収スィッチ素子 Q9Yがオフして、ハイサイド維持スィッチ素子 Q7 Yがオンすれば、パネル容量 Cpの両端電圧は Vsに維持される。このとき、ハイサイド 維持スィッチ素子 Q7Yのドレイン 'ソース間電圧は零であるので、ほぼ損失なくオンす ることができる (残りのスィッチ素子はオフ状態に維持される)。
[0081] 所定時間経過後、ハイサイド維持スィッチ素子 Q7Yがオフして、ローサイド回収スィ ツチ素子 Q10Yがオンすると (残りのスィッチ素子はオフ状態に維持される）、回収コン デンサ CYと、ローサイド回収スィッチ素子 Q10Yと、第二の回収ダイオード D2と、回収 インダクタ LYと、パネル容量 Cpとにより、 LC共振回路が形成される。これにより、パネ ル容量 Cpの両端電圧は 0まで減少する。 [0082] 次に、ローサイド回収スィッチ素子 Q10Yがオフして、ローサイド維持スィッチ素子 Q 8Yがオンすれば、パネル容量 Cpの両端電圧は 0に維持される。このとき、ローサイド 維持スィッチ素子 Q8Yのドレイン 'ソース間電圧は零であるので、ほぼ損失なくオンす ることができる (残りのスィッチ素子はオフ状態に維持される)。
[0083] 走査電極 Yの電位が上下するとき、回収コンデンサ CYとパネル容量 Cpとの間で電 力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充 放電に起因する無効電力が低減する。
[0084] 1. 3. 変形例
以下、本実施形態の走査電極駆動部に対するいっくかの変形例について説明す る。
[0085] 1. 3. 1 双方向スィッチ素子に逆導通阻止 IGBTを適用した例
双方向スィッチ素子として逆導通阻止 IGBTを用いたときの適用例について説明す る。双方向スィッチ素子（Q7Y, Q8Y)として、図 3のように並列接続した逆導通阻止 I GBTを接続点 aを高圧側に、接続点 bを低圧側にして適応する場合、 B側の逆導通 阻止 IGBT32の並列数を A側の逆導通阻止 IGBT31の並列数より少なくしてよ!/、。 A 側の逆導通阻止 IGBTは放電電流 (放電維持期間に PDPの放電セルでの放電によ る電流）が流れる。この電流量は大きいので、電流量を許容するように A側の逆導通 阻止 IGBT31の並列接続数を設定する。また B側の逆導通阻止 IGBTは初期化期間 のモード IV等に電流が流れるのみであり、その電流は放電電流と比べて小さい。よつ て、 B側の逆導通阻止 IGBTの並列接続数は、 A側の逆導通阻止 IGBTと比べて少 なくてもよい。
[0086] 1. 3. 2 双方向スィッチ素子に逆導通阻止 IGBTを適用した例 2
ノ、ィサイド維持スィッチ素子 Q7Yに双方向スィッチ素子である逆導通阻止 IGBT31 を適応し、さらに逆導通阻止 IGBT31のソース力もドレイン方向への電流対策用とし て回生回路 50aを付属した構成にしてもよい（図 5 (a)参照)。回生回路 50aは回生スィ ツチ素子 51と回生ダイオード 52を含む。回生回路 50aは、逆導通阻止 IGBT31がォ フ時において、逆導通阻止 IGBT31のソースからドレイン方向に電流を流すことが可 能な回路である。 [0087] 回生スィッチ素子 51には、ノ、ィサイドランプ波形発生部 QR1の制御信号の反転信 号を入力する。すなわち、ハイサイドランプ波形発生部 QR1がオン時は、回生スイツ チ素子 51はオフし、ハイサイドランプ波形発生部 QR1がオフ時は、回生スィッチ素子 5 1はオンする。
[0088] 初期化期間のモード IVにおいて、回生スィッチ素子 51と回生ダイオード 52を通して 電流が流れ、走査電極 Yの電位が、接地電位（ = 0)を基準にして維持電圧源 Vsの電 圧 Vsだけ高い電位まで下降する。またハイサイド維持スィッチ素子 Q7Yは、初期化期 間のモード IIIにおいては、オンしていてもよい（逆導通阻止 IGBTの働きにより，接続 点 J2Yから維持電圧源 Vsの正極への電流を阻止することができる。 ) 0 B側の逆導通 阻止 IGBTのゲートを駆動するための電圧は、維持電圧源の電位より常に高!、電位 が必要となるが、回生回路のスィッチ素子のゲートを駆動するには接続点 J2Yの電位 より高ければよいので、ゲート駆動回路が簡素化できる.また，回生回路に流れる電 流量は小さいので回生回路 51のスィッチ素子 31及びダイオード D2の並列数は少なく てもよい。
[0089] また、回生回路は図 5 (c)に示すような構成を有してもよい。同図に示す回生回路 5 0cは、 PchMOSである回生スィッチ素子 51と回生ダイオード 52とを含む。
[0090] また、ローサイド維持スィッチ素子 Q8Yに双方向スィッチ素子である逆導通阻止 IG BT31を適応し、さらに逆導通阻止 IGBT31のソースからドレイン方向への電流対策 用として回生回路 50bを付属した構成にしてもよい（図 5 (b)参照)。回生回路 50bは回 生スィッチ素子 51と回生ダイオード 52を含む。回生回路 50bは、逆導通阻止 IGBT31 がオフ時において、逆導通阻止 IGBT31のソースからドレイン方向にのみ電流を流す ことが可能な回路である。この場合、回生スィッチ素子 51には、ローサイドランプ波形 発生部 QR2の制御信号の反転信号を入力する。すなわち、ローサイドランプ波形発 生部 QR2がオン時は、回生スィッチ素子 51はオフし、ローサイドランプ波形発生部 QR 2がオフ時は、回生スィッチ素子 51はオンする。アドレス期間が終わって、維持期間に 移る時に回生ダイオード 52及び回生スィッチ素子 51を通して電流が流れ、走査電極 Yの電位が接地電位（ = 0)まで上昇する。なお、ローサイド維持スィッチ素子 Q7Yは、 アドレス期間はオンして 、てもよ 、（逆導通阻止 IGBTの働きにより，維持電圧源 Vsの 負極力も接続点 J2Yの電流を阻止することができる。 )0また、回生回路に流れる電流 は小さ 、ので、回生回路のスィッチ素子及びダイオードの並列接続数は少なくてもよ い。
[0091] なお、図 22に示すような従来技術では、維持スィッチ素子 Q7Y,Q8Yと分離スィッチ 素子 QS1,QS2とがそれぞれ直列接続された構成を含む。これに対応した構成として 本実施形態では、 2つの逆導通阻止 IGBT31、 32の並列接続の構成（図 3参照）また は逆導通阻止 IGBTと回生回路の並列接続の構成（図 5参照）を有する。かかる部分 の部品点数について検討する。
[0092] 従来技術の部品配置が直列接続構成であるのに対して、本実施形態の部品配置 は並列接続構成である。従来技術では、維持スィッチ素子及び分離スィッチ素子の 双方に大電流である放電電流が流れるので、維持スィッチ素子及び分離スィッチ素 子それぞれを、多数並列接続する必要がある。一方、本実施形態では、大電流が流 れるのは逆導通阻止 IGBT31のみであり、他方の逆導通阻止 IGBT32及び回生回路 5 0には大電流が流れない。このため、全体として必要となる素子の並列接続数を低減 できる。
[0093] 以上より、オフ期間においてドレイン力 ソース方向またはソースからドレイン方向の 双方向にお 、て電流を流さず、オン期間にお 、てドレイン力 ソース方向にのみ電 流を流すという逆導通阻止 IGBTの特性を用いることで、逆導通阻止 IGBTの並列構 成を可能としつつ、部品点数低減の効果，損失低減の効果等が得られる。
[0094] 1. 3. 3 クランプ回路
ノ、ィサイド維持スィッチ素子 Q7Yがオンした後、回収ダイオード D1の寄生容量に電 圧を充電するために、維持電圧源 Vs、 ノヽィサイド維持スィッチ素子 Q7Y,回収インダ クタ LY、回収ダイオード Dl、回収スィッチ素子 Q9Y、回収コンデンサ CYのループで 電流が流れる。このため、回収インダクタ LYに電流が蓄積されるため、しばらくの間、 回収ダイオード D1の寄生容量と回収インダクタ LYで共振動作が行われる。このため 、回収回路 15においてリンギングが発生するため、回収回路 15はノイズ源となる。この リンギング抑制のためにクランプ回路を設けてもよい。なお、接続点 J2Yは、ノ、ィサイド 維持スィッチ素子 Q7Yによって、維持電圧源の電圧 Vsが印加されているため、走査 電極へはリンギングは伝達しな!、。
[0095] 図 6 (a)にクランプ回路の構成例を示す。クランプ回路は、維持電圧源 Vsと接続点 J 3Yの間に接続されたクランプ用スィッチ素子 61とクランプ用ダイオード 62の直列回路 と、接続点 J3Yとグランドの間に接続された、クランプ用ダイオード 64とクランプ用スィ ツチ素子 63の直列回路とで構成される。
[0096] 回収ダイオード D2にも寄生容量があるので、図 6 (a)に示すクランプ回路は、回収 ダイオード D2によるリンギングに対しても同様に作用する。
[0097] (クランプ回路の回路動作）
図 6 (a)に示すクランプ回路の動作を説明する。クランプ用スィッチ素子 61は初期化 期間のモード IIIではオフする。それ以外の期間は常にオン状態である。このため、初 期化パルス電圧が維持電圧源の電圧 Vs以上になるとき (初期化期間のモード III)で も、クランプされることなく、走査電極に初期化パルス電圧を印加することができる。
[0098] クランプ用スィッチ素子 63は初期化期間のモード V及びアドレス期間ではオフする。
それ以外の期間は常にオン状態である。このため，初期化パルス電圧が接地電位（ =0)以下になるとき (初期化期間のモード V及びアドレス期間）でも、クランプされるこ となぐ走査電極に初期ィ匕パルス電圧を印加することができる。
[0099] 放電維持期間において、ハイサイド維持スィッチ素子 Q7Yがオンした後、回収ダイ オード D1の寄生容量に電圧を充電するために、維持電圧源 Vsの正極、ハイサイド維 持スィッチ素子 Q7Y、回収インダクタ LY、回収ダイオード Dl、回収スィッチ素子 Q9Y、 回収コンデンサ CYのループで電流が流れる。
[0100] 回収ダイオード D1の寄生容量に電圧 (Vs/2)が充電された後、回収インダクタ LYに 蓄積された電流は、クランプ用ダイオード 62及びクランプ用スィッチ素子 61を通して 維持電圧源 Vsの正極に流れるので、回収インダクタに蓄積された電流はクランプ用 ダイオード 62及びクランプ用スィッチ素子 61等の抵抗成分によって減衰する。電流の 減衰量が少な!/、場合は抵抗を接続しても良 、。
[0101] 以上より，回収インダクタ LYに蓄積された電流は回収ダイオード D1の寄生容量に 流れないので、共振動作は起こらず、リンギングは発生しないため、ノイズの発生が 抑制される。 [0102] 同様にローサイド維持スィッチ素子 Q8Yがオンした後、回収ダイオード D2の寄生容 量に電圧を充電するために、維持電圧源 Vsの負極、ローサイド維持スィッチ素子 Q8 Y、回収インダクタ LY、回収ダイオード D2、回収スィッチ素子 Q10Y、回収コンデンサ のループで電流が流れる。
[0103] 回収ダイオード D2の寄生容量に電圧 (Vs/2)が充電された後、回収インダクタ LYに 蓄積された電流は、クランプ用ダイオード 64及びクランプ用スィッチ素子 63を通して， 維持電圧源 Vsの負極に流れるので、回収インダクタ LYに蓄積された電流はクランプ 用ダイオード 64及びクランプ用スィッチ素子 63等の抵抗成分によって減衰する。電流 の減衰が少な 、場合は抵抗を接続しても良 、。
[0104] 以上より、回収インダクタ LYに蓄積された電流は回収ダイオード D2の寄生容量に 流れないので、共振動作は起こらず、リンギングは発生しないため、ノイズの発生が 抑制される。
[0105] また、クランプ回路は、図 6 (b)のように逆導通阻止 IGBT65、 66で構成されてもよい 。この構成では、逆導通阻止 IGBT65、 66のゲート電圧駆動回路に工夫が必要であ るものの、図 6 (a)の回路に比してクランプ用ダイオード 62、 64を削除することができる 。逆導通阻止 IGBTのオンオフ制御は図 6 (a)のクランプ用スィッチ素子 61、 63と同様 である。
[0106] また、図 7 (a)、 (b)に、クランプ回路と回生回路のスィッチ素子を共有ィ匕したときの 構成を示す。このような構成により、スィッチ素子の数を減らすことができる。図 7 (a) では、図 6 (a)に示すクランプ回路と図 5 (b)に示す回生回路とにおいてスィッチ素子 51を共有ィ匕している。図 7 (b)では、図 6 (a)に示すクランプ回路と図 5 (c)に示す回生 回路とにお 、てスィッチ素子 51を共有ィ匕して 、る。
[0107] 1. 4 まとめ
本実施形態による PDP駆動装置 10によれば、維持スィッチ素子 Q7Y、 Q8Yを双方 向スィッチ素子で構成することで、初期化期間における維持スィッチ素子 Q7Y、 Q8Y の逆導通を素子できる。このため、従来の PDPの駆動装置において用いられていた 分離スィッチ素子（図 22参照)を設ける必要がなくなる。すなわち、図 2に示す通り、 維持電圧源 Vsから、放電維持パルス発生部 3Yの出力端子 JY2を介して、ローサイド 走査スィッチ素子 Q2Yのソースまでの経路には、維持スィッチ素子 Q7Y、 Q8Yしか存 在しない。それ故、本発実施形態によれば、従来の装置に比して、 PDP駆動装置に おいて部品点数をより少なくでき、実装面積を低減できる。特に、維持放電期間では 分離スィッチ素子に大電流が流れることから、従来、分離スィッチ素子を多数並列に 接続して設ける必要があつたため、分離スィッチ素子を要しない本実施形態によれ ば、回路規模の削減効果が大きい。また、実装面積が小さくなることで、基板による 配線インピーダンスを低減でき、 PDPへの電圧印加時に発生する高周波数成分で あるリンギングを低減できることから、 PDPの動作マージンが拡大する。さらに、放電 維持期間での分離スィッチ素子による導通損失が大きく削減されるので、消費電力 を低減できる。
[0108] なお、本実施形態では、説明の便宜上、特に走査電極駆動部の構成に基づいて 説明を行った力 維持電極駆動部及びアドレス電極駆動部にお!ヽても本発明の思 想が同様に適用できることは言うまでもない（以下の実施形態も同じ)。
[0109] 実施の形態 2
本実施形態におけるプラズマディスプレイは、図 2に示す実施の形態 1のものとは、 走査電極駆動部 11の構成が異なる。
[0110] 2. 1 走査電極駆動部
図 8に、本実施形態の走査電極駆動部 11の詳細な構成を示す。
[0111] 本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものとは、走査 パルス発生部 1Yと初期化パルス発生部 2Yの構成が異なる。その他の構成要素は実 施形態 1のものと同様である。
[0112] (走査パルス発生部）
走査ノ ルス発生部 1Yは、第一の定電圧源 VI、ハイサイド走査スィッチ素子 Q1Y、口 一サイド走査スィッチ素子 Q2Y、及び VI印加用スィッチ素子 Q3Y、 Q4Yを含む。
[0113] 第一の定電圧源 VIの正極は VI印加用スィッチ素子 Q3Yのドレインに接続される。
VI印加用スィッチ素子 Q3Yのソースは VI印加用スィッチ素子 Q4Yのドレイン及びハ ィサイド走査スィッチ素子 Q1Yのドレインに接続される。 VI印加用スィッチ素子 Q4Y のソースは、ローサイド走査スィッチ素子 Q2Yのソース及び第一の定電圧源 VIの負 極に接続される。
[0114] ここで、ハイサイド走査スィッチ素子 Q1Yとローサイド走査スィッチ素子 Q2Yの直列 接続回路（図 2に示される実線で囲まれた部分）は、実際には、走査電極 Yl、 Υ2、… と同数だけ設けられ、走査電極 Yl、 Υ2、…のそれぞれに一つずつ接続される。
[0115] (初期化パルス発生部）
初期ィ匕パルス発生部 2Υは、第二の定電圧源 V2、ハイサイドランプ波形発生部 QR1 、ローサイドランプ波形発生部 QR2、及び第三の定電圧源 V3を含む。
[0116] 第二の定電圧源 V2の正極はハイサイドランプ波形発生部 QR1のドレインに接続さ れる。ノ、ィサイドランプ波形発生部 QR1のソースはハイサイド走査スィッチ素子 Q1Yの ドレインに接続される。第二の定電圧源 V2の負極は維持電圧源 Vsの正極に接続さ れる。ローサイドランプ波形発生部 QR2は、そのドレインが第一の定電圧源 VIの負極 に接続され、そのソースが第三の定電圧源 V3の負極に接続される。第三の定電圧源 V3の正極は接地される。
[0117] 2. 2 動作
図 9は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞ れでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11に 含まれる各スィッチ素子のオン期間を示す波形図である。図では、それぞれのスイツ チ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
[0118] 2. 2. 1 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の 6つのモード I〜VIに分けられ る。
[0119] <モード 1>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、 VI印加用スィッチ素子 Q4Y及びローサイド維持スィッチ素子 Q8Yがオン状態に維持される。残りのスィッチ 素子はオフ状態に維持される。それにより、走査電極 Yは接地電位（ = 0)に維持され る。
[0120] <モード Π >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、 VI印加用スィッチ素子 Q4Yがオン状態に維持されたまま，ローサイド維持スィッチ素子 Q8Yがオフし，ノ、ィサ イド維持スィッチ素子 Q7Yがオンする。残りのスィッチ素子はオフ状態に維持される。 それにより、走査電極 Yの電位が接地電位（ = 0)から維持電圧源 Vsの電圧 Vsだけ高 い電位まで上昇する。
[0121] <モード III >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、 VI印加用スィッチ素子 Q4Y及びハイサイド維持スィッチ素子 Q7Yがオフし、ハイサイド走査スィッチ素子 Q1Y 及びハイサイドランプ波形発生部 QR1がオンする。残りのスィッチ素子はオフ状態に 維持される。それにより、走査電極 Yの電位が一定の速度で、接地電位（ = 0)から維 持電圧源 Vsの電圧 Vsと第二の定電圧源の電圧 V2との和だけ高 、電位 Vr (初期化パ ルス電圧の上限)まで上昇する。このとき， VI印加用スィッチ素子 Q3Yがオフしており 、ハイサイド走査スィッチ素子 Q1Yのドレインの電位が第一の定電圧源 VIの正極の 電位より高くなると、 VI印加用スィッチ素子 Q3Yの寄生ダイオードがオン状態となり導 通する。これにより走査電極 Yの電位が初期化パルス電圧の上限に達した時に接続 点 J2Yの電位は最高となり、その電位は Vr-Vlとなるので、実施の形態 1の走査電極 駆動部と比較して、回収ダイオード Dl、ローサイド維持スィッチ素子 Q8Y、ローサイド 回収スィッチ素子 Q10Y、ローサイドランプ波形発生部 QR2のドレイン 'ソース間電圧 及びノヽィサイド維持スィッチ素子 Q7Yのソース'ドレイン間電圧に印加される電圧は 低いものとなる。
[0122] よってそれらの素子には、低耐圧部品が使える。一般的に単位面積あたりのシリコ ン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので
、耐圧を増加させると、流すことができる電流量が大幅に減少する。それ故、本実施 形態によれば、従来に比して、放電維持パルス発生部 3Yにおける各スィッチ素子及 びダイオードの並列接続数を削減でき、また実装面積を低減できる。特に、放電維持 パルス発生部 3Yの各スィッチ素子 Q7Y、 Q8Y、 Q10Y及びダイオード D1には大電流 が流れるため、各スィッチ素子の抵抗値が小さくなれば、並列接続数が減らせる。ま た実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、 PDPへの 電圧印加時に発生する高周波数成分であるリンギングが小さくなり、 PDPの動作する マージンが拡大する。
[0123] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧が初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セ ルの発光は微弱に抑えられる。
[0124] <モード IV>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Yがオン状態に維持された まま、ハイサイドランプ波形発生部 QR1がオフし、ハイサイド維持スィッチ素子 Q7Y及 び VI印加用スィッチ素子 Q3Yがオンする。残りのスィッチ素子はオフ状態に維持され る。それにより、走査電極 Yの電位が接地電位（ = 0)から維持電圧源 Vsの電圧 Vsと第 一の定電圧源 VIの電圧 VIとの和だけ高!、電位 (Vs+Vl)まで下降する。
[0125] <モード V>
走査電極駆動部 11では、ハイサイド維持スィッチ素子 Q7Yがオン状態に維持された まま、ハイサイド走査スィッチ素子 Q1Y及び VI印加用スィッチ素子 Q3Yがオフし、口 一サイド走査スィッチ素子 Q2Y及び VI印加用スィッチ素子 Q4Yがオンする。残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位が接地電位（=0 )から維持電圧源 Vsの電圧 Vsだけ高 、電位まで下降する。
[0126] <モード VI >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び VI印加用スィッチ 素子 Q4Yがオン状態に維持されたまま、ハイサイド維持スィッチ素子 Q7Yがオフし、口 一サイドランプ波形発生部 QR2がオンする。残りのスィッチ素子はオフ状態に維持さ れる。走査電極 Yの電位は一定の速度で、接地電位（ = 0)から第三の定電圧源の電 圧 V3だけ低い電位— V3まで下降する。従って、 PDP20の放電セルには、モード 11〜 Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩や かに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化さ れる。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑え られる。
[0127] 2. 2. 2 アドレス期間 アドレス期間中は VI印加用スィッチ素子 Q3Yがオン、 VI印加用スィッチ素子 Q4Yが オフに維持される。本実施形態におけるアドレス期間のその他のスイッチング素子の 動作は実施の形態 1で説明したものと同様である。
[0128] 2. 2. 3 放電維持期間
放電維持期間中は VI印加用スィッチ素子 Q3Yがオフ， VI印加用スィッチ素子 Q4Y がオンに維持される。放電維持期間中のその他のスイッチング素子の動作について は、実施の形態 1で説明したものと同様である。
[0129] 本実施形態では， VI印加用スィッチ素子 Q3Y, Q4Yが必要となるものの、スィッチ 素子の低耐圧化が実現できる。なお、実施の形態 1で示した逆導通阻止 IGBTの適 用例、回生回路及びクランプ回路の構成を、図 8に示す本実施の形態の構成に適応 してちよい。
[0130] なお、維持スィッチ素子 Q7Y、 Q8Yのいずれか一方のみを双方向スィッチ素子とし 、他方を、例えば MOSFET、 IGBT又はバイポーラトランジスタで構成しても良い。 双方向スィッチ素子でない素子を用いる場合、双方向スィッチ素子でない維持スイツ チ素子に対しては分離スィッチ素子を設ける必要がある。この場合、維持スィッチ素 子（Q7Yまたは Q8Y)のソースと、分離スィッチ素子のソースとを接続する。または、維 持スィッチ素子 (Q7Yまたは Q8Y)のドレインと、分離スィッチ素子のドレインとを接続 してもよい。また，分離スィッチ素子は，維持電圧源 Vsの正極または負極と走査電極 との間に配置してもよい.なお、維持スィッチ素子に対する上記の考え方は、走査電 極 (走査電極駆動部 11 )以外、すなわち維持電極 (維持電極駆動部 12)及びアドレ ス電極 (アドレス電極駆動部 13)に対しても適用できる。
[0131] 2. 3 まとめ
本実施形態の構成によれば、実施の形態 1と比較して、 VI印加用スィッチ素子 Q3Y , Q4Yが必要となるものの、各スィッチ素子の低耐圧化が実現できる。
[0132] 実施の形餱 3
図 10に本実施形態の走査電極駆動部の回路構成を示す。本実施形態におけるプ ラズマディスプレイは、図 2に示す実施形態 1のものとは、走査電極駆動部 11内のハ ィサイドランプ波形発生部の構成が異なる。また、第二の定電圧源 V2の代わりに第 四の定電圧源 V4を備えている点が異なる。
[0133] 3. 1 ハイサイドランプ波形発生部
図 11に、本実施形態の走査電極駆動部 11のハイサイドランプ波形発生部 QRlaの 詳細な構成を示す。同図に示すハイサイドランプ波形発生部 QRlaは、ノ、ィサイド NM OS (41)、ランプ用コンデンサ Cl、ランプ用ツエナーダイオード ZD1及びゲート回路 33 を含む。
[0134] ハイサイド NMOS (41)のドレインは第四の定電圧源 V4の正極と接続し、ソースは第 一の定電圧源 VIの負極と接続する。ランプ用コンデンサ C 1の一端はハイサイド NMO S (41)のドレインと接続し、その他端はランプ用ツエナーダイオード ZD1のアノードと接 続する。ランプ用ツエナーダイオード ZD1の力ソードはハイサイド NMOS (41)のゲート と接続する。ゲート回路 33はハイサイド NMOS (41)のゲートに接続し、制御部（図示せ ず)力 制御信号を受信し、その制御信号に基づき所定の電流を出力する。
[0135] ゲート回路 33から出力された所定の電流により、ランプ用ツエナーダイオード ZD1に 電流が流れ、ツエナー電圧を発生する。このとき、ランプ用コンデンサ C1に蓄積され た電荷は放電し始めたば力りである力 ハイサイド NMOS (41)のドレイン ·ゲート間電 圧はツエナー電圧によって急激に低下している。このため、制御信号の受信直後に おいても、ハイサイド NMOS (41)のソース電位は急峻に立ち上がる。この急峻な立ち 上がりはランプ用ツエナーダイオード ZD 1のツエナー電圧に依存する。
[0136] ゲート回路 33からの電流によってランプ用コンデンサ C1の電荷が一定の速度で放 電していくので、ハイサイド NMOS (41)のソース電位も一定の速度で上昇していく。そ の後、ハイサイド NMOS (41)のドレイン 'ゲート間電圧が零になって、ハイサイド NMOS (41)のゲート'ソース間電圧が上昇すると、ハイサイド NMOS (Q30Y)のソースとドレイ ンの電位がほぼ等しくなる。
[0137] 以上のようにして、ランプ用ツエナーダイオード ZD1のツエナー電圧の設定によって 、初期化期間の上りランプ波形の開始電圧 (モード IIIの開始電圧)を任意に設定する ことができる。また、実施の形態 1のツエナーダイオードを付加していないハイサイドラ ンプ波形発生器 QR1を用いてもよい。その場合、初期化期間のモード ΠΙの開始電圧 は VIとなる。 [0138] 3. 2 動作
図 12は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す波形図である。図では、それぞれのスィ ツチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
[0139] 3. 2. 1 初期化期間
初期化パルス電圧の変化に応じて次の 6つのモード I〜VIに分けられる。
[0140] <モード 1>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及びローサイド維持スィ ツチ素子 Q8Yがオン状態に維持される。残りのスィッチ素子はオフ状態に維持される 。それにより、走査電極 Yは接地電位（ = 0)に維持される。
[0141] <モード Π >
走査電極駆動部 11では、ローサイド維持スィッチ素子 Q8Yがオン状態に維持され たまま，ローサイド走査スィッチ素子 Q2Yがオフし，ハイサイド走査スィッチ素子 Q1Y がオンする。残りのスィッチ素子はオフ状態に維持される。それにより、走査電極 Υの 電位力 接地電位（ = 0)カゝら第一の定電圧源の電圧 VIだけ高い電位まで上昇する。
[0142] <モード III >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Yがオン状態に維持したま ま、ローサイド維持スィッチ素子 Q8Yがオフし、ハイサイドランプ波形発生部 QRlaが オンする。残りのスィッチ素子はオフ状態に維持される。
[0143] それにより、走査電極 Yの電位が一定の速度で、接地電位（ = 0)を基準とした電位 Vr(=Vl+V4) (初期化パルス電圧の上限）まで上昇する。走査電極 Yの電位が初期 化パルス電圧の上限に達した時に接続点 J2Yの電位は最高となり、その電位は V4と なるので、実施の形態 1の走査電極駆動部の接続点 J2Yの電位（=Vr)と比較して， ダイオード D1並びにスィッチ素子 Q8Y, Q10Y, QRla, QR3, QR2のドレイン 'ソース間 電圧及びスィッチ素子 Q7Yのソース'ドレイン間電圧に印加される電圧は低いものと なる.よってこれらの素子には、低耐圧部品が使える。一般的に単位面積あたりのシ リコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になる ので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従 来に比して、放電維持パルス発生部 3Yにおける各スィッチ素子及びダイオードの並 列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部 3Yの各 スィッチ素子 Q7Y、 Q8Y、 Q10Y及びダイオード D1には大電流が流れるため、それら の抵抗値力 S小さくなれば、それらの並列接続数が減らせる。よって、本発明の意義は 大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、 PDPへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、 PDP の動作マージンが拡大する
[0144] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧が初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セ ルの発光は微弱に抑えられる。
[0145] <モード IV>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Yがオン状態に維持された まま、ハイサイドランプ波形発生部 QRlaがオフし、ハイサイド維持スィッチ素子 Q7Yが オンする。残りのスィッチ素子はオフ状態に維持される。それにより、走査電極 Yの電 位力 接地電位 ( = 0)を基準とした電位 (Vs+Vl)まで下降する。
[0146] <モード V>
走査電極駆動部 11では、ハイサイド維持スィッチ素子 Q7Yがオン状態に維持された まま、ハイサイド走査スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素子 Q2Yが オンする。残りのスィッチ素子はオフ状態に維持される。それにより、走査電極 Yの電 位が接地電位 ( = 0)を基準とした電位 Vsまで下降する。
[0147] <モード VI >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、ハイサイド維持スィッチ素子 Q7Yがオフし、ローサイドランプ波形発生部 QR2 がオンする。残りのスィッチ素子はオフ状態に維持される。走査電極 Yの電位は一定 の速度で、接地電位（ = 0)を基準とした電位— V3まで下降する。従って、 PDP20の 放電セルには、モード II〜Vでの印加電圧とは逆極性の電圧が印加される。特に、そ の印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一 様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セ ルの発光は微弱に抑えられる。
[0148] 3. 2. 2 アドレス期間、放電維持期間
本実施形態におけるアドレス期間、放電維持期間の動作は実施の形態 1で説明し たものと同様である。
[0149] なお，実施の形態 1の逆導通阻止 IGBTの適用例，回生回路及びクランプ回路の 構成は本実施の形態においても適用できる。ただし，ノ、ィサイド維持スィッチ素子 Q7 Yは，初期化期間のモード IIIではオンしない。また、後述の保護回路 (実施の形態 6 の初期化期間のモード III用力もダイオード D5を除いたのもの）を、回生回路のスイツ チ素子及びクランプ回路のスィッチ素子に適応することにより、スィッチ素子の低耐 圧化が可能となる.
[0150] なお、維持スィッチ素子 Q7Y、 Q8Yのいずれか一方のみを双方向スィッチ素子とし 、他方を、例えば MOSFET、 IGBT又はバイポーラトランジスタで構成しても良い。 双方向スィッチ素子を用いない場合、双方向スィッチ素子でない維持スィッチ素子に 対しては図 22に示すような分離スィッチ素子（QS1または QS2)を設ける必要がある。 この場合、維持スィッチ素子（Q7Yまたは Q8Y)のソースと、分離スィッチ素子のソース とを接続する。または、維持スィッチ素子 (Q7Yまたは Q8Y)のドレインと、分離スィッチ 素子のドレインとを接続してもよい。また、分離スィッチ素子は，維持電圧源 Vsの正極 または負極と走査電極との間に配置してもよい。なお、維持スィッチ素子は、走査電 極 (走査電極駆動部 11 )以外、すなわち維持電極 (維持電極駆動部 12)及びアドレ ス電極 (アドレス電極駆動部 13)に対しても適用できる。
[0151] 3. 3 まとめ
本実施形態の構成によれば、実施の形態 1の効果に加えてさらに、各スィッチ素子 及びダイオードの低耐圧化が可能である。また、実施の形態 2に比して、 VI印加用ス イッチ素子 Q3Y、 Q4Yが不要となる。さらに、初期化期間の上りランプ波形の開始電 圧 (モード IIIの開始電圧)を任意に設定することができる。
[0152] 実施の形餱 4 本実施形態におけるプラズマディスプレイは、実施の形態 1のものと、走査電極駆 動部 11の構成が異なる。
[0153] 4. 1 走査電極駆動部
図 13に、本発明の実施形態 4による走査電極駆動部の詳細な構成を示す。
[0154] 本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものとは、放電 維持パルス発生部の構成が異なる。より具体的には、放電維持パルス発生部内の回 収スィッチ回路の構成が異なる。その他の構成要素は実施形態 1のものと同様である
[0155] 本実施形態の放電維持パルス発生部 4Yは、実施の形態 1の放電維持パルス発生 部 3Yにお!/、て、回収スィッチ回路 15の代わりに回収スィッチ素子 Ql 1Yを設けて!/、る 。この回収スィッチ素子 Q 11 Yは双方向スィッチ素子で構成する。双方向スィッチ素 子については実施の形態 1で述べたとおりである。
[0156] このように、実施の形態 1の回収スィッチ回路 15を双方向スィッチ素子 Q11Yで代 替することで、部品点数を削減でき、回路規模を低減できる。
[0157] 回収スィッチ素子 Q 11 Yは、そのソースが回収インダクタ LYの一端に接続され、その ドレインが回収コンデンサ CYの一端に接続される。回収インダクタ LYの他端は、維持 スィッチ Q7Yと Q8Yの接続点 J2Yに接続され、回収コンデンサ CYの他端は、一旦が接 地された回収コンデンサ CYの他端に接続される。または、回収スィッチ素子 Q11Yは 、そのソースが回収コンデンサ CYの一端に接続され、そのドレインが回収インダクタ L Yの一端に接続されてもよ 、。
[0158] 回収コンデンサ CYの容量は PDP20のパネル容量 Cpより十分に大きい。回収コン デンサ CYの両端電圧は、電源部から印加される直流電圧 Vsの半値 VsZ2と実質的 に等しく維持される。
[0159] なお、図 13に示す構成において、維持スィッチ素子 Q7Y及び Q8Yは双方向スイツ チ素子でなくてもよい。その場合、図 22に示す従来例と同様に、維持スィッチ素子 Q 7Y、 Q8Y以外に対して分離スィッチ素子 QS1、 QS2をそれぞれ接続する必要がある。 また、分離スィッチ素子（図 22参照）を維持電圧源 Vsの正極または負極と走査電極と の間に配置してもよい。 [0160] また、図 2に示す回収スィッチ回路 15において、回収スィッチ素子 Q9Yとダイオード D1の直列回路及び回収スィッチ素子 Q10Yとダイオード D2の直列回路のいずれか 一方の直列回路のみを、回収スィッチ素子 Q 11 Yで代替しても良い。また、回収スイツ チ回路 15は、走査電極 (走査電極駆動部 11)以外、すなわち維持電極 (維持電極 駆動部 12)及びアドレス電極 (アドレス電極駆動部 13)に対しても適用できる。
[0161] 4. 2 動作
図 14は、本実施形態における初期化期間、アドレス期間及び放電維持期間それ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す図である。図 14では、それぞれのスイツ チ素子のオン期間が斜線部で示される。
[0162] 4. 2. 1 初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極部 11の各スィッチ素子の動作は 実施の形態 1で説明したものと同様である。
[0163] 4. 2. 2 放電維持期間
図 13、図 14を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スィッチ素子 Q2Yは常にオン状態を維持する。 回収スィッチ素子 Q11Yがオンする直前には、ローサイド維持スィッチ素子 Q8Yがォ ンしており、パネル容量 Cpの両端電圧は 0Vに維持される。回収スィッチ素子 Q11Yが オンすると、回収コンデンサ CYと、回収スィッチ素子 Q11Yと、回収インダクタ LYと、パ ネル容量 Cpとにより、 LC共振回路が形成され、パネル容量 Cpの両端電圧は Vsまで 増加する (残りのスィッチ素子はオフ状態に維持される)。
[0164] 次に、回収スィッチ素子 Q11Yがオフして、ハイサイド維持スィッチ素子 Q7Yがオン すれば、パネル容量 Cpの両端電圧は Vsを維持する。このとき、ノ、ィサイド維持スイツ チ素子 Q7Yは、そのドレイン 'ソース間電圧は零であるので、ほぼ損失なくオンするこ とができる (残りのスィッチ素子はオフ状態に維持される)。
[0165] 所定時間経過後、ハイサイド維持スィッチ素子 Q7Yがオフして、回収スィッチ素子 Q 11Yがオンすると、回収コンデンサ CYと、回収スィッチ素子 Q 11 Yと、回収インダクタ L Yと、パネル容量 Cpとにより LC共振回路が形成され、パネル容量 Cpの両端電圧は 0 まで減少する (残りのスィッチ素子はオフ状態に維持される)。
[0166] 次に、回収スィッチ素子 Q11Yがオフして、ローサイド維持スィッチ素子 Q8Yがオン すれば、パネル容量 Cpの両端電圧は 0を維持する。このとき、ローサイド維持スィッチ 素子 Q8Yは、そのドレイン 'ソース間電圧が零であるので、ほぼ損失なくオンすること ができる (残りのスィッチ素子はオフ状態に維持される)。
走査電極 Yの電位が上下するとき、回収コンデンサ CYとパネル容量 Cpとの間で電 力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充 放電に起因する無効電力が低減する。
[0167] (回収スィッチに逆導通阻止 IGBTを用いた場合の例）
回収スィッチ素子 Q 11Yに逆導通阻止 IGBTを適応する場合、図 15のように並列接 続した逆導通阻止 IGBT(Q11YA, Q11YB)を用いることができる。このような並列接 続した逆導通阻止 IGBT (Q 11 YA, Q 11 YB)を用 、た場合の放電維持期間の動作を 以下に説明する。
[0168] 放電維持期間では、ローサイド走査スィッチ素子 Q2Yは常にオン状態を維持する。
回収スィッチ素子 Q11YAがオンする直前には、ローサイド維持スィッチ素子 Q8Yが オンしており、パネル容量 Cpの両端電圧は 0Vに維持される。回収スィッチ素子 Q11Y Aがオンすると、回収コンデンサ CYと、回収スィッチ素子 Q 11 YAと、回収インダクタ LY と、パネル容量 Cpとにより、 LC共振回路が形成され、パネル容量 Cpの両端電圧は V sまで増加する (残りのスィッチ素子はオフ状態に維持される)。
[0169] 次に、ハイサイド維持スィッチ素子 Q7Yがオンすると、パネル容量 Cpの両端電圧は Vsに維持される。このとき、回収スィッチ素子 Q11YAはオンしているにもかかわらず、 逆導通阻止 IGBTの働きによって、回収コンデンサ CYを充電するために流れる電流 を阻止する。つまり，回収スィッチ素子 Q 11 YAは等価的にオフ状態となる。このとき、 ハイサイド維持スィッチ素子 Q7Yは、そのドレイン 'ソース間電圧は零であるので、ほ ぼ損失なくオンすることができる (残りのスィッチ素子はオフ状態に維持される)。
[0170] 所定時間経過後、ハイサイド維持スィッチ素子 Q7Yがオフ、回収スィッチ素子 Q11Y Aがオフして、回収スィッチ素子 Q11YBがオンすると、回収コンデンサ CYと、回収スィ ツチ素子 Q11YBと、回収インダクタ LYと、パネル容量 Cpとにより LC共振回路が形成 され、パネル容量 Cpの両端電圧は 0まで減少する (残りのスィッチ素子はオフ状態に 維持される)。
[0171] 次に、ローサイド維持スィッチ素子 Q8Yがオンすると、パネル容量 Cpの両端電圧は 0を維持される。このとき、回収スィッチ素子 Q11YBはオンしているにもかかわらず、逆 導通阻止 IGBTの働きによって、回収コンデンサ CYを放電するために流れる電流を 阻止する。つまり、回収スィッチ素子 Q11YBは等価的にオフ状態となる。
[0172] このとき、ローサイド維持スィッチ素子 Q8Yは、そのドレイン 'ソース間電圧が零であ るので、ほぼ損失なくオンすることができる（残りのスィッチ素子はオフ状態に維持さ れる)。
[0173] 走査電極 Yの電位が上下するとき、回収コンデンサ CYとパネル容量 Cpとの間で電 力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充 放電に起因する無効電力が低減する。
[0174] 以上のように逆導通阻止 IGBTを用いることで、逆導通阻止 IGBTの本質的な特性 により電流の逆導通を阻止できるので、回収スィッチ素子 Q 11 YA, Q11YBをオンした まま、逆方向の電流の導通に対しては等価的にオフ状態にすることが可能となる.
[0175] 通常の IGBTはオフにしてもしばらくの間はテール電流が流れるので、完全にオフ するには時間がかかる。ここで、テール電流とは、電流が流れている時に強制的にォ フした場合にしばらくの間流れ続ける電流のことである。しかし、逆導通阻止 IGBTの 働きを利用して逆向きに流れる電流を阻止するため、完全に電流が流れなくなって 力 オフ動作させることによって、テール電流が流れなくなるので、逆導通阻止 IGBT のスイッチング損失を低減することができる。また、双方向スィッチ素子の適応時と同 様に、回収ダイオード Dl、 D2を削減できるので，従来の装置よりも部品点数を削除で き，実装面積を低減できる。また回収ダイオード Dl、 D2による導通損失が大きく削除 されるので，消費電力は小さくなる。
[0176] なお、双方向スィッチ素子として図 15に示すような 2つの逆導通阻止 IGBT(Q11Y A, Q11YB)を並列接続して使用する場合、 1つの双方向スィッチ素子を使用する場 合に比して素子の数が増加するという懸念がある力 そうではない。双方向スィッチ 素子は通常、電流による発熱損を考慮し、複数並列に接続して使用される。同様に、 逆導通阻止 IGBT(QllYA)及び逆導通阻止 IGBT(QllYB)についても、それぞれ 複数の並列接続された逆導通阻止 IGBTからなる。双方向スィッチ素子は双方向に 電流が流れるのに対して、 1つの逆導通阻止 IGBTは単方向にしか電流が流れない 。よって、双方向スィッチ素子に対しては、単方向の逆導通阻止 IGBT (Q11YAまた は Q 11 YB)の 2倍の発熱損を考慮する必要があり、そのため、双方向スィッチ素子の 並列接続数は、単方向の逆導通阻止 IGBTの 2倍の素子数を必要とする。結局、図 15に示すような構成を用いても、素子数は変わらない。
[0177] 4. 3 まとめ
本実施形態によれば、図 13に示すように回収スィッチ回路を、双方向スィッチ素子 で構成される回収スィッチ素子 11のみで構成する。つまり、回収コンデンサ CYからィ ンダクタ LYを介して、ローサイド走査スィッチ素子 Q2Yのソースまでの間の経路にお いて、回収スィッチ素子 Q 11 Yしか存在しない。このように、本実施形態による PDP駆 動装置 10では従来の装置と異なり、第一の回収ダイオード Dl、第二の回収ダイォー ド D2を削減できる。それ故、本発実施形態による PDP駆動装置 10は従来の装置より も部品点数を削減でき、実装面積を低減できる。
[0178] 特に回収ダイオード Dl、 D2には大電流が流れるため、通常ダイオードを多数並列 に接続しているので、回収ダイオード Dl、 D2がなくなる意味は大きい。また、放電維 持期間での回収ダイオード Dl、 D2による導通損失が大きく削減されるので、消費電 力が小さくなる。
[0179] 実施の形餱 5
本実施形態におけるプラズマディスプレイは、実施の形態 1のものと、走査電極駆 動部 11の構成が異なる。
[0180] 5. 1 走査電極駆動部
図 16に、本発明の実施形態 5による走査電極駆動部 11の詳細な構成を示す。 本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものとは、初期 化パルス発生部と放電維持パルス発生部の構成が異なる。その他の構成要素は実 施形態 1のものと同様である。
[0181] 本実施形態の初期化パルス発生部 5Yは、実施の形態 1の初期化パルス発生部 5Y の構成に加えて、さらに分離スィッチ素子 QS3を設けている。この分離スィッチ素子 Q S3は双方向スィッチ素子で構成される。分離スィッチ素子 QS3は、そのソースが第二 の定電圧源 V2の負極と接続され、ドレインが第一の定電圧源 VIの負極に接続される 。また、本実施形態では、第二の定電圧源 V2の負極は維持電圧源 Vsの正極に接続 されておらず、接続点 JY2に接続されている。この点においても実施の形態 1の構成 と異なる。
[0182] なお、図 16に示す構成のほ力 分離スィッチ素子 QS3のソースを、第一の定電圧 源 VIの負極に接続し、分離スィッチ素子 QS3のドレインを、第二の定電圧源 V2の負 極に接続しても良い。
[0183] 本実施形態の放電維持パルス発生部 6Yは、実施の形態 1のものと同様の構成を有 するが、ハイサイド維持スィッチ素子 Q7Yとローサイド維持スィッチ素子 Q8Y力 MO SFETで構成される点が異なる。但し、維持スィッチ素子 Q7Y、 Q8Yは IGBTやバイ ポーラトランジスタであっても良いし、実施の形態 1と同様に双方向スィッチ素子であ つてもよい。
[0184] また、図 16に示す回路構成において、実施の形態 2で示したように、回収スィッチ 回路 15を回収スィッチ素子 Q 11Yで代替してもよ 、。
[0185] また、分離スィッチ素子は、走査電極 (走査電極駆動部 11)以外、すなわち維持電 極 (維持電極駆動部 12)及びアドレス電極 (アドレス電極駆動部 13)に対しても適用 できる。
[0186] 5. 2 動作
図 17は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す波形図である。図 17では、それぞれの スィッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明す る。
[0187] 5. 2. 1 初期化期間
初期化パルス電圧の変化に応じて次の五つのモード I〜Vに分けられる。
[0188] <モード 1> 走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、分離スィッチ素子 QS3 及びローサイド維持スィッチ素子 Q8Yがオン状態に維持される。残りのスィッチ素子 はオフ状態に維持される。それにより、走査電極 Yは接地電位（ = 0)に維持される。
[0189] <モード Π >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、分離スィッチ素子 QS3 及びハイサイド維持スィッチ素子 Q7Yがオン状態に維持される。残りのスィッチ素子 はオフ状態に維持される。それにより、走査電極 Yの電位が接地電位（ = 0)から維持 電圧源 Vsの電圧 Vsだけ高 、電位まで上昇する。
[0190] <モード III >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及びハイサイド維持スィ ツチ素子 Q7Yがオン状態に維持されたまま、分離スィッチ素子 QS3がオフし、ハイサ イドランプ波形発生部 QR1がオンする。残りのスィッチ素子はオフ状態に維持される。 それにより、走査電極 Yの電位が一定の速度で、接地電位（ = 0)から維持電圧源 Vs の電圧 Vsと第二の定電圧源の電圧 V2との和だけ高い電位 Vr (初期化パルス電圧の 上限)まで上昇する。
こうして、 PDP20の全ての放電セルに対して一様に、印加電圧が初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セ ルの発光は微弱に抑えられる。
[0191] <モード IV>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、ハイサイド維持スィッチ 素子 Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部 QR1がオフし、 分離スィッチ素子 QS3がオンする。残りのスィッチ素子はオフ状態に維持される。それ により、走査電極 Yの電位が接地電位 ( = 0)から維持電圧源 Vsの電圧 Vsだけ高 ヽ電 位まで下降する。
[0192] <モード V>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、分離スィッチ素子 QS3及びハイサイド維持スィッチ素子 Q7Yがオフし、ローサ イドランプ波形発生部 QR2がオンする。残りのスィッチ素子はオフ状態に維持される。 走査電極 Yの電位は一定の速度で、接地電位 ( = 0)から第三の定電圧源の電圧 V3 だけ低い電位 V3まで下降する。従って、 PDP20の放電セルには、モード II〜IVで の印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やか に下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される 。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられ る。
[0193] 5. 2. 2 アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態 1で説明したものと同様であ る。
また，アドレス期間中、分離スィッチ素子 QS3は常にオフしている。
[0194] 5. 2. 3 放電維持期間
放電維持期間中は分離スィッチ素子 QS3及びローサイド走査スィッチ素子 Q2Yは、 常にオンに維持される。
放電維持期間中のその他のスイッチング素子の動作については、実施の形態 1で 説明したものと同様である。
[0195] 5. 3 まとめ
本実施形態によれば、図 16に示すように、放電維持パルス発生部 6Yの出力端子（ 維持スィッチ素子 Q7Yと Q8Y間の接続点) JY2から、ローサイド走査スィッチ素子 Q2Y のソースまでの間の経路に、双方向スィッチ素子である分離スィッチ素子 QS3を設け る。これにより、放電維持パルス発生部 6Yの出力端子 JY2における電位変化範囲は V sから 0までとなる。図 22に示す従来の構成では、放電維持パルス発生部 113の出力 端子 JY2の電位変化範囲は (Vs+V2)力も- V3までである。このように本実施形態によ れば、従来の場合よりも、放電維持パルス発生部 6Yの出力端子 JY2の電位の変化範 囲を狭くできる。つまり、本実施形態によれば、放電維持パルス発生部 6Yにおける各 スィッチ素子に低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の 耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すこと ができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、 放電維持パルス発生部 6Yにおける各スィッチ素子の並列数を削減でき、また実装面 積を低減できる。特に、放電維持パルス発生部の各スィッチ素子 Q7Y、 Q8Y、 Q9Y、 Q10Yには大電流が流れるため、各スィッチ素子の抵抗値が小さくなれば、並列数が 減らせる。よって、本発明の意義は大きい。また実装面積力 、さくなるので、基板によ る配線インピーダンスが小さくなり、 PDPへの電圧印加時に発生する高周波数成分 であるリンギングが小さくなり、 PDPの動作するマージンが拡大する。
[0196] また、走査パルス電圧が維持電圧源の上限、下限でクランプされな！/、ためには、従 来の構成では、双方向スィッチ素子の位置に 2種類の直列接続した分離スィッチ素 子を設けることが必要であつたが、本実施形態のように双方向スィッチ素子に置き換 えることにより、 2種類の直列接続した分離スィッチ素子が削減できる。前述のように 分離スィッチ素子は多数並列に接続して設ける必要があつたため、 2種類の直列接 続した分離スィッチ素子を要しな 、本実施形態によれば、回路規模の削減効果が大 きくなる。これによつても、実装面積を削減でき、基板による配線インピーダンスを低 減でき、 PDPへの電圧印加時に発生する高周波数成分であるリンギングを低減でき ることから、 PDPの動作マージンが拡大する。さらに、放電維持期間での分離スイツ チ素子による導通損失が大きく削減されるので、消費電力を低減できる。
[0197] 実施の形態 6
本実施形態におけるプラズマディスプレイは、実施の形態 1のものとは、走査電極 駆動部 11の構成が異なる。また、第二の定電圧源 V2の代わりに第四の定電圧源 V4 を備えている点が異なる。
[0198] 6. 1 走査電極駆動部
図 18に本実施形態の走査電極駆動部 11の構成を示す。本実施形態の走査電極 駆動部 11は、ハイサイドランプ波形発生部 QR1とローサイドランプ波形発生部 QR2と の接続点と、接続点 J2Yとの間に分離スィッチ素子 QS3を備える。さらにその分離スィ ツチ素子 QS3に並列に保護回路 70が接続される。保護回路 70の詳細は後述する。 維持スィッチ素子 Q7Y、 Q8Yは双方向スィッチ素子である。また、ハイサイドランプ波 形発生部 QR1と維持電圧源 Vsの間に第 4の電圧源 V4が接続される。第 4の電圧源 V 4の正極はハイサイドランプ波形発生部 QR1のドレインに接続され、その負極は維持 電圧源 Vsの正極に接続される。なお、本実施形態の放電維持パルス発生部 3Yは、 実施の形態 1のものと同様の構成を有する力 維持スィッチ素子 Q7Y、 Q8Yが MOS FETで構成される点が異なる。但し、維持スィッチ素子 Q7Y、 Q8Yは IGBTやバイポ ーラトランジスタであっても良いし、実施の形態 1と同様に双方向スィッチ素子であつ てもよい。
[0199] 6. 2 動作
図 19は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す波形図である。図では、それぞれのスィ ツチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
[0200] 6. 2. 1 初期化期間
初期化パルス電圧の変化に応じて次の 6つのモード I〜VIに分けられる。
[0201] <モード 1>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、分離スィッチ素子 QS3 及びローサイド維持スィッチ素子 Q8Yがオン状態に維持される。残りのスィッチ素子 はオフ状態に維持される。それにより、走査電極 Yは接地電位（ = 0)に維持される。
[0202] <モード Π >
走査電極駆動部 11では、ローサイド維持スィッチ素子 Q8Y及び分離スィッチ素子 Q S3がオン状態に維持されたまま，ローサイド走査スィッチ素子 Q2Yがオフし，ハイサイ ド走査スィッチ素子 Q1Yがオンする。残りのスィッチ素子はオフ状態に維持される。そ れにより、走査電極 Υの電位が電位 VIまで上昇する。
[0203] <モード III >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Yがオン状態に維持したま ま，ローサイド維持スィッチ素子 Q8Y及び分離スィッチ素子 QS3がオフし、ハイサイド ランプ波形発生部 QR1がオンする。残りのスィッチ素子はオフ状態に維持される。
[0204] それ〖こより、走査電極 Υの電位が一定の速度で、電位 Vr(=Vl+V4) (初期化パルス 電圧の上限)まで上昇する。走査電極 Yの電位が初期化パルス電圧の上限に達した 時に第一の定電圧源 VIの負極の電位は最高となり、その電位は V4となるので、実施 の形態 5の走査電極駆動部の第一の定電圧源 VIの電位（=Vr)と比較して、スィッチ 素子 QS3, QR1, QR2のドレイン 'ソース間電圧に印加される電圧は低くなる。よってこ れらの素子には，低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体 の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すこ とができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、 放電維持パルス発生部 3Yにおける各スィッチ素子の並列接続数を削減でき、また実 装面積を低減できる。特に、分離スィッチ素子 QS3には大電流が流れるため、分離ス イッチ素子 QS3の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義 は大きい。また実装面積力 、さくなるので、基板による配線インピーダンスが小さくな り、 PDPへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、 PD Pの動作するマージンが拡大する。
[0205] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧が初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セ ルの発光は微弱に抑えられる。
[0206] <モード IV>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Yがオン状態に維持された まま、ハイサイドランプ波形発生部 QR1がオフし、ハイサイド維持スィッチ素子 Q7Y及 び分離スィッチ素子 QS3がオンする。残りのスィッチ素子はオフ状態に維持される。 それにより、走査電極 Yの電位が電位 (Vs+Vl)まで下降する。
[0207] <モード V>
走査電極駆動部 11では、ハイサイド維持スィッチ素子 Q7Y及び分離スィッチ素子 Q S3がオン状態に維持されたまま、ノ、ィサイド走査スィッチ素子 Q1Yがオフし、ローサイ ド走査スィッチ素子 Q2Yがオンする。残りのスィッチ素子はオフ状態に維持される。そ れにより、走査電極 Yの電位が電位 Vsまで下降する。
[0208] <モード VI >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、ハイサイド維持スィッチ素子 Q7Y及び分離スィッチ素子 QS3がオフし、ローサ イドランプ波形発生部 QR2がオンする。残りのスィッチ素子はオフ状態に維持される。 走査電極 Yの電位は一定の速度で電位— V3まで下降する。従って、 PDP20の放電 セルには、モード II〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印 加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に 除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの 発光は微弱に抑えられる。
[0209] 6. 2. 2 アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態 1で説明したものと同様であ る。アドレス期間中、分離スィッチ素子 QS3は常にオフしている。
[0210] 6. 3 保護回路
図 18に示すように保護回路 70は分離スィッチ素子 QS3に並列に接続され、分離ス イッチ素子 QS3のドレイン 'ソース間電圧またはソース'ドレイン間電圧を制限する。保 護回路 70は初期化期間のモード III及びモード VIの時に動作する。
[0211] 初期化期間のモード IIIにおいて、保護回路 70は、分離スィッチ素子 QS3のドレイン •ソース間電圧が所定値 (例えば、電圧 V4以下の値)を超えた時に動作し始め、接続 点 J2Yの電位を上昇させる。これにより、分離スィッチ素子 QS3のドレイン 'ソース間電 圧は所定値以下に抑制される。そして、接続点 J2Yの電位が Vsに達した時、ノ、ィサイ ド維持スィッチ素子 Q7Yの寄生ダイオードがオン状態となり、接続点 J2Yの電位はそ れ以上上昇しない。走査電極 Yの電位が初期化パルス電圧の上限 Vrに達した時、分 離スィッチ素子 QS3のドレイン 'ソース間電圧は V4になる。
[0212] 初期化期間のモード VIにおいて、保護回路 70は、分離スィッチ素子のソース'ドレ イン間電圧が所定値 (例えば電圧 V3)を超えた時に動作し始め、接続点 J2Yの電位 を低下させる。これにより、分離スィッチ素子 QS3のソース'ドレイン間電圧は所定値 以下に抑制される。そして、接続点 J2Yの電位が接地電位（ = 0)に達した時、ローサ イド維持スィッチ素子 Q8Yの寄生ダイオードがオン状態となり、接続点 J2Yの電位は それ以上下がらない。走査電極 Yの電位が- V3に達した時に，分離スィッチ素子 QS3 のソース'ドレイン間電圧は V3になる。
[0213] 保護回路 70の種々の構成例について説明する。図 20は、初期化期間のモード III での保護動作に対応する保護回路の種々の構成例を示す。
[0214] 6. 3. 1 スィッチ素子を用いた保護回路
図 20 (a)に保護回路 70の一の構成例を示す。保護回路 70aは、保護用スィッチ素 子 Sl、第一の制限抵抗 Rl、ゲート用ツエナーダイオード ZD2、並びに第一及び第二 の検出抵抗 R2、 R3を含む。
[0215] 保護用スィッチ素子 S1は、コレクタが第一の制限抵抗 R1の一端と接続し、ベースが ゲート用ツエナーダイオード ZD2のアノードと接続し、ェミッタは分離スィッチ素子 QS3 のソースと接続する。
[0216] 第一の制限抵抗 R1の他端はダイオード D5を介して分離スィッチ素子 QS3のドレイン と接続する。第一の検出抵抗 R2と第二の検出抵抗 R3は直列接続し、その接続点は ゲート用ツエナーダイオード ZD2の力ソードと接続する。第一の検出抵抗 R2は分離ス イッチ素子 QS3のドレインとダイオード D5を介して接続し、第二の検出抵抗 R3は分離 スィッチ素子 QS3のソースと接続する。
[0217] 保護回路 70aは分離スィッチ素子 QS3がオフ時に動作する。分離スィッチ素子 QS3 のドレイン 'ソース間電圧が上昇していくと、第二の検出抵抗 R3の両端電圧が上昇す る。分離スィッチ素子 QS3のドレイン 'ソース間電圧が所定電圧 Vcに達すると、第二の 検出抵抗 R3の両端電圧もある電圧値 (第一の検出抵抗 R2と第二の検出抵抗 R3の抵 抗値の比で決まる値）に達する。このとき、ゲート用ツエナーダイオード ZD2のツエナ 一電圧と、保護用スィッチ素子 S1のベース'ェミッタ間電圧とが等しくなり、保護用スィ ツチ素子 S1が動作し始める。この保護用スィッチ素子 S1によって、分離スィッチ素子 QS3のドレイン 'ソース間電圧が一定になるように制御される。ここで定電圧制御の基 準電圧値 Vcは分離スィッチ素子 QS3のドレイン 'ソース間の絶対最大定格以下に設 定する必要がある。例えば、基準電圧値 Vcを第四の定電圧源の電圧 V4より小さい値 に設定した場合、初期化期間のモード IIIにおいてハイサイドランプ波形発生部 QR1 のソース電位が上昇し、分離スィッチ素子 QS3のドレイン 'ソース間電圧が Vcになると 、保護回路 70aが動作し始める。
[0218] さらに、ハイサイドランプ波形発生部 QR1のソース電位が上昇していくと、保護回路 70aが動作し続けるので、分離スィッチ素子 QS3のソース電位も上昇し続ける。しばら くハイサイドランプ波形発生部 QR1のソース電位が上昇していくと、分離スィッチ素子 QS3のソース電位が電位 Vsに達する。すると、ハイサイド維持スィッチ素子 Q7Yのボ ディーダイオードが導通することで、分離スィッチ素子 QS3のソースは維持電圧 Vsに クランプされる。このとき、保護用スィッチ素子 S1は定電圧制御するために、電流を流 そうと動作するが、第一の制限抵抗 R1によってその動作が制限され、定電圧制御す ることができなくなる。よってノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に 伴って、分離スィッチ素子 QS3のドレイン 'ソース間電圧は上昇していくが、その最大 値は電圧値 V4であり、分離スィッチ素子 QS3のドレイン 'ソース間の最大可能印加電 圧は大幅に低減される。
[0219] このように、ノ、ィサイドランプ波形発生部 QR3のソース電位の上昇に伴って、分離ス イッチ素子 QS3のソース電位も上昇し、分離スィッチ素子 QS3のドレイン電位が電位 V 4+Vsに達する前に、分離スィッチ素子 QS3のソース電位が電位 Vsになるので分離ス イッチ素子 QS3のドレイン 'ソース間電圧の絶対最大定格を超えることはない。
[0220] 6. 3. 2 ツエナーダイオードを用いた保護回路
図 20 (b)に保護回路 70の別の構成を示す。同図に示す保護回路 70bは、保護用 ツエナーダイオード ZD3、第二の制限抵抗 R4を含む。保護用ツエナーダイオード ZD3 のアノードは第二の制限抵抗 R4の一端と接続し、保護用ツエナーダイオード ZD3の力 ソードはダイオード D5を介して分離スィッチ素子 QS3のドレインに接続し、第二の制 限抵抗 R4の他端は分離スィッチ素子 QS3のソースに接続する。
[0221] 保護回路は 70bは分離スィッチ素子 QS3がオフしている時に動作する。分離スイツ チ素子 QS3のドレイン 'ソース間電圧が上昇していき、分離スィッチ素子 QS3のドレイ ン 'ソース間電圧がツエナー電圧 Vzに達すると、保護用ツエナーダイオード ZD3が動 作し始める。この保護用ツエナーダイオード ZD3によって、分離スィッチ素子 QS3のド レイン ·ソース間電圧が一定になるように制御される。ここで定電圧制御の基準となる 電圧値 Vzは分離スィッチ素 QS3のドレイン 'ソース間の絶対最大定格以下に設定す る必要がある。例えば、基準電圧値 Vzを第四の定電圧源の電圧 V4より小さい値に設 定した場合、初期化期間のモード IIIにおいてハイサイドランプ波形発生部 QR1のソー ス電位が上昇し、分離スィッチ素子 QS3のドレイン 'ソース間電圧が Vzになると保護回 路 70bが動作し始める。さらに、ハイサイドランプ波形発生部 QR1のソース電位が上昇 していくと、保護回路 70bが動作し続けるので、分離スィッチ素子 QS3のソース電位も 上昇し続ける。
[0222] しばらくハイサイドランプ波形発生部 QR1のソース電位が上昇していくと、分離スイツ チ素子 QS3のソース電位が電位 Vsに達する。それにより、ハイサイド維持スィッチ素 子 Q7Yのボディーダイオードが導通し、分離スィッチ素子 QS3のソース電位は維持電 圧源の電圧 Vsにクランプされる。このとき、定電圧動作はできなくなる。保護用ツエナ 一ダイオード ZD3は一定電圧 Vzとなる力 それを超える電圧については第二の制限 抵抗 R4に印加され、分離スィッチ素子 QS3のソースに向力つて電流が流れる。よって ハイサイドランプ波形発生部 QR1のソース電位の上昇に伴って、分離スィッチ素子 Q S3のドレイン 'ソース間電圧は上昇していくが、その最大値は電圧値 V4であり、分離 スィッチ素子 QS3のドレイン 'ソース間の最大可能印加電圧は大幅に低減される。
[0223] このように、ノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に伴って、分離ス イッチ素子 QS3のソース電位も上昇し、分離スィッチ素子 QS3のドレイン電位が電位 V 4+Vsに達する前に、分離スィッチ素子 QS3のソース電位は、保護回路 70bにより電位 Vsに制限されるので、分離スィッチ素子 QS1のドレイン 'ソース間電圧は、絶対最大 定格を超えることはない。
[0224] 6. 3. 3 抵抗を用いた保護回路
図 20 (c)に保護回路 70のさらに別の構成を示す。保護回路 70cは、第三の制限抵 抗 R5を含む。第三の制限抵抗 R5の一端はダイオード D5を介して分離スィッチ素子 Q S3のドレインに接続し、他端は分離スィッチ素子 QS3のソースに接続する。
[0225] 保護回路 70cは分離スィッチ素子 QS3がオフしている時に動作する。ハイサイドラン プ波形発生部 QR1のソース電位が上昇し、分離スィッチ素子 QS3のドレイン 'ソース 間電圧が上昇していくと、第三の制限抵抗 R5を介して、分離スィッチ素子 QS3のソー スに向力つて電流が流れ、分離スィッチ素子 QS3のソース電位が上昇する。ハイサイ ドランプ波形発生部 QR1のソース電位がさらに上昇していくと、分離スィッチ素子 QS3 のソース電位が電位 Vsに達する。すると、ハイサイド維持スィッチ素子 Q7Yのボディ 一ダイオードが導通することで、分離スィッチ素子 QS3のソース電位は電位 Vsにクラ ンプされる。よってハイサイドランプ波形発生部 QR1のソース電位の上昇に伴って、 分離スィッチ素子 QS3のドレイン 'ソース間電圧は上昇していくが、その最大電圧値は 電圧値 V4であり、分離スィッチ素子 QS3のドレイン 'ソース間の最大可能印加電圧は 大幅に低減される。
[0226] このように、ノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に伴って、分離ス イッチ素子 QS3のソース電位も上昇し、分離スィッチ素子 QS3のドレイン電位が電位 V 4+Vsに達する前に、分離スィッチ素子 QS3のソース電位は保護回路 70cにより電位 Vs に制限されるので、分離スィッチ素子 QS3のドレイン 'ソース間電圧は、絶対最大定格 を超えることはない。
[0227] 6. 3. 4 コンデンサを用いた保護回路
図 20 (d)に保護回路 70の別の構成を示す。保護回路 70dは保護用コンデンサ C2を 含む。保護用コンデンサ C2の一端はダイオード D5を介して分離スィッチ素子 QS3の ドレインに接続し、他端は分離スィッチ素子 QS3のソースに接続する。
[0228] 保護回路 70dは分離スィッチ素子 QS3がオフして 、る時に動作する。ノ、ィサイドラン プ波形発生部 QR1のソース電位が上昇していくと、保護用コンデンサ C2の容量と分 離スィッチ素子 QS3のソース'接地間に存在する寄生容量との容量分割に応じて、分 離スィッチ素子 QS3のソース電位が上昇する。さらにハイサイドランプ波形発生部 QR 1のソース電位が上昇していくと、分離スィッチ素子 QS3のソース電位が電位 Vsに達 する。すると、ハイサイド維持スィッチ素子 Q7Yのボディーダイオードが導通すること で、分離スィッチ素子 QS3のソース電位は電位 Vsにクランプされる。よってハイサイド ランプ波形発生部 QR1のソース電位の上昇に伴って、分離スィッチ素子 QS3のドレイ ン 'ソース間電圧は上昇していくが、その最大値は電圧値 V4であり、分離スィッチ素 子 QS3のドレイン 'ソース間の最大可能印加電圧は大幅に低減される。
[0229] このように、ノ、ィサイドランプ波形発生部 QR3のソース電位の上昇に伴って、分離ス イッチ素子 QS3のソース電位も上昇する力 分離スィッチ素子 QS3のドレイン電位が 電位 V4+Vsに達する前に、分離スィッチ素子 QS3のソース電位は保護回路 70dにより 維持電圧 Vsに制限されるので、分離スィッチ素子 QS3のドレイン 'ソース間電圧の絶 対最大定格を超えることはな 、。 [0230] 6. 3. 5 初期化期間のモード VIに対応した保護回路
図 21に初期化期間のモード VIでの保護動作に適した保護回路の具体的な構成例 を示す。図 21 (a)〜(d)の回路はそれぞれ図 20 (a)〜(d)の回路に対応し、それぞ れ同様の動作を行う。図 20 (c)、（d)及び図 21 (c)、（d)に示す保護回路はモード III 及びモード VIのそれぞれに対して設ける必要はなぐダイオード D5を除くことにより 1 つの保護回路を両モードにおいて共用化することができる。
[0231] 6. 4 まとめ
本実施形態によれば、分離スィッチ素子の耐圧の低減を図れる。分離スィッチ素子 の耐圧の低減化により、スィッチ素子が低抵抗となる（耐圧が半減すると抵抗は 5分 の 1になる)。このため、並列接続する分離スィッチ素子数を低減でき、回路規模を削 減できる。また、分離スィッチ素子数の低減に伴い実装面積が小さくなることで、基板 による配線インピーダンスを低減でき、 PDPへの電圧印加時に発生する高周波数成 分であるリンギングを低減でき、 PDPの動作マージンが拡大する。さらに、放電維持 期間での分離スィッチ素子による導通損失が大きく削減されるので、消費電力を低 減できる。また、保護回路を共用化することで部品点数を削減できる。
産業上の利用可能性
[0232] 本発明は PDP駆動装置に関し、上記のとおり、双方向スィッチ素子の使用と回路 構成を工夫することで部品点数、実装面積、消費電力との削減を実現させる。このよ うに、本発明は産業上利用可能な発明である。
[0233] 本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多 くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の 開示に限定されず、添付の請求の範囲によってのみ限定され得る。

Claims

請求の範囲
[1] 維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルの駆 動装置であって、
複数のスィッチ素子を含み、前記複数のスィッチ素子のうち少なくとも 1つは双方向 スィッチ素子であり、
前記双方向スィッチ素子は、オン時に少なくとも一方向の電流の導通を可能とし、 オフ時に双方向の電流の導通を不可とする素子である、 PDP駆動装置。
[2] 前記複数のスィッチ素子は、電気的に直列に接続されたハイサイドスィッチ素子と、 ローサイドスィッチ素子とを含み、
前記ノ、ィサイドスィッチ素子と前記ローサイドスィッチ素子の接続点から、前記ブラ ズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくとも!/、ずれ かの電極に所定のパルス電圧が印加され、
前記ノ、ィサイドスィッチ素子と前記ローサイドスィッチ素子の少なくとも一方は、双方 向スィッチ素子である、請求項 1記載の PDP駆動装置。
[3] さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマデイス プレイパネルとによる共振電流を流す経路をオン期間に形成する回収スィッチ素子と を備え、該回収スィッチ素子が双方向スィッチ素子である、請求項 2記載の PDP駆 動装置。
[4] 前記双方向スィッチ素子には、 JFET、 MESFET、逆導通阻止 IGBT、及び双方 向横型 MOSFET、及びの少なくともいずれかが含まれる、請求項 1記載の PDP駆 動装置。
[5] 前記双方向スィッチ素子は、シリコンよりも大きなバンドギャップを有するワイドバン ドギャップ半導体で形成される、請求項 1記載の PDP駆動装置。
[6] 前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウ ム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項 5 記載の PDP駆動装置。
[7] 前記双方向スィッチ素子に並列に接続される回生回路をさらに含み、前記回生回 路はダイオードとスィッチ素子の直列回路を含む、請求項 1記載の PDP駆動装置。
[8] さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマデイス プレイパネルとによる共振電流を流す経路をオン期間に形成する回収スィッチ素子と
、前記インダクタと回収スィッチ素子間の電位をクランプするクランプ回路とを含む、 請求項 2記載の PDP駆動装置。
[9] 前記双方向スィッチ素子に並列に接続される回生回路をさらに含み、前記回生回 路はダイオードとスィッチ素子の直列回路を含み、
前記クランプ回路は、ダイオードと、前記回生回路に含まれるスィッチ素子とで構成 される、請求項 8記載の PDP駆動装置。
[10] 前記複数のスィッチ素子は、電気的に直列に接続されたハイサイドスィッチ素子と、 ローサイドスィッチ素子とを含み、
前記ノ、ィサイドスィッチ素子と前記ローサイドスィッチ素子の接続点から、前記ブラ ズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくとも!/、ずれ かの電極に所定のパルス電圧が印加され、
前記接続点と前記プラズマディスプレイパネルとの間に分離スィッチ素子を設け、 該分離スィッチ素子が双方向スィッチ素子である、請求項 1記載の PDP駆動装置。
[11] さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマデイス プレイパネルとによる共振電流を流す経路をオン期間に形成する回収スィッチ素子と を備え、該回収スィッチ素子が双方向スィッチ素子である、請求項 10記載の PDP駆 動装置。
[12] 前記双方向スィッチ素子には、 JFET、 MESFET、逆導通阻止 IGBT、及び双方 向横型 MOSFETの少なくとも 、ずれかが含まれる、請求項 10記載の PDP駆動装 置。
[13] 前記双方向スィッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンド ギャップ半導体で形成される、請求項 10記載の PDP駆動装置。
[14] 前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウ ム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項 13 記載の PDP駆動装置。
[15] 前記分離スィッチ素子に並列に保護回路を接続した、請求項 10記載の PDP駆動 装置。
[16] 前記保護回路は定電圧回路である、請求項 15記載の PDP駆動装置。
[17] 前記保護回路はスィッチ素子を含む、請求項 15記載の PDP駆動装置。
[18] 前記保護回路はツエナーダイオードを含む、請求項 15記載の PDP駆動装置。
[19] 前記保護回路は抵抗を含む、請求項 15記載の PDP駆動装置。
[20] 前記保護回路はコンデンサを含む、請求項 15記載の PDP駆動装置。
[21] 前記維持電極、前記走査電極及び前記アドレス電極の少なくともいずれかの電極 と電気的に接続されるインダクタと、
前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をォ ン期間に形成する回収スィッチ素子とを備え、
該回収スィッチ素子が双方向スィッチ素子である、請求項 1記載の PDP駆動装置。
[22] 前記双方向スィッチ素子には、 JFET、 MESFET、逆導通阻止 IGBT、及び双方 向横型 MOSFETの少なくともいずれかが含まれる、請求項 21記載の PDP駆動装 置。
[23] 前記双方向スィッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンド ギャップ半導体で形成される、請求項 21記載の PDP駆動装置。
[24] 前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウ ム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項 23 記載の PDP駆動装置。
[25] 上りランプ波形を生成するためのハイサイドランプ波形発生部をさらに備え、前記ハ ィサイドランプ波形発生部は前記上りランプ波形の開始電圧を任意の値に設定可能 である、請求項 1記載の PDP駆動装置。
[26] 前記ノ、ィサイドランプ波形発生部はツエナーダイオードを含む、請求項 25記載の P DP駆動装置。
[27] 維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルと、 前記プラズマディスプレイパネルを駆動する、請求項 1記載の PDP駆動装置と を備える、プラズマディスプレイ。
[28] 電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプ レイパネルの駆動装置であって、
前記電極に所定の電圧を印加する電極駆動部を備え、該電極駆動部は双方向ス イッチ素子を含む、
PDP駆動装置。
[29] 前記双方向スィッチ素子には、 JFET、 MESFET、逆導通阻止 IGBT、及び双方 向横型 MOSFETの少なくとも 、ずれかが含まれる、請求項 28記載の PDP駆動装 置。
[30] 前記双方向スィッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンド ギャップ半導体で形成される、請求項 28記載の PDP駆動装置。
[31] 前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウ ム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項 30 記載の PDP駆動装置。
[32] 電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプ レイパネルと、
前記プラズマディスプレイパネルを駆動する、請求項 28記載の PDP駆動装置と を備える、プラズマディスプレイ。
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