WO2007058000A1 - 固体撮像装置 - Google Patents

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WO2007058000A1
WO2007058000A1 PCT/JP2006/313731 JP2006313731W WO2007058000A1 WO 2007058000 A1 WO2007058000 A1 WO 2007058000A1 JP 2006313731 W JP2006313731 W JP 2006313731W WO 2007058000 A1 WO2007058000 A1 WO 2007058000A1
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WO
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pixel
signal line
signal
output
imaging device
Prior art date
Application number
PCT/JP2006/313731
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English (en)
French (fr)
Inventor
Takahiko Murata
Takumi Yamaguchi
Shigetaka Kasuga
Takayoshi Yamada
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US12/091,138 priority Critical patent/US8040418B2/en
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a circuit configuration that does not require a high-speed scanning circuit that generates timing for reading a pixel signal from a common signal line in high-speed signal readout.
  • solid-state imaging devices are used in input units such as digital cameras and scanners, and solid-state imaging devices are required to read images at high speed.
  • a method of increasing the operating frequency of a scanning circuit that generates timing for reading out pixel signals from a common signal line And a method of adopting a multi-output configuration provided with a plurality of outputs has been proposed.
  • a solid-state imaging device configured by a line sensor camera used in a scanner a method of reading out line sensor force pixel signals by shifting the driving start periods of a plurality of line sensors has been proposed.
  • FIG. 1 a method for reading out pixel signals by shifting the drive start periods of a plurality of line sensors, as shown in Patent Document 1, will be described with reference to FIGS. 1 and 2.
  • FIG. 1 a method for reading out pixel signals by shifting the drive start periods of a plurality of line sensors, as shown in Patent Document 1, will be described with reference to FIGS. 1 and 2.
  • FIG. 1 is a diagram showing wiring in a contact-type multichip image sensor as a conventional solid-state imaging device.
  • FIG. 2 is a timing chart for explaining the operation of a conventional contact-type multichip image sensor.
  • the line sensor 302-1 operates with a start pulse ⁇ SP1 and a clock pulse ⁇ CLK1, and a signal output is output to the output terminal Voutl at a timing set by the start pulse ⁇ SP1 and the clock nors ⁇ CLK1.
  • the line sensor 302-2 operates with the start pulse P2 and the clock pulse ⁇ CLK2, and the signal output is output to the output terminal Vout2 at the timing set by the start pulse ⁇ SP2 and the clock pulse ⁇ CLK2, and the line sensor.
  • 302-15 operates with start pulse ⁇ SP15 and clock pulse ⁇ CLK15, and the signal output is output to output terminal Voutl5 at the timing set by start pulse ⁇ SP15 and clock pulse ⁇ CLK15.
  • the signals at the output terminals Voutl to 15 are bundled by the common communication lines A0 to An according to the timing of the pulses ⁇ SWW1 to 15, and transmitted to the signal processing circuit at the subsequent stage.
  • the signals of the first pixels of the line sensors 302-1, 302-2,..., 302-15 are sequentially output to the first pixel during the period as shown in FIG.
  • the second pixel signals of the line sensors 302-1, 302-2, ..., 302-15 are sequentially output to the second pixel of the period, and the line sensors 302-1, 302-2, ..., are supplied to the last pixel of the period.
  • the signals of the final pixels of 302-15 are sequentially output.
  • Patent Document 1 Japanese Patent Laid-Open No. 8-242345
  • the operating frequency of the scanning circuit that generates the timing for reading out the pixel signal from the common signal line is increased, and the scanning circuit is operated at a high speed so that the signal output speed is high If you try to realize the system, good signal output cannot be obtained and the operation becomes unstable.
  • pixel signals are read from a plurality of capacitive elements that store pixel signals to one common signal line. Therefore, in order to increase the operating frequency of the scanning circuit, it is necessary to increase the speed at which the pixel signal is read out to the common signal line.
  • the pixel signal is output from the common communication line before the pixel signal read from the capacitive element to the common signal line is stabilized, and a signal output faithful to the pixel signal of the capacitive element can be obtained. Disappear.
  • the operation becomes unstable because a scanning circuit that reads out the common signal line at a high speed is required for all the capacitive elements.
  • the conventional two-dimensional MOS solid-state imaging device cannot realize high-speed signal output.
  • an object of the present invention is to provide a two-dimensional solid-state imaging device capable of realizing a high-speed signal output in view of a serious problem.
  • a solid-state imaging device is provided with a pixel region in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix, and for each column of the pixels.
  • a plurality of signal lines connected to the storage element and transmitting a pixel signal of the storage element; a common signal line connected to the plurality of signal lines and transmitting a pixel signal of the storage element;
  • Read control means for controlling reading of a pixel signal to a signal line; and output control means for selecting any of the plurality of signal lines and outputting a pixel signal from the selected signal line to the common communication line.
  • the read control means and the output control means are arranged so that a period in which a pixel signal is read from the storage element to the signal line is longer than a period in which the signal signal is output to the common signal line. Controlling signal readout and output.
  • the time for reading out the pixel signal from the storage element such as the capacitive element to the signal line is lengthened, and the period required for the pixel signal read out by the storage element force to be stabilized is secured.
  • the signal output to the signal line can be speeded up. Accordingly, it is possible to realize a two-dimensional solid-state imaging device capable of obtaining a signal output faithful to the pixel signal of the storage element and capable of speeding up the signal output.
  • the storage element power is not required to increase the readout speed to the signal line, that is, the signal output to the common signal line is not required without providing a scanning circuit that reads all the storage elements to the common signal line at high speed. The speed can be increased. Therefore, it is possible to realize a two-dimensional solid-state imaging device capable of high-speed signal output while ensuring operational stability.
  • the readout control means has a timing at which readout of the pixel signal from the storage element to the signal line is different for each of the plurality of storage elements, and the storage element force is applied to the signal line.
  • the readout of the pixel signal is controlled so that the readout period of the pixel signal is the same for each of the plurality of storage elements, and the readout is started from the predetermined storage element.
  • the storage element force at which reading is performed next to the time difference until the start of reading may be shorter than the period for reading out the pixel signal from the storage element to the signal line.
  • the output control means may control the readout and output of the pixel signal so that a period in which the pixel signal is output from the signal line to the common signal line is equal to the time difference.
  • the readout control unit may control readout of the pixel signal so that readout of the pixel signal from the plurality of storage elements is started in the order in which the plurality of storage elements are arranged.
  • the read control means may be composed of a switch provided between the storage element and the signal line, and a shift register for generating a control signal for controlling on / off of the switch.
  • the pixel may have a color separation function, and the plurality of storage elements may store pixel signals obtained by photoelectrically converting light of different colors. Furthermore, a distribution unit that distributes which of the plurality of storage elements stores pixel signals obtained by photoelectrically converting light of different colors may be provided.
  • the solid-state imaging device can realize a two-dimensional solid-state imaging device capable of high-speed signal output. Further, it is possible to realize a two-dimensional solid-state imaging device capable of obtaining a signal output faithful to the pixel signal of the capacitive element. Furthermore, it is possible to realize a two-dimensional solid-state imaging device capable of ensuring operational stability. A two-dimensional solid-state imaging device that enables high-speed signal output by color can be realized.
  • FIG. 1 is a diagram showing a sensor array in a contact multi-chip image sensor as a conventional image reading apparatus.
  • FIG. 2 is a timing chart for explaining the operation of a conventional contact type multichip image sensor.
  • FIG. 3 is a diagram showing a basic circuit configuration of the solid-state imaging device according to the first embodiment of the present invention. It is.
  • FIG. 4 is a diagram showing a specific circuit configuration of the solid-state imaging device according to the embodiment.
  • FIG. 5 is a diagram showing a circuit configuration of a scanning timing generation unit of the solid-state imaging device according to the embodiment.
  • FIG. 6 is a diagram showing waveforms of a signal applied to a shift register and a signal output from the ft register constituting the scanning timing generation unit of the solid-state imaging device according to the embodiment.
  • FIG. 7 is a diagram showing a circuit configuration of an external output timing generation unit of the solid-state imaging device according to the embodiment.
  • FIG. 8 is a diagram showing a waveform of a signal applied to a shift register and a signal output from the shift register constituting the external output timing generation unit of the solid-state imaging device according to the embodiment.
  • FIG. 9 is a timing chart showing the timing of signals input from the scanning timing generator to the switch unit 7 and the signal output from the storage unit to the horizontal signal line unit of the solid-state imaging device according to the embodiment. It is a ming chart.
  • FIG. 10 shows the timing of signals input from the external output timing generation unit to the switch unit and signals transmitted through the horizontal signal line unit and the common signal line of the solid-state imaging device according to the embodiment. It is a timing chart.
  • FIG. 11 is a diagram showing a basic circuit configuration of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 12 is a diagram showing a basic circuit configuration of a solid-state imaging device according to a third embodiment of the present invention.
  • 3 and 4 are diagrams showing a basic circuit configuration of the solid-state imaging device according to the present embodiment.
  • This solid-state imaging device is provided for each pixel column and pixel region 1 in which a plurality of pixels that perform photoelectric conversion are arranged in n rows and m columns, and the pixel signal of the corresponding pixel column is obtained.
  • a storage unit 2 composed of a plurality of capacitive elements that accumulates in units of rows; a horizontal signal line unit 3 composed of a plurality of horizontal signal lines that transmit pixel signals of the storage unit 2 in the horizontal direction;
  • a scanning timing generation unit 4 that determines the timing for reading out the pixel signal to the horizontal signal line unit 3, an external output timing generation unit 5 that determines the timing at which the pixel signal of the horizontal signal line is output to the common signal line 6, and a horizontal signal Connected to the line unit 3 and provided between the common signal line 6 that outputs the pixel signal transmitted by the horizontal signal line to the outside, and the storage unit 2 and the horizontal signal line unit 3, and is turned on by the scanning timing generation unit 4 'Switch unit 7 that is controlled to turn off and the horizontal signal It provided between
  • the accumulating unit 2 includes first capacitors 2a, 2e, second capacitors 2b, 2f, third capacitors 2c, 2g as a group, which are sequentially arranged in the row direction of the pixels. And fourth capacitive elements 2d and 2h.
  • the horizontal signal line unit 3 is connected to the first capacitive elements 2a and 2e, and transmits the pixel signals of the first capacitive elements 2a and 2e, and the second horizontal capacitive elements 2b and 2f. Connected to the second horizontal signal line 3b that transmits the pixel signals of the second capacitance elements 2b and 2f and the third capacitance elements 2c and 2g, and transmits the pixel signals of the third capacitance elements 2c and 2g.
  • the third horizontal signal line 3c is connected to the fourth capacitive elements 2d and 2h, and the fourth horizontal signal line 3d transmits the pixel signals of the fourth capacitive elements 2d and 2h.
  • the switch unit 7 includes a first transistor connected between the first capacitive elements 2a and 2e and the first horizontal signal line 3a.
  • third transistors 7c and 7g connected between the fourth capacitors 7d and 7h connected between the fourth capacitors 2d and 2h and the fourth horizontal signal line 3d.
  • the gates of the first transistors 7a and 7e are connected to the signal lines 4a and 4e from the scanning timing generator 4, respectively.
  • the switches section 7 includes the first capacitive elements 2a, 2e to the first horizontal signal line 3a, the second capacitive elements 2b, 2f to the second horizontal signal line 3b, and the third capacitive elements 2c, 2g to the third horizontal signal line.
  • a readout control means for controlling readout of pixel signals from 3c and the fourth capacitive elements 2d, 2h to the fourth horizontal signal line 3d is configured together with the scanning timing generator 4.
  • the switch unit 8 is connected between the fifth horizontal transistor 8a connected between the first horizontal signal line 3a and the common signal line 6, and between the second horizontal signal line 3b and the common signal line 6.
  • the sixth transistor 8b, the seventh transistor 8c connected between the third horizontal signal line 3c and the common signal line 6, and the second transistor connected between the fourth horizontal signal line 3d and the common signal line 6. It is composed of 8 transistors 8d.
  • the gate of the fifth transistor 8a is connected to the signal line 5a from the external output timing generator 5.
  • the gate of the sixth transistor 8b is connected to the signal line 5b
  • the gate of the seventh transistor 8c is connected to the signal line 5c
  • the gate of the eighth transistor 8d is connected to the signal line 5d.
  • the switch unit 8 selects the shift between the first horizontal signal line 3a, the second horizontal signal line 3b, the third horizontal signal line 3c, and the fourth horizontal signal line 3d, and shares the selected horizontal signal line force.
  • the output control means for outputting the pixel signal to the communication signal line 6 is configured together with the external output timing generator 5.
  • FIG. 5 is a diagram showing a detailed configuration of the scanning timing generator 4.
  • the scanning timing generation unit 4 is also configured with shift registers 11, 12, 13, 14, 15, 16 force.
  • the output terminals 19, 20, 21, and 22 of the shift register 11 are connected to the scan start terminals 29, 33, 37, and 41 of the shift registers 13, 14, 15 and 16, respectively.
  • the output terminals 25, 26, 27, and 28 of the shift register 12 are connected to the clock terminals 30, 3 4, 38, and 42 of the shift register 13, 14, 15, and 16, respectively.
  • Output terminals 31 and 32 ⁇ of shift register 13 Signal lines 4a and 4e
  • the output terminals 35 and 36 of the shift register 14 are connected to the signal lines 4b and 4f, respectively, and the output terminals 39 and 40 of the shift register 15 are connected to the signal lines 4c and 4g, respectively.
  • the output terminals 43 and 44 of the shift register 16 are connected to signal lines 4d and 4h, respectively.
  • a nose as shown in FIG. 6 is applied to the shift registers 11, 12, 13, 14, 15, and 16. That is, the drive pulse 50 that is high only during the period T is applied to the scan start terminal 17 of the shift register 11, and the high level and low level of the period T are repeatedly driven to the scan start terminal 23 of the shift register 12. Pulse 51 is applied.
  • the clock terminals 18 and 24 of the shift registers 11 and 12 are output at every period t, which is a period shorter than the period T, that is, 1Z4 period T, for shifting the shift registers 11 and 12.
  • Clock pulse 52 is applied. Shift register 13, 14, 15, 16 scan start terminal 29, 33, 37, 41, shift register 11 output terminal 19, 20, 21, 22 Output power output 53, 54, 55, 56 Each force is marked.
  • Each force is marked.
  • pulses that are at a high level only during the period T are sequentially output to the signal lines 4a to 4h as the scanning timing signal shifted by the period t.
  • FIG. 7 is a diagram showing a detailed configuration of the external output timing generation unit 5.
  • the external output timing generation unit 5 includes a shift register 61.
  • the output terminals 64, 65, 66, and 67 of the shift register 61 are connected to signal lines 5a, 5b, 5c, and 5d, respectively.
  • the drive pulse 70 in which the high level of the period t is repeated every period T is applied to the scan start terminal 62 of the shift register 61, and the clock terminal of the shift register 61 As shown in FIG. 8, a clock pulse 71 that rises every period t is applied to 63.
  • the output terminals 64, 65, 66, and 67 of the shift register 61 have output pulses 72, 73, 74, and 75 in which the high level of the period t is repeated every period T as shown in FIG. Outputs sequentially after shifting t.
  • Clock pulse 71 is the same as clock pulse 52 in FIG.
  • FIG. 9 is a timing chart showing the timing of signals input from the scanning timing generation unit 4 to the switch unit 7 and the signal output from the accumulation unit 2 to the horizontal signal line unit 3.
  • FIG. 10 is a timing chart showing the timing of signals input from the external output timing generation unit 5 to the switch unit 8 and signals transmitted through the horizontal signal line unit 3 and the common signal line 6.
  • a capacitance selection pulse 8 la for setting the signal line 4a to the high level only for the period T is applied to the gate of the first transistor 7a from the scanning timing generator 4 (output terminal 31 of the shift register 13).
  • the first transistor 7a is turned on, and the pixel signal stored in the first capacitor element 2a is read out to the first horizontal signal line 3a.
  • the capacitance selection pulse 81b which is out of phase by the period t with respect to the capacitance selection pulse 81a and sets the signal line 4b to the high level only for the period, is generated by the scanning timing generator 4 (the output terminal of the shift register 14). 35) to the gate of the second transistor 7b.
  • the second transistor 7b is turned on, and the pixel signal stored in the second capacitor element 2b is read out to the second horizontal signal line 3b.
  • the capacitance selection pulse 81c which is shifted in phase by the period t with respect to the capacitance selection pulse 8 lb and sets the signal line 4c to the high level only for the period, is generated by the scanning timing generator 4 (output of the shift register 15). Applied from the terminal 39) to the gate of the third transistor 7c. The third transistor 7c is turned on, and the pixel signal stored in the third capacitor 2c is read out to the third horizontal signal line 3c.
  • the capacitance selection pulse 81d which is out of phase by the period t with respect to the capacitance selection pulse 81c and sets the signal line 4d to the high level only for the period, is generated by the scanning timing generator 4 (output terminal of the shift register 16). 43) to the gate of the fourth transistor 7d.
  • the fourth transistor 7d is turned on, and the pixel signal stored in the fourth capacitor element 2d is read out to the fourth horizontal signal line 3d.
  • an output selection pulse 9la for setting the signal line 5a to the high level only for the period t is applied to the gate of the fifth transistor 8a from the external output timing generation unit 5 (output terminal 64 of the shift register 61). .
  • the fifth transistor 8a is turned on and read out to the first horizontal signal line 3a.
  • a pixel signal is output to the common signal line 6.
  • the capacitance selection pulse 81e which is shifted in phase by the period t with respect to the capacitance selection pulse 81d and sets the signal line 4e to the high level only for the period T, is output from the scanning timing generator 4 (output terminal 32 of the shift register 13) to the first Applied to the gate of transistor 7e.
  • the first transistor 7e is turned on, and the pixel signal stored in the first capacitor element 2e is read out to the first horizontal signal line 3a.
  • an output selection pulse 9 lb for setting the signal line 5b to the high level only for the period t is applied from the external output timing generation unit 5 (the output terminal 65 of the shift register 61) to the gate of the sixth transistor 8b. .
  • the sixth transistor 8b is turned on, and the pixel signal read out to the second horizontal signal line 3b is output to the common signal line 6.
  • the capacitance selection pulse 8 If, which is shifted in phase by the period t with respect to the capacitance selection pulse 81e and sets the signal line 4f to the high level only for the period T, is output from the scan timing generator 4 (output terminal 36 of the shift register 14) 2Applied to the gate of transistor 7f.
  • the second transistor 7f is turned on, and the pixel signal stored in the second capacitor 2f is read out to the second horizontal signal line 3b.
  • an output selection pulse 91c for setting the signal line 5c to the high level only for the period t is applied from the external output timing generation unit 5 (the output terminal 66 of the shift register 61) to the gate of the seventh transistor 8c.
  • the seventh transistor 8c is turned on, and the pixel signal read out to the third horizontal signal line 3c is output to the common signal line 6.
  • the capacitance selection pulse 81g which is out of phase by the period t with respect to the capacity selection pulse 8 If, brings the signal line 4g to the high level only for the period T, and the scanning timing generator 4 (output terminal 40 of the shift register 15) has the same power. 3 Applied to the gate of 7g transistor.
  • the third transistor 7g is turned on, and the pixel signal stored in the third capacitor 2g is read out to the third horizontal signal line 3c.
  • an output selection pulse 9 Id for setting the signal line 5d to the high level only for the period t is applied from the external output timing generator 5 (the output terminal 67 of the shift register 61) to the gate of the eighth transistor 8d.
  • the eighth transistor 8d is turned on, and the pixel signal read out to the fourth horizontal signal line 3d is output to the common signal line 6.
  • the capacitance selection pulse 81 h that is shifted in phase by the period t with respect to the capacitance selection pulse 81g and sets the signal line 4h to the high level only for the period T is output from the scanning timing generator 4 (output terminal 44 of the shift register 16) Applied to the gate of the 4th transistor 7h.
  • the fourth transistor 7h is turned on and stored in the fourth capacitor element 2h. The pixel signal thus read is read out to the fourth horizontal signal line 3d.
  • the pixel signals of the first horizontal signal line 3a, the second horizontal signal line 3b, the third horizontal signal line 3c, and the fourth horizontal signal line 3d are sequentially output to the common signal line 6. Then, an external output signal as shown in Fig. 10 is output.
  • the first horizontal signal line 3a, 2 The waveform of the pixel signal read out to the horizontal signal line 3b, the third horizontal signal line 3c, and the fourth horizontal signal line 3d is a waveform that takes time to rise as shown in Figs. 9 and 10 with time constants. Become. Therefore, the first horizontal signal line 3a, the second horizontal signal line 3b, the third horizontal signal line 3c, and the fourth horizontal signal line 3d have a stable period (the waveforms shown in FIGS. 9 and 10) after a predetermined time has elapsed.
  • the time for reading out the pixel signal from the capacitive element to the horizontal signal line is equal to the horizontal signal line force.
  • the period during which the pixel signal is output that is, the period is four times longer. Accordingly, since a pixel signal output can be obtained every period t, which is the period 1Z4 of the scanning timing period T, a high speed four times the scanning timing can be realized. As a result, a two-dimensional solid-state imaging device capable of high-speed signal output can be realized.
  • the start of reading from a predetermined capacitive element and the force of the capacitive element that is read next to the predetermined capacitive element The time lag until the start of reading
  • the capacitive element force Reads out the pixel signal to the horizontal signal line
  • the horizontal signal line (capacitance element) shift period is shorter than the period for reading the pixel signal from one capacitive element, and one horizontal signal line force is output to the common signal line 6 as a pixel signal. T equal to the duration. Therefore, the period from when the pixel signal is read out to the horizontal signal line until it is output to the common signal line 6 can be made equal for each pixel signal, so that the stable period has been reached for all the pixel signals.
  • a pixel signal can be output.
  • the first capacitive elements 2a, 2e, the second capacitive elements 2b, 2f, the third capacitive elements 2c, 2g which are sequentially arranged in the row direction.
  • the readout of the pixel signals of the 4th capacitive element 2d and 2h to the first horizontal signal line 3a, the second horizontal signal line 3b, the third horizontal signal line 3c and the fourth horizontal signal line 3d is arranged in the row direction. It starts in the order that Therefore, rearrangement of signals and the like is not necessary in the subsequent stage, so that the processing circuit in the subsequent stage can be simplified.
  • FIG. 11 is a diagram showing a basic circuit configuration of the solid-state imaging device according to the present embodiment. The following description will focus on differences from the solid-state imaging device of the first embodiment.
  • the pixel region 101 is composed of a plurality of pixels having a color separation function. That is, the pixel region 101 is composed of pixels provided with a color filter in which four colors (R, Gr, Gb, B) are arranged in a Bayer color arrangement on the light incident surface.
  • the first capacitor element, the third capacitor element, the second capacitor element, and the fourth capacitor element of the storage unit 102 store pixel signals obtained by photoelectrically converting light of different colors. That is, the first capacitor element and the third capacitor element accumulate pixel signals obtained by photoelectrically converting Gr and B, and the second capacitor element and the fourth capacitor element are obtained by photoelectrically converting Gb and R. The obtained pixel signal is stored. Therefore, the first horizontal signal line and the third horizontal signal line of the horizontal signal line unit 3 transmit the pixel signal obtained by photoelectrically converting Gr and R, and the second horizontal signal line and the horizontal signal line unit 3 of the horizontal signal line unit 3 The fourth horizontal signal line transmits a pixel signal obtained by photoelectrically converting Gb and B.
  • a pixel signal obtained by photoelectrically converting the pixel forces Gr and R in the second row of the pixel region 101 is read out, and the corresponding capacity of the storage unit 102 is read. It accumulates in each element. That is, the pixel signal obtained by photoelectrically converting Gr is accumulated in the first and third capacitive elements, and the pixel signal obtained by photoelectrically converting R. Is stored in the second capacitor element and the fourth capacitor element. Thereafter, signal output is performed at high speed in the order of the pixel signal obtained by photoelectrically converting Gr to the common signal line 6 and the pixel signal obtained by photoelectrically converting Rr.
  • a pixel signal obtained by photoelectric conversion of the pixel forces B and Gb in the third row of the pixel region 101 is read out and accumulated in the capacitor element of the accumulation unit 102. That is, the pixel signal obtained by photoelectrically converting B is accumulated in the first capacitor element and the third capacitor element, and the pixel signal obtained by photoelectrically converting Gb is stored in the second capacitor element and the fourth capacitor element. Accumulated. Thereafter, signal output is performed at high speed in the order of the pixel signal obtained by photoelectrically converting B to the common signal line 6 and the pixel signal obtained by photoelectrically converting Gb.
  • the signal output format to the common signal line 6 is Gr, R, Gr, R, Gr, R '"' in the second row, B, Gb, B, Gb, B, G b in the third row Output by repeating '' '.
  • FIG. 12 is a diagram illustrating a basic circuit configuration of the solid-state imaging device according to the present embodiment. The following description will focus on differences from the solid-state imaging device of the first embodiment.
  • the pixel area 101 is composed of a plurality of pixels having a color separation function. That is, the pixel region 101 is composed of pixels provided with a color filter in which four colors (Gr, R, B, Gb) are arranged in a Bayer color arrangement on the light incident surface.
  • the first capacitor element, the second capacitor element, the third capacitor element, and the fourth capacitor element of the storage unit 112 store pixel signals obtained by photoelectrically converting light of different colors. That is, the first capacitor element stores a pixel signal obtained by photoelectrically converting Gr, the second capacitor element stores a pixel signal obtained by photoelectrically converting R, and the third capacitor element photoelectrically converts B. The pixel signal obtained by conversion is stored, and the fourth capacitor element stores the pixel signal obtained by photoelectric conversion of Gb. Therefore, the first horizontal signal line of the horizontal signal line section 3 transmits a pixel signal obtained by photoelectrically converting Gr, and the second horizontal signal line transmits a pixel signal obtained by photoelectrically converting R. The third horizontal signal line transmits the pixel signal obtained by photoelectrically converting B, and the fourth horizontal signal line transmits the pixel signal obtained by photoelectrically converting Gb.
  • a pixel signal obtained by photoelectrically converting Gr is accumulated in the first capacitor element, and a pixel signal obtained by photoelectrically converting R is obtained.
  • the second capacitor element The pixel signal obtained by photoelectrically converting B is accumulated in the third capacitor element, and the pixel signal is distributed so that the pixel signal obtained by photoelectrically converting Gb is accumulated in the fourth capacitor element.
  • a selection means 100 is provided.
  • the pixel signal obtained by photoelectrically converting Gr is stored in the first capacitor element, and R is photoelectrically converted.
  • the pixel signal obtained in this way is stored in the second capacitive element
  • the pixel signal obtained by photoelectrically converting B is accumulated in the third capacitive element
  • the pixel signal obtained by photoelectrically converting Gb is the fourth capacitive element.
  • a sorting unit 110 that sorts the pixel signals so as to be accumulated in the capacitive element is provided.
  • the pixels in the second and third rows of the pixel region 101 that is, the pixel forces Gr, R, B, and Gb for a total of two rows are obtained by photoelectric conversion.
  • the pixel signals thus read are read out, distributed by the distribution unit 110, and stored in the corresponding capacitance elements of the storage unit 112, respectively. That is, the pixel signal obtained by photoelectrically converting Gr is accumulated in the first capacitor element, the pixel signal obtained by photoelectrically converting R is accumulated in the second capacitor element, and obtained by photoelectrically converting B.
  • the pixel signal obtained is accumulated in the third capacitor element, and the pixel signal obtained by photoelectric conversion of Gb is accumulated in the fourth capacitor element.
  • the pixel signal obtained by photoelectrically converting Gr to the common signal line 6 the pixel signal obtained by photoelectrically converting R, the pixel signal obtained by photoelectrically converting B, and Gb are photoelectrically converted.
  • Signal output is performed at high speed in the order of the obtained pixel signals.
  • the output format of the signal to the common signal line 6 is output by repeating Gr, R, B, Gb ′.
  • the solid-state imaging device of the present invention has been described based on the embodiment.
  • the present invention is not limited to this embodiment.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention.
  • the present invention is useful for a solid-state imaging device, and particularly useful for a two-dimensional MOS solid-state imaging device that requires high-speed signal readout.

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Abstract

　本発明は、信号出力の高速化を実現することが可能な２次元の固体撮像装置を提供することを目的とするものであって、画素領域（１）と、画素の列毎に設けられ、画素の列の画素信号を蓄積する第１容量素子（２ａ）及び第２容量素子（２ｂ）と、容量素子の画素信号を伝達する第１水平信号線（３ａ）及び第２水平信号線（３ｂ）と、水平信号線と接続された共通信号線（６）と、容量素子から水平信号線への画素信号の読み出しを制御する走査タイミング発生部（４）及びスイッチ部（７）と、水平信号線を選択し、水平信号線から共通信号線（６）に画素信号を出力させる外部出力タイミング発生部（５）及びスイッチ部（８）とを備え、走査タイミング発生部（４）及びスイッチ部（７）と外部出力タイミング発生部（５）及びスイッチ部（８）とは、容量素子から水平信号線に画素信号を読み出す時間が水平信号線から共通信号線（６）に画素信号を出力させる時間よりも長くなるように、画素信号の読み出し及び出力を制御する。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、固体撮像装置に関し、特に高速信号読み出しにおいて共通信号線から 画素信号を読み出すタイミングを発生する高速動作する走査回路を必要としない回 路構成に関する。
背景技術
[0002] 近年、固体撮像装置はデジタルカメラやスキャナ等の入力部に用いられ、固体撮 像装置には高速な画像読み取りが要求されている。このような要求に対応するため に、行列状に画素が配列された 2次元の MOS型固体撮像装置では、共通信号線か ら画素信号を読み出すタイミングを発生する走査回路の動作周波数を高くする方法 、及び複数の出力を設けたマルチ出力構成を採用する方法等が提案されている。ま た、スキャナに用いられるラインセンサカゝら構成される固体撮像装置では、複数のライ ンセンサの駆動開始周期をずらしてラインセンサ力 画素信号を読み出す方法等が 提案されている。
[0003] 以下、図 1及び図 2を参照しながら、特許文献 1に示されている、複数のラインセン サの駆動開始周期をずらして画素信号を読み出す方法について説明する。
[0004] 図 1は、従来の固体撮像装置としての密着型マルチチップイメージセンサ内の配線 を示す図である。
[0005] この固体撮像装置では、全ラインセンサ 302—1、 302— 2、 · · ·、 302— 15が実装 された基板 304上の配線が各ラインセンサを独立に駆動し、また各ラインセンサの信 号が各ラインセンサ専用の出力線に取り出されるようになつている。具体的には各ラ インセンサの動作を開始させるスタートパルス φ SP1〜 15及び各ラインセンサを駆動 するクロックパルス () CLK1〜15が全ラインセンサ 302— 1、 302— 2、 · · ·、 302—1 5に直接入力しており、また各ラインセンサの信号が出力される基板 304上の出力端 子も全ラインセンサ 302— 1、 302— 2、 · · ·、 302— 15の個数分だけ用意されており 、各々ラインセンサ単体の出力端子と接続されている。 [0006] 図 2は、従来の密着型マルチチップイメージセンサの動作を説明するためのタイミン グチャートである。
[0007] ラインセンサ 302— 1はスタートパルス φ SP1とクロックパルス φ CLK1とで動作し、 信号出力はスタートパルス φ SP1とクロックノルス φ CLK1とで設定されるタイミング で出力端子 Voutlに出力される。同様に、ラインセンサ 302— 2はスタートパルス P2とクロックパルス φ CLK2とで動作し、信号出力はスタートパルス φ SP2とクロック パルス φ CLK2とで設定されるタイミングで出力端子 Vout2に出力され、ラインセン サ 302— 15はスタートパルス φ SP15とクロックパルス φ CLK15とで動作し、信号出 力はスタートパルス φ SP15とクロックパルス φ CLK15とで設定されるタイミングで出 力端子 Voutl5に出力される。スタートパルス φ SP1〜15とクロックパルス CLK1〜1 5とはそれぞれのラインセンサの受光素子力 信号を読み出す期間よりも短い所定の 期間ずらされているため、出力端子 Voutl〜15には図 2に示されるように所定の期 間ずれた信号が出力される。
[0008] 出力端子 Voutl〜15の信号はパルス φ SWW1〜15のタイミングに従って共通信 号線 A0〜Anで束ねられ、後段の信号処理回路へ伝えられる。このとき、共通信号 線 A0〜Anには図 2に示すように期間第 1画素にラインセンサ 302— 1、 302— 2、 · · ·、 302— 15の第 1画素の信号が順次出力され、期間第 2画素にラインセンサ 302— 1、 302— 2、 · · ·、 302— 15の第 2画素の信号が順次出力され、期間最終画素にラ インセンサ 302—1、 302— 2、 · · ·、 302— 15の最終画素の信号が順次出力される 特許文献 1：特開平 8— 242345号公報
発明の開示
発明が解決しょうとする課題
[0009] ところで、従来の 2次元の MOS型固体撮像装置では、共通信号線から画素信号を 読み出すタイミングを発生する走査回路の動作周波数を高くし、走査回路を高速で 動作させて信号出力の高速化を実現しょうとした場合、良好な信号出力が得られなく なり、また動作が不安定になる。すなわち、従来の 2次元の MOS型固体撮像装置で は、画素信号が蓄積される複数の容量素子から 1つの共通信号線に画素信号が読 み出される構成となっているため、走査回路の動作周波数を高くするためには容量 素子力 共通信号線に画素信号を読み出すスピードを大きくすることが必要となる。 その結果、容量素子から共通信号線に読み出された画素信号が安定する前に、共 通信号線から画素信号が出力されることとなり、容量素子の画素信号に忠実な信号 出力を得ることができなくなる。また、全ての容量素子について共通信号線への読み 出しを高速で行う走査回路が必要になるため、動作が不安定になる。
[0010] また、 2次元の MOS型固体撮像装置では、複数の出力を設けたマルチ出力構成 を採用して信号出力の高速化を実現しょうとした場合、後段の処理回路数が多くなり 回路規模が増大する。
[0011] よって、従来の 2次元の MOS型固体撮像装置では、信号出力の高速化を実現す ることができない。
[0012] このとき、 2次元の MOS型固体撮像装置における信号出力の高速ィ匕を実現するた めに、図 1及び図 2で示した固体撮像装置の技術を適用しょうとした場合、次のような 問題が生じる。すなわち、図 1及び図 2で示した固体撮像装置では、共通信号線 AO 〜Anに各チップ (ラインセンサ）の第 1画素の信号（15信号)、第 2画素の信号（15信 号)、 · · ·、最終画素の信号（15信号)の順に信号が出力されるため、後段で信号の 並び換えが必要となり、後段の処理回路が複雑になる。また、各ラインセンサは異な る出力端子に接続されるため、出力端子とラインセンサとをつなぐ配線がラインセン サの数だけ必要になり、配線面積が大きくなる。さらに、図 2で示した駆動方法を 2次 元の MOS型固体撮像装置にそのまま利用することが困難である。よって、この方法 でも、 2次元の MOS型固体撮像装置における信号出力の高速ィヒを実現することが できない。
[0013] そこで、本発明は、力かる問題点に鑑み、信号出力の高速ィ匕を実現することが可能 な 2次元の固体撮像装置を提供することを目的とする。
課題を解決するための手段
[0014] 前記の目的を達成するため、本発明に係る固体撮像装置は、光電変換を行う複数 の画素を行列状に配置してなる画素領域と、それぞれ前記画素の列毎に設けられ、 対応する前記画素の列の画素信号を蓄積する複数の蓄積素子と、それぞれ異なる 前記蓄積素子と接続され、前記蓄積素子の画素信号を伝達する複数の信号線と、 前記複数の信号線と接続され、前記蓄積素子の画素信号を伝達する共通信号線と 、前記蓄積素子から前記信号線への画素信号の読み出しを制御する読み出し制御 手段と、前記複数の信号線のいずれかを選択し、選択された前記信号線から前記共 通信号線に画素信号を出力させる出力制御手段とを備え、前記読み出し制御手段 及び前記出力制御手段は、前記蓄積素子から前記信号線に画素信号を読み出す 期間が前記信号線力 前記共通信号線に画素信号を出力させる期間よりも長くなる ように、画素信号の読み出し及び出力を制御することを特徴とする。
[0015] これによつて、容量素子等の蓄積素子から信号線に画素信号を読み出す時間を長 くし、蓄積素子力 読み出された画素信号が安定するのに要する期間を確保しつつ 、共通信号線への信号出力を高速ィ匕することができる。従って、蓄積素子の画素信 号に忠実な信号出力を得つつ、信号出力を高速ィ匕することが可能な 2次元の固体撮 像装置を実現することができる。さらに、蓄積素子力も信号線への読み出しスピード を高速ィ匕すること無ぐつまり全ての蓄積素子について共通信号線への読み出しを 高速で行う走査回路を設けること無ぐ共通信号線への信号出力を高速化することが できる。従って、動作の安定性を確保しつつ、信号出力を高速ィ匕することが可能な 2 次元の固体撮像装置を実現することができる。
[0016] ここで、前記読み出し制御手段は、前記蓄積素子から前記信号線への画素信号の 読み出しを開始する時期が前記複数の蓄積素子のそれぞれで異なり、かつ前記蓄 積素子力 前記信号線への画素信号の読み出し期間が前記複数の蓄積素子のそ れぞれで同じになるように、画素信号の読み出しを制御し、所定の前記蓄積素子か ら読み出しを開始して力 前記所定の蓄積素子の次に読み出しが行われる前記蓄 積素子力 読み出しを開始するまでの時期のずれは、前記蓄積素子から前記信号 線に画素信号を読み出す期間よりも短くてもよいし、前記読み出し制御手段及び前 記出力制御手段は、前記信号線から前記共通信号線に画素信号を出力させる期間 と前記時期のずれとが等しくなるように、画素信号の読み出し及び出力を制御しても よい。
[0017] これによつて、画素信号が信号線に読み出されてから共通信号線に出力されるま での期間を信号線毎に等しくすることができるので、全ての画素信号に対して安定期 間に達した画素信号を出力させることが可能な 2次元の固体撮像装置を実現するこ とがでさる。
[0018] また、前記読み出し制御手段は、前記複数の蓄積素子からの画素信号の読み出し が前記複数の蓄積素子の並んでいる順で開始されるように、画素信号の読み出しを 制御してもよい。また、前記読み出し制御手段は、前記蓄積素子と前記信号線との 間に設けられたスィッチと、前記スィッチのオン'オフを制御する制御信号を生成する シフトレジスタと力 構成されてもょ 、。
[0019] これによつて、後段で画素信号の並び換えを行う必要が無くなるので、後段の処理 回路を簡素にすることが可能な 2次元の固体撮像装置を実現することができる。
[0020] また、前記画素は、色分離機能を有し、前記複数の蓄積素子は、異なる色の光を 光電変換して得られた画素信号を蓄積してもよいし、前記固体撮像装置は、さらに、 異なる色の光を光電変換して得られた画素信号を前記複数の蓄積素子のいずれに 蓄積させるか振り分ける振り分け手段を備えてもよ!、。
[0021] これによつて、色別の信号出力の高速化を可能にする 2次元の固体撮像装置を実 現することができる。
発明の効果
[0022] 本発明に係る固体撮像装置によれば、信号出力の高速ィ匕が可能な 2次元の固体 撮像装置を実現することができる。また、容量素子の画素信号に忠実な信号出力を 得ることが可能な 2次元の固体撮像装置を実現することができる。さらに、動作の安 定性を確保することが可能な 2次元の固体撮像装置を実現することができる。色別の 信号出力の高速ィ匕を可能にする 2次元の固体撮像装置を実現することができる。 図面の簡単な説明
[0023] [図 1]図 1は、従来の画像読取装置としての密着型マルチチップイメージセンサ内の センサアレイを示す図である。
[図 2]図 2は、従来の密着型マルチチップイメージセンサの動作を説明するためのタイ ミングチャートである。
[図 3]図 3は、本発明の第 1の実施の形態の固体撮像装置の基本回路構成を示す図 である。
[図 4]図 4は、同実施の形態の固体撮像装置の具体的な回路構成を示す図である。
[図 5]図 5は、同実施の形態の固体撮像装置の走査タイミング発生部の回路構成を 示す図である。
[図 6]図 6は、同実施の形態の固体撮像装置の走査タイミング発生部を構成するシフ トレジスタに印加される信号及びフトレジスタから出力される信号の波形を示す図で ある。
[図 7]図 7は、同実施の形態の固体撮像装置の外部出力タイミング発生部の回路構 成を示す図である。
[図 8]図 8は、同実施の形態の固体撮像装置の外部出力タイミング発生部を構成する シフトレジスタに印加される信号及びシフトレジスタから出力される信号の波形を示す 図である。
[図 9]図 9は、同実施の形態の固体撮像装置の走査タイミング発生部からスィッチ部 7 に入力される信号のタイミングと蓄積部カゝら水平信号線部への信号出力とを示すタイ ミングチャートである。
[図 10]図 10は、同実施の形態の固体撮像装置の外部出力タイミング発生部からスィ ツチ部に入力される信号のタイミングと水平信号線部及び共通信号線を伝達する信 号とを示すタイミングチャートである。
[図 11]図 11は、本発明の第 2の実施の形態の固体撮像装置の基本回路構成を示す 図である。
[図 12]図 12は、本発明の第 3の実施の形態の固体撮像装置の基本回路構成を示す 図である。
符号の説明
1、 101 画素領域
2、 102、 112 蓄積部 d、 2h 第 4容量素子
水平信号線部
a 第 1水平信号線
b 第 2水平信号線
c 第 3水平信号線
d 第 4水平信号線
走査タイミング発生部
外部出力タイミング発生部
共通 1§号線
、 8 スィッチ部
a、 7e 第 1トランジスタ
b、 7f 第 2トランジスタ
c、 7g 第 3トランジスタ
d、 7h 第 4トランジスタ
a 第 5トランジスタ
b 第 6トランジスタ
c 第 7トランジスタ
d 第 8トランジスタ
0a、 10b、 10c、 10d、 10e、 10f、 10g、 lOh 安定期間
1、 12、 13、 14、 15、 16、 61 シフトレジスタ
7、 23、 29、 33、 37、 41、 62 走査開始端子
8、 24、 30、 34、 38、 42、 63 クロック端子
9、 20、 21、 22、 25、 26、 27、 28、 31、 32、 35、 36、 39、 40、 43、 44、 64、 66、 67 出力端子
0、 51、 70 駆動ノ レス
2、 71 クロックノ レス
3、 54、 55、 56、 57、 58、 59、 60、 72、 73、 74、 75 出カノ レス
10 振り分け部 302— 1、 302— 2、 302— 15 ラインセンサ
304 基板
発明を実施するための最良の形態
[0025] 以下、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説 明する。
[0026] (第 1の実施の形態）
図 3、 4は、本実施の形態の固体撮像装置の基本回路構成を示す図である。
[0027] この固体撮像装置は、光電変換を行う複数の画素を n行 m列状に配置してなる画 素領域 1と、画素の列毎に設けられ、対応する画素の列の画素信号を行単位で蓄積 する複数の容量素子から構成される蓄積部 2と、蓄積部 2の画素信号を水平方向に 伝達する複数の水平信号線で構成される水平信号線部 3と、蓄積部 2の画素信号を 水平信号線部 3に読み出すタイミングを決定する走査タイミング発生部 4と、水平信 号線の画素信号を共通信号線 6に出力させるタイミングを決定する外部出力タイミン グ発生部 5と、水平信号線部 3と接続され、水平信号線により伝達された画素信号を 外部に出力する共通信号線 6と、蓄積部 2と水平信号線部 3との間に設けられ、走査 タイミング発生部 4によるオン'オフの制御を受けるスィッチ部 7と、水平信号線部 3と 共通信号線 6との間に設けられ、外部出力タイミング発生部 5によるオン'オフの制御 を受けるスィッチ部 8とから構成される。
[0028] 蓄積部 2は、画素の行方向に向力つて順次並べられた、 1グループとしての第 1容 量素子 2a、 2e、第 2容量素子 2b、 2f、第 3容量素子 2c、 2g、及び第 4容量素子 2d、 2hから構成される。
[0029] 水平信号線部 3は、第 1容量素子 2a、 2eと接続され、第 1容量素子 2a、 2eの画素 信号を伝達する第 1水平信号線 3aと、第 2容量素子 2b、 2fと接続され、第 2容量素 子 2b、 2fの画素信号を伝達する第 2水平信号線 3bと、第 3容量素子 2c、 2gと接続さ れ、第 3容量素子 2c、 2gの画素信号を伝達する第 3水平信号線 3cと、第 4容量素子 2d、 2hと接続され、第 4容量素子 2d、 2hの画素信号を伝達する第 4水平信号線 3d とから構成される。
[0030] スィッチ部 7は、第 1容量素子 2a、 2eと第 1水平信号線 3aとの間に接続された第 1ト ランジスタ 7a、 7eと、第 2容量素子 2b、 2fと第 2水平信号線 3bとの間に接続された第 2トランジスタ 7b、 7fと、第 3容量素子 2c、 2gと第 3水平信号線 3cとの間に接続された 第 3トランジスタ 7c、 7gと、第 4容量素子 2d、 2hと第 4水平信号線 3dとの間に接続さ れた第 4トランジスタ 7d、 7hとから構成される。このとき、第 1トランジスタ 7a、 7eのゲ ートは、走査タイミング発生部 4からの信号線 4a、 4eにそれぞれ接続されている。同 様に、第 2トランジスタ 7b、 7fのゲートは信号線 4b、 4fに、第 3トランジスタ 7c、 7gの ゲートは信号線 4c、 4gに、第 4トランジスタ 7d、 7hのゲートは信号線 4d、 4hに、それ ぞれ接続されている。よって、スィッチ部 7は、第 1容量素子 2a、 2eから第 1水平信号 線 3a、第 2容量素子 2b、 2fから第 2水平信号線 3b、第 3容量素子 2c、 2gから第 3水 平信号線 3c、及び第 4容量素子 2d、 2hから第 4水平信号線 3dへの画素信号の読み 出しを制御する読み出し制御手段を走査タイミング発生部 4と共に構成する。
[0031] スィッチ部 8は、第 1水平信号線 3aと共通信号線 6との間に接続された第 5トランジ スタ 8aと、第 2水平信号線 3bと共通信号線 6との間に接続された第 6トランジスタ 8bと 、第 3水平信号線 3cと共通信号線 6との間に接続された第 7トランジスタ 8cと、第 4水 平信号線 3dと共通信号線 6との間に接続された第 8トランジスタ 8dとから構成される。 このとき、第 5トランジスタ 8aのゲートは外部出力タイミング発生部 5からの信号線 5a に接続されている。同様に、第 6トランジスタ 8bのゲートは信号線 5bに、第 7トランジス タ 8cのゲートは信号線 5cに、第 8トランジスタ 8dのゲートは信号線 5dにそれぞれ接 続されている。よって、スィッチ部 8は、第 1水平信号線 3a、第 2水平信号線 3b、第 3 水平信号線 3c及び第 4水平信号線 3dの 、ずれかを選択し、選択された水平信号線 力 共通信号線 6に画素信号を出力させる出力制御手段を外部出力タイミング発生 部 5と共に構成する。
[0032] 図 5は、走査タイミング発生部 4の詳細な構成を示す図である。
[0033] 走査タイミング発生部 4は、シフトレジスタ 11、 12、 13、 14、 15、 16力も構成される 。シフトレジスタ 11の出力端子 19、 20、 21、 22はそれぞれシフトレジスタ 13、 14、 1 5、 16の走査開始端子 29、 33、 37、 41【こ接続されて!ヽる。シフトレジスタ 12の出力 端子 25、 26、 27、 28はそれぞれシフトレジスタ 13、 14、 15、 16のクロック端子 30、 3 4、 38、 42【こ接続されて!ヽる。シフトレジスタ 13の出力端子 31、 32ίま信号線 4a、 4e にそれぞれ接続されており、シフトレジスタ 14の出力端子 35、 36は信号線 4b、 4fに それぞれ接続されており、シフトレジスタ 15の出力端子 39、 40は信号線 4c、 4gにそ れぞれ接続されており、シフトレジスタ 16の出力端子 43、 44は信号線 4d、 4hにそれ ぞれ接続されている。
[0034] このとき、シフトレジスタ 11、 12、 13、 14、 15、 16には、図 6に示されるようなノ レス が印加される。すなわち、シフトレジスタ 11の走査開始端子 17には、期間 Tのみハイ レベルである駆動パルス 50が印加され、シフトレジスタ 12の走査開始端子 23には、 期間 Tのハイレベル及びローレベルが繰り返される駆動パルス 51が印加される。シフ トレジスタ 11、 12のクロック端子 18、 24には、シフトレジスタ 11、 12をシフト動作させ るための、期間 Tよりも短い期間つまり期間 Tの 1Z4の期間である期間 t毎に立ち上 力 ¾クロックパルス 52が印加される。シフトレジスタ 13、 14、 15、 16の走査開始端子 29、 33、 37、 41に ίま、シフトレジスタ 11の出力端子 19、 20、 21、 22力らの出カノ ノレス 53、 54、 55、 56力それぞれ印カロされる。シフトレジスタ 13、 14、 15、 16のクロッ ク端子 30、 34、 38、 42に ίま、シフトレジスタ 12の出力端子 25、 26、 27、 28力 らの出 カノ ノレス 57、 58、 59、 60力それぞれ印カロされる。これにより、信号線 4a〜4hには、 期間 Tのみハイレベルであるパルスが走査タイミング信号として期間 tずれて順次出 力される。
[0035] 図 7は、外部出力タイミング発生部 5の詳細な構成を示す図である。
[0036] 外部出力タイミング発生部 5は、シフトレジスタ 61から構成される。シフトレジスタ 61 の出力端子 64、 65、 66、 67は、信号線 5a、 5b、 5c、 5dにそれぞれ接続されている
[0037] このとき、シフトレジスタ 61の走査開始端子 62には、図 8に示されるような、期間 T 毎に期間 tのハイレベルが繰り返される駆動パルス 70が印加され、シフトレジスタ 61 のクロック端子 63には、図 8に示されるような、期間 t毎に立ち上がるクロックパルス 71 が印加される。また、シフトレジスタ 61の出力端子 64、 65、 66、 67には、図 8に示さ れるような、期間 T毎に期間 tのハイレベルが繰り返される出力パルス 72、 73、 74、 7 5が期間 tずれて順次出力される。なお、クロックパルス 71は図 6のクロックパルス 52と 同じものである。 [0038] 次に、上記構成を有する本実施の形態の固体撮像装置の動作について説明する
[0039] 図 9は、走査タイミング発生部 4からスィッチ部 7に入力される信号のタイミングと蓄 積部 2から水平信号線部 3への信号出力とを示すタイミングチャートである。図 10は、 外部出力タイミング発生部 5からスィッチ部 8に入力される信号のタイミングと水平信 号線部 3及び共通信号線 6を伝達する信号とを示すタイミングチャートである。
[0040] まず、信号線 4aを期間 Tのみハイレベルにする容量選択パルス 8 laが走査タイミン グ発生部 4 (シフトレジスタ 13の出力端子 31)から第 1トランジスタ 7aのゲートに印加 される。第 1トランジスタ 7aはオン状態となり、第 1容量素子 2aに蓄積された画素信号 が第 1水平信号線 3aに読み出される。
[0041] 次に、容量選択パルス 81aに対して期間 tだけ位相がずれた、信号線 4bを期間丁の みハイレベルにする容量選択パルス 81bが走査タイミング発生部 4 (シフトレジスタ 14 の出力端子 35)から第 2トランジスタ 7bのゲートに印加される。第 2トランジスタ 7bは オン状態となり、第 2容量素子 2bに蓄積された画素信号が第 2水平信号線 3bに読み 出される。
[0042] 次に、容量選択パルス 8 lbに対して期間 tだけ位相がずれた、信号線 4cを期間丁の みハイレベルにする容量選択パルス 81cが走査タイミング発生部 4 (シフトレジスタ 15 の出力端子 39)から第 3トランジスタ 7cのゲートに印加される。第 3トランジスタ 7cはォ ン状態となり、第 3容量素子 2cに蓄積された画素信号が第 3水平信号線 3cに読み出 される。
[0043] 次に、容量選択パルス 81cに対して期間 tだけ位相がずれた、信号線 4dを期間丁の みハイレベルにする容量選択パルス 81dが走査タイミング発生部 4 (シフトレジスタ 16 の出力端子 43)から第 4トランジスタ 7dのゲートに印加される。第 4トランジスタ 7dは オン状態となり、第 4容量素子 2dに蓄積された画素信号が第 4水平信号線 3dに読み 出される。
[0044] 次に、信号線 5aを期間 tのみハイレベルにする出力選択パルス 9 laが外部出カタ イミング発生部 5 (シフトレジスタ 61の出力端子 64)から第 5トランジスタ 8aのゲートに 印加される。第 5トランジスタ 8aはオン状態となり、第 1水平信号線 3aに読み出された 画素信号が共通信号線 6に出力される。その後、容量選択パルス 81dに対して期間 t だけ位相がずれた、信号線 4eを期間 Tのみハイレベルにする容量選択パルス 81eが 走査タイミング発生部 4 (シフトレジスタ 13の出力端子 32)から第 1トランジスタ 7eのゲ 一トに印加される。第 1トランジスタ 7eはオン状態となり、第 1容量素子 2eに蓄積され た画素信号が第 1水平信号線 3aに読み出される。
[0045] 次に、信号線 5bを周期 tのみハイレベルにする出力選択パルス 9 lbが外部出カタ イミング発生部 5 (シフトレジスタ 61の出力端子 65)から第 6トランジスタ 8bのゲートに 印加される。第 6トランジスタ 8bはオン状態となり、第 2水平信号線 3bに読み出された 画素信号が共通信号線 6に出力される。その後、容量選択パルス 81eに対して期間 t だけ位相がずれた、信号線 4fを期間 Tのみハイレベルにする容量選択パルス 8 Ifが 走査タイミング発生部 4 (シフトレジスタ 14の出力端子 36)から第 2トランジスタ 7fのゲ 一トに印加される。第 2トランジスタ 7fはオン状態となり、第 2容量素子 2fに蓄積され た画素信号が第 2水平信号線 3bに読み出される。
[0046] 次に、信号線 5cを期間 tのみハイレベルにする出力選択パルス 91cが外部出カタ イミング発生部 5 (シフトレジスタ 61の出力端子 66)から第 7トランジスタ 8cのゲートに 印加される。第 7トランジスタ 8cはオン状態となり、第 3水平信号線 3cに読み出された 画素信号が共通信号線 6に出力される。その後、容量選択パルス 8 Ifに対して期間 t だけ位相がずれた、信号線 4gを期間 Tのみハイレベルにする容量選択パルス 81gが 走査タイミング発生部 4 (シフトレジスタ 15の出力端子 40)力も第 3トランジスタ 7gのゲ 一トに印加される。第 3トランジスタ 7gはオン状態となり、第 3容量素子 2gに蓄積され た画素信号が第 3水平信号線 3cに読み出される。
[0047] 最後に、信号線 5dを期間 tのみハイレベルにする出力選択パルス 9 Idが外部出力 タイミング発生部 5 (シフトレジスタ 61の出力端子 67)から第 8トランジスタ 8dのゲート に印加される。第 8トランジスタ 8dはオン状態となり、第 4水平信号線 3dに読み出され た画素信号が共通信号線 6に出力される。その後、容量選択パルス 81gに対して期 間 tだけ位相がずれた、信号線 4hを期間 Tのみハイレベルにする容量選択パルス 81 hが走査タイミング発生部 4 (シフトレジスタ 16の出力端子 44)から第 4トランジスタ 7h のゲートに印加される。第 4トランジスタ 7hはオン状態となり、第 4容量素子 2hに蓄積 された画素信号が第 4水平信号線 3dに読み出される。
[0048] 上記動作を行うことにより、共通信号線 6には、第 1水平信号線 3a、第 2水平信号線 3b、第 3水平信号線 3c及び第 4水平信号線 3dの画素信号が順次出力され、図 10に 示すような外部出力信号が出力される。
[0049] 以上のように、本実施の形態の固体撮像装置においては、蓄積部 2から水平信号 線部 3への画素信号の伝達は瞬時に行われないため、第 1水平信号線 3a、第 2水平 信号線 3b、第 3水平信号線 3c及び第 4水平信号線 3dに読み出される画素信号の波 形は、時定数を持った図 9、 10に示すような立ち上がりに時間の力かる波形となる。よ つて、第 1水平信号線 3a、第 2水平信号線 3b、第 3水平信号線 3c及び第 4水平信号 線 3dには、所定の時間が経過した後で安定期間（図 9、 10の波形の太く示した部分 ) 10a、 10b、 10c、 10d、 10e、 10f、 10g、 lOhに達する波形の画素信号力 S出力され るため、容量素子から画素信号を読み出す時間が短い場合、あるいは容量素子から の読み出しを開始して力 直ぐに画素信号を共通信号線 6に出力させる場合には、 蓄積部 2の画素信号に忠実な信号出力が得られない。しかしながら、本実施の形態 の固体撮像装置においては、容量素子力 画素信号を読み出している間に別の容 量素子の読み出しを開始することで、容量素子から画素信号を読み出す時間を長く し、また容量素子からの読み出しを終える直前に画素信号を共通信号線 6に出力さ せることで、画素信号の読み出しを開始して力 画素信号を出力させるまでの時間を 長くするので、蓄積部 2の画素信号に忠実な信号出力が得られる。
[0050] また、本実施の形態の固体撮像装置においては、複数の容量素子のそれぞれで 等しい、容量素子から水平信号線に画素信号を読み出す時間、つまり期間 Tが水平 信号線力も共通信号線 6に画素信号を出力させる期間、つまり期間はりも長ぐ 4倍 とされる。よって、走査タイミングの期間 Tの 1Z4の期間である期間 t毎に画素信号の 出力が得られることになるので、走査タイミングの 4倍の高速ィ匕が実現できる。その結 果、信号出力の高速ィ匕が可能な 2次元の固体撮像装置を実現することができる。
[0051] また、本実施の形態の固体撮像装置においては、所定の容量素子から読み出しを 開始して力 所定の容量素子の次に読み出しが行われる容量素子力 読み出しを 開始するまでの時期のずれ、つまり容量素子力 水平信号線に画素信号を読み出 す時期の水平信号線毎 (容量素子毎)のずれの期間は、 1つの容量素子から画素信 号を読み出す期間よりも短ぐまた 1つの水平信号線力 共通信号線 6に画素信号を 出力させる期間と等しい tである。よって、画素信号が水平信号線に読み出されてか ら共通信号線 6に出力されるまでの期間を画素信号毎に等しくすることができるので 、全ての画素信号に対して安定期間に達した画素信号を出力させることができる。
[0052] また、本実施の形態の固体撮像装置においては、行方向に向力つて順次並んだ、 第 1容量素子 2a、 2e、第 2容量素子 2b、 2f、第 3容量素子 2c、 2g、及び第 4容量素 子 2d、 2hの画素信号の第 1水平信号線 3a、第 2水平信号線 3b、第 3水平信号線 3c 及び第 4水平信号線 3dへの読み出しは、行方向に並んでいる順で開始される。よつ て、後段で信号の並び換え等が必要無くなるので、後段の処理回路を簡素にするこ とが可能となる。
[0053] (第 2の実施の形態）
図 11は、本実施の形態の固体撮像装置の基本回路構成を示す図である。以下、 第 1の実施の形態の固体撮像装置と異なる点を中心に説明する。
[0054] この固体撮像装置では、画素領域 101が色分離機能を有する複数の画素で構成 されている。すなわち、画素領域 101は、光入射面に 4色 (R、 Gr、 Gb、 B)がべィャ 型の色配列で配置されたカラーフィルタが設けられた画素で構成されている。
[0055] また、蓄積部 102の第 1容量素子及び第 3容量素子と第 2容量素子及び第 4容量 素子とは、異なる色の光を光電変換して得られた画素信号を蓄積する。すなわち、第 1容量素子及び第 3容量素子は、 Gr及び Bを光電変換して得られた画素信号を蓄積 し、第 2容量素子及び第 4容量素子は、 Gb及び Rを光電変換して得られた画素信号 を蓄積する。よって、水平信号線部 3の第 1水平信号線及び第 3水平信号線は Gr及 び Rを光電変換して得られた画素信号を伝達し、水平信号線部 3の第 2水平信号線 及び第 4水平信号線は Gb及び Bを光電変換して得られた画素信号を伝達する。
[0056] 上記構成を有する固体撮像装置においては、まず、画素領域 101の 2行目の画素 力 Gr及び Rを光電変換して得られた画素信号が読み出され、蓄積部 102の対応 する容量素子にそれぞれ蓄積される。すなわち、 Grを光電変換して得られた画素信 号が第 1容量素子及び第 3容量素子に蓄積され、 Rを光電変換して得られた画素信 号が第 2容量素子及び第 4容量素子に蓄積される。その後、共通信号線 6に Grを光 電変換して得られた画素信号、及び Rを光電変換して得られた画素信号の順で信号 出力が高速で行われる。
[0057] 続いて、画素領域 101の 3行目の画素力 B及び Gbを光電変換して得られた画素 信号が読み出され、蓄積部 102の容量素子に蓄積される。すなわち、 Bを光電変換 して得られた画素信号が第 1容量素子及び第 3容量素子に蓄積され、 Gbを光電変 換して得られた画素信号が第 2容量素子及び第 4容量素子に蓄積される。その後、 共通信号線 6に Bを光電変換して得られた画素信号、及び Gbを光電変換して得られ た画素信号の順で信号出力が高速で行われる。これにより、共通信号線 6への信号 の出力の形式は 2行目の Gr、 R、 Gr、 R、 Gr、R' " '、 3行目の B、 Gb、 B、 Gb、 B、 G b ' ' 'の繰り返しで出力される。
[0058] (第 3の実施の形態）
図 12は、本実施の形態の固体撮像装置の基本回路構成を示す図である。以下、 第 1の実施の形態の固体撮像装置と異なる点を中心に説明する。
[0059] この固体撮像装置では、画素領域 101が色分離機能を有する複数の画素で構成 されている。すなわち、画素領域 101は、光入射面に 4色（Gr、 R、 B、 Gb)がべィャ 型の色配列で配置されたカラーフィルタが設けられた画素で構成されている。
[0060] また、蓄積部 112の第 1容量素子、第 2容量素子、第 3容量素子及び第 4容量素子 は、異なる色の光を光電変換して得られた画素信号を蓄積する。すなわち、第 1容量 素子は Grを光電変換して得られた画素信号を蓄積し、第 2容量素子は Rを光電変換 して得られた画素信号を蓄積し、第 3容量素子は Bを光電変換して得られた画素信 号を蓄積し、第 4容量素子は Gbを光電変換して得られた画素信号を蓄積する。よつ て、水平信号線部 3の第 1水平信号線は Grを光電変換して得られた画素信号を伝 達し、第 2水平信号線は Rを光電変換して得られた画素信号を伝達し、第 3水平信号 線は Bを光電変換して得られた画素信号を伝達し、第 4水平信号線は Gbを光電変 換して得られた画素信号を伝達する。
[0061] さらに、画素領域 101と蓄積部 112との間には、 Grを光電変換して得られた画素信 号を第 1容量素子に蓄積させ、 Rを光電変換して得られた画素信号を第 2容量素子 に蓄積させ、 Bを光電変換して得られた画素信号を第 3容量素子に蓄積させ、 Gbを 光電変換して得られた画素信号を第 4容量素子に蓄積させるように画素信号を振り 分ける選択手段 100が設けられている。
[0062] さらに、画素領域 101と蓄積部 112との間には、信号切り替え機能を有し、 Grを光 電変換して得られた画素信号を第 1容量素子に蓄積させ、 Rを光電変換して得られ た画素信号を第 2容量素子に蓄積させ、 Bを光電変換して得られた画素信号を第 3 容量素子に蓄積させ、 Gbを光電変換して得られた画素信号を第 4容量素子に蓄積 させるように画素信号を振り分ける振り分け部 110が設けられて 、る。
[0063] 上記構成を有する固体撮像装置においては、まず、画素領域 101の 2行目及び 3 行目の画素、つまり合計 2行分の画素力 Gr、 R、 B及び Gbを光電変換して得られた 画素信号が読み出され、振り分け部 110で振り分けられて蓄積部 112の対応する容 量素子にそれぞれ蓄積される。すなわち、 Grを光電変換して得られた画素信号が第 1容量素子に蓄積され、 Rを光電変換して得られた画素信号が第 2容量素子に蓄積 され、 Bを光電変換して得られた画素信号が第 3容量素子に蓄積され、 Gbを光電変 換して得られた画素信号が第 4容量素子に蓄積される。その後、共通信号線 6に Gr を光電変換して得られた画素信号、 Rを光電変換して得られた画素信号、 Bを光電 変換して得られた画素信号、及び Gbを光電変換して得られた画素信号の順で信号 出力が高速で行われる。これにより、共通信号線 6への信号の出力の形式は Gr、 R、 B、 Gb ' · ·の繰り返しで出力される。
[0064] 以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発 明は、この実施の形態の限定されるものではない。本発明の要旨を逸脱しない範囲 内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
産業上の利用可能性
[0065] 本発明は、固体撮像装置に有用であり、特に高速信号読み出しが必要とされる 2次 元の MOS型固体撮像装置に有用である。

Claims

請求の範囲
[1] 光電変換を行う複数の画素を行列状に配置してなる画素領域と、
それぞれ前記画素の列毎に設けられ、対応する前記画素の列の画素信号を蓄積 する複数の蓄積素子と、
それぞれ異なる前記蓄積素子と接続され、前記蓄積素子の画素信号を伝達する複 数の信号線と、
前記複数の信号線と接続され、前記蓄積素子の画素信号を伝達する共通信号線 と、
前記蓄積素子から前記信号線への画素信号の読み出しを制御する読み出し制御 手段と、
前記複数の信号線の!ヽずれかを選択し、選択された前記信号線から前記共通信 号線に画素信号を出力させる出力制御手段とを備え、
前記読み出し制御手段及び前記出力制御手段は、前記蓄積素子から前記信号線 に画素信号を読み出す期間が前記信号線から前記共通信号線に画素信号を出力 させる期間よりも長くなるように、画素信号の読み出し及び出力を制御する
ことを特徴とする固体撮像装置。
[2] 前記読み出し制御手段は、前記蓄積素子から前記信号線への画素信号の読み出 しを開始する時期が前記複数の蓄積素子のそれぞれで異なり、かつ前記蓄積素子 力 前記信号線への画素信号の読み出し期間が前記複数の蓄積素子のそれぞれ で同じになるように、画素信号の読み出しを制御し、
所定の前記蓄積素子力 読み出しを開始して力 前記所定の蓄積素子の次に読 み出しが行われる前記蓄積素子力 読み出しを開始するまでの時期のずれは、前記 蓄積素子力 前記信号線に画素信号を読み出す期間よりも短い
ことを特徴とする請求項 1に記載の固体撮像装置。
[3] 前記読み出し制御手段及び前記出力制御手段は、前記信号線から前記共通信号 線に画素信号を出力させる期間と前記時期のずれとが等しくなるように、画素信号の 読み出し及び出力を制御する
ことを特徴とする請求項 2に記載の固体撮像装置。
[4] 前記読み出し制御手段は、前記複数の蓄積素子力 の画素信号の読み出しが前 記複数の蓄積素子の並んでいる順で開始されるように、画素信号の読み出しを制御 する
ことを特徴とする請求項 3に記載の固体撮像装置。
[5] 前記読み出し制御手段は、前記蓄積素子と前記信号線との間に設けられたスイツ チと、前記スィッチのオン'オフを制御する制御信号を生成するシフトレジスタとから 構成される
ことを特徴とする請求項 4に記載の固体撮像装置。
[6] 前記画素は、色分離機能を有し、
前記複数の蓄積素子は、異なる色の光を光電変換して得られた画素信号を蓄積す る
ことを特徴とする請求項 3に記載の固体撮像装置。
[7] 前記固体撮像装置は、さらに、異なる色の光を光電変換して得られた画素信号を 前記複数の蓄積素子のいずれに蓄積させるか振り分ける振り分け手段を備える ことを特徴とする請求項 6に記載の固体撮像装置。
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