JP3483455B2 - イメージセンサ及び画像読取装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージセンサ及
びそれを用いたイメージスキャナ、ファクシミリ、電子
複写機等の画像読取装置に関するものである。

【０００２】

【従来技術】近年、情報処理システムの分野では、１次
元の画像読み取り装置として、従来の光学系を用いた縮
尺系のラインセンサに対して、複数の半導体光センサチ
ップをマルチ実装した、等倍系の密着型イメージセンサ
の開発が積極的に行われている。

【０００３】（従来技術１）例えば、特開平５−２２７
３６２号公報には、新規に解像度制御用のコントロール
端子を設け、ユーザが利用条件にあわせて解像度を切り
換えることが可能な密着型イメージセンサが提案されて
いる。

【０００４】図７は当該公開公報に提案されている密着
型イメージセンサ用集積回路の回路図である。この従来
技術においては、イメージセンサチップにコントロール
端子（１２５）を設け、その端子にユーザが、ハイレベ
ルまたはローレベルの信号を入力することにより高解像
度モードと低解像度モードの解像度切り換えを実現して
いる。図７について概略説明すれば、スタートパルスＳ
Ｉと、クロックパルスＣＬＫとをシフトレジスタ群１０
４に供給する。スタートパルスＳＩによってシフトレジ
スタ群１０４ａが起動されると、その出力はノアゲート
１２１ａ及びアンドゲート１２０ａを通ってチャンネル
セレクトスイッチ１０３ａに入力され、これをオンに
し、フォトセル１０１ａからの信号を信号ライン１０７
ａに取り出す。他のシフトレジスタ１０４ｂ〜１０４ｆ
も順次起動していき、各フォトセル１０１ｂ〜１０１ｌ
からの信号を信号ライン１０７ａ、１０７ｂに出力す
る。

【０００５】ここで、コントロール信号入力端子１２５
にコントロール信号”Ｈ”が入力されると、アナログス
イッチ１１０ａ，１１０ｂ，１２２ａ，１２２ｂが切り
替えられ、画像出力端子１１１に１６ドット／ミリの読
み取り密度で画像信号が得られる。また、コントロール
信号入力端子１２５にコントロール信号”Ｌ”が入力さ
れると、アナログスイッチ１１０ａが常にオン状態とな
り、画像出力端子１１１にはフォトセル１０１ａ〜１０
１ｌ全体の半分の８ドット／ミリの読み取り密度で画像
信号が得られる。つまり、センサＩＣ上のフォトセル１
０１ａ〜１０１ｌは常に全数が動作しているが、外部に
出力画像信号を取り出す際に、コントロール信号によっ
て一部を間引いて出力させることができる。そのため、
画像信号の電圧レベルは常に一定となり、後段の画像処
理回路の構成は従来のもので対応が可能となる。

【０００６】（従来技術２） 一方、高速化の要求に対して、例えば、特開平２−２１
０９５０号公報にはスタート信号を遅延させる手段を有
するイメージセンサチップ、及び密着型イメージセンサ
が提案されており、センサ信号を読み出す前に定電流回
路を立ち上げることにより、高速読み出しを実現してい
る。すなわち、受光要素を有するイメージセンサチップ
を複数個配列することによって構成されるマルチチップ
型の光電変換装置に用いられるイメージセンサチップ及
びこれを用いた光電変換装置において、受光要素による
光信号読み出し動作のスタート信号を遅延させる遅延手
段と、前記光信号読み出し動作が終了する前に、次段の
イメージセンサチップに対するスタート信号に用いられ
る信号を有し、前記光信号読み出し信号を増幅する増幅
回路内の定電流回路を、前記遅延手段の遅延開始を示す
スタート信号によって、立ち上げることを特徴としてい
る。

【０００７】また、特開平２−２１０９４９号公報に
は、上記特開平２−２１０９５０号公報に用いる１チッ
プの構成を示しており、クロック信号のハイレベルに同
期する内部クロックΦ１、クロック信号のローレベルに
同期する内部クロックΦ２を用いてシフトレジスタを駆
動するイメージセンサチップ、及び密着型イメージセン
サが提案されており、これによりデューティ１００％の
高速読み出しを実現している。

【０００８】図８に、従来例として、上記特開平２−２
１０９４９及び特開平２−２１０９５０号公報に記載さ
れた内容から想定されるイメージセンサチップの等価回
路図を示す。

【０００９】図８において、光電変換装置（１、１′、
１″）がマルチ実装されており、各光電変換装置を駆動
するクロック（ＣＬＫ）、及びスタートパルス（ＳＰ）
が共通接続されている。また、各光電変換装置（１、
１′、１″）は、Ｎｂｉｔの遅延手段（Ｎｂｉｔプレシ
フトレジスタ２、２′、２″）、Ｋｂｉｔのシフトレジ
スタ（３、３′、３″）、Ｋｂｉｔの受光素子アレイ
（４、４′、４″）、タイミング発生回路（５、５′、
５″）、信号出力アンプ（６、６′、６″）を有してい
る。

【００１０】また、次チップスタート信号（９、９′、
９″）は各光電変換装置のビットが読み出しを終了する
時よりＮビット前（Ｋ−Ｎビット）時の信号を、シフト
レジスタ３、３′、３″の最終レジスタの手前Ｎビット
部分から次チップのスタート信号として出力する。

【００１１】また、クロック信号ＣＬＫとスタートパル
ス信号ＳＰにより駆動されるタイミング発生回路（５、
５′、５″）により、受光素子４、４′、４″を駆動す
るパルス、及び、シフトレジスタ３、３′、３″を駆動
する駆動パルスΦ１（７、７′、７″）、Φ２（８、
８′、８″）が生成される。スタートパルス信号ＳＰが
各イメージセンサチップに共通に接続されているのは、
各イメージセンサチップの動作開始の同期を取るためで
ある。

【００１２】また、信号出力アンプ６、６′、６″は、
受光素子アレイ４、４′、４″からシフトレジスタのシ
フト信号によってオン／オフするスイッチを介して１本
の信号出力線に読み出される画像信号を増幅し、タイミ
ング発生回路５、５′、５″の制御信号によって信号出
力Ｖｏｕｔされる。なお、信号出力アンプ６、６′、
６″内には定電流回路が備えられ、スタート信号の入力
と同時に、電源供給が始まり、スタート信号からＮビッ
トのクロック信号入力時には定常の増幅動作を可能とし
ている。

【００１３】図９はＣＬＫに対するシフトレジスタ３の
駆動パルスΦ１（７、７′、７″）、Φ２（８、８′、
８″）のタイミングチャートである。

【００１４】尚、図９は、図８における遅延手段２を４
ビットとした場合のタイミングである。従って、シフト
レジスタ３，３’，３”はスタートパルス信号ＳＰから
４ビット遅延して、最初のシフトレジスタの動作を開始
する。

【００１５】ここで、図９に示すように、シフトレジス
タ３の駆動パルスΦ１（７、７′、７″）はＣＬＫのハ
イレベルに同期したパルスとなり、Φ２（８、８′、
８″）はＣＬＫのローレベルに同期したパルスとなる。
信号出力ＶｏｕｔはΦ１、Φ２に同期して取り出され
る。従って、シフトレジスタ３の１ｂｉｔ目がΦ１に対
応する場合、奇数ｂｉｔはΦ１同期、偶数ｂｉｔはΦ２
同期の信号出力となる。

【００１６】同図Ａは光電変換装置（１）の信号出力、
同図Ｃは光電変換装置（１′）の信号出力、同図Ｅは光
電変換装置（１″）の信号出力であり、全体の信号出力
Ｖｏｕｔは図に示すようになる。また、各々の光電変換
装置は、最終ビットの４ビット前の信号を次の光電変換
装置のスタート信号（Ｂ，Ｄ）として出力している。

【００１７】こうして、マルチチップ型の密着型イメー
ジセンサとして大きな原稿を直接読み出すことが可能と
なり、チップ間の読み出し休息時間や、信号出力レベル
の差異をなくすことができる。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
従来技術１に開示されている密着型イメージセンサの解
像度切り換え方式においては、画素を読み飛ばすことに
より解像度を切り換えているため、例えば、クロックレ
ートが同一の場合には、解像度を半分にしても読み出し
時間は、解像度が通常の場合でも半分の場合でも変わら
ない。仮に、受光素子が６００ｄｐｉの光学解像度で配
置され、高解像度モードで６００ｄｐｉ、低解像度モー
ドで３００ｄｐｉの解像度が得られるとすると、例え
ば、６００ｄｐｉ時に６ｍｓｅｃ／ｌｉｎｅの読み取り
速度が得られる場合、３００ｄｐｉ時でも６ｍｓｅｃ／
ｌｉｎｅの読み取り速度となり、解像度を落としても読
み取り速度が変わらない。

【００１９】従って、同一のクロックレートを用いて６
００ｄｐｉ時に５ｍｓｅｃ／ｌｉｎｅの読み取り速度、
３００ｄｐｉ時に３ｍｓｅｃ／ｌｉｎｅの読み取り速度
というように、解像度に応じた読み取り速度を実現する
ことができないという問題がある。

【００２０】また、奇数ビットと偶数ビットの信号出力
線が分離しているため、偶数ビットと奇数ビットのレベ
ル差も生じやすいという問題もある。

【００２１】更に、従来技術１で開示されている解像度
切り換えを従来技術２で開示されている密着型イメージ
センサに適用した場合には、解像度切り換え時に光電変
換装置の継ぎ目の部分で、不連続部が生じるという問題
が生じる。

【００２２】例えば、従来技術２において、プレシフト
レジスタのビット数を１０ビットとすると、高解像度モ
ード時には次チップスタート信号を出力してから１０ビ
ット後に次の光電変換装置の１ビット目が出力されるた
め、光電変換装置の継ぎ目の部分での信号は不連続にな
らないが、低解像度モード時には次チップスタート信号
が出力されてから５ビット後に信号出力が終了するた
め、次の光電変換装置の１ビット目が出力されるまでの
間、５ビット分の不連続部分が光電変換装置の継ぎ目で
生じることになる。

【００２３】［発明の目的］ 本発明の目的は、解像度切り換え時に、解像度に応じた
読み取り速度が実現可能で、かつ高速なイメージセン
サ、及びそれを用いた画像読取装置を提供することにあ
る。

【００２４】

【課題を解決するための手段】本発明のイメージセンサ
は、上記目的を達成するため、光電変換装置を複数実装
したイメージセンサであって、各々の光電変換装置は、
複数の受光素子が第１の解像度で配置された受光素子ア
レイと、前記複数の受光素子からの信号が読み出される
共通出力線と、前記共通出力線から前記第１の解像度の
信号を読み出す第１の解像度モードと、前記共通出力線
から前記第１の解像度の１／Ｎ（Ｎは、２以上の整数）
の第２の解像度の信号を読み出す第２の解像度モードと
を切り替える解像度切り換え手段と、前記第１の解像度
モードが選択された場合に、第１のシフトレジスタ駆動
パルスにより、奇数番目の前記受光素子の信号を前記共
通出力線へ読み出し、第２のシフトレジスタ駆動パルス
により、偶数番目の前記受光素子の信号を前記共通出力
線へ読み出すように制御し、前記第２の解像度が選択さ
れた場合に、第１のシフトレジスタ駆動パルスと第２の
シフトレジスタ駆動パルスにより交互に、連続したＮ個
の受光素子毎の信号を順次前記共通出力線へ同時に読み
出し加算するように制御する走査手段と、を有し、前記
各々の光電変換装置の受光素子数が２Ｎの倍数であるこ
とを特徴とする。

【００２５】また、本発明の画像読取装置は、上記イメ
ージセンサを有し、前記イメージセンサを構成する前記
複数の光電変換装置が配列されている方向と垂直な方向
に前記イメージセンサを走査することを特徴とする。

【００２６】

【００２７】

【００２８】

【００２９】［作用］本発明においては、マルチチップ
実装された密着型イメージセンサにおいて、次のチップ
のシフトレジスタを起動するスタート信号を解像度切り
換え信号により選択する手段を設けているため、解像度
切り換え時においても、光電変換装置の継ぎ目において
不連ビットが生じない。

【００３０】また、本発明は、４画素（ａ，ｂ，ｃ，
ｄ）を１ブロックとし、高解像度モードでは同期クロッ
クΦ１でａ，ｃのビットを、同期クロックΦ１に反転し
た同期クロックΦ２でｂ，ｄのビットを駆動し、低解像
度モードでは、同期クロックΦ１でａ＋ｂのビットを、
同期クロックΦ２でｃ＋ｄのビットを画素加算により読
み出す手段を設けているため、同一のクロックレートを
用いても、解像度に応じた読み取りスピードが実現可能
となる。

【００３１】

【発明の実施の形態】以下、本発明による実施形態につ
いて、図面を用いて詳細に説明する。

【００３２】（実施形態１）図１は本発明の実施形態１
における光電変換装置を用いた密着型イメージセンサの
回路ブロック図、図２は図１における８ビット分のシフ
トレジスタと受光素子の回路ブロック図、図４は図２の
動作を示すタイミングチャート、図３は４画素分の受光
素子の等価回路図である。

【００３３】図１において、光電変換装置１、１′がマ
ルチ実装され、密着型イメージセンサが形成されてい
る。尚、同図には２チップ分のみを図示しているが、本
実施形態では例えば１５チップを１列に配置しマルチ実
装して、密着型イメージセンサを構成している。

【００３４】図１において、各々の光電変換装置１，
１’には、光電変換装置を駆動するクロック（ＣＬ
Ｋ）、スタートパルス（ＳＰ）、解像度切り換え信号
（ＭＯＤＥ）、及び信号出力Ｖｏｕｔが共通接続されて
おり、ラインセンサの読み出しスタート信号ＳＩが当初
のイメージセンサチップ１に入力されている。

【００３５】また、本実施形態においては、ＭＯＤＥ信
号がハイレベルの場合は高解像度モード（６００ｄｐ
ｉ）、ＭＯＤＥ信号がローレベルの場合は低解像度モー
ド（３００ｄｐｉ）の解像度が得られる構成としてい
る。

【００３６】さらに、本実施形態の各々の光電変換装置
１、１′はマルチ実装されており、Ｎｂｉｔ、例えば４
ｂｉｔの遅延を有するプレシフトレジスタ２、２′、シ
フトレジスタ３、３′、Ｋビット、例えば３４４ビット
の受光素子アレイ４、４′、タイミング発生回路５、
５′、信号出力アンプ６、６′を有している。ここで、
シフトレジスタ３、３′は４ビット分のシフトレジスタ
ブロック１１から構成されている。

【００３７】また、受光素子アレイ４、４′で受光され
た画像信号は、シフトレジスタ３，３’のシフト信号に
よってオン／オフするスイッチを介して、信号出力線に
読み出され、信号出力アンプ６、６′で増幅される。そ
うして、タイミング発生回路５、５′、５″の制御信号
によってスイッチングされて信号出力Ｖｏｕｔとして出
力される。なお、信号出力アンプ６、６′内には定電流
回路が備えられ、スタート信号ＳＰの入力と同時に、信
号出力アンプ６、６′に電源供給が始まり、スタート信
号からＮビットのクロック信号入力時には定常の増幅動
作を可能としている。

【００３８】また、高解像度モード時のスタート信号
（９−１、９′−１）、及び低解像度時のスタート信号
（９−２、９′−２）をスタート信号切り換え手段１
０、１０′を用いて選択することにより、次チップスタ
ート信号９、９′が得られる構成となっている。

【００３９】また、次チップスタート信号９、９′は各
光電変換装置のビットが読み出しを終了する時よりＮビ
ット前（Ｋ−Ｎビット）時の信号を、シフトレジスタ
３、３′の最終レジスタの手前Ｎビット部分から次チッ
プのスタート信号として出力する。

【００４０】また、クロック信号ＣＬＫとスタートパル
ス信号ＳＰにより駆動されるタイミング発生回路５、
５′により、受光素子４、４′を駆動するパルス、及
び、シフトレジスタ３、３′を駆動する駆動パルスΦ１
（７、７′）、Φ２（８、８′）が生成される。スター
トパルス信号ＳＰが各イメージセンサチップに共通に接
続されているのは、各イメージセンサチップの動作開始
の同期を取るためである。

【００４１】次に、図２は８ビット分のシフトレジスタ
と受光素子の回路ブロック図である。シフトレジスタは
４ビットを１ブロックとするシフトレジスタブロック１
１から構成されており、シフトレジスタブロック１１は
Φ１同期の１ビットシフトレジスタ１２−１〜１２−
４、Φ２同期の１ビットシフトレジスタ１３−１〜１３
−４、及びモード信号を切り替えるアナログスイッチＳ
１１〜Ｓ１７，Ｓ２１〜Ｓ２７で構成されている。

【００４２】また、シフトレジスタブロック１１は、読
み出しパルス線Φａ１〜Φｄ２で、受光素子ａ１〜ｄ２
と不図示の信号出力線間の各スイッチ制御端子と接続さ
れている。

【００４３】さらに、図３は図２における受光素子４画
素分の等価回路であり、各々の受光素子ａ１〜ｄ１は、
光電変換手段となるホトダイオードＰＤａ〜ＰＤｄ、読
み出しスイッチＭ１ａ〜Ｍ１ｄ、信号転送スイッチＭ２
ａ〜Ｍ２ｄ、ＭＯＳソースホロアＭ３ａ〜Ｍ３ｄ、上記
光電変換手段をリセットする手段であるリセットスイッ
チＭ４ａ〜Ｍ４ｄ、一時的に電荷を蓄積する蓄積容量Ｃ
ａ〜Ｃｄで構成されている。

【００４４】以下、本実施形態の動作について説明す
る。

【００４５】図３に示す各受光素子ａ１〜ｄ１におい
て、ホトダイオードＰＤａ〜ＰＤｄにて光電変換により
生成した光キャリアはＭＯＳソースホロアＭ３ａ〜Ｍ３
ｄで電荷電圧変換され、信号転送パルスΦＴにて全画素
一括で蓄積容量Ｃａ〜Ｃｄに転送される。続いて、シフ
トレジスタ１１から順次ハイとなる読み出しパルスΦａ
１〜Φｄ１によって順次読み出しスイッチＭ１ａ〜Ｍ１
ｄをオン状態にし、共通信号線１４に信号電圧が容量分
割し読み出される。

【００４６】本実施形態においては、高解像度モード時
には読み出しパルスΦａ１〜Φｄ１は順次オンしていく
が、低解像度モード時には、隣接する２ビット、すなわ
ちシフトレジスタ１１から走査するΦａ１とΦｂ１が同
時にオンし、続いてΦｃ１とΦｄ１が同時にオンする構
成となる。従って、低解像度モードにおいては２画素の
容量分割加算により、信号電圧を高解像度モード時より
大きくすることが可能となる。尚、上記の容量分割加算
については、例えば、特開平４−４６８２号公報に開示
されている。

【００４７】次に、図２、図３を用いてシフトレジスタ
部の動作を説明する。

【００４８】図２において、ＭＯＤＥ信号がハイレベル
の場合は、Ｓ１１、Ｓ２１、Ｓ１６、Ｓ１７、Ｓ２６、
Ｓ２７のアナログスイッチがオフ状態となり、一方、Ｓ
１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ２２、Ｓ２３、Ｓ２
４、Ｓ２５がオン状態となる。従って、解像度切り換え
の無い、通常のシフトレジスタ動作となり、各受光素子
用の読み出し制御パルスΦａ１からΦｄ２までは時系列
的に順次オン状態となる。なお、図２においては、画像
信号の出力線を図示していないが、制御パルスΦａ１か
らΦｄ２による順次ハイとなるのに同期して、各受光素
子ａ１からｄ２の受光電荷が信号出力線に出力される。

【００４９】次に、ＭＯＤＥ信号がローレベルの場合
は、Ｓ１１、Ｓ２１、Ｓ１６、Ｓ１７、Ｓ２６、Ｓ２７
のアナログスイッチがオン状態となり、一方、Ｓ１２、
Ｓ１３、Ｓ１４、Ｓ１５、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ
２５がオフ状態となる。従って、シフトレジスタ１２−
１にシフトパルスが入力されると、シフトレジスタ１２
−１からΦａ１とΦｂ１がΦ１同期で出力され、ａ１と
ｂ１の受光素子の信号を同時に読み出す。続いて、シフ
トパルスはアナログスイッチＳ１１を介してシフトレジ
スタ１３−２に入力され、シフトレジスタ１３−２から
Φｃ１とΦｄ１がΦ２同期で出力され、ｃ１とｄ１の受
光素子の信号を同時に読み出す。本低解像度読み出しの
モードの場合も、不図示の出力線に受光素子ａ１とｂ
１、ｃ１とｄ１、ａ２とｂ２、ｃ２とｄ２というように
対の受光素子の加算電荷が順次読み出される。

【００５０】このとき、シフトレジスタ１３−１とシフ
トレジスタ１２−２はシフトパルスが入力されないため
動作しない。同様にして、シフトレジスタ１２−３から
Φａ２とΦｂ２がΦ１同期で出力され、ａ２とｂ２の受
光素子の信号を同時に読み出し、シフトレジスタ１３−
４からΦｃ２とΦｄ２がΦ２同期で出力され、ｃ２とｄ
２の受光素子の信号を同時に読み出す。

【００５１】以上の動作のタイミングチャートを図４に
示す。図４において、クロック信号ＣＬＫと、同期信号
Φ１，Φ２が高解像度モードと低解像度モードに共通に
供給され、スタート信号ＳＲがハイとなると共に高解像
度モードと低解像度モードのそれぞれの画像信号出力が
得られる。同図より、同一のクロックレートにおいて、
低解像度モードにおいては、高解像度モード時の２倍の
読み出し速度で読み出すことが可能であることがわか
る。

【００５２】次に、次チップスタート信号の切り換え手
段について説明する。

【００５３】図１において、プレシフトレジスタ２、
２′は４ビットの遅延を有するため、４ビット前の信号
を次チップのスタート信号として出力しなければならな
い。プレシフトレジスタ２、２′によって、スタート信
号ＳＰから時間調節の必要がなく、前段の光電変換装置
の読み出しが終了した後、同一タイミングに従って空隙
のない連続的な画像信号を得ることができる。従って、
高解像度モードの場合には、光電変換装置１、１′はそ
れぞれ３４４ビットの信号を有するため、３４１ビット
目のシフトレジスタ信号９−１、９′−１を次チップス
タート信号として用いる。

【００５４】また、低解像度モードにおいては、２画素
加算信号が１ビットとなるため、光電変換装置１、１′
は等価的に１７７ビットの信号を有することになる。従
って、受光素子換算で３３７ビット目のシフトレジスタ
信号９−２、９′−２を次チップスタート信号として用
いる。すなわち、次チップスタート信号を切り換えるス
タート信号切り換え手段を設けることにより、解像度を
切り換えても光電変換装置の継ぎ目の部分において画素
信号は連続性を保つことが可能となる。

【００５５】尚、上記実施形態においては、光電変換装
置のビット数を３４４ビットとしたが、４の倍数のビッ
ト数であれば幾つでも構わない。

【００５６】また、解像度も［高解像モード／低解像モ
ード］が［６００ｄｐｉ／３００ｄｐｉ］の場合に限ら
ず、例えば、［４００ｄｐｉ／２００ｄｐｉ］等の解像
度でも構わない。

【００５７】更に、本実施形態は高解像度モードと低解
像度モードの解像度比が２倍の場合を示したが、例え
ば、６画素を１ブロックとし、光電変換装置の画素数を
６の倍数とすることで、［６００ｄｐｉ／２００ｄｐ
ｉ］の切り換えのように、解像度比を３倍に設定するこ
とも容易である。

【００５８】従って、この場合には、高解像度とこの高
解像度の１／Ｎ（Ｎは自然数）を低解像度とすれば、各
光電変換装置の複数の受光素子数は２Ｎの倍数である。

【００５９】また、各光電変換装置の複数の受光素子に
着目すれば、受光素子アレイの第１番目の受光素子は奇
数用のシフトレジスタ駆動パルスにより読み出され、か
つ、最後の受光素子は偶数用のシフトレジスタ駆動パル
スにより読み出されることで、タイミング的に不連続性
のない連続した画像信号を得ることができる。

【００６０】また、シフトレジスタ駆動パルスは、以上
の実施例では２つであるが、これに限られるものではな
くシフトレジスタの構成を変えることにより、例えば３
つのシフトレジスタ駆動パルスでは、低解像度が選択さ
れた場合には隣り合う３つの受光素子を加算して読み出
すようにすることも可能である。すなわち、Ｍ個のシフ
トレジスタ駆動パルスで駆動させる場合、解像度が１／
Ｎずつ変化する複数の解像度を持つものであれば、受光
素子の数はＭＮの倍数であればよい。

【００６１】また、イメージスキャナや、ファクシミ
リ、電子複写機として、複数の解像度のいずれかを選択
する選択スイッチを設け、上記密着型イメージセンサを
読み出す方向を主走査方向とし、その主走査方向に垂直
な方向を副走査方向として、機構的に副走査方向にも画
像原稿に対応して走査することにより、２次元状の読み
取り信号を得て、この読み取り信号に応じて光学感光体
に露光することにより、且つ複数の解像度に応じて被転
写紙に転写することができ、機能的な自由度を増加する
ことができる。

【００６２】（実施形態２）図５は本発明の実施形態２
における光電変換装置を用いた密着型イメージセンサの
回路ブロック図である。

【００６３】本実施形態においては、上記実施形態１に
対して、更に解像度制御用の端子（ＭＯＤＥ２）を追加
し、高解像度モード（１２００ｄｐｉ）、中解像度モー
ド（６００ｄｐｉ）、低解像度モード（３００ｄｐｉ）
の３種類の解像度切り換えが可能な構成を示している。
但し、各モードの解像度数は例示であり、目的に応じて
任意に設定できるものである。

【００６４】図５において、各々の光電変換装置１、
１′は、４ｂｉｔの遅延を有するプレシフトレジスタ
２、２′、シフトレジスタ３、３′、６８８ビットの受
光素子アレイ１７、１７′、タイミング発生回路５、
５′、信号出力アンプ６、６′を有している。ここで、
シフトレジスタ３、３′は８ビット分のシフトレジスタ
ブロック１６から構成されている。また、シフトレジス
タから取り出された３種のスタート信号、すなわち、高
解像度モード時のスタート信号９−１、９′−１、中解
像度モード時のスタート信号９−３、９′−３及び低解
像度時のスタート信号９−２、９′−２を、スタート信
号切り換え手段１０、１０′を用いて選択することによ
り、次チップスタート信号９、９′が得られる構成とな
っている。

【００６５】図６に、スタート信号切り換え回路１０の
具体的回路図を示す。ＭＯＤＥ１，２のそれぞれから１
ビット信号を入力し、高解像度モード時のスタート信号
９−１、９′−１と、中解像度モード時のスタート信号
９−３、９′−３及び低解像度時のスタート信号９−
２、９′−２を選択して、次段のイメージチップのスタ
ート信号９，９’として出力する。ＭＯＤＥ１，２が
［０，０］の場合はブランクモードであり、出力しな
い。なお、このような選択用切り換え回路は、論理回路
によって他の回路ででも容易に達成できるので、説明を
省略する。

【００６６】本実施形態においては、高解像度モード時
は１画素で１ビット、中解像度モード時は２画素加算に
より２画素で１ビット、低解像度モード時は４画素加算
により４画素で１ビットとなる。従って、シフトレジス
タブロック１６は８画素分が１ブロックとなり、実施形
態１と同様に構成することができる。

【００６７】本実施形態に示すように、本発明において
は、解像度モードを３種類、もしくはそれ以上に設定す
ることも可能であり、かつ、各々の解像度に応じた読み
取り速度が実現でき、光電変換装置の継ぎ目においても
信号の不連続を生じさせないようにすることが可能とな
る。

【００６８】また、本発明は１次元光電変換装置のみな
らず、２次元光電変換装置に応用しても有効であること
は言うまでもない。本発明を２次元光電変換装置に応用
する場合は画素レベルの解像度切り換えの他に、水平方
向のみの解像度切り換え、垂直方向のみの解像度切り換
え等も実現可能である。

【００６９】

【発明の効果】以上説明したように、本発明により、解
像度切り換え時においても光電変換装置の継ぎ目におい
て信号が不連続にならず、かつ、解像度に応じた読み取
り速度が得られるため、その効果は絶大である。

【００７０】また、当該イメージセンサを用いた電子複
写機等に用いることにより、高画質、通常画質等という
被転写紙に要求される画質に応じて出力することがで
き、機能上の自由度を増加できる。

【図面の簡単な説明】

【図１】本発明の実施形態１における密着型イメージセ
ンサの回路ブロック図である。

【図２】本発明の実施形態による８ビット分のシフトレ
ジスタと受光素子の回路ブロック図である。

【図３】本発明の実施形態による受光素子の等価回路図
（４画素分）である。

【図４】本発明の実施形態による動作を示すタイミング
チャートである。

【図５】本発明の実施形態２における光電変換装置を用
いた密着型イメージセンサの回路ブロック図である。

【図６】本発明の実施形態２におけるスタート信号切り
換え回路の回路図である。

【図７】従来技術（１）における密着型イメージセンサ
用集積回路の回路図である。

【図８】従来技術（２）におけるイメージセンサチップ
の等価回路図である。

【図９】従来技術（２）におけるタイミングチャートで
ある。

【符号の説明】

１、１′ 光電交換装置 ２、２′ プレシフトレジスタ ３、３′ シフトレジスタ ４、４′ 受光素子アレイ ５、５′ タイミング発生回路 ７、７′ シフトレジスタ駆動パルス（Φ１） ８、８′ シフトレジスタ駆動パルス（Φ２） ９、９′ 次チップスタート信号線 ９−１、９−１′ 高解像モード時スタート信号線 ９−２、９−２′ 低解像モード時スタート信号線 １０、１０′ スタート信号切り替え手段 １１ シフトレジスタブロック（４ビット分） １２−１〜１２−４′ Φ１同期１ビットシフトレジス
タ １３−１〜１３−４′ Φ２同期１ビットシフトレジス
タ １４ 共通信号線 ａ１〜ｄ２ 受光素子 Φａ１〜Φｄ２ ａ１〜ｄ２読み出しパルス Ｍ１ａ〜Ｍ１ｄ 読み出しスイッチ Ｍ４ａ〜Ｍ４ｄ リセットスイッチ ＰＤａ〜ＰＤｄ ホトダイオード

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 光電変換装置を複数実装したイメージセ
   ンサであって、 各々の光電変換装置は、 複数の受光素子が第１の解像度で配置された受光素子ア
   レイと、 前記複数の受光素子からの信号が読み出される共通出力
   線と、 前記共通出力線から前記第１の解像度の信号を読み出す
   第１の解像度モードと 、前記共通出力線から前記第１の解像度の１／Ｎ（Ｎ
   は、２以上の整数）の第２の解像度の信号を読み出す第
   ２の解像度モードとを切り替える解像度切り換え手段
   と、 前記第１の解像度モードが選択された場合に、第１のシ
   フトレジスタ駆動パルスにより、奇数番目の前記受光素
   子の信号を前記共通出力線へ読み出し、第２のシフトレ
   ジスタ駆動パルスにより、偶数番目の前記受光素子の信
   号を前記共通出力線へ読み出すように制御し、前記第２
   の解像度が選択された場合に、第１のシフトレジスタ駆
   動パルスと第２のシフトレジスタ駆動パルスにより交互
   に、連続したＮ個の受光素子毎の信号を順次前記共通出
   力線へ同時に読み出し加算するように制御する走査手段
   と、を有し、 前記各々の光電変換装置の受光素子数が２Ｎの倍数であ
   ることを特徴とするイメージセンサ 。
2. 【請求項２】 請求項１に記載のイメージセンサにおい
   て、前記各々の光電変換装置は、前記複数の受光素子か
   らの信号を蓄積する複数の蓄積容量を有し、前記走査手
   段は、前記複数の蓄積容量に蓄積された受光素子の信号
   を前記共通出力線に読み出すことを特徴とするイメージ
   センサ。
3. 【請求項３】 請求項１に記載のイメージセンサを有
   し、前記イメージセンサを構成する前記複数の光電変換
   装置が配列されている方向と垂直な方向に前記イメージ
   センサを走査することを特徴とする画像読取装置。