WO2006035604A1 - 消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置 - Google Patents

消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置 Download PDF

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Definitions

  • the present invention relates to a consumption current balance circuit comprising a delay circuit that gives a delay time to a timing pulse signal and a compensation circuit for interpolating the consumption current of the delay circuit, and a compensation current in the consumption current balance circuit
  • the present invention relates to an amount adjustment method, a timing generator including the consumption current balance circuit, and a semiconductor test apparatus. And a semiconductor test apparatus. Background art
  • a semiconductor test apparatus 1 for testing a semiconductor integrated circuit (DUT: device under test) 10 has a test processor (not shown) that controls the semiconductor test apparatus 1 as a main component. 1), a pattern generator 11 that generates test patterns, expected value patterns, etc., a waveform shaper 12 that shapes the test pattern from this pattern generator 11 into a test signal waveform, and a test signal that is shaped by this waveform shaper 12
  • the test result sent from the DUT 10 via the driver circuit 13 and comparator 14 that sends the waveform to the DUT 10 and the expected value pattern from the pattern generator 11 are logically compared to detect a match or mismatch.
  • Pattern comparator 15 that performs pass / fail judgment, timing pulse signal is generated and given to waveform shaper 12, comparator 14, pattern comparator 15, etc. Vessel 20, provided with a like trigger signal output circuit 40 for outputting a trigger signal to the pattern generator 11 and the timing generator 20 Ru.
  • the timing generator 20 generates a clock having a reference timing force given a predetermined delay time, and outputs this clock as a timing pulse signal.
  • the basic CLK period (REFCLK) is 4 [ns] ((c) in the figure).
  • the RATE signal is 1 DATA at the resolution of the basic period and at the beginning of the RATE.
  • the RATE setting (RATE high resolution data) below the basic cycle is written in advance in the rate memory (RATE M EMORY) 21 and is output in response to the memory address signal (TS signal) synchronized with the RATE signal.
  • the RATE signal is input to the cycle counter (COUNTER) 22 after one cycle shift (cycle shift) when high resolution data is added in real time and a carry occurs.
  • the period counter 22 Upon receipt of the RATE signal, the period counter 22 is loaded with "# 0" in synchronization with the REFCLK, and counts the REFCLK ((e) in the figure).
  • timing memory In the timing memory (TIMING MEMORY) 23, delay data that is an integral multiple of the REFCLK period is written in the upper (MSB), and the delay data less than the REFCLK period is written in the lower (LSB).
  • the memory address signal (TS signal) received is output.
  • the upper part of the timing memory 23 and the cycle counter 22 match all the bits, and output CLKENB data for punching out the REFCLK only in the matched cycle ((e), (f), (g) in the figure).
  • the output of the rate memory 21 is added in real time to the data of the previous cycle, and a period component equal to or less than the REFCLK period of the RATE signal is generated as data ((h), (i), (j) in the figure)
  • the dotted line arrow in the figure means adding.
  • the rate memory data continues to be added after the operation is started, and the fraction of the RATE setting is calculated in real time.
  • the delay circuit 25 has the same variable amount as the REFCLK cycle, and adds a delay in real time according to the control signal of the delay circuit 25.
  • the timing generator 20 performs power supply division to supply power to the delay circuit 25 from another system so that power noise generated in a logic circuit such as a memory or a counter does not circulate. There is.
  • a dummy circuit (FINE VD1 (Dummy)) 26-1 and a dummy circuit (FINE VD2 (Dummy)) 26-2 are located near the delay circuit 25. If the layout is “dummy circuit 26”) and REFCLK is overcome by the inverted logic of the CLKENB data, power consumption can be interpolated (for example, see Patent Document 1 and the first prior art).
  • the delay amount of the delay circuit 25 is controlled in real time, and a circuit that propagates high-resolution data is also laid out around the delay circuit 25. Therefore, the control circuit (heater control circuit 27) shown in FIG. Interpolation of power consumption by combining with the heater circuit 28 shown in Fig. 6 has also been proposed.
  • a circuit using a heater circuit 28 and a heater control circuit 29 has also been proposed (for example, see Patent Document 2 and third prior art).
  • the leading edge and trailing edge of the input pulse and the leading and trailing edges of the output pulse of the pulse signal input to the circuit (CMOS circuit) and propagated and output are detected to detect the leading edge passing period signal and the trailing edge passing period signal.
  • It has a heater control circuit 29 that outputs, always supplies a constant consumption current when there is no pulse signal, and cuts off the constant consumption current only during the period of receiving the leading edge passage period signal 28 — 1 and above only for the period when the trailing edge passage period signal is received.
  • the trailing edge compensation heater 28-2 that cuts off the constant current consumption is arranged near the CMOS circuit.
  • Patent Document 1 JP-A-8-330920
  • Patent Document 2 Japanese Patent Laid-Open No. 11 074768
  • the input pulse signal of the delay circuit 25 and the input pulse signal of the dummy circuit 26 are asynchronous, due to variations between the delay circuit 25 and the dummy circuit 26, the sum of the power consumption and the interpolation amount is reduced. There is a possibility that the current consumption changes due to the change of the operation mode, and the accuracy deteriorates due to temperature fluctuations and power supply load fluctuations.
  • the delay circuit 25 is interpolated by the heater circuit 28 that is completely different from the circuit of the delay circuit 25.
  • the sum of the power consumption and interpolation amount was not constant, and the current consumption changed due to changes in the operation mode, and accuracy degradation could occur due to temperature fluctuations and power supply load fluctuations. For this reason, even if the current of the conventional heater circuit can be varied, it was not possible to make accurate measurements to keep the sum of consumption and interpolation constant.
  • the interpolation of the circuit for data transmission is completely different from the circuit of D-FF, etc., because the interpolation is performed by the heater circuit. It was thought that the current consumption changed due to changes in the operating mode, and the accuracy deteriorated due to temperature changes and power supply load fluctuations.
  • the present invention has been made in view of the above circumstances, and the layout surface of the compensation circuit.
  • the product can be made smaller, the variation between each circuit of the delay circuit and the heater circuit is suppressed, and the sum of the power consumption and the interpolation amount is made constant, so the accuracy due to the temperature fluctuation of the delay circuit itself and the load fluctuation of the power supply
  • An object is to provide a current consumption balance circuit, a compensation current amount adjusting method, a timing generator, and a semiconductor test apparatus that can suppress deterioration.
  • a consumption current balance circuit includes a delay circuit that gives a delay time to an output signal, and a compensation circuit that interpolates the consumption current of the delay circuit.
  • a current balance circuit a heater circuit provided in the vicinity of the delay circuit as a compensation circuit, an oscillator provided in the same power supply region as the delay circuit, a period counter for measuring the output period of the oscillator, The heater circuit current amount adjustment circuit adjusts the current amount of the heater circuit so that the difference between the output cycle of the oscillator in the non-operating state and the output cycle of the oscillator in the operating state is minimized.
  • the heater circuit is provided as the compensation circuit, so that the compensation circuit is further provided with a dummy circuit having the same configuration as the delay circuit.
  • the layout area can be reduced.
  • the circuit between each circuit of the delay circuit and the heater circuit is adjusted.
  • the sum of power consumption and interpolation can be made constant by suppressing variations, and this can suppress degradation of accuracy due to temperature fluctuations and power supply load fluctuations.
  • the consumption current balance circuit of the present invention includes a waveform passage prohibiting gate that prohibits waveform passage for each stage of the delay circuit, and the heater circuit current amount adjustment circuit includes the output period of the oscillator in a non-operating state. The current amount of the heater circuit is adjusted for each stage and each Z or each circuit so that the difference from the output period of the oscillator in each operation state for each stage of the delay circuit is minimized. .
  • the “stage” refers to the portion of the delay circuit that is sandwiched between the waveform passage prohibition gate and the waveform passage prohibition gate. By defining the range in this way, the stage represents a unit that can control the current consumption due to pulse passing. If the consumption current balance circuit has such a configuration, the difference between the output period of the oscillator in each operation state and the output period of the oscillator in the non-operation state for each stage of the delay circuit is minimized. Since the current amount of the heater circuit is adjusted, variation between the delay circuit and the heater circuit can be further suppressed, and the sum of the power consumption amount and the interpolation amount can be made constant. Therefore, it is possible to suppress deterioration in accuracy due to the temperature fluctuation of the delay circuit itself and the load fluctuation of the power source.
  • the compensation current amount adjusting method of the present invention is a compensation current amount adjusting method for adjusting the compensation current amount flowing in the heater circuit for interpolating the consumption current of the delay circuit, and is the same as the delay circuit.
  • the compensation current amount adjusting method is such a method
  • the oscillator is provided in the same power supply region as the delay circuit, the output period of the oscillator force measured in the non-operating state, and each stage of the delay circuit.
  • the amount of current in the heater circuit can be adjusted so that the difference from the output period from the oscillator in this operating state is minimized. For this reason, the power consumption in the delay circuit and the interpolation amount in the heater circuit can be made constant, so that even if temperature fluctuations in the delay circuit or load fluctuations in the power supply occur, the entire circuit (delay circuit) And the heater circuit) can be made uniform, and fluctuations in the delay time given to the output signal (timing pulse signal) can be suppressed.
  • the timing generator of the present invention is a timing generator comprising a delay circuit that gives a delay time to a timing pulse signal, and a compensation circuit that interpolates current consumption of the delay circuit.
  • a current consumption balance circuit that adjusts the amount of compensation current flowing in the circuit is provided, and this current consumption balance circuit is configured to serve as the power consumption balance circuit (the current consumption balance circuit according to claim 1 or 2).
  • the timing generator is provided with a current consumption balance circuit.
  • the current consumption balance circuit allows the period counter to measure the output period of the oscillator, and the non-operating state. The amount of current in the heater circuit can be adjusted so that the difference between the output cycle of the oscillator and the output cycle of the oscillator in the operating state is minimized.
  • the timing generator of the present invention includes a trigger signal output circuit that outputs a trigger signal for performing a timing generation operation, and when the trigger signal is output and the timing generation operation is started.
  • the period counter of the current consumption balance circuit is configured to measure the output period of the oscillator provided in the same power supply region as the delay circuit.
  • the trigger signal output circuit When a timing generation command is received from the test processor (computer part of the semiconductor test equipment), the trigger signal output circuit outputs a trigger signal to the timing generator, and the timing generator outputs the trigger signal power for a specified time. Rear force timing occurs.
  • the output period of the oscillator is measured from the time when the timing generation operation is started, so that the compensation current amount of the heater circuit is adjusted, and the accuracy of the delay time is adjusted. High timing pulse signal can be output.
  • the semiconductor test apparatus of the present invention also includes a timing generator that outputs a delayed clock signal obtained by delaying a reference clock signal for a predetermined time, and a pattern generator that outputs a test pattern signal in synchronization with the reference clock signal.
  • a waveform shaper that shapes the test pattern signal according to the device under test and sends it to the device under test, and a logical comparator that compares the response output signal of the device under test with the expected value data signal.
  • the timing generator is configured as a timing generator according to claim 4 or 5.
  • the timing generator can output a timing pulse signal with a high accuracy of delay time, so that a more accurate semiconductor performance test can be performed.
  • the output period and delay circuit of the oscillator in the non-operating state Since the amount of current in the heater circuit is adjusted so that the difference between the output period of the oscillator in the operating state of each stage of the path is minimized, the variation between the delay circuit and the heater circuit is suppressed.
  • the sum of power consumption and interpolation can be made constant, which can suppress deterioration in accuracy of delay time due to temperature fluctuations and power supply load fluctuations.
  • the heater circuit is provided as the compensation circuit, the layout area can be reduced as compared with the case where the dummy circuit is provided as the compensation circuit.
  • FIG. 1 is a circuit diagram showing a configuration of a timing generator of the present invention.
  • FIG. 2 is a circuit diagram showing another configuration of the timing generator of the present invention.
  • FIG. 3 is a timing chart showing various signals output from the timing generator of the present invention and changes over time in power supply fluctuations.
  • FIG. 4 is a circuit diagram and timing chart for explaining the operation of the current consumption balance circuit of the present invention.
  • FIG. 5 is a circuit diagram for explaining the operation of the current consumption balance circuit of the present invention and an IV characteristic graph of a power transistor.
  • FIG. 6 is a block diagram showing a configuration of a semiconductor test apparatus of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a conventional timing generator.
  • FIG. 8 is a timing chart showing changes over time of various signals output by a conventional timing generator.
  • FIG. 9 is a circuit diagram showing a configuration of a conventional heater control circuit.
  • FIG. 10 is a circuit diagram showing a configuration of a conventional heater circuit.
  • FIG. 11 is a circuit diagram showing another configuration of a conventional timing generator.
  • FIG. 12 is a circuit diagram showing still another configuration of a conventional timing generator.
  • FIG. 2 is a circuit diagram showing the configuration of the timing generator of this embodiment.
  • the timing generator 20a includes a rate memory (RATE MEMORY) 21, a period counter (COUNTER) 22, a timing memory (TIMIN G MEMORY) 23, a FIF024, Delay circuit (FINE VD1) 25—1, delay circuit (F INE VD2) 25—2, heater circuit 28—1, heater circuit 28—2, waveform passage prohibition gate 30—1, and waveform passage prohibition It includes a gate 30-2, a ring oscillator (RING OSC) 31, an output period counter (PERIOD CTR) 32, and a heater current amount adjustment circuit 33.
  • RATE MEMORY rate memory
  • COUNTER period counter
  • TIMIN G MEMORY timing memory
  • FIF024 Delay circuit
  • Delay circuit FINE VD1 25—1, delay circuit (F INE VD2) 25—2, heater circuit 28—1, heater circuit 28—2, waveform passage prohibition gate 30—1, and waveform passage prohibition It includes a gate 30-2, a ring oscillator (RING OSC) 31, an output period counter (PERIOD CTR) 32,
  • the components of the timing generator of the present embodiment are those of the rate memory 21 and the like. It is also equipped with other components necessary for outputting timing pulse signals.
  • delay circuit 25 the delay circuit 25-1 and the delay circuit 25-2 (hereinafter collectively referred to as “delay circuit 25”), the heater circuit 28-1 and the heater circuit 28-2 (hereinafter collectively referred to as “delay circuit 25”).
  • “Heater circuit 28”), waveform passage prohibition gate 30-1 and waveform passage prohibition gate 30 2 (hereinafter referred to as “waveform passage prohibition gate 30”), ring oscillator 31, and output period counter A circuit including 32 is called a “current consumption balance circuit”.
  • the rate memory 21, the cycle counter 22, the timing memory 23, and the FIF024 are the same as the rate memory 21, the cycle counter 22, the timing memory 23, and the FIF024 of the timing generator 20-1 shown in FIG. 7, respectively. Since it has a function, those descriptions are omitted.
  • the delay circuit 25 a CMOS circuit configured as a CMOS type IC including an LSI can be used.
  • the delay circuit 25 is a force that gives a delay time (minor delay) to the timing pulse signal (output signal).
  • the consumption current i flows when the timing pulse signal rises and falls. This consumption current i affects the internal temperature of the IC, the propagation delay amount of the CMOS circuit, and the drive voltage.
  • the heater circuit (compensation circuit) 28 can be composed of a current source, a switch, a resistor, and the like, and is disposed in the vicinity of the delay circuit 25 in order to interpolate the current consumption i of the delay circuit 25.
  • the heater control circuit 29-1 and the heater control circuit 29-2 (hereinafter collectively referred to as “heater control circuit 29”). ) Can be provided.
  • the heater control circuit 29 has the same functions and configuration as the heater control circuit 29 shown in FIG.
  • the waveform passage prohibiting gate 30 is provided for each stage of the delay circuit 25 and prohibits passage of the waveform sent to the delay circuit 25.
  • the ring oscillator 31 is a circuit in which n inverters are connected in series and the output signal is fed back to the input side to oscillate, and is laid out in the same power supply area as the delay circuit 25.
  • the output cycle counter (cycle counter) 32 receives the trigger signal (TGSTART) and measures the cycle of the output signal of the ring oscillator 31.
  • the heater current amount adjustment circuit 33 varies the current amount (compensation current amount) of the heater circuit 28.
  • the current amount of the heater circuit 28 is provided for each stage or each circuit, and can be varied by the heater current amount adjusting circuit 33.
  • the heater current amount adjustment circuit 33 may have the same configuration as the heater circuit shown in FIG. 10, for example, and may receive S0 to Sn as a register or memory.
  • the left Pch * 2 stage + Nch * 1 stage of the heater circuit shown in Figure 10 is a circuit that generates a bias voltage
  • the right side is a DAC that receives the bias voltage and converts digital data (S0 to Sn) into current. It has become.
  • the Nch below the DAC is the transistor used as the current source. It is used as a resistance component in the
  • the timing generator 20 has a signal called a trigger signal (TG START) for performing a timing generation operation. This is output from the trigger signal output circuit 40.
  • the timing generator of this embodiment has a function of measuring the period of the period counter in accordance with the start of the timing generation operation by the trigger signal.
  • This figure is an adjustment image diagram showing the flow of adjustment of the current amount of the heater circuit.
  • the current amount of the heater circuit is adjusted by the following procedure.
  • the timing generator 20a operates and measures the period of the ring oscillator in the state (Stand-by state, non-operating state) ((c) in the figure, first CTR measurement period).
  • the average value of fluctuations in the ROSC oscillation period due to load regulation is measured (difference from the Stand-by state).
  • the timing generator By adjusting the amount of current in the heater circuit in such a procedure, the timing generator operates. Adjustment is made so that the difference in the period of the output from the ring oscillator between the non-operating state and the operating state is minimized. For this reason, the sum of the power consumption in the delay circuit and the interpolation amount in the heater circuit can be made constant. Therefore, it is possible to suppress deterioration in delay time accuracy due to temperature changes due to power consumption fluctuations of the delay circuit itself and load fluctuations of the power supply.
  • the current consumption balance circuit of this embodiment is provided in the timing generator 20 as shown in FIG. Thereby, the timing generator 20 can improve the accuracy of the delay time given to the timing pulse signal.
  • the timing generator 20 provided with the consumption current balance circuit of this embodiment can be provided in the semiconductor test apparatus 1 as shown in FIG. Thereby, in the semiconductor test apparatus 1, a semiconductor test is performed using a timing noise signal with improved accuracy of the delay time, so that a more accurate test result can be obtained.
  • Each stage (STAGE1, STAGE2, STAGE3) is separated by a waveform passage prohibition gate 30 (AND gate) (Fig. (I)).
  • the CMOS circuit passes a current only when the pulse passes.
  • the interpolation current is turned off only when a pulse passes through the delay circuit, and is controlled so that the set current flows when the pulse does not pass ((ix), (X), (xi)) .
  • the total current (delay circuit + current flowing in the heater) is the force that becomes the thin solid line shown in the figure (xii). It becomes a constant value near the value.
  • Equation 1 The value obtained from Equation 1 is shown in the figure (b).
  • the propagation delay time changes by about 0.04% to 0.11% per lmV, so the delay time is the amount of voltage drop calculated by Equation 1 multiplied by this voltage coefficient. (Accuracy degradation).
  • Propagation delay time fluctuation 0. L l [% / mV] ⁇ ( ⁇ + ⁇ ⁇ (R1 + R2)) 'Tpd (propagation delay time) ⁇ ⁇ ⁇ (Equation 2)
  • the heater circuit is used as the delay circuit compensation circuit.
  • the compensation circuit is not limited to the heater circuit.
  • the dummy circuit shown in FIG. A circuit can also be used. That is, the present invention can also be used in a current consumption balance circuit and timing generator using a dummy circuit.
  • the heater circuit can reduce the layout area compared to the dummy circuit.
  • the present invention relates to a technique for adjusting the compensation current in the consumption current balance circuit of the timing generator
  • the present invention can be used for an apparatus including a consumption current balance circuit, a compensation circuit, a timing generator, and the like. .

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Abstract

　補償用回路のレイアウト面積を小さくするとともに、遅延回路自身の電力変動により生じる温度変動や電源の負荷変動による遅延時間の精度劣化を抑制する。 　タイミングパルス信号に遅延時間を与える遅延回路２５と、この遅延回路の消費電流を補間するための補償用回路（ヒータ回路２８）とを備えた消費電流バランス回路において、遅延回路２５と同じ電源領域に設けられたリング発振器３１と、このリング発振器３１の出力周期を測定する出力周期カウンタ３２と、Ｓｔａｎｄ－ｂｙ状態におけるリング発振器３１の出力周期と動作状態におけるその出力周期との差分が最小となるようにヒータ回路２８の電流量を各ステージごとあるいは各回路ごとに調整するヒータ回路電流量調整回路３３とを備えた。

Description

明 細 書
消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半 導体試験装置
技術分野
[0001] 本発明は、タイミングパルス信号に遅延時間を与える遅延回路と、この遅延回路の 消費電流を補間するための補償用回路とを備えた消費電流バランス回路、この消費 電流バランス回路における補償電流量調整方法、その消費電流バランス回路を備え たタイミング発生器及び半導体試験装置に関し、特に、補償用回路の補償電流量を 調整するのに好適な消費電流バランス回路、補償電流量調整方法、タイミング発生 器及び半導体試験装置に関する。 背景技術
[0002] 本発明を説明するに先立ち、従来の半導体試験装置の概略について、図 6を参照 して説明する。
半導体集積回路 (DUT:被試験デバイス） 10を試験対象とする半導体試験装置 1 は、同図に示すように、主要な構成として、半導体試験装置 1の全体の制御を行うテ ストプロセッサ（図示せず）、試験パターンや期待値パターンなどを生成するパターン 発生器 11、このパターン発生器 11からの試験パターンをテスト信号波形に整形する 波形整形器 12、この波形整形器 12で整形されたテスト信号波形を DUT10へ送るド ライバ回路 13、コンパレータ 14を介して DUT10から送られてきた試験結果とパター ン発生器 11からの期待値パターンとを論理比較して一致'不一致を検出し、 DUT1 0の良否判断を行うパターン比較器 15、タイミングパルス信号を発生して波形整形器 12,コンパレータ 14,パターン比較器 15などに与えテストのタイミングをとるタイミング 発生器 20、パターン発生器 11やタイミング発生器 20に対してトリガ信号を出力するト リガ信号出力回路 40などを備えて ヽる。
[0003] これらのうち、タイミング発生器 20は、基準タイミング力も所定の遅延時間が与えら れたクロックを発生させ、このクロックをタイミングパルス信号として出力する。
このタイミング発生器 20の構成及び動作について、図 7、図 8を参照して説明する。 なお、本説明では、図 8 (a) , (b)に示すように、 RATE4. 8 [ns] , CLK3. 3 [ns]を 「設定 1」、RATE7. 5 [ns] , CLK4. 0[ns]を「設定 2」、 RATE18. 0[ns] , CLK1 1. 0[ns]を「設定 3」とする。
また、基本 CLKの周期（REFCLK)を 4 [ns]とする（同図（c) )。
[0004] RATE信号は、基本周期の分解能で、かつ RATEの始まりのタイミングで 1DATA
RATEだけ" H"を送る（同図（d) )。
基本周期以下の RATE設定 (RATE高分解能データ）は、レートメモリ（RATE M EMORY) 21に予め書き込まれており、 RATE信号に同期したメモリのアドレス信号 (TS信号)を受けて出力される。
なお、 RATE信号は、高分解能データがリアルタイムに加算され、キャリーがでた時 点で 1サイクルシフト（cycle shift)して周期カウンタ（COUNTER) 22に入力する。
[0005] 周期カウンタ 22は、 RATE信号を受けると、 REFCLKに同期して" # 0"がロードさ れ、 REFCLKをカウントする（同図（e) )。
タイミングメモリ（TIMING MEMORY) 23には、 REFCLK周期の整数倍の遅延 データが上位に（MSB)、 REFCLK周期以下の遅延データが下位に (LSB)、それ ぞれ書き込まれており、 RATE信号に同期したメモリのアドレス信号 (TS信号)を受け て出力される。
タイミングメモリ 23の上位と周期カウンタ 22は、全ビットの一致をとり、一致したサイ クルのみ、 REFCLKを打ち抜く CLKENBデータを出力する（同図（e) , (f) , (g) )。
[0006] レートメモリ 21の出力は、前サイクルのデータとリアルタイムに加算を行い、 RATE 信号の REFCLK周期以下の周期成分をデータとして生成する（同図 (h) , (i) , (j) ) なお、同図中の点線の矢印は、加算することを意味する。
また、レートメモリのデータは、動作を開始してから加算しつづけ、 RATE設定の端 数をリアルタイムに演算する。
[0007] さらに、タイミングメモリ 23の下位ビットと加算を行 、、 Carryは、 CLKENB信号（同 図（k) )を 1サイクル遅らせるコントロール信号として用い、加算結果は、データの位相 を合わせて（FIF024を介して）、遅延回路（FINE VD1) 25— 1及び遅延回路（FI NE VD2) 25— 2 (以下、併せて「遅延回路 25」という。）の制御信号として用いられ る（同図 (1) , (m) )。
遅延回路 25は、 REFCLK周期と同じ可変量を有し、遅延回路 25の制御信号にし たがって、遅延をリアルタイムに付加する。
[0008] ところで、タイミング発生器 20は、メモリやカウンタ等の論理回路で発生する電源ノ ィズが回り込まないように、遅延回路 25の電源を別系統カゝら供給する電源分割を行 うことがある。
この場合、遅延回路 25の消費電力の補間を行うことで、動作モードにかかわらず、 常に、最大消費電流近傍に保つことができる。
[0009] この電力の補間については、従来力も種々の技術が提案されている。
例えば、図 7に示すように、遅延回路 25の近傍に、同一の消費電力のダミー回路（ FINE VD1 (Dummy) ) 26— 1及びダミー回路（FINE VD2 (Dummy) ) 26 - 2 ( 以下、併せて「ダミー回路 26」という。）をレイアウトし、 CLKENBデータの反転論理 で REFCLKを打ち抜けば、消費電力の補間が可能となる（例えば、特許文献 1参照 、第一の従来技術。）。
[0010] また、遅延回路 25の遅延量をリアルタイムにコントロール高分解能データを伝播す る回路も遅延回路 25周辺にレイアウトされるため、図 9に示すコントロール回路 (ヒー タ制御回路 27)と図 10に示すヒータ回路 28との組合せによる消費電力の補間も提 案されている。
さらに、図 7に示すダミー回路 26に代えて、図 10に示すヒータ回路 28を用いること も提案されている（図 11参照、第二の従来技術)。
[0011] また、図 12に示すように、ヒータ回路 28とヒータコントロール回路 29とを用いたもの も提案されている (例えば、特許文献 2参照、第三の従来技術。 ) oこれは、遅延回路 (CMOS回路）に入力し伝搬し出力するパルス信号の入力パルスの前縁および後縁 と出力パルスの前縁および後縁とを検知して前縁通過期間信号および後縁通過期 間信号を出力するヒータコントロール回路 29を有し、パルス信号の無いときは常に一 定の消費電流を通電し、前縁通過期間信号を受けた期間のみ上記一定の消費電流 を遮断する前縁補償用ヒータ 28— 1と、後縁通過期間信号を受けた期間のみ上記一 定の消費電流を遮断する後縁補償用ヒータ 28— 2とを CMOS回路の近傍に配置す る構成としてある。
特許文献 1：特開平 8— 330920号公報
特許文献 2：特開平 11 074768号公報
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、第一の従来技術は、確かに効果的であるものの、遅延回路 25を 2倍 レイアウトするため、レイアウト面積が大きくなつていた。
また、遅延回路 25の入力パルス信号とダミー回路 26の入力パルス信号とは非同期 のため、それら遅延回路 25とダミー回路 26との間のばらつきにより、消費電力の消 費量と補間量の和が一定とならずに、動作モードの変化で消費電流が変わり、温度 変動や電源の負荷変動によって精度劣化が起こる可能性があった。
[0013] また、第二の従来技術、第三の従来技術においては、遅延回路 25が、この遅延回 路 25の回路と全く異なるヒータ回路 28で補間されるため、回路間のばらつきにより、 消費電力の消費量と補間量の和が一定とならずに、動作モードの変化で、消費電流 が変わり、温度変動や電源の負荷変動によって精度劣化が起こり得た。このため、仮 に従来のヒータ回路の電流を可変可能としても、消費量と補間量の和を一定とするた めの精度良い測定ができな力つた。
[0014] さらに、データ伝送する回路の補間は、 D— FF等の回路と全く異なる、ヒータ回路 で補間するため、シミュレーションで合わせても、ばらつきにより、消費電力の消費量 と補間量の和が一定とならずに、動作モードの変化で、消費電流が変わり、温度変 動や電源の負荷変動によって精度劣化が起こることも考えられた。
とくに、 CMOSでは、微細化が進むにつれ、回路間のばらつきも（ゲート幅 *ゲート 長の平方根の逆数 1ZSQRT(L *W)に比例して）大きくなつていた。しかも、電源 電圧も小さくなるため、正帰還的にばらつきが大きくなることも考えられた。したがって 、消費電力の補間回路は、シミュレーションで合わせることだけでは、消費電力の消 費量と補間量の不一致による精度劣化が大きくなるという問題があった。
[0015] 本発明は、上記の事情にかんがみなされたものであり、補償用回路のレイアウト面 積を小さくできるとともに、遅延回路とヒータ回路との各回路間のばらつきを抑え、消 費電力の消費量と補間量の和を一定として、遅延回路自身の温度変動や電源の負 荷変動による精度劣化を抑制可能とする消費電流バランス回路、補償電流量調整 方法、タイミング発生器及び半導体試験装置の提供を目的とする。
課題を解決するための手段
[0016] この目的を達成するため、本発明の消費電流バランス回路は、出力信号に遅延時 間を与える遅延回路と、この遅延回路の消費電流を補間するための補償用回路とを 備えた消費電流バランス回路であって、補償用回路として遅延回路の近傍に設けら れたヒータ回路と、遅延回路と同じ電源領域に設けられた発振器と、この発振器の出 力周期を測定する周期カウンタと、非動作状態における発振器の出力周期と動作状 態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量を調 整するヒータ回路電流量調整回路とを備えた構成としてある。
[0017] 消費電流バランス回路をこのような構成とすると、補償用回路としてヒータ回路を備 えた構成としてあるため、補償用回路として遅延回路と同じ構成のダミー回路をさら に備えた場合と比較して、レイアウト面積を小さくできる。
さらに、非動作状態における発振器の出力周期と動作状態における発振器の出力 周期との差分が最小となるように、ヒータ回路の電流量が調整されるため、遅延回路 とヒータ回路との各回路間のばらつきを抑えて消費電力の消費量と補間量の和を一 定とすることができ、これにより、温度変動や電源の負荷変動による精度劣化を抑制 できる。
[0018] また、本発明の消費電流バランス回路は、遅延回路のステージごとに波形通過を 禁止する波形通過禁止ゲートを備え、ヒータ回路電流量調整回路は、非動作状態に おける発振器の出力周期と、遅延回路の各ステージごとの各動作状態における発振 器の出力周期との差分がそれぞれ最小となるように、ヒータ回路の電流量を各ステー ジごと及び Z又は各回路ごとに調整する構成としてある。
なお、「ステージ」とは、図 1において、遅延回路のうち波形通過禁止ゲートと波形 通過禁止ゲートとの間に挟まれた部分をいう。範囲をこのように定義することで、ステ ージは、パルス通過による消費電流をコントロールできる単位を表すことになる。 [0019] 消費電流バランス回路をこのような構成とすれば、遅延回路の各ステージごとの各 動作状態における発振器の出力周期と、非動作状態における発振器の出力周期と の差分が最小となるように、ヒータ回路の電流量が調整されるため、遅延回路とヒータ 回路との各回路間のばらつきをさらに抑えて消費電力の消費量と補間量の和を一定 とすることができる。したがって、遅延回路自身の温度変動や電源の負荷変動による 精度劣化を抑制できる。
[0020] また、本発明の補償電流量調整方法は、遅延回路の消費電流を補間するためのヒ ータ回路に流れる補償電流量を調整する補償電流量調整方法であって、遅延回路 と同じ電源領域に備えられた発振器の出力周期を、非動作状態において、周期カウ ンタが測定する手順と、遅延回路が各ステージごとに動作するように波形通過禁止ゲ ートを切り替える手順と、遅延回路のステージごとに、それらステージの動作状態に おける発振器の出力周期を周期カウンタが測定する手順と、非動作状態における発 振器の出力周期と、遅延回路のステージごとの動作状態における発振器の出力周 期との差分が最小となるように、ヒータ回路の電流量をヒータ回路電流量調整回路に より調整する手順とを有した方法としてある。
[0021] 補償電流量調整方法をこのような方法とすると、発振器が遅延回路と同じ電源領域 に備えられており、非動作状態に測定された発振器力 の出力周期と、遅延回路の 各ステージごとの動作状態における発振器からの出力周期との差分が最小となるよう に、ヒータ回路の電流量を調整することができる。このため、遅延回路における消費 電力の消費量とヒータ回路における補間量とを一定とすることができ、これにより、遅 延回路の温度変動や電源の負荷変動が生じても、回路全体 (遅延回路とヒータ回路 を合わせた)の消費電力量を均一化して、出力信号 (タイミングパルス信号）に与えら れる遅延時間の変動を抑えることができる。
[0022] また、本発明のタイミング発生器は、タイミングパルス信号に遅延時間を与える遅延 回路と、この遅延回路の消費電流を補間する補償用回路とを備えたタイミング発生器 であって、補償用回路に流れる補償電流量を調整する消費電流バランス回路を有し 、この消費電流バランス回路が、上記の消費電流バランス回路 (請求項 1又は 2記載 の消費電流バランス回路)力 なる構成としてある。 [0023] タイミング発生器をこのような構成とすれば、タイミング発生器に消費電流バランス 回路が備えられており、この消費電流バランス回路により、発振器の出力周期を測定 する周期カウンタと、非動作状態における発振器の出力周期と動作状態における発 振器の出力周期との差分が最小となるように、ヒータ回路の電流量を調整することが できる。
これにより、遅延回路の温度変動や電源の負荷変動による遅延時間の精度劣化を 抑制できる。
[0024] また、本発明のタイミング発生器は、タイミング発生動作を行うトリガ信号を出力する トリガ信号出力回路を備え、トリガ信号出力回路力もトリガ信号が出力されてタイミン グ発生動作が開始されると、消費電流バランス回路の周期カウンタは、遅延回路と同 じ電源領域に備えられた発振器の出力周期を測定する構成としてある。
テストプロセッサ（半導体試験装置のコンピュータ部）から、タイミング発生の命令を 受けると、トリガ信号出力回路は、タイミング発生器に対してトリガ信号を出力し、タイ ミング発生器は、トリガ信号力 規定の時間後力 タイミング発生する。
[0025] タイミング発生器をこのような構成とすると、タイミング発生動作が開始された時点か ら発振器の出力周期が測定されるため、ヒータ回路の補償電流量が調整されて、遅 延時間の精度の高いタイミングパルス信号を出力することができる。
[0026] また、本発明の半導体試験装置は、基準クロック信号を所定時間遅延した遅延クロ ック信号を出力するタイミング発生器と、基準クロック信号に同期して試験パターン信 号を出力するパターン発生器と、試験パターン信号を被試験デバイスに応じて整形 し、当該被試験デバイスへ送る波形整形器と、被試験デバイスの応答出力信号と期 待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、タイミ ング発生器が、請求項 4又は 5記載のタイミング発生器カゝらなる構成としてある。
[0027] 半導体試験装置をこのような構成とすれば、タイミング発生器が遅延時間の精度が 高いタイミングパルス信号を出力可能なため、より正確な半導体の性能試験を行うこ とがでさる。
発明の効果
[0028] 以上のように、本発明によれば、非動作状態における発振器の出力周期と遅延回 路のステージごとの動作状態における発振器の出力周期との差分が最小となるよう に、ヒータ回路の電流量が調整されるため、遅延回路とヒータ回路との各回路間のば らっきを抑えて消費電力の消費量と補間量の和を一定とすることができ、これにより、 温度変動や電源の負荷変動による遅延時間の精度劣化を抑制できる。
しかも、補償用回路としてヒータ回路を備えた構成としてあるため、補償用回路とし てダミー回路を備えた場合と比較して、レイアウト面積を小さくできる。
図面の簡単な説明
[0029] [図 1]本発明のタイミング発生器の構成を示す回路図である。
[図 2]本発明のタイミング発生器の他の構成を示す回路図である。
[図 3]本発明のタイミング発生器で出力される各種信号及び電源変動の経時変化を 示すタイミングチャートである。
[図 4]本発明の消費電流バランス回路の動作を説明するための回路図及びタイミング チャートである。
[図 5]本発明の消費電流バランス回路の動作を説明するための回路図及びパワート ランジスタの I—V特性グラフである。
[図 6]本発明の半導体試験装置の構成を示すブロック図である。
[図 7]従来のタイミング発生器の構成を示す回路図である。
[図 8]従来のタイミング発生器で出力される各種信号の経時変化を示すタイミングチ ヤートである。
[図 9]従来のヒータ制御回路の構成を示す回路図である。
[図 10]従来のヒータ回路の構成を示す回路図である。
[図 11]従来のタイミング発生器の他の構成を示す回路図である。
[図 12]従来のタイミング発生器のさらに他の構成を示す回路図である。
符号の説明
[0030] 1 半導体試験装置
20 タイミング発生器
25 遅延回路（FINE VD)
28 ヒータ回路 29 ヒータコントロール回路
30 波形通過禁止ゲート
31 リング発振器 (RING OSC)
32 出力周期カウンタ（PERIOD CTR)
発明を実施するための最良の形態
[0031] 以下、本発明に係る消費電流バランス回路、補償電流量調整方法、タイミング発生 器及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。
[0032] まず、本発明の消費電流バランス回路と、これを備えたタイミング発生器の実施形 態について、図 1を参照して説明する。
同図は、本実施形態のタイミング発生器の構成を示す回路図である。
同図に示すように、タイミング発生器 20aは、主な構成要素として、レートメモリ (RA TE MEMORY) 21と、周期カウンタ（COUNTER) 22と、タイミングメモリ（TIMIN G MEMORY) 23と、 FIF024と、遅延回路（FINE VD1) 25— 1と、遅延回路（F INE VD2) 25— 2と、ヒータ回路 28— 1と、ヒータ回路 28— 2と、波形通過禁止ゲー ト 30— 1と、波形通過禁止ゲート 30— 2と、リング発振器 (RING OSC) 31と、出力 周期カウンタ（PERIOD CTR) 32と、ヒータ電流量調整回路 33とを有している。
[0033] なお、本実施形態においては、説明の便宜上、レートメモリ 21など主な構成要素の みを挙げて説明を行うが、本実施形態のタイミング発生器の構成要素は、それらレー トメモリ 21等に限るものではなぐタイミングパルス信号を出力するのに必要な他の構 成要素をも備えている。
また、本実施形態においては、遅延回路 25— 1及び遅延回路 25— 2 (以下、併せ て「遅延回路 25」という。）と、ヒータ回路 28— 1及びヒータ回路 28— 2 (以下、併せて 「ヒータ回路 28」という。）と、波形通過禁止ゲート 30— 1及び波形通過禁止ゲート 30 2 (以下、併せて「波形通過禁止ゲート 30」という。）と、リング発振器 31と、出力周 期カウンタ 32とを含んだ回路を「消費電流バランス回路」という。
[0034] ここで、レートメモリ 21、周期カウンタ 22、タイミングメモリ 23、及び FIF024は、図 7 に示すタイミング発生器 20—1のレートメモリ 21、周期カウンタ 22、タイミングメモリ 23 、及び FIF024とそれぞれ同じ機能を有しているため、それらの説明を省略する。 [0035] 遅延回路 25は、 LSIを含む CMOS型 ICに構成される CMOS回路を用いることが できる。
この遅延回路 25は、タイミングパルス信号（出力信号）に遅延時間 (微少遅延)を与 えている力 そのタイミングパルス信号の立ち上がり時及び立ち下がり時に消費電流 i が流れる。この消費電流 iは、 IC内部の温度や CMOS回路の伝搬遅延量と駆動電 圧に影響を与える。
[0036] ヒータ回路 (補償用回路） 28は、電流源、スィッチや抵抗などで構成することができ 、遅延回路 25の消費電流 iを補間するために遅延回路 25の近傍に配置されている。 なお、このヒータ回路 28の補償電流を制御するため、図 2に示すように、ヒータコン トロール回路 29— 1及びヒータコントロール回路 29— 2 (以下、併せて「ヒータコント口 ール回路 29」という。）を設けることができる。
ヒータコントロール回路 29は、図 12に示すヒータコントロール回路 29と同様な機能 •構成を有する。
[0037] 波形通過禁止ゲート 30は、遅延回路 25の各ステージごとに設けられており、それら 遅延回路 25へ送られる波形の通過を禁止する。
リング発振器 31は、図 1に示すように、 n個のインバータを直列接続し、その出力信 号を入力側にフィードバックさせて発振させる回路であって、遅延回路 25と同じ電源 領域にレイアウトされて 、る。
出力周期カウンタ (周期カウンタ） 32は、トリガ信号 (TGSTART)を受けて、リング 発振器 31の出力信号の周期を測定する。
[0038] ヒータ電流量調整回路 33は、ヒータ回路 28の電流量 (補償電流量)を可変する。ヒ ータ回路 28の電流量は、各ステージごとあるいは各回路ごとに有しており、このヒー タ電流量調整回路 33により可変できる。
このヒータ電流量調整回路 33は、例えば、図 10に示すヒータ回路と同じ構成で良く 、 S0〜Snをレジスタやメモリ力 受けても良い。
図 10に示すヒータ回路の左側の Pch* 2段 +Nch* 1段は、バイアス電圧を生成 する回路、右側は、バイアス電圧を受けて、デジタルデータ（S0〜Sn)を電流に変換 する DACとなっている。 DACの下側の Nchは、電流源として使用しているトランジス タではなぐ抵抗成分として使用している。
[0039] なお、従来から、タイミング発生器 20には、タイミング発生動作を行うトリガ信号 (TG START)という信号がある。これは、トリガ信号出力回路 40から出力されたものであ る。本実施形態のタイミング発生器においては、そのトリガ信号により、タイミング発生 動作の開始に合わせて、周期カウンタの周期測定を行う機能を有する。
[0040] 次に、本実施形態のタイミング発生器におけるヒータ回路の電流量の調整方法 (補 償電流量調整方法）について、図 3を参照して説明する。
同図は、ヒータ回路の電流量の調整の流れを示す調整イメージ図である。
[0041] ヒータ回路の電流量を調整は、次の手順で行う。
(1)タイミング発生器 20aが動作して 、な 、状態 (Stand— by状態、非動作状態） でのリング発振器の周期を測定する（同図 (c)、一つめの CTR計測期間)。
(2)着目する回路のみ動作するように設定し、トリガ信号 (TGSTART)によるタイミ ング発生動作開始 (同図 (a) , (b) )に合わせて、リング発振器 31の周期を測定する（ 同図 (c)、二つめの CTR計測期間)。なお、タイミング発生動作開始後を「動作状態」 という。
(2— 1)まず、遅延回路 25— 1の調整を行う。図 1に示す FIF024のデータが変 わらない設定、遅延回路 25— 1はパルス信号が通過し、遅延回路 25— 2はパルス信 号が通過しないように、設定「ENB1 = "H"」， 「ENB2 = "L"」とする。
[0042] (2— 2)遅延回路 25— 1の調整後に、 FIF024のデータが変わらない設定、遅延 回路 25— 1と遅延回路 25 - 2がともにパルス通過するように、設定「ΕΝΒ1 = "Η"」 , 「ΕΝΒ2 = "Η"」とする。
(2- 3)遅延回路 25— 1と遅延回路 25— 2の調整後に、 FIF024のデータが変 わる設定とする。
(3) (1)と (2)の周期の差分が最小となるようにヒータの電流量を調整する（同図（ d) ) G
なお、電源変動は、ロードレギュレーションによる ROSCの発振周期の変動の平均 値を計測する (Stand— by状態との差分)。
[0043] このような手順でヒータ回路の電流量を調整することにより、タイミング発生器が動 作していない状態と、動作している状態とで、それぞれにおけるリング発振器からの 出力の周期の差分が最小となるように調整される。このため、遅延回路における消費 電力の消費量とヒータ回路における補間量との和を一定とすることができる。したがつ て、遅延回路自身の消費電力変動による温度変化や電源の負荷変動により遅延時 間の精度が劣化することを抑制できる。
[0044] また、本実施形態の消費電流バランス回路は、図 1等に示すようにタイミング発生器 20に備えられる。これにより、タイミング発生器 20においては、タイミングパルス信号 に与えられる遅延時間の精度を高めることができる。
さらに、本実施形態の消費電流バランス回路を備えたタイミング発生器 20は、図 6 に示すように半導体試験装置 1に備えることができる。これにより、半導体試験装置 1 においては、遅延時間の精度が高められたタイミングノ ルス信号を用いて半導体試 験が行われるため、より正確な試験結果を得ることができる。
[0045] 次に、本発明の消費電流バランス回路の動作について、図 4を参照して説明する。
各ステージ（STAGE1, STAGE2, STAGE3)は、波形通過禁止ゲート 30 (AN Dゲート)で区切られて 、る（同図 (i) )。
CMOS回路は、パルス通過のときのみ電流を流す。
各ステージに流れる電流は、同図に示すように、パルス通過しているときだけ電流 が流れる（「パルス通過」は、同図（ii)〜(v)、「STAGE電流」は、同図（vi) , (vii) , (vi ϋ) ) ο
補間電流は、遅延回路にパルスが通過しているときだけ OFFし、不通過のときは、 設定した電流が流れるようにコントロールされている（同図（ix) , (X) , (xi) )。
ヒータの電流が全く流れない場合、 total電流 (遅延回路 +ヒータに流れる電流）は 、同図 (xii)に示す細い実線のようになる力 ヒータを最適値に設定すると、太い実線 にょうに、最大値近傍で一定値となる。
なお、同図は、説明をわ力りやすくするため、前縁通過を基準とする電力消費のみ 図示している。
[0046] また、図 5 (a)に示す回路において、遅延回路の消費電流が ΔΙだけ変化すると、遅 延回路に力かる電圧は、次式により算出される値だけ低下する。 電圧降下量 =Δν+Δΐ· (R1 +R2) · · · (式 1)
この式 1で求められる値を図示すると、同図（b)のようになる。
[0047] 例えば、 CMOSでは、 lmVあたり、 0. 04%〜0. 11%程度伝播遅延時間が変化 するため、式 1により算出される電圧降下量に、この電圧係数を掛けた分だけ遅延時 間の変動となる (精度劣化)。
伝播遅延時間の変動 =0. l l [%/mV] · (Δν+Δΐ· (R1 +R2) ) 'Tpd (伝播遅 延時間） · · ·（式 2)
[0048] 遅延回路の動作率が変わっても、遅延回路全体に流れる電流の和が変わらなけれ ば、電圧降下による精度劣化は起こらない。
以上から、精度を劣化させないためには、 CMOSの電流値を一定に保つことが重 要であることがわかる。
[0049] 以上、本発明の消費電流バランス回路、補償電流量調整方法、タイミング発生器及 び半導体試験装置の好ましい実施形態について説明したが、本発明に係る消費電 流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置は上 述した実施形態にのみ限定されるものではなぐ本発明の範囲で種々の変更実施が 可能であることは言うまでもな 、。
[0050] 例えば、上述した実施形態では、遅延回路の補償用回路としてヒータ回路を用い た構成としているが、ネ ΐ償用回路はヒータ回路に限定されるものではなぐ例えば、図 7に示すダミー回路を用いることもできる。すなわち、ダミー回路を用いた消費電流バ ランス回路、タイミング発生器においても、本発明を利用可能である。ただし、ダミー 回路に比べてヒータ回路の方が、レイアウト面積を縮小化できる。
産業上の利用可能性
[0051] 本発明は、タイミング発生器の消費電流バランス回路における補償電流を調整する 手法に関する発明であるため、消費電流バランス回路や補償用回路、タイミング発生 器などを備えた装置に利用可能である。

Claims

請求の範囲
[1] 出力信号に遅延時間を与える遅延回路と、この遅延回路の消費電流を補間するた めの補償用回路とを備えた消費電流バランス回路であって、
前記補償用回路として前記遅延回路の近傍に設けられたヒータ回路と、 前記遅延回路と同じ電源領域に設けられた発振器と、
この発振器の出力周期を測定する周期カウンタと、
非動作状態における前記発振器の出力周期と動作状態における前記発振器の出 力周期との差分が最小となるように、前記ヒータ回路の電流量を調整するヒータ回路 電流量調整回路とを備えた
ことを特徴とする消費電流バランス回路。
[2] 前記遅延回路のステージごとに波形通過を禁止する波形通過禁止ゲートを備え、 前記ヒータ回路電流量調整回路は、非動作状態における前記発振器の出力周期 と、前記遅延回路の各ステージごとの各動作状態における前記発振器の出力周期と の差分がそれぞれ最小となるように、前記ヒータ回路の電流量を各前記ステージごと 及び Z又は各回路ごとに調整する
ことを特徴とする請求項 1記載の消費電流バランス回路。
[3] 遅延回路の消費電流を補間するためのヒータ回路に流れる補償電流量を調整する 補償電流量調整方法であって、
前記遅延回路と同じ電源領域に備えられた発振器の出力周期を、非動作状態に おいて、周期カウンタが測定する手順と、
前記遅延回路が各ステージごとに動作するように波形通過禁止ゲートを切り替える 手順と、
前記遅延回路のステージごとに、それらステージの動作状態における前記発振器 の出力周期を前記周期カウンタが測定する手順と、
非動作状態における前記発振器の出力周期と、前記遅延回路のステージごとの動 作状態における前記発振器の出力周期との差分が最小となるように、前記ヒータ回 路の電流量をヒータ回路電流量調整回路により調整する手順とを有した
ことを特徴とする補償電流量調整方法。
[4] タイミングパルス信号に遅延時間を与える遅延回路と、
この遅延回路の消費電流を補間する補償用回路とを備えたタイミング発生器であつ て、
前記補償用回路に流れる補償電流量を調整する消費電流バランス回路を有し、 この消費電流バランス回路力 前記請求項 1又は 2記載の消費電流バランス回路か らなる
ことを特徴とするタイミング発生器。
[5] タイミング発生動作を行うトリガ信号を出力するトリガ信号出力回路を備え、
前記トリガ信号出力回路力 前記トリガ信号が出力されて前記タイミング発生動作 が開始されると、前記消費電流バランス回路の周期カウンタは、前記遅延回路と同じ 電源領域に備えられた発振器の出力周期を測定する
ことを特徴とする請求項 4記載のタイミング発生器。
[6] 基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と 前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、 前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ 送る波形整形器と、
前記被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較 器とを備えた半導体試験装置であって、
前記タイミング発生器が、請求項 5記載のタイミング発生器力もなる
ことを特徴とする半導体試験装置。
PCT/JP2005/016953 2004-09-27 2005-09-14 消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置 Ceased WO2006035604A1 (ja)

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