WO2005091360A1 - 半導体装置用基板と半導体装置 - Google Patents

半導体装置用基板と半導体装置 Download PDF

Info

Publication number
WO2005091360A1
WO2005091360A1 PCT/JP2005/003846 JP2005003846W WO2005091360A1 WO 2005091360 A1 WO2005091360 A1 WO 2005091360A1 JP 2005003846 W JP2005003846 W JP 2005003846W WO 2005091360 A1 WO2005091360 A1 WO 2005091360A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
film
insulating film
silicon
semiconductor device
Prior art date
Application number
PCT/JP2005/003846
Other languages
English (en)
French (fr)
Inventor
Kouichi Takashima
Kazuya Kamitake
Original Assignee
A.L.M.T.Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by A.L.M.T.Corp. filed Critical A.L.M.T.Corp.
Priority to US10/593,819 priority Critical patent/US7470982B2/en
Priority to EP05720118A priority patent/EP1732128A4/en
Publication of WO2005091360A1 publication Critical patent/WO2005091360A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Definitions

  • the present invention generally relates to a substrate for a semiconductor device and a semiconductor device, and more specifically, to a heat sink, a heat dissipation substrate, and a housing constituting a semiconductor device on which a semiconductor element such as an MPU (Micro Processing Unit) is mounted.
  • the present invention relates to a substrate used for, for example, the present invention.
  • FIG. 7 is a cross-sectional view showing a schematic configuration of a semiconductor device equipped with a conventional MPU.
  • a nickel plating layer 2 is formed on the outer peripheral surface of a base material 1 having a copper-tungsten alloy having high thermal conductivity.
  • a semiconductor chip 5 as a semiconductor element is adhered and fixed via a conductive resin layer 4 containing metal having high thermal conductivity.
  • a ceramic package 6 is arranged so as to cover the semiconductor chip 5, and is adhered and fixed on the surface of the plating layer 2 via a conductive resin layer 4.
  • Patent Document 1 discloses that a metal plate is made of Al 2 O 3 as a substrate for a semiconductor device having a thermal expansion coefficient close to that of a mounted semiconductor element and having excellent heat dissipation.
  • Patent Document 2 discloses that, as a substrate for mounting a semiconductor element, which has a low thermal resistance and a small effect on a high-frequency signal, a metal substrate is made of diamond or pseudo diamond-like carbon. It has been proposed to form a film or an electric insulating layer made of a mixture thereof.
  • Patent Document 3 discloses a copper-tungsten alloy or a copper-molybdenum alloy in order to solve the problem of pinholes and cracks generated in an electrically insulating coating layer.
  • a substrate for mounting a semiconductor element comprising a plate has been proposed.
  • Patent Document 4 discloses copper-tungsten or copper-molybdenum.
  • a substrate material that also has an alloying force such as tungsten and / or a substrate that also has a tungsten and / or molybdenum-copper alloy force and a surface of the substrate to which the resin is to be bonded
  • a semiconductor device substrate having an aluminum coating layer formed as described above and an oxidation layer having a thickness of 10 to 800 angstroms by natural oxidation of the surface of the aluminum coating layer.
  • Patent Document 1 JP-A-58-15241
  • Patent Document 2 JP-A-60-128625
  • Patent Document 3 JP-A-61-194842
  • Patent document 4 JP-A-10-284643
  • an object of the present invention is to provide a configuration of a semiconductor device substrate that can further stabilize a driving voltage of a semiconductor element to be mounted.
  • a substrate for a semiconductor device includes a base material and an electric insulating film formed on at least a part of the surface of the base material.
  • the base material is an alloy containing copper and tungsten, an alloy containing copper and molybdenum, an alloy containing copper, tungsten, and molybdenum, and aluminum.
  • the electrical insulating film includes a plurality of layers made of at least one film selected from the group consisting of a diamond-like carbon film, an oxidized aluminum film, and an oxidized silicon film.
  • the diamond 'like' carbon (DLC), natural thereto and SP 2 bond the same carbon as the SP 3 bond with graphite of the same carbon diamond carbon including the binding of hydrogen allotrope or amorphous Quality hydrocarbons.
  • the thickness of the electric insulating film is preferably equal to or greater than the surface roughness of the base material.
  • the surface roughness of the substrate is preferably not less than 0.1 m and not more than 20 ⁇ m in Rmax.
  • the depth of the defective portion is not more than 2Z3 of the thickness of the electric insulating film.
  • the electric insulating film is preferably formed on the surface of the base material on which the semiconductor element is mounted.
  • the alloy containing copper and tungsten, the alloy containing copper and molybdenum, and the alloy containing copper, tungsten, and molybdenum contain 5% by mass or more of copper. It is preferred that the content is not more than mass%.
  • the composite material containing aluminum and silicon carbide preferably contains aluminum in an amount of 20% by mass to 90% by mass.
  • the composite material containing silicon and silicon carbide preferably contains silicon in an amount of 10% by mass to 35% by mass.
  • a semiconductor device includes a base, an electric insulating film formed on at least a part of the surface of the base, and a semiconductor element adhered on the electric insulating film.
  • the base material is made of an alloy containing copper and tungsten, an alloy containing copper and molybdenum, an alloy containing copper, tantalum, and molybdenum, a composite material containing aluminum and silicon carbide, and a composite material containing silicon and silicon carbide.
  • Material strength One kind of material strength selected from the group.
  • the electrical insulating film includes a plurality of layers of at least one film selected from the group consisting of a diamond 'like' carbon film, an oxidized aluminum film, and an oxidized silicon film.
  • the electric insulating film is a diamond-like carbon film, an oxide film. It may be a multi-layer composed of two or more films selected from the group consisting of a aluminum film and an silicon oxide film.
  • the electrical insulating film formed on at least a part of the surface of the base material includes the diamond 'like' carbon film, the silicon oxide aluminum film and the silicon oxide silicon film. Since it is configured to include a plurality of layers made of at least one kind of film selected from the group consisting of the capacitor film, even if the semiconductor element is fixed on the electric insulating film, the gap between the semiconductor element and the base material is not increased. Thus, higher electrical insulation can be maintained, and the driving voltage of the semiconductor element to be mounted can be further stabilized.
  • FIG. 1 is a cross-sectional view showing a schematic cross-sectional structure of a semiconductor device as one embodiment of a substrate for a semiconductor device of the present invention.
  • FIG. 2 As reference examples of the present invention, cross-sectional views (A) and (B) showing schematic cross-sectional structures when a single layer of diamond-like carbon film is formed as an electric insulating film on the surface of a substrate. ).
  • FIG. 3 is a cross-sectional view showing a schematic cross-sectional structure when two diamond-like carbon films are formed as an electric insulating film on the surface of a base material as one embodiment of the present invention (A) And (B).
  • FIG. 4 As another reference example of the present invention, a cross-sectional view showing a schematic cross-sectional structure when a single layer of diamond 'like' carbon film is formed as an electric insulating film on the surface of a base material (A ) And (B).
  • FIG. 5 As another embodiment of the present invention, a cross-sectional view showing a schematic cross-sectional structure in the case where three layers of diamond-like carbon films are formed as an electrical insulating film on the surface of a base material ( A) and (B).
  • FIG. 6 is a schematic view schematically showing a method for evaluating the electrical insulation of a semiconductor device substrate in an example of the present invention.
  • FIG. 7 is a cross-sectional view showing a schematic cross-sectional structure of a conventional semiconductor device.
  • FIG. 1 is a cross-sectional view showing a schematic cross-sectional structure of a semiconductor device as one embodiment of a semiconductor device substrate of the present invention.
  • the base material 1 is a base material such as a heat sink, a heat radiating substrate, and a housing that constitute the semiconductor device, and has a concave portion in the center of one surface.
  • the material constituting the base material 1 is a copper-tungsten alloy, a copper-molybdenum alloy, a copper-tungsten-molybdenum alloy, a composite material in which silicon carbide is dispersed in an aluminum or aluminum alloy, or a silicon or silicon Any of composite materials in which silicon carbide is dispersed in an alloy. These materials have both a coefficient of thermal expansion close to that of materials for semiconductor devices and packages, and a high thermal conductivity.
  • Coefficient of thermal expansion preferably in order to achieve consistency with the thermal expansion coefficient of the semiconductor element to be mounted is 13 X 10- 6 Z ° C or less, more preferably 3 X 10- 6 - 8 X 10- 6 Z ° C.
  • the thermal conductivity is preferably at least 150 WZm'K, more preferably at least 200 WZm'K.
  • a nickel plating layer 2 is formed so as to cover the outer peripheral surface of the substrate 1.
  • the electric insulating film 3 is formed on a part of the surface of the base material 1 on which the plating layer 2 is formed, including the surface of the concave portion.
  • the electrical insulating film 3 is composed of a plurality of layers of a diamond-like carbon film, an oxidized aluminum film, or an oxidized silicon film.
  • an adhesion layer of titanium, chromium, nickel-chromium alloy, tantalum, silicon, a compound thereof, or the like may be formed as a base layer.
  • the thickness of the adhesion layer is preferably 0.01-1.
  • the electric insulating film 3 formed on the surface of the concave portion of the base 1 is adhered and fixed via a conductive resin layer 4.
  • a ceramic package 6 is arranged so as to cover the semiconductor chip 5, and is adhered and fixed via a conductive resin layer 4 on an electric insulating film 3 formed on the surface of the base 1.
  • a plastic package may be used instead of the ceramic package 6.
  • the semiconductor device is configured in this manner.
  • the electric insulating film 3 formed on the surface of the concave portion of the base material 1 on which the semiconductor chip 5 is mounted is formed of a diamond-like carbon film, It is composed of a plurality of shifted layers of the aluminum film or the silicon oxide film.
  • FIG. 2 is a cross-sectional view showing a schematic cross-sectional structure when a single layer of a diamond-like carbon film is formed as an electric insulating film on the surface of a base material as a reference example of the present invention (A ) And (B).
  • an adhesion layer 7 made of titanium or the like is formed as a base layer on the surface of the substrate 1.
  • an electrical insulating film 3 made of one layer of diamond-like carbon film is formed on the adhesion layer 7.
  • a concave portion P that exposes the surface of the adhesive layer 7 is formed on a part of the surface of the electric insulating film 3 as a minute film defect caused by the surface condition of the substrate 1 or the like.
  • FIG. 2 (B) when the conductive resin layer 4 is formed on the electric insulating film 3 to fix the semiconductor element, the conductive resin layer 4 and the adhesion layer 7 are electrically connected. As a result, a dielectric breakdown portion Q that can be electrically connected to the substrate 1 is formed.
  • FIG. 3 is a cross-sectional view showing a schematic cross-sectional structure when two diamond-like carbon films are formed as an electric insulating film on the surface of a base material as one embodiment of the present invention.
  • an adhesion layer 7 made of titanium or the like is formed as a base layer on the surface of the substrate 1.
  • two insulating layers 31 and 32 made of a diamond-like carbon film are formed on the adhesion layer 7.
  • the fineness caused by the surface condition of the substrate 1 etc. As a small film defect, even if a concave portion exposing the surface of the adhesion layer 7 is formed in a part of the surface of the insulating layer 31, the insulating layer 32 formed thereon fills the concave portion and complements it.
  • FIG. 4 is a cross-sectional view showing a schematic cross-sectional structure in the case where one diamond 'like' carbon film is formed as an electric insulating film on the surface of a base material as another reference example of the present invention. (A) and (B).
  • an adhesion layer 7 made of titanium or the like is formed as a base layer on the surface of the substrate 1.
  • an electrical insulating film 3 made of one layer of diamond-like carbon film is formed on the adhesion layer 7.
  • two concave portions P exposing the surface of the adhesive layer 7 are formed on a part of the surface of the electric insulating film 3 as minute film defects caused by the surface condition of the substrate 1 and the like.
  • FIG. 4 (B) when the conductive resin layer 4 is formed on the electric insulating film 3 to fix the semiconductor element, the conductive resin layer 4 and the adhesion layer 7 are electrically contacted. As a result, a dielectric breakdown portion Q that can conduct with the substrate 1 is formed.
  • FIG. 5 shows a schematic cross-sectional structure of another embodiment of the present invention in which three diamond 'like' carbon films are formed as electric insulating films on the surface of a base material. Sectional views (A) and (B).
  • an adhesion layer 7 made of titanium or the like is formed as a base layer on the surface of the substrate 1.
  • this adhesion layer 7 three layers of insulating layers 31, 32 and 33 made of diamond-like carbon film are formed.
  • the formed insulating layers 32 and 33 complement and fill the recesses complementarily. For this reason, as shown in FIG.
  • the material forming the base 1 is a copper-tungsten alloy containing 5 to 40% by mass of copper, - molybdenum alloy or copper - tungsten - molybdenum alloy, aluminum contained in the range of a 20-90 mass 0/0, composite silicon carbide to aluminum or aluminum alloy are dispersed, or a silicon 10- 35 wt%
  • a composite material containing silicon carbide or silicon carbide dispersed in silicon or a silicon alloy it is possible to more preferably match the coefficient of thermal expansion with the semiconductor chip 5 to be mounted. In addition, the heat dissipation of the semiconductor chip 5 can be improved.
  • the coefficient of thermal expansion of the copper-tungsten alloy is 5 X
  • 10 6 - is a 12 X 10 6 / ° about C.
  • silicon, germanium, gallium constituting the general-purpose semiconductor chips - thermal expansion coefficient such as arsenic 3 X 10- 6 - Ru 4 X 10- 6 / ° C of about der.
  • the thermal expansion coefficient of the material constituting the general-purpose ceramic package 4 X 10- 6 - is a 10 X 1 0- 6 Z ° about C. From the relationship between these coefficients of thermal expansion, the content of copper is preferably in the range of 5 to 40% by mass.
  • the thermal expansion coefficient of the copper-tungsten alloy becomes small. A problem arises in that the substrate warps due to the difference in the rate and the semiconductor chip is distorted. If the copper content exceeds 40% by mass, the coefficient of thermal expansion of the copper-tungsten alloy increases, so that when joined to a ceramic package of silicon oxide or a semiconductor chip of silicon, the difference in the coefficient of thermal expansion is reduced. This causes a problem that the substrate is warped and the semiconductor chip is distorted. More preferably, the copper content is in the range of 7-20% by mass.
  • the content of aluminum is less than 20% by mass, the amount of aluminum becomes relatively small, so that it becomes difficult to densify the composite material. If the aluminum content exceeds 90% by mass, the coefficient of thermal expansion of the composite material increases, and when bonded to a plastic package, there is a problem that the substrate warps due to the difference in the coefficient of thermal expansion. More preferably, the aluminum content is in the range of 40-70% by mass.
  • the thermal expansion of the composite silicon carbide are dispersed in silicon or silicon alloy is at 5 X 10 6 or less, a thermal conductivity of 20 OWZm'K or higher.
  • silicon constituting the general-purpose semiconductor chip, gate Rumaniumu, gallium - thermal expansion coefficient such as arsenic 3 X 10- 6 - is a 4 X 10- 6 Z ° about C.
  • the thermal expansion coefficient of the material constituting the general-purpose ceramic package 4 X 10- 6 - is a 10 X 10- 6 Z ° about C. From the relationship between these coefficients of thermal expansion, the silicon content is preferably in the range of 10 to 35% by mass. If the content is not within this range, it is difficult to produce a composite material in which silicon or silicon carbide is dispersed in silicon alloy.
  • the silicon content is less than 10% by mass, it is difficult to impregnate the silicon by the infiltration method, and nests are formed in the composite material, and the thermal conductivity of the composite material becomes low immediately. If the silicon content exceeds 35% by mass, the mechanical strength of the silicon carbide molded body before silicon infiltration is low, and it becomes difficult to produce a composite material that is difficult to handle. Also, since the content of silicon carbide is reduced, the thermal conductivity of the composite material is reduced. More preferably, the silicon content is in the range of 15 to 25% by mass.
  • the thickness of the electric insulating film 3 is preferably equal to or more than the surface roughness (Rmax) of the substrate 1.
  • the thickness of the electric insulating film 3 is smaller than the surface roughness of the base material 1, the electric insulating film 3 becomes partially thin, so that high electric insulation cannot be maintained. More preferably, the thickness of the electric insulating film 3 is at least twice the surface roughness of the substrate 1.
  • the surface roughness of the substrate 1 is preferably in the range of 0.1 to 20 ⁇ m in Rmax.
  • the surface roughness of the substrate 1 exceeds 20 m in Rmax, the thickness of the electric insulating film 3 formed on the surface of the substrate 1 becomes uneven, and a thin portion is formed, or the electric insulating film 3 Since pinholes occur in 3, high electrical insulation cannot be maintained. Further, in this case, when the conductive resin layer 4 is formed, a gap is easily generated between the conductive resin layer 4 and the surface of the plating layer 2, and the conductive resin layer 4 Variations in bonding strength increase. If the surface roughness of the substrate 1 is less than Rmax 0: Lm, it is difficult to obtain a sufficient anchor effect when forming the conductive resin layer 4. The adhesion between the substrate and the substrate 1 is reduced.
  • the surface roughness of the substrate 1 is more preferably 0.1 to 8 ⁇ m in Rmax.
  • the electric insulating film 3 has no defect.
  • the depth of the defective portion is preferably equal to or less than 2Z3 of the thickness of the electric insulating film 3. If the depth of the defect exceeds 2Z3, which is the thickness of the electric insulating film 3, the thickness of the electric insulating film 3 is partially thinned, and a portion where high electric insulation cannot be maintained may be generated.
  • the electric insulating film 3 is formed of a plurality of layers, but is preferably formed of 2-4 layers. If the number of layers exceeds 5, the number of steps for film formation increases, the cost required for film formation increases, and productivity decreases.
  • the electrical insulating film 3 is more preferably formed from three or four layers.
  • the diamond 'like' carbon film constituting the electrical insulating film 3 is preferably formed by a CVD method, a sputtering method, or the like.
  • the aluminum oxide film is preferably formed by a method of performing anodizing treatment after evaporating aluminum.
  • the silicon oxide film is preferably formed by a CVD method or the like.
  • the electric insulating film 3 is a multiple layer composed of two or more films selected from the group consisting of a diamond 'like' carbon film, an oxidized aluminum film and an oxidized silicon film. Good embodiment
  • FIG. 6 shows the conditions (substrate surface roughness Rmax, electric insulating film material, film thickness per layer, number of layers, total film thickness, and defect depth) shown in Tables 1 and 2.
  • a substrate for a semiconductor device of Experimental Example No. 1-36 was fabricated by forming an electric insulating film 3 on the surface of the base material 1.
  • As a base material a square plate having a thickness of 1.5 mm and a side of 41 mm was used.
  • Tungsten-copper alloy containing 90 mass% of tungsten and 10 mass% of copper in Experimental Examples 16 and 11-118, and 95 mass% of tungsten and 5 mass% of copper in Experimental Example 7
  • Example 8 tungsten-copper alloy containing 85% by mass of tungsten and 15% by mass of copper in Experimental Example 8, and tungsten containing 80% by mass of tungsten and 20% by mass of copper in Experimental Example 9 - copper alloy, 60 wt% tungsten
  • a tungsten-copper alloy base material containing 90% by mass of tungsten and 10% by mass of copper was prepared by manufacturing by an infiltration method as follows.
  • tungsten powder having an average particle diameter of 5 ⁇ m 0.2 mass% of nickel powder was added and mixed.
  • This mixed powder was put into a stirring mixer, an acrylic binder was added in an amount of 1% by mass based on the total mass, and the mixture was further mixed for 1 hour using alcohol as a mixing medium, and the average particle size was about 100 / zm.
  • Secondary particles were prepared.
  • This powder was molded by a powder press to produce a square plate-like compact having a thickness of 2 mm and a side of 46 mm. The obtained molded body was heated in a hydrogen stream at a temperature of 400 ° C. for 1 hour, and subsequently heated at a temperature of 900 ° C. for 1 hour to remove a binder component.
  • the compact was sintered at a temperature of 1300 ° C. in a hydrogen stream.
  • a copper plate sufficient to fill the amount of pores in the obtained sintered body is prepared, and the sintered body is placed on the copper plate and heated to 1200 ° C in a stream of hydrogen to obtain tungsten.
  • tungsten-copper alloy containing 90% by mass and 10% by mass of copper was obtained.
  • Excessive copper adhering to the upper and lower surfaces and the outer peripheral surface of the alloy is removed by grinding, milling, and NC processing, and the surface roughness is adjusted to 3 m, 5 m, 10 m, and 20 m at Rmax.
  • a nickel layer with a thickness of 2 m was formed on the surface of the substrate by electrolysis and electroless nickel plating, and used as a substrate sample.
  • a composite material in which silicon carbide is dispersed in aluminum is manufactured by a sintering method as follows. We prepared and prepared.
  • Aluminum powder having an average particle diameter of 25 ⁇ m and silicon carbide powder having an average particle diameter of 50 ⁇ m are blended so that silicon carbide becomes 70% by mass, and the mixture is placed in a stirring mixer and mixed for 1 hour.
  • an aluminum silicon carbide raw material powder was obtained.
  • the obtained raw material powder is molded by a powder press using a sample-shaped mold, and a flat plate-shaped compact having a thickness of 1.5 mm and a side of 41 mm, having a recess in the center of one surface.
  • This compact was sintered in a nitrogen stream at a temperature of 700 ° C for 2 hours to obtain a composite material in which 70% by mass of silicon carbide was dispersed in 30% by mass of aluminum, and the surface roughness was blasted.
  • the surface of the composite material was processed so that the surface was 3 m in Rma X, and a flat plate-like base material having a thickness of 1.5 mm and a side of 41 mm with a concave portion in the center of one surface was prepared.
  • a composite material in which silicon carbide was dispersed in silicon was prepared by an infiltration method as follows.
  • a powder obtained by mixing silicon carbide powder having an average particle diameter of 70 m and 5 m in a mass ratio of 3: 1 was added with a paraffin binder at 3% based on the total mass, and added in ethanol.
  • the mixture was mixed using a ball mill.
  • the obtained slurry is spray-dried into granules, molded using a sample-shaped mold by a powder press, and a square with a concave portion in the center of one surface and having a thickness of 2.Omm and a side of 41 mm Was produced.
  • the obtained molded body was heated to a temperature of 400 ° C.
  • a pre-sintered body was prepared by pre-sintering for 1 hour, and then a silicon powder having an average particle diameter of 3 m was formed into a square plate with a thickness of lmm and a side of 42 mm by a powder press. Titanium nitride powder was placed in ethanol on all surfaces other than the surface of the pre-sintered body (surface opposite to the surface with concave portions) to be brought into contact with the infiltration agent in a later step.
  • the dispersed material was applied and dried to form a layer of an anti-elution agent, which also had the power of titanium nitride powder, and then contacted with an infiltrant on the surface of the pre-sintered body on which the anti-elution agent layer was not formed. And infiltrated in an argon gas atmosphere at a temperature of 1600 ° C. After infiltration, the melt was coated with an anti-elution agent. Not eluted in the plane eluted, by only eluted on the surface in contact with the infiltrant, 80 wt% of silicon carbide in 20 wt% silicon down to obtain a composite material dispersed. By blasting Remove the inhibitor and remove the leached material by grinding.Also, process the surface of the composite material so that the surface roughness is 3 ⁇ m Rmax. A square flat substrate of 1.5 mm and a side of 41 mm was prepared.
  • the aluminum oxide (Al 2 O 3) film constituting the electric insulating film is made of aluminum under the following conditions.
  • the temperature of the substrate was set to 250 ° C., and argon bombardment was performed on the surface of the substrate in a vacuum of 13.3 Pa (0.1 LTorr) for 20 minutes.
  • An aluminum vapor-deposited film was formed on the surface of the substrate in a vacuum of 65 ⁇ 10 Pa (5 ⁇ 10 ′′ 5 Torr). after generating an acid aluminum film under the conditions of density LOOAZm 2, it was immersed in boiling water was subjected to sealing treatment. in addition, repeat the above steps to form a laminated film of Sani ⁇ aluminum film.
  • the diamond 'like' carbon (DLC) film constituting the electric insulating film was formed on the surface of the base material by the plasma CVD method under the following conditions.
  • a DLC film was formed, a titanium film was formed in a thickness of 0.1 ⁇ m on the surface of the substrate in advance as a lower layer by a sputtering method.
  • the base material was attached to a plasma CVD apparatus, and further, attached matter on the surface of the base material was removed by nitrogen blowing.
  • Pressure chamber in one of the plasma CVD apparatus is evacuated to a 2 X 10- 3 Pa, while heating the substrate to a temperature 200 ° C, it was carried out for 20 minutes with argon bombardment on the surface of the substrate, A titanium film was formed on the surface of the substrate to a thickness of 0 .: L m by sputtering.
  • form the shape of the DLC film is supplied into the chamber one acetylene gas flow 3 X 10- 4 m 3 Zmin ( 300ccZmin).
  • a degassing treatment was performed. Further, the steps up to the degassing treatment from the nitrogen broker were repeated to form a DLC film laminated film.
  • the silicon oxide (SiO 2) film constituting the electrical insulating film is subjected to the plasma CVD method under the following conditions.
  • the substrate was attached to a plasma CVD apparatus, and attached matter on the surface of the substrate was removed by nitrogen blowing. Vacuum exhaust until the pressure inside the chamber of the plasma CVD device reaches 1 ⁇ 10 _1 Pa, and heat the substrate to 350 ° C 3 ⁇ 10 ” 5 mVmi TEOS (Tetra-ethoxy Silane: Si (OC H)) gas
  • n (30ccZmin), to form a Sani ⁇ silicon film is fed into the chamber one oxygen gas flow 9 X 10- 4 m 3 min ( 900ccZmin). After cooling the substrate on which the silicon oxide film was formed, a degassing treatment was performed. Further, the steps from the nitrogen blowing to the degassing treatment were repeated to form a laminated film of a silicon oxide film.
  • FIG. 6 is a schematic view schematically showing a method for evaluating the electrical insulation of a semiconductor device substrate.
  • a conductive metal plate 8 was bonded and fixed on an electric insulating film 3 formed on the surface of the substrate 1 via a conductive resin layer 4.
  • the composition of the conductive resin layer 4 used is a thermosetting resin containing a silver filler.
  • the material of the conductive metal plate 8 used is copper.
  • a voltage was applied between the base material 1 and the conductive metal plate 8, and the dielectric breakdown voltage was measured with an insulation resistance measuring instrument. As a result, those having a dielectric breakdown voltage value of 2 V or more were regarded as good products.
  • “Evaluation of electrical insulation” in Tables 1 and 2 shows the ratio of non-defective products to the number of measurement samples.
  • the semiconductor device substrate of the present invention is used for a heat sink, a heat dissipation substrate, a housing, and the like that constitute a semiconductor device on which a semiconductor element such as an MPU (Micro Processing Unit) is mounted.
  • MPU Micro Processing Unit

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

　搭載される半導体素子（５）の駆動電圧のより一層の安定化を図ることが可能な半導体装置用基板の構成を提供する。半導体装置用基板は、基材（１）と、この基材（１）の少なくとも一部の表面の上に形成された電気絶縁膜（３）とを備える。基材（１）は、銅とタングステンを含む合金、銅とモリブデンとを含む合金、銅とタングステンとモリブデンとを含む合金、アルミニウムと炭化シリコンを含む複合材料、および、シリコンと炭化シリコンとを含む複合材料からなる群より選ばれた１種の材料からなる。電気絶縁膜（３）は、ダイヤモンド・ライク・カーボン膜、酸化アルミニウム膜および酸化シリコン膜からなる群より選ばれた少なくとも１種の膜からなる複数層を含む。

Description

明 細 書
半導体装置用基板と半導体装置
技術分野
[0001] この発明は、一般的には半導体装置用基板と半導体装置に関し、特定的には MP U(Micro Processing Unit)等の半導体素子を搭載した半導体装置を構成するヒートシ ンク、放熱基板、ハウジング等に用いられる基板に関するものである。
背景技術
[0002] 図 7は、従来の MPUを搭載した半導体装置の概略的な構成を示す断面図である。
[0003] 図 7に示すように、たとえば、高い熱伝導性を有する銅-タングステン合金力もなる 基材 1の外周面にはニッケルのめっき層 2が形成されている。めっき層 2の表面上に は、高い熱伝導性を示す、金属を含む導電性榭脂層 4を介して半導体素子としての 半導体チップ 5が接着されて固着されている。半導体チップ 5を覆うようにセラミックパ ッケージ 6が配置され、めっき層 2の表面上に導電性榭脂層 4を介して接着されて固 着されている。このようにして、従来の半導体装置が構成されている。
[0004] 特開昭 58— 15241号公報 (特許文献 1)には、熱膨張係数が搭載する半導体素子 と近似し、かつ熱放散性に優れた半導体装置用基板として、金属板に Al O、ダイヤ
2 3 モンド等の絶縁体薄膜を形成したものが提案されて 、る。
[0005] また、特開昭 60— 128625号公報 (特許文献 2)には、熱抵抗が低ぐかつ高周波 信号に対する影響の少な ヽ半導体素子搭載用基板として、金属基板にダイヤモンド 、疑似ダイヤモンド状カーボン膜またはこれらの混合物質カゝらなる電気絶縁層を形成 したものが提案されている。
[0006] さらに、特開昭 61— 194842号公報 (特許文献 3)には、電気絶縁性被覆層に発生 するピンホールとクラックの問題を解決するために、銅-タングステン合金または銅-モ リブデン合金からなる主金属板と、これと張り合わせた、少なくとも表面の一部に電気 絶縁性の Al O、ダイヤモンド等の被覆層を有するタングステン板またはモリブデン
2 3
板とからなる半導体素子搭載用基板が提案されている。
[0007] 特開平 10-284643号公報 (特許文献 4)には、銅-タングステンまたは銅-モリブデ ン等の合金力もなる基板材料について榭脂との接合における接合強度を改善するた めに、タングステンおよび/またはモリブデン-銅合金力もなる基材と、基材の榭脂接 合すべき面に形成されたアルミニウム被覆層と、アルミニウム被覆層の表面の自然酸 化による厚み 10— 800オングストロームの酸ィ匕層とを有する半導体装置用基板が提 案されている。
特許文献 1 :特開昭 58— 15241号公報
特許文献 2 :特開昭 60— 128625号公報
特許文献 3：特開昭 61-194842号公報
特許文献 4：特開平 10- 284643号公報
発明の開示
発明が解決しょうとする課題
[0008] 図 7に示される半導体装置において、 MPUの高速ィ匕に伴い、半導体チップ 5の駆 動電圧のより一層の安定ィ匕が求められている。ところが、半導体チップ 5と基材 1とは 導電性榭脂層 4により接着されているので、微少電流が半導体チップ 5の背面部から 導電性榭脂層 4、めっき層 2を通じて基材 1に流れる。このため、半導体チップ 5を駆 動させる電流が基材 1側に流れることにより、駆動電圧が不安定になるという問題が めつに。
[0009] また、上記公報に記載されて ヽるように種々の電気絶縁性の被覆層を基板の上に 形成することが提案されている。し力しながら、被覆層の表面に不可避的に発生する 微小欠陥が存在することがあり、この場合、導電性榭脂層を介して基板と半導体チッ プとを接着した場合、上述のような半導体チップの駆動電圧のより一層の安定ィ匕を図 るために必要な高 、電気絶縁性を保つことが困難であると 、う問題があった。
[0010] そこで、この発明の目的は、搭載される半導体素子の駆動電圧のより一層の安定 化を図ることが可能な半導体装置用基板の構成を提供することである。
課題を解決するための手段
[0011] この発明に従った半導体装置用基板は、基材と、この基材の少なくとも一部の表面 の上に形成された電気絶縁膜とを備える。基材は、銅とタングステンを含む合金、銅 とモリブデンとを含む合金、銅とタングステンとモリブデンとを含む合金、アルミニウム と炭化シリコンを含む複合材料、および、シリコンと炭化シリコンとを含む複合材料か らなる群より選ばれた 1種の材料カゝらなる。電気絶縁膜は、ダイヤモンド'ライク'カー ボン膜、酸ィ匕アルミニウム膜および酸ィ匕シリコン膜からなる群より選ばれた少なくとも 1 種の膜からなる複数層を含む。ここで、ダイヤモンド'ライク'カーボン (DLC)とは、天 然ダイヤモンドと同じ炭素の SP3結合とグラフアイトと同じ炭素の SP2結合とそれに水 素との結合とを含む炭素の同素体または非晶質の炭化水素のことをいう。
[0012] この発明に従った半導体装置用基板においては、電気絶縁膜の厚みは、基材の 表面粗さ以上であるのが好ましい。この場合、基材の表面粗さは Rmaxで 0. 1 m以 上 20 μ m以下であるのが好ましい。
[0013] また、この発明に従った半導体装置用基板においては、欠陥部の深さが電気絶縁 膜の厚みの 2Z3以下であるのが好まし 、。
[0014] さらに、この発明に従った半導体装置用基板においては、電気絶縁膜は、半導体 素子が搭載される基材の表面の上に形成されて ヽるのが好ま 、。
[0015] この発明に従った半導体装置用基板においては、銅とタングステンを含む合金、銅 とモリブデンとを含む合金、および、銅とタングステンとモリブデンとを含む合金は、銅 を 5質量％以上 40質量％以下含むのが好ましい。
[0016] この発明に従った半導体装置用基板においては、アルミニウムと炭化シリコンを含 む複合材料は、アルミニウムを 20質量％以上 90質量％以下含むのが好まし 、。
[0017] この発明に従った半導体装置用基板においては、シリコンと炭化シリコンとを含む 複合材料は、シリコンを 10質量％以上 35質量％以下含むのが好ましい。
[0018] この発明に従った半導体装置は、基材と、この基材の少なくとも一部の表面の上に 形成された電気絶縁膜と、この電気絶縁膜の上に接着された半導体素子とを備える 。基材は、銅とタングステンを含む合金、銅とモリブデンとを含む合金、銅とタンダステ ンとモリブデンとを含む合金、アルミニウムと炭化シリコンを含む複合材料、および、シ リコンと炭化シリコンとを含む複合材料力 なる群より選ばれた 1種の材料力 なる。 電気絶縁膜は、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム膜および酸ィ匕シリ コン膜からなる群より選ばれた少なくとも 1種の膜からなる複数層を含む。
[0019] なお、この発明において、電気絶縁膜は、ダイヤモンド'ライク'カーボン膜、酸ィ匕ァ ルミ-ゥム膜および酸ィ匕シリコン膜からなる群より選ばれた 2種以上の膜からなる複数 層であってもよい。
発明の効果
[0020] 以上のように、この発明によれば、基材の少なくとも一部の表面の上に形成された 電気絶縁膜が、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム膜および酸ィ匕シリ コン膜からなる群より選ばれた少なくとも 1種の膜からなる複数層を含むように構成さ れるので、その電気絶縁膜の上に半導体素子を固着しても、半導体素子と基材との 間でより高い電気絶縁性を保つことができ、搭載される半導体素子の駆動電圧のより 一層の安定ィ匕を図ることが可能となる。
図面の簡単な説明
[0021] [図 1]この発明の半導体装置用基板の一つの実施の形態として半導体装置の概略 的な断面構造を示す断面図である。
[図 2]この発明の参考例として、基材の表面上に電気絶縁膜として 1層のダイヤモンド •ライク 'カーボン膜を形成した場合の概略的な断面構造を示す断面図 (A)と (B)で ある。
[図 3]この発明の一つの実施の形態として、基材の表面上に電気絶縁膜として 2層の ダイヤモンド ·ライク 'カーボン膜を形成した場合の概略的な断面構造を示す断面図（ A)と（B)である。
[図 4]この発明のもう一つの参考例として、基材の表面上に電気絶縁膜として 1層のダ ィャモンド 'ライク'カーボン膜を形成した場合の概略的な断面構造を示す断面図 (A )と（B)である。
[図 5]この発明のもう一つの実施の形態として、基材の表面上に電気絶縁膜として 3 層のダイヤモンド ·ライク ·カーボン膜を形成した場合の概略的な断面構造を示す断 面図 (A)と (B)である。
[図 6]この発明の実施例において、半導体装置用基板の電気絶縁性を評価する方法 を概略的に示す模式図である。
[図 7]従来の半導体装置の概略的な断面構造を示す断面図である。
符号の説明 [0022] 1 :基材、 2:めっき層、 3 :電気絶縁膜、 4 :導電性榭脂層、 5 :半導体チップ、 6 :セラ ックノヽッケーン。
発明を実施するための最良の形態
[0023] 図 1は、この発明の半導体装置用基板の一つの実施の形態として半導体装置の概 略的な断面構造を示す断面図である。
[0024] 図 1に示すように、基材 1は、半導体装置を構成するヒートシンク、放熱基板、ハウジ ング等の基材であり、一方の表面の中央部に凹部を有する。基材 1を構成する材料 は、銅-タングステン合金、銅-モリブデン合金、銅-タングステン-モリブデン合金、ァ ルミ-ゥムまたはアルミニウム合金中に炭化シリコンが分散した複合材料、または、シ リコンまたはシリコン合金中に炭化シリコンが分散した複合材料のいずれかである。こ れらの材料は、半導体素子やパッケージ等の材料に近似した熱膨張率と高 、熱伝 導率とを兼ね備えている。熱膨張率は、実装される半導体素子の熱膨張率との整合 性を図るために好ましくは 13 X 10— 6Z°C以下、より好ましくは 3 X 10— 6— 8 X 10— 6Z°C である。熱伝導率は、好ましくは 150WZm'K以上、より好ましくは 200WZm'K以 上である。基材 1の外周面を被覆するようにニッケルのめっき層 2が形成されている。 めっき層 2が形成された基材 1の凹部の表面を含む一部表面上に電気絶縁膜 3が形 成されている。電気絶縁膜 3は、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム 膜または酸ィ匕シリコン膜のいずれかの複数の層から構成されている。電気絶縁膜 3の 密着性を高めるために下地層としてチタン、クロム、ニッケル-クロム合金、タンタル、 シリコンおよびそれらの化合物等の密着層を形成してもよい。密着層の厚みは 0. 01 一 0. であるのが好ましい。このようにして本発明の一つの実施の形態として半 導体装置用基板が構成されている。
[0025] 基材 1の凹部の表面の上に形成された電気絶縁膜 3の上には、導電性榭脂層 4を 介して半導体チップ 5が接着されて固着されている。半導体チップ 5を覆うようにセラ ミックパッケージ 6が配置され、基材 1の表面の上に形成された電気絶縁膜 3の上に 導電性榭脂層 4を介して接着されて固着されている。セラミックパッケージ 6の代わり にプラスチックパッケージが用いられてもよ 、。このようにして半導体装置が構成され ている。 [0026] 上述のように構成される半導体装置においては、半導体チップ 5が搭載される基材 1の凹部の表面上に形成された電気絶縁膜 3は、ダイヤモンド'ライク'カーボン膜、 酸ィ匕アルミニウム膜または酸ィ匕シリコン膜の 、ずれかの複数の層から構成されて 、る 。このため、半導体チップ 5と基材 1との間でより高い電気絶縁性を保つことができる。 特に、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム膜または酸ィ匕シリコン膜の いずれかの一つの層を基材 1の表面の上に形成する段階で、成膜雰囲気、めっき層 2への表面吸着物質、基材 1の表面状態等に起因して、その一つの層の表面部分に 微小な膜欠陥が不可避的に発生したとしても、複数の層が相補的に膜欠陥を補完 するように作用する。これにより、一つの層の表面に微小欠陥が不可避的に発生して 存在していたとしても、導電性榭脂層 4を介して基材 1と半導体チップ 5とを接着した 場合に、半導体チップの駆動電圧のより一層の安定ィ匕を図るために必要な高い電気 絶縁性を半導体チップ 5と基材 1との間で保つことができる。
[0027] 図 2は、この発明の参考例として、基材の表面上に電気絶縁膜として 1層のダイヤ モンド ·ライク 'カーボン膜を形成した場合の概略的な断面構造を示す断面図 (A)と（ B)である。
[0028] 図 2 (A)に示すように、基材 1の表面上に下地層としてチタン等力 なる密着層 7が 形成されて 、る。この密着層 7の上に一つの層のダイヤモンド ·ライク 'カーボン膜から なる電気絶縁膜 3が形成されている。この場合、基材 1の表面状態等に起因した微小 な膜欠陥として、電気絶縁膜 3の表面の一部分に密着層 7の表面を露出させる凹部 Pが形成されている。図 2 (B)に示すように、電気絶縁膜 3の上に半導体素子を固着 するために導電性榭脂層 4を形成すると、導電性榭脂層 4と密着層 7とが電気的に接 触し、基材 1と導通し得る絶縁破壊部分 Qが形成される。
[0029] 図 3は、この発明の一つの実施の形態として、基材の表面上に電気絶縁膜として 2 層のダイヤモンド ·ライク ·カーボン膜を形成した場合の概略的な断面構造を示す断 面図 (A)と (B)である。
[0030] 図 3 (A)に示すように、基材 1の表面上に下地層としてチタン等力 なる密着層 7が 形成されて 、る。この密着層 7の上に二つの層のダイヤモンド ·ライク 'カーボン膜から なる絶縁層 31と 32が形成されている。この場合、基材 1の表面状態等に起因した微 小な膜欠陥として、絶縁層 31の表面の一部分に密着層 7の表面を露出させる凹部が 形成されていても、その上に形成される絶縁層 32が凹部を充填して補完する。また、 絶縁層 32の表面の他の箇所に微小な膜欠陥として凹部が形成されていても、絶縁 層 31の存在により、密着層 7の表面を露出させることはない。このため、図 3 (B)に示 すように、絶縁層 32の上に半導体素子を固着するために導電性榭脂層 4を形成する と、導電性榭脂層 4と密着層 7とが電気的に接触せず、基材 1との導通を阻止するよう に作用する絶縁部分 Rが形成される。
[0031] 図 4は、この発明のもう一つの参考例として、基材の表面上に電気絶縁膜として 1層 のダイヤモンド'ライク'カーボン膜を形成した場合の概略的な断面構造を示す断面 図 (A)と (B)である。
[0032] 図 4 (A)に示すように、基材 1の表面上に下地層としてチタン等力 なる密着層 7が 形成されて 、る。この密着層 7の上に一つの層のダイヤモンド ·ライク 'カーボン膜から なる電気絶縁膜 3が形成されている。この場合、基材 1の表面状態等に起因した微小 な膜欠陥として、電気絶縁膜 3の表面の一部分に密着層 7の表面を露出させる凹部 Pが 2箇所形成されている。図 4 (B)に示すように、電気絶縁膜 3の上に半導体素子 を固着するために導電性榭脂層 4を形成すると、導電性榭脂層 4と密着層 7とが電気 的に接触し、基材 1と導通し得る絶縁破壊部分 Qが形成される。
[0033] 図 5は、この発明のもう一つの実施の形態として、基材の表面上に電気絶縁膜とし て 3層のダイヤモンド'ライク'カーボン膜を形成した場合の概略的な断面構造を示す 断面図 (A)と (B)である。
[0034] 図 5 (A)に示すように、基材 1の表面上に下地層としてチタン等力 なる密着層 7が 形成されて ヽる。この密着層 7の上に三つの層のダイヤモンド ·ライク 'カーボン膜から なる絶縁層 31と 32と 33が形成されている。この場合、基材 1の表面状態等に起因し た微小な膜欠陥として、絶縁層 31の表面の一部分に密着層 7の表面を露出させる凹 部が 2箇所形成されていても、その上に形成される絶縁層 32と 33が相補的に凹部を 充填して補完する。このため、図 5 (B)に示すように、絶縁層 33の上に半導体素子を 固着するために導電性榭脂層 4を形成すると、導電性榭脂層 4と密着層 7とが電気的 に接触せず、基材 1との導通を阻止するように作用する絶縁部分 Rが形成される。 [0035] 上記の作用は、電気絶縁膜 3としてダイヤモンド'ライク'カーボン膜の代わりに酸ィ匕 アルミニウム膜または酸ィ匕シリコン膜のいずれかの層を複数層形成しても、得ることが でき、また、密着層 7を形成しない場合にも得ることができる。また、膜欠陥が亀裂お よび微小クラックの場合でも、同等の効果が得られる。
[0036] 上述のように構成される本発明の半導体装置用基板の実施の形態において、基材 1を構成する材料が、銅を 5— 40質量％の範囲で含有する銅-タングステン合金、銅 -モリブデン合金もしくは銅-タングステン-モリブデン合金、アルミニウムを 20— 90質 量0 /0の範囲で含有し、アルミニウムまたはアルミニウム合金中に炭化シリコンが分散 した複合材料、または、シリコンを 10— 35質量％の範囲で含有し、シリコンまたはシリ コン合金中に炭化シリコンが分散した複合材料のいずれかであれば、搭載される半 導体チップ 5との熱膨張率との整合性をより好ましく図ることができ、半導体チップ 5の 放熱性を高めることができる。
[0037] 銅の含有量が 5— 40質量％の範囲のとき、銅-タングステン合金の熱膨張率が 5 X
10— 6— 12 X 10— 6/°C程度である。これに対して、汎用の半導体チップを構成するシリ コン、ゲルマニウム、ガリウム-砒素等の熱膨張率は 3 X 10— 6— 4 X 10— 6/°C程度であ る。また、汎用のセラミックパッケージを構成する材料の熱膨張率は 4 X 10—6— 10 X 1 0— 6Z°C程度である。これらの熱膨張率の関係から、銅の含有量が 5— 40質量％の 範囲内であるのが好ましい。
[0038] 銅の含有量が 5質量％未満であれば、銅-タングステン合金の熱膨張率が小さくな るため、酸ィ匕アルミニウムのセラミックパッケージ、またはシリコンの半導体チップと接 合すると、熱膨張率の差に起因して基板が反る、半導体チップに歪みが生じるという 問題が発生する。銅の含有量が 40質量％を超えると、銅-タングステン合金の熱膨 張率が大きくなるため、酸ィ匕アルミニウムのセラミックパッケージ、またはシリコンの半 導体チップと接合すると、熱膨張率の差に起因して基板が反る、半導体チップに歪 みが生じるという問題が発生する。銅の含有量は 7— 20質量％の範囲内であるのが より好まし 、。
[0039] アルミニウムの含有量が 20— 90質量0 /0の範囲のとき、アルミニウムまたはアルミ- ゥム合金中に炭化シリコンが分散した複合材料の熱膨張率が 8 X 10— 6— 20 X 10—ソ °c程度である。これに対して、汎用の半導体チップを構成するシリコン、ゲルマニウム 、ガリウム-砒素等の熱膨張率は 3 X 10— 6— 4 X 10— 6/°C程度である。また、汎用のプ ラスチックパッケージを構成する材料の熱膨張率は 7 X 10— 6— 13 X 10—ソ。 C程度で ある。これらの熱膨張率の関係から、アルミニウムの含有量が 20— 90質量％の範囲 内であるのが好ましい。
[0040] アルミニウムの含有量が 20質量％未満であれば、アルミニウムの量が相対的に少 なくなるので複合材料の緻密化が困難になる。アルミニウムの含有量が 90質量％を 超えると、複合材料の熱膨張率が大きくなるため、プラスチックパッケージと接合する と、熱膨張率の差に起因して基板が反るという問題が発生する。アルミニウムの含有 量は 40— 70質量％の範囲内であるのがより好ましい。
[0041] シリコンの含有量が 10— 35質量％の範囲のとき、シリコンまたはシリコン合金中に 炭化シリコンが分散した複合材料の熱膨張率が 5 X 10— 6以下であり、熱伝導率が 20 OWZm'K以上である。これに対して、汎用の半導体チップを構成するシリコン、ゲ ルマニウム、ガリウム-砒素等の熱膨張率は 3 X 10— 6— 4 X 10— 6Z°C程度である。また 、汎用のセラミックパッケージを構成する材料の熱膨張率は 4 X 10— 6— 10 X 10— 6Z °C程度である。これらの熱膨張率の関係から、シリコンの含有量が 10— 35質量％の 範囲内であるのが好ましい。また、この範囲内でなければ、シリコンまたはシリコン合 金中に炭化シリコンが分散した複合材料の製造が困難になる。
[0042] シリコンの含有量が 10質量％未満であれば、溶浸法ではシリコンの含浸が困難で あり、複合材料に巣が発生しやすぐ複合材料の熱伝導率が低くなる。シリコンの含 有量が 35質量％を超えると、シリコンの溶浸前の炭化シリコン成形体の機械強度が 小さいため、ハンドリングが難しぐ複合材料の製造が困難となる。また、炭化シリコン の含有量が減少するため、複合材料の熱伝導率が低下する。シリコンの含有量は 15 一 25質量％の範囲内であるのがより好ましい。
[0043] 上記の実施の形態において、電気絶縁膜 3の厚みは、基材 1の表面粗さ (Rmax) 以上であるのが好ましい。電気絶縁膜 3の厚みが基材 1の表面粗さよりも小さい場合 、部分的に電気絶縁膜 3の厚みが薄くなるので高い電気絶縁性を保つことができなく なる。電気絶縁膜 3の厚みは、基材 1の表面粗さの 2倍以上であるのがより好ましい。 [0044] 基材 1の表面粗さは、 Rmaxで 0. 1— 20 μ mの範囲内であるのが好ましい。基材 1 の表面粗さが Rmaxで 20 mを超えると、基材 1の表面の上に形成される電気絶縁 膜 3の厚みが不均一になり、厚みの薄い部分ができ、または電気絶縁膜 3にピンホー ルが発生するので高い電気絶縁性を保つことができなくなる。また、この場合、導電 性榭脂層 4を形成する際に導電性榭脂層 4とめつき層 2の表面との間に空隙が生じ やすくなり、導電性榭脂層 4と基材 1との接合強度のばらつきが大きくなる。基材 1の 表面粗さが Rmaxで 0.： L m未満であると、導電性榭脂層 4を形成する際に充分な アンカー効果を得ることが困難となるので、導電性榭脂層 4と基材 1との密着性が低 下する。基材 1の表面粗さは、 Rmaxで 0. 1— 8 μ mの範囲内であるのがより好ましい
[0045] 電気絶縁膜 3には欠陥が存在しないのが好ましい。電気絶縁膜 3が欠陥部を有す る場合、欠陥部の深さが電気絶縁膜 3の厚みの 2Z3以下であるのが好ましい。欠陥 部の深さが電気絶縁膜 3の厚みの 2Z3を超える場合、電気絶縁膜 3の厚みが部分 的に薄くなり、高い電気絶縁性を保つことができない部分が生じることがある。
[0046] 電気絶縁膜 3は複数の層から形成されるが、 2— 4の層から形成されるのが好ましい 。層の数が 5を超えると、成膜工数が多くなり、成膜に要するコストが高くなるとともに、 生産性が低下する。電気絶縁膜 3は 3または 4の層から形成されるのがより好ま 、。
[0047] 電気絶縁膜 3を構成するダイヤモンド'ライク'カーボン膜は CVD法、スパッタリング 法等によって形成されるのが好ましい。酸ィ匕アルミニウム膜は、アルミニウムを蒸着し た後、陽極酸化処理を施す方法等によって形成されるのが好ましい。酸化シリコン膜 は、 CVD法等によって形成されるのが好ましい。
[0048] なお、電気絶縁膜 3は、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム膜およ び酸ィ匕シリコン膜からなる群より選ばれた 2種以上の膜からなる複数層であってもよい 実施例
[0049] 表 1と表 2に示す条件 (基材の表面粗さ Rmax、電気絶縁膜の材質、 1層あたりの膜 厚、層数、総膜厚、欠陥深さ)で図 6に示すように基材 1の表面上に電気絶縁膜 3を 形成することによって実験例 No. 1— 36の半導体装置用基板を作製した。 [0050] 基材は厚みが 1. 5mm、一辺が 41mmの正方形の板を用いた。基材の材質として は、実験例 1一 6、 11一 18ではタングステンを 90質量％、銅を 10質量％含有するタ ングステン-銅合金、実験例 7ではタングステンを 95質量％、銅を 5質量％含有するタ ングステン-銅合金、実験例 8ではタングステンを 85質量％、銅を 15質量％含有する タングステン-銅合金、実験例 9ではタングステンを 80質量％、銅を 20質量％含有す るタングステン-銅合金、実験例 10ではタングステンを 60質量％、銅を 40質量％含 有するタングステン-銅合金、実験例 19一 24ではモリブデンを 85質量0 /0、銅を 15質 量％含有するモリブデン-銅合金、実験例 25— 30では 30質量％のアルミニウム中に 70質量％の炭化シリコンが分散した複合材料、実験例 31— 36では 20質量％のシリ コン中に 80質量％の炭化シリコンが分散した複合材料を用いた。
[0051] 一例として、タングステンを 90質量％、銅を 10質量％含有するタングステン-銅合 金の基材は次のようにして溶浸法により製造して準備した。
[0052] 平均粒径が 5 μ mのタングステン粉末にニッケル粉末を 0. 2質量％添加し、混合し た。この混合粉末を攪拌混合機に入れ、アクリル系ノ インダーを総質量に対して 1質 量％添加し、さらに混合媒体としてアルコールを使用して 1時間混合し、平均粒径が 約 100 /z mの 2次粒子を作製した。この粉末を粉末プレスにて成形し、厚みが 2mm、 一辺が 46mmの正方形の平板状成形体を作製した。得られた成形体を水素気流中 にて温度 400°Cで 1時間加熱して、続けて温度 900°Cで 1時間加熱して、バインダー 成分を除去した。次に、水素気流中において温度 1300°Cで成形体を焼結した。得 られた焼結体に対して空孔量を充填するのに充分な銅板を作製し、その銅板に焼結 体を載せた状態で、水素気流中にて温度 1200°Cまで加熱し、タングステンを 90質 量％、銅を 10質量％含有するタングステン-銅合金を得た。研削加工、フライス加工 、 NC加工により、合金の上下面および外周面に付着した余剰の銅を除去するととも に、表面粗さが Rmaxで 3 m、 5 m、 10 m、 20 mとなるように加工し、一方の 表面の中央部に凹部を有する厚みが 1. 5mm,一辺が 41mmの正方形の平板状基 材を得た。さらに防食性を付与するために、基材の表面に電解、無電解ニッケルめつ きにより、厚みが 2 mのニッケル層を形成し、基材の試料とした。
[0053] アルミニウム中に炭化シリコンが分散した複合材料は次のようにして焼結法により製 造して準備した。
[0054] 平均粒径が 25 μ mのアルミニウム粉末と平均粒径が 50 μ mの炭化シリコン粉末と を炭化シリコンが 70質量％となるように配合し、攪拌混合機に入れ、 1時間混合し、ァ ルミニゥム炭化シリコン原料粉末を得た。得られた原料粉末を、粉末プレスにてサン プル形状の金型を使用して成形し、一方の表面の中央部に凹部を有する厚みが 1. 5mm,一辺が 41mmの正方形の平板状成形体を作製した。この成形体を窒素気流 中にお 、て温度 700°Cで 2時間焼結し、 30質量％のアルミニウム中に 70質量％の 炭化シリコンが分散した複合材料を得るとともに、ブラスト加工により表面粗さが Rma Xで 3 mになるように複合材料の表面を加工し、一方の表面の中央部に凹部を有す る厚みが 1. 5mm,一辺が 41mmの正方形の平板状基材を作製した。
[0055] シリコン中に炭化シリコンが分散した複合材料は次のようにして溶浸法により製造し て準備した。
[0056] 平均粒径が 70 mと 5 mの炭化シリコン粉末を質量比で 3 : 1となるように混合し た粉末にパラフィンバインダーを総質量に対して 3%添カ卩し、エタノール中でボールミ ルを用いて混合した。得られたスラリーを噴霧乾燥して顆粒とし、粉末プレスにてサン プル形状の金型を使用して成形し、一方の表面の中央部に凹部を有する厚みが 2. Omm,一辺が 41mmの正方形の平板状成形体を作製した。得られた成形体を気圧 1. 33Pa (l X 10"2Torr)の真空中で温度 400°Cまで昇温してバインダーを除去した 。さらに、この成形体を真空中にて温度 1600°Cで 1時間、予備焼結することにより、 予備焼結体を作製した。次に、平均粒径が 3 mのシリコン粉末を粉末プレスにて厚 みが lmm、一辺が 42mmの正方形の平板状に成形し、溶浸剤を作製した。後工程 で溶浸剤を接触させる予備焼結体の表面（凹部を有する表面と反対側の表面)以外 のすベての表面に、窒化チタン粉末をエタノール中に分散させたものを塗布した後、 乾燥し、窒化チタン粉末力もなる溶出防止剤の層を形成した。その後、溶出防止剤 の層が形成されていない予備焼結体の表面に溶浸剤を接触させて、アルゴンガス雰 囲気中にて温度 1600°Cで溶浸した。溶浸後、溶融物が溶出防止剤を塗布した面に は溶出せず、溶浸剤と接触させた面にのみ溶出させることにより、 20質量％のシリコ ン中に 80質量％の炭化シリコンが分散した複合材料を得た。ブラスト加工により溶出 防止剤を除去し、研削加工により溶出物を除去するとともに、表面粗さが Rmaxで 3 μ mになるように複合材料の表面を加工し、一方の表面の中央部に凹部を有する厚 みが 1. 5mm,一辺が 41mmの正方形の平板状基材を作製した。
[0057] 電気絶縁膜を構成する酸化アルミニウム (Al O )膜は、以下の条件でアルミニウム
2 3
を蒸着した後、陽極酸化処理を施すことにより基材の表面上に形成した。
[0058] 蒸着装置を使用し、基材の温度を 250°Cにして気圧 13. 3Pa (0. lTorr)の真空 中にてアルゴンボンバードを基材の表面で 20分間実施し、続いて気圧 6. 65 X 10 Pa (5 X 10"5Torr)の真空中にてアルミニウム蒸着膜を基材の表面上に形成した。次 に、 17質量％の硫酸電解溶液中にて温度 20°C、電流密度 lOOAZm2の条件で酸 化アルミニウム膜を生成させた後、沸騰水に浸漬し、封孔処理を施した。また、上記 の工程を繰り返し、酸ィ匕アルミニウム膜の積層膜を形成した。
[0059] 電気絶縁膜を構成するダイヤモンド'ライク'カーボン (DLC)膜は、以下の条件で プラズマ CVD法により基材の表面上に形成した。なお、 DLC膜を形成する場合、下 地層として予め基材の表面上にチタン膜をスパッタリング法により 0. 1 μ mの厚みで 形成した。
[0060] 基材の表面を有機物により超音波洗浄した後、基材をプラズマ CVD装置に取り付 け、さらに窒素ブローにより、基材の表面の付着物を除去した。プラズマ CVD装置の チャンバ一内の気圧が 2 X 10—3Paになるまで真空排気し、基材を温度 200°Cに加熱 した状態で、アルゴンボンバードを基材の表面で 20分間実施した後、スパッタリング によりチタン膜を基材の表面上に 0.： L mの厚みで形成した。続いて、アセチレンガ スを流量 3 X 10— 4m3Zmin (300ccZmin)でチャンバ一内に供給して DLC膜を形 成した。 DLC膜が形成された基材を冷却した後、脱気処理を施した。また、上記の窒 素ブローカゝら脱気処理までの工程を繰り返し、 DLC膜の積層膜を形成した。
[0061] 電気絶縁膜を構成する酸化シリコン (SiO )膜は、以下の条件でプラズマ CVD法に
2
より基材の表面上に形成した。
[0062] 基材の表面を有機物により超音波洗浄した後、基材をプラズマ CVD装置に取り付 け、さらに窒素ブローにより、基材の表面の付着物を除去した。プラズマ CVD装置の チャンバ一内の気圧が 1 X 10_1Paになるまで真空排気し、基材を温度 350°Cに加熱 した状態で、 TEOS (Tetra-ethoxy Silane:Si (OC H ) )ガスを流量 3 X 10"5mVmi
2 5 4
n (30ccZmin)、酸素ガスを流量 9 X 10— 4m3 min (900ccZmin)でチャンバ一内 に供給して酸ィ匕シリコン膜を形成した。酸化シリコン膜が形成された基材を冷却した 後、脱気処理を施した。また、上記の窒素ブローから脱気処理までの工程を繰り返し 、酸化シリコン膜の積層膜を形成した。
[0063] [表 1]
Figure imgf000016_0001
[0064] [表 2] 実験例 基材 絶縁膜 電気
No. 表面粗さ 材質 膜厚 層数 総膜厚 欠陥深さ 絶縁性
Jtlmax ( μ πι/層） ( μ m) 評価
( yu m)
1 9 3 A1203 2 1 2 2 21/30
2 0 3 A1203 1 3 3 2 30/30
2 1 3 DLC 2 1 2 2 19/30
2 2 3 DLC 1 3 3 2 30/30
2 3 3 Si02 2 1 2 2 21/30
2 4 3 Si02 1 3 3 2 30/30
2 5 3 A1203 1 2 2 2 28/30
2 6 3 A1203 1 3 3 2 30/30
2 7 3 DLC 1 2 2 2 15/30
2 8 3 DLC 1 3 3 2 30/30
2 9 3 Si02 1 2 2 2 27/30
3 0 3 Si02 1 3 3 2 30/30
3 1 3 A1203 2 1 2 2 18/30
3 2 3 A1203 2 3 6 2 30/30
3 3 3 DLC 2 1 2 2 20/30
3 4 3 DLC 2 3 6 2 30/30
3 5 3 Si02 2 1 2 2 23/30
3 6 3 Si02 2 3 6 2 30/30
[0065] 以上のようにして作製された半導体装置用基板の電気絶縁性を評価した。
[0066] 図 6は、半導体装置用基板の電気絶縁性を評価する方法を概略的に示す模式図 である。図 6に示すように、基材 1の表面上に形成された電気絶縁膜 3の上に導電性 榭脂層 4を介して導電性金属板 8を接着して固着した。用いた導電性榭脂層 4の組 成は、銀フイラ一入りの熱硬化性榭脂である。用いた導電性金属板 8の材質は、銅で ある。基材 1と導電性金属板 8との間に電圧を印加し、絶縁破壊電圧を絶縁抵抗測 定器で測定した。その結果、絶縁破壊電圧値が 2V以上を示したものを良品とした。 表 1と表 2中の「電気絶縁性評価」は測定サンプル数に対する良品の割合を示す。
[0067] 表 1と表 2に示される結果から、 1層からなる絶縁膜を形成した実験例に比べて、複 数層からなる絶縁膜を形成した実験例は電気絶縁性の評価が高いことがわかる。ま た、複数層力 なる絶縁膜を形成した実験例のうち、基材の表面粗さ以上の総膜厚 を有する絶縁膜を形成した実験例は電気絶縁性の評価がより高いことがわかる。さら に、複数層力もなる絶縁膜を形成した実験例のうち、欠陥深さが絶縁膜の総膜厚の 2 Z3以下である実験例は電気絶縁性の評価がより高いことがわ力る。
[0068] 以上に開示された実施の形態と実施例はすべての点で例示であって制限的なもの ではないと考慮されるべきである。本発明の範囲は、以上の実施の形態や実施例で はなぐ特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲 内でのすべての修正や変形を含むものである。
産業上の利用可能性
[0069] この発明の半導体装置用基板は、 MPU(Micro Processing Unit)等の半導体素子 を搭載した半導体装置を構成するヒートシンク、放熱基板、ハウジング等に用いられ る。

Claims

請求の範囲
[1] 銅とタングステンを含む合金、銅とモリブデンとを含む合金、銅とタングステンとモリ ブデンとを含む合金、アルミニウムと炭化シリコンを含む複合材料、および、シリコンと 炭化シリコンとを含む複合材料力もなる群より選ばれた 1種の材料力もなる基材（1)と 前記基材 (1)の少なくとも一部の表面の上に形成された電気絶縁膜 (3)とを備え、 前記電気絶縁膜 (3)は、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム膜およ び酸ィ匕シリコン膜からなる群より選ばれた少なくとも 1種の膜からなる複数層を含む、 半導体装置用基板。
[2] 前記電気絶縁膜 (3)の厚みは、前記基材（1)の表面粗さ以上である、請求項 1に 記載の半導体装置用基板。
[3] 前記基材（1)の表面粗さは Rmaxで 0. 1 μ m以上 20 μ m以下である、請求項 2に 記載の半導体装置用基板。
[4] 欠陥部の深さが前記電気絶縁膜 (3)の厚みの 2Z3以下である、請求項 1に記載の 半導体装置用基板。
[5] 前記電気絶縁膜 (3)は、半導体素子 (5)が搭載される前記基材 (1)の表面の上に 形成されて ヽる、請求項 1に記載の半導体装置用基板。
[6] 前記銅とタングステンを含む合金、銅とモリブデンとを含む合金、および、銅とタン ダステンとモリブデンとを含む合金は、銅を 5質量％以上 40質量％以下含む、請求 項 1に記載の半導体装置用基板。
[7] 前記アルミニウムと炭化シリコンを含む複合材料は、アルミニウムを 20質量％以上 9
0質量％以下含む、請求項 1に記載の半導体装置用基板。
[8] 前記シリコンと炭化シリコンとを含む複合材料は、シリコンを 10質量％以上 35質量
%以下含む、請求項 1に記載の半導体装置用基板。
[9] 銅とタングステンを含む合金、銅とモリブデンとを含む合金、銅とタングステンとモリ ブデンとを含む合金、アルミニウムと炭化シリコンを含む複合材料、および、シリコンと 炭化シリコンとを含む複合材料力もなる群より選ばれた 1種の材料力もなる基材（1)と 前記基材（1)の少なくとも一部の表面の上に形成された電気絶縁膜 (3)と、 前記電気絶縁膜 (3)の上に接着された半導体素子 (5)とを備え、
前記電気絶縁膜 (3)は、ダイヤモンド'ライク'カーボン膜、酸ィ匕アルミニウム膜およ び酸ィ匕シリコン膜からなる群より選ばれた少なくとも 1種の膜からなる複数層を含む、 半導体装置。
PCT/JP2005/003846 2004-03-24 2005-03-07 半導体装置用基板と半導体装置 WO2005091360A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/593,819 US7470982B2 (en) 2004-03-24 2005-03-07 Substrate for semiconductor device and semiconductor device
EP05720118A EP1732128A4 (en) 2004-03-24 2005-03-07 SUBSTRATE FOR A SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR COMPONENT

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004085969A JP4382547B2 (ja) 2004-03-24 2004-03-24 半導体装置用基板と半導体装置
JP2004-085969 2004-03-24

Publications (1)

Publication Number Publication Date
WO2005091360A1 true WO2005091360A1 (ja) 2005-09-29

Family

ID=34993971

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/003846 WO2005091360A1 (ja) 2004-03-24 2005-03-07 半導体装置用基板と半導体装置

Country Status (4)

Country Link
US (1) US7470982B2 (ja)
EP (1) EP1732128A4 (ja)
JP (1) JP4382547B2 (ja)
WO (1) WO2005091360A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673428B2 (en) * 2006-12-27 2014-03-18 Hitachi Chemical Company, Ltd. Engraved plate and substrate with conductor layer pattern using the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749430B2 (en) * 2005-01-20 2010-07-06 A.L.M.T. Corp. Member for semiconductor device and production method thereof
WO2007141851A1 (ja) * 2006-06-07 2007-12-13 Fujitsu Limited 半導体パッケージ及び電子装置
EP2056344B1 (en) * 2006-07-28 2015-01-07 Kyocera Corporation Electronic component storing package and electronic device
WO2008142700A2 (en) * 2007-05-24 2008-11-27 Micro Components Ltd. Interconnect substrates, methods and systems thereof
JP4558012B2 (ja) * 2007-07-05 2010-10-06 株式会社東芝 半導体パッケージ用放熱プレート及び半導体装置
JP4435868B1 (ja) * 2008-07-30 2010-03-24 株式会社アライドマテリアル ヒートスプレッダおよびその製造方法
JP2010056194A (ja) * 2008-08-27 2010-03-11 Oki Data Corp 半導体装置及び光プリントヘッド
TWI433615B (zh) * 2012-04-12 2014-04-01 Subtron Technology Co Ltd 散熱基板及其製作方法
US9575523B2 (en) * 2015-01-22 2017-02-21 Microsoft Technology Licensing, Llc Device sandwich structured composite housing

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107057A (ja) * 1995-10-09 1997-04-22 Sumitomo Electric Ind Ltd 半導体素子搭載用プラスチックパッケージおよびその製造方法
JP2000174183A (ja) * 1998-12-07 2000-06-23 Ngk Insulators Ltd 複合材料
JP2001118960A (ja) * 1999-10-15 2001-04-27 Sentan Zairyo:Kk 電気絶縁膜付炭素基金属複合材基板
WO2001069674A1 (fr) * 2000-03-15 2001-09-20 Sumitomo Electric Industries, Ltd. Substrat de semi-conducteur a base d'aluminium-carbure de silicium et procede de fabrication
JP2003007895A (ja) * 2001-06-19 2003-01-10 Mitsubishi Materials Corp ヒートシンク付回路基板
JP2004104074A (ja) * 2002-07-17 2004-04-02 Sumitomo Electric Ind Ltd 半導体装置用部材

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5815241A (ja) * 1981-07-20 1983-01-28 Sumitomo Electric Ind Ltd 半導体装置用基板
JPS60128625A (ja) 1983-12-15 1985-07-09 Sumitomo Electric Ind Ltd 半導体素子搭載用基板
JPS61194884A (ja) 1985-02-25 1986-08-29 Hitachi Ltd 超電導素子集積回路
JP3814924B2 (ja) 1997-04-03 2006-08-30 住友電気工業株式会社 半導体装置用基板
JP4304749B2 (ja) * 1998-02-24 2009-07-29 住友電気工業株式会社 半導体装置用部材の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107057A (ja) * 1995-10-09 1997-04-22 Sumitomo Electric Ind Ltd 半導体素子搭載用プラスチックパッケージおよびその製造方法
JP2000174183A (ja) * 1998-12-07 2000-06-23 Ngk Insulators Ltd 複合材料
JP2001118960A (ja) * 1999-10-15 2001-04-27 Sentan Zairyo:Kk 電気絶縁膜付炭素基金属複合材基板
WO2001069674A1 (fr) * 2000-03-15 2001-09-20 Sumitomo Electric Industries, Ltd. Substrat de semi-conducteur a base d'aluminium-carbure de silicium et procede de fabrication
JP2003007895A (ja) * 2001-06-19 2003-01-10 Mitsubishi Materials Corp ヒートシンク付回路基板
JP2004104074A (ja) * 2002-07-17 2004-04-02 Sumitomo Electric Ind Ltd 半導体装置用部材

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1732128A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673428B2 (en) * 2006-12-27 2014-03-18 Hitachi Chemical Company, Ltd. Engraved plate and substrate with conductor layer pattern using the same

Also Published As

Publication number Publication date
EP1732128A1 (en) 2006-12-13
US7470982B2 (en) 2008-12-30
JP4382547B2 (ja) 2009-12-16
EP1732128A4 (en) 2009-11-04
JP2005276962A (ja) 2005-10-06
US20070194440A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
WO2005091360A1 (ja) 半導体装置用基板と半導体装置
US20110229837A1 (en) Wafer Heating Apparatus, Electrostatic Chuck, and Method for Manufacturing Wafer Heating Apparatus
JPH0261539B2 (ja)
WO2016152345A1 (ja) 静電チャック装置
JPH08241942A (ja) 薄膜積層体
JP4369765B2 (ja) 静電チャック
KR100981837B1 (ko) 반도체 장치용 부재 및 반도체 장치
JP4811790B2 (ja) 静電チャック
JP2005150370A (ja) 静電チャック
JP7287900B2 (ja) 熱伝導及び電気絶縁のための装置
JPS6224647A (ja) 半導体素子搭載用基板
JPS58103156A (ja) 半導体素子塔載用基板
JP2007095716A (ja) 複合体およびそれを備えた半導体製造装置用サセプタ並びにパワーモジュール
RU2411609C1 (ru) Теплоотводящий элемент
RU90728U1 (ru) Теплоотводящий элемент
JPS59115544A (ja) 半導体素子搭載用基板
RU90787U1 (ru) Теплоотводящий элемент
JP2009177084A (ja) 電子デバイス及びその製造方法
JPS62182182A (ja) 金属化面を有する窒化アルミニウム焼結体
RU2413329C9 (ru) Теплоотводящий элемент
JPS59184586A (ja) 半導体素子搭載用回路基板
JPH10321776A (ja) 半導体素子用放熱部材
JPS62122152A (ja) 半導体装置用基板の製造方法
JPS6224648A (ja) 半導体素子搭載用基板
JPS61102744A (ja) 半導体装置用基板およびその製造法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 10593819

Country of ref document: US

Ref document number: 2005720118

Country of ref document: EP

Ref document number: 2007194440

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Ref document number: DE

WWP Wipo information: published in national office

Ref document number: 2005720118

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 10593819

Country of ref document: US