WO2005071699A1

WO2005071699A1 - チップインダクタ及びその製造方法

Info

Publication number: WO2005071699A1
Application number: PCT/JP2004/017068
Authority: WO
Inventors: Hayami Kudo; Masahiko Kawaguchi; Yasuhiro Nakata
Original assignee: Murata Manufacturing Co., Ltd.
Priority date: 2004-01-23
Filing date: 2004-11-17
Publication date: 2005-08-04
Also published as: JPWO2005071699A1; KR20060009302A; US7460000B2; TWI248091B; TW200525560A; JP4140061B2; US20070069844A1; KR100692281B1; EP1708209A1; EP1708209A4

Abstract

　小型・薄型であるという特長を確保しつつ良好なＱ特性を実現したチップインダクタ及びその製造方法を提供する。　チップインダクタ１は、導体パターン３１，３２，３３，３４と絶縁層３５，３６，３７，３８とをセラミックス基板２上に交互に複数積層し、これら複数の導体パターン３１，３２，３３，３４同士をその積層方向に直列接続して一のコイル３０を形成することによりなる。具体的には、セラミックス基板２の直上に設けられた最下層の導体パターン３１のターン数を、他の複数の導体パターン３２，３３，３４のターン数よりも多く設定し、且つ他の複数の導体パターン３２，３３，３４のターン数を、互いにほぼ等しいターン数に設定する。好ましくは、導体パターン３１のターン数を他の導体パターン３２，３３，３４のターン数の略１．５倍に設定する。

Description

明細書

チップインダクタ及びその製造方法

技術分野

[0001] この発明は、コイルを形成する導体パターンと絶縁層とを交互に積層してなるチッブインダクタ及びその製造方法に関するものである。

背景技術

[0002] チップインダクタは、外形が小型 '薄型のチップ状に形成されており、電子機器の小型化 ·薄型化に対応した極めて高性能で汎用性の高い電子部品の一種類であり、例えばノイズフィルタとして種々の電子回路に組み込まれて使用されて、る。

この種のインダクタに係る第 1の従来技術例として、例えば、特許文献 1に開示された技術がある。このインダクタは、コイル導体と低誘電率絶縁膜とを絶縁性基板上に交互に積層していき、各低誘電率絶縁膜の上下のコイル導体同士をその低誘電率絶縁膜に設けられた窓部を介して接続 ( ヽゎゆる層間接続)することで、チップインダクタ全体として直列した一繋がりのコイルを形成する積層インダクタである。そして、この積層インダクタは、上記一繋がりのコイル全体のインダクタンスを、より大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化している。すなわち。コイル全体の合計ターン数を多くすることで、各コイル導体の線幅及び厚みを確保して低直流抵抗化を達成しつつ、所望の高インダクタンス値を得ている。この結果、良好な Q特性を実現せんとするものである。

[0003] また、第 2の従来技術として、例えば、特許文献 2に開示された技術がある。この技術は、上記のような積層インダクタにおける積層体の上層側や下層側に、ターン数の多いコイル導体を配置し、これら上層及び下層に挟まれた中間層に、ターン数の少なヽコイル導体を配置することで、コイル全体における直流抵抗値の分布を異ならせている。すなわち、積層体の中心部（中間層の部分)を低直流抵抗ィ匕すると共に、上層や下層のような外側寄りの部分を高直流抵抗化する。これにより、積層体の製造時の圧着歪みを小さくすると共に、積層インダクタの放熱特性の向上を図っている。

[0004] 特許文献 1 :特開平 9 17634号公報特許文献 2 :特開 2002-246231号公報

発明の開示

[0005] しかし、上記した第 1の従来技術では、次のような問題が生じるおそれがある。

すなわち、コイル全体のインダクタンスを大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化すると、線幅は細くしなくとも済むが、その多層化した分だけ積層体の全体的な外形寸法の厚さ（高さ）が大きくなり、小型'薄型であるというチップインダクタとしての特長を損なってしまうおそれがある。

[0006] また、第 2の技術では、ターン数の多、コイル導体を積層体の上層側や下層側に配置するので、インダクタンスを高くしつつ良好な放熱特性を得ることができる力ターン数の少ない層では、直流抵抗値を小さくするために、コイル導体の線幅を大きくしなければならなくなり、その分、コイルの内径も小さくなつてインダクタンスが低くなり、 Q特性が低下するおそれがある。また、ターン数の多い層では、線幅の設定が制限される。このため、この層を焼成すると、この層の線幅が収縮して細くなり、この結果、直流抵抗値が増大するという問題もある。

[0007] この発明は、上述した課題を解決するためになされたもので、小型 '薄型であるという特長を確保しつつ良好な Q特性を実現したチップインダクタ及びその製造方法を提供することを目的とする。

[0008] 上記課題を解決するために、請求項 1の発明は、基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が一のコイルの一方端に接続され他方が一のコイルの他方端に接続された 1対の外部接続電極とを具備するチップインダクタであって、一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンの!/、ずれかを最多ターン数の導体パターンとし、チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた構成とする。

力かる構成により、複数の導体パターンを直列接続してなる一のコイルにおいて、複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかが最多ターン数の導体パターンとなるので、その分、インダクタンスが高くなる。そして、当

、ので、コイル全体としての直流抵抗を低!、値に保つことができる。

[0009] 請求項 2の発明は、請求項 1に記載のチップインダクタにおいて、最下層の導体パターンを最多ターン数の導体パターンに設定すると共に、他の複数の導体パターンのターン数を互、に略等ヽターン数に設定した構成とする。

かかる構成により、一のコイルにおいて、最下層の導体パターンのみが最多ターン数となるので、その分、インダクタンスが高くなる。さらに、最下層の導体パターン以外の大多数を占める他の複数の導体パターンはターン数が少なくて済むので、コイル全体としての直流抵抗をさらに低い値に保つことができる。また、最下層の導体バターンのみを最多ターン数にして、そのインダクタンス高くしているので、導体パターンの積層数を増カロさせなくとも済む。

[0010] 請求項 3の発明は、請求項 2に記載のチップインダクタにおいて、最下層の導体パターンのターン数を、他の複数の導体パターンのターン数の略 1. 5倍に設定した構成とする。

力かる構成により、一のコイル全体としてのインダクタンス値をさらに向上させることができると共に、直流抵抗値の増大をさらに抑制することができる。

[0011] 請求項 4の発明は、請求項 3に記載のチップインダクタにおいて、最下層の導体パターンのターン数を略 1. 5卷とし、他の導体パターンのターン数を略 1卷とした構成とする。

[0012] 請求項 5の発明は、請求項 1ないし請求項 4のいずれかに記載のチップインダクタにおいて、各外部接続電極は、チップ本体の上面から側端面を通じて下面に至る断面略コ字状をなす構成とした。

[0013] 請求項 6の発明は、請求項 5に記載のチップインダクタにおいて、各外部接続電極を、コイルが作る磁束が当該外部接続電極の部分であってチップ本体上面及び下面に位置する部分を通らないように、形成した構成とする。

力かる構成により、このチップインダクタにおける一のコイルによって生じる磁界が外部接続電極によって妨げられることを回避できる。

[0014] 請求項 7の発明は、請求項 1ないし請求項 6のいずれかに記載のチップインダクタにおいて、複数の導体パターンは、絶縁層に設けた開口部を通して積層方向に直列接続されて、一のコイルをなすものである構成とした。

[0015] 請求項 8の発明は、請求項 1ないし請求項 7のいずれかに記載のチップインダクタにおいて、基板は、セラミックス基板又はウェハであり、導体パターンは、感光性導体ペーストをパター-ングして焼成してなるものであり、絶縁層は、絶縁材ペーストを焼成してなるものである構成とした。

[0016] 請求項 9の発明は、請求項 1ないし請求項 8のいずれかに記載のチップインダクタにおいて、複数の導体パターンは、互いに線幅が略等しく設定されている構成とした

[0017] また、請求項 10の発明は、感光性導体ペーストをパターユングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はウェハ上に、交互に複数回繰り返して、複数の導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、複数の導体パターンのうち、セラミックス基板又はウェハの直上に設けられる最下層の導体パターンのターン数を、他の複数の導体パターンのターン数よりも多く設定し、かつ他の複数の導体パターンのターン数を、互いに略等しいターン数に設定する構成とした。

力かる構成により、最下層の導体パターンが、セラミックス基板又はウェハの直上に設けられているので、焼成時の収縮が、絶縁層上に設けられた他の複数の導体バターンよりも少なくなる。この結果、所望の線幅を確保しつつ、ターン数を他の複数の導体パターンのターン数よりも多くすることができる。

[0018] 請求項 11の発明は、請求項 10記載のチップインダクタ製造方法において、最下層の導体パターンを、他の複数の導体パターンのターン数の略 1. 5倍のターン数に形成する構成とした。

力かる構成により、焼成時における最下層の導体パターンの収縮率が低いことによるターン数の増加可能化と焼成された線幅の縮小の抑制とが相まって、出来上った一のコイル全体としてのインダクタンス値の向上と直流抵抗値の増大の抑制とが、さらに向上する。

[0019] 請求項 12の発明は、請求項 10又は請求項 11に記載のチップインダクタ製造方法において、絶縁層に開口部を設け、その開口部を通して複数の導体パターン同士をその積層方向に直列接続して、一のコイルを形成する構成とした。

[0020] 以上説明したように、請求項 1一請求項 9の発明に係るチップインダクタによれば、複数の導体パターンを直列接続してなる一のコイルのインダクタンスを高くすることができると共にその直流抵抗を低い値に保つことができるので、コイル全体の Q特性を向上させることができる。

[0021] 特に、請求項 2の発明に係るチップインダクタによれば、一のコイルにおける最下層の導体パターンのみが最多ターン数となるので、その分、インダクタンスが高くなる。し力も、これ以外の大多数を占める他の複数の導体パターンを多ターン数としなくとも済むので、コイル全体としての直流抵抗を低い値に保つことができ、その結果、コィル全体の Q特性を向上させることができる。しかも、そのように最下層の導体パターンのみを最多ターン数とすることでインダクタンスを向上させているので、導体パターンの積層数を増カロさせることなく、インダクタ全体の薄型化を図ることができる。

[0022] また、請求項 3の発明に係るチップインダクタによれば、最下層の導体パターンのターン数を、他の複数の導体パターンのターン数の略 1. 5倍に設定した構成としたので、一のコイル全体としてのインダクタンス値の向上と直流抵抗値の増大の抑制とを図ることができ、コイル全体の Q特性をさらに向上させることができる。

[0023] また、請求項 6の発明に係るチップインダクタによれば、一のコイルによって生じる磁界が外部接続電極で妨げられることを回避することができので、コイル全体のインダクタンスをさらに向上させて、 Q特性のさらなる向上を達成することができる。

[0024] また、請求項 10な、し請求項 12の発明に係るチップインダクタ製造方法によれば、所望の線幅を確保しつつ、最下層の導体パターンのターン数を他の複数の導体パターンのターン数よりも多くすることができるので、積層数を増大させることなく最下層の導体パターンのみを多ターン数にしてインダクタンスを高くすることができ、且つそれ以外の他の複数の導体パターンのターン数を少なくして、線幅を確保することができる。また、最下層の導体パターンの焼成時における収縮が、絶縁層上に設けられた他の複数の導体パターンよりも少なぐほぼ所望の線幅を維持するので、コイル全体の直流抵抗値を低くすることができ、この結果、インダクタ全体を薄型のままに保ちつつ、コイル全体の Q特性を向上させることが可能となる。

図面の簡単な説明

[0025] [図 1]この発明の一実施例に係るチップインダクタの分解斜視図である。

[図 2]チップインダクタの外観を示す斜視図である。

[図 3]ビアホールの部分を示す図 2の矢視 A— A断面図である。

[図 4]コイルと外部接続電極との接続部分を示す図 2の矢視 B— B断面図である。

[図 5]チップインダクタの製造プロセスの主要な流れを表した工程図である。

[図 6]最下層の導体パターンの焼成時における状態を示す断面図である。

[図 7]他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。

[図 8]最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図である。

[図 9]最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。

発明を実施するための最良の形態

[0026] 以下、この発明の最良の形態について図面を参照して説明する。

実施例 1

[0027] 図 1は、この発明の一実施例に係るチップインダクタの分解斜視図であり、図 2は、その外観を示す斜視図であり、図 3は、ビアホールの部分を示す図 2の矢視 A— A断面図であり、図 4は、その内部に形成されたコイルと外部接続電極との接続部分を示す図 2の矢視 B-B断面図である。

[0028] この実施例のチップインダクタ 1は、セラミックス基板 2と、その上に積層形成された積層体 3と、そのセラミックス基板 2及び積層体 3からなるチップ本体の左右両端にそれぞれ付設された外部接続電極 4-1 , 4-2とで構成されて、る。

[0029] セラミックス基板 2は、アルミナ材料を焼成して形成した厚さ 0. 15 [mm]の基板を、縦 X横が約 0. 6 [mm] X 0. 3 [mm]という微小寸法に切断したものである。

[0030] 積層体 3は、図 1に示すように、外径寸法 Rが等しい複数の導体パターン 31— 34と複数の絶縁層 35— 38とを、交互に積層したものである。

複数の導体パターン 31— 34のうちの導体パターン 31は、最多ターン数の導体パターンであり、セラミックス基板 2の表面直上に設けられて最下層に位置している。この導体パターン 31のターン数は略 1. 5卷であり、他の導体パターン 32, 33, 34のターン数よりも略 1. 5倍のターン数に設定されている。したがって、他の導体パターン 3 2, 33, 34のターン数は、いずれも略 1巻に設定されている。

このように構成された導体パターン 31— 34は、互いにほぼ等、線幅に設定されており、また、導体パターン 31— 34は、開口部としてのビアホール 51, 52, 53をそれぞれ通してその積層方向に順に直列的に接続され、一のコイル 30をなしている。

[0031] 具体的には、図 3にも示すように、ターン数が 1. 5巻の導体パターン 31がセラミックス基板 2の直上に設けられており、絶縁層 35がこの導体パターン 31とセラミックス基板 2表面を覆うように積層形成されている。そして、絶縁層 35の表面上に、ターン数が略 1巻の導体パターン 32が設けられ、この導体パターン 32及び絶縁層 35表面を覆うように、絶縁層 36が積層形成されている。さらに、その絶縁層 36の表面上には、略 1巻の導体パターン 33が設けられ、この導体パターン 33及び絶縁層 36表面を覆うように、絶縁層 37が積層形成されている。そして、この絶縁層 37の表面上に、略 1 巻の導体パターン 34が設けられ、外層として兼用される絶縁層 38が、この導体パターン 34及び絶縁層 37表面を覆うように積層形成されて!、る。

このような積層体 3の各部位を構成する導体パターン 31— 34は、後述するように、銀及びガラス等を主材料とする感光性導電ペーストをパターユング '焼成してなり、絶縁層 35— 38は、ガラス等を主材料とする絶縁ペーストを印刷'焼成してなる。

[0032] また、この積層体 3の厚さは、セラミックス基板 2の厚さと同じぐ約 0. 15 [mm]となつている。すなわち、セラミックス基板 2の厚さは、チップインダクタ全体の厚さのほぼ半分に設定されている。したがって、セラミックス基板 2の表面直上に設けられた最下層の導体パターン 31は、セラミックス基板 2と積層体 3で構成されるチップ本体の厚さ方向にお、て、ほぼ中央部に位置して、ることとなる。 [0033] 外部接続電極 4 1, 4—2は、図 2に示すように、略コ字状をなし、セラミックス基板 2 と積層体 3とで構成されるチップ本体の両側端面に、この各側端面を含んで上面の一部分及び下面の一部分を覆うように各々付設されている。すなわち、外部接続電極 4 1, 4—2は、図 3に示すように、チップ本体の上面である絶縁層 38の上面からチップ本体の側端面（図 3の左，右側面）を通じてチップ本体の下面であるセラミックス基板 2の下面に至る断面略コ字状をなす。これら外部接続電極 4 1, 4 2はコイル 3 0の両端子にそれぞれ接続されている。具体的には、図 4に示すように、外部接続電極 4-1は導体パターン 31に接続され、外部接続電極 4-2は導体パターン 34に接続されている。これら外部接続電極 4—1, 4 2の表面には、それぞれ Ni, Sn, Cu等のメツキが施されて、導電性及び外部との接続性等が良好なものとなって、る。

[0034] 次に、このチップインダクタの製造方法について説明する。

図 5は、このチップインダクタの製造プロセスの主要な流れを表した工程図である。

[0035] まず、図 5 (a)に示すように、感光性導体ペースト 39をセラミックス基板 2の表面上に塗布する。そして、それをフォトリソグラフィ法によりパターユングして、略 1. 5巻の部分的なシートコイル状の未焼成のパターンとした後、焼成して、図 5 (b)に示すように、略 1. 5巻の最下層の導体パターン 31を形成する。

ところで、未焼成の導体パターンは、焼成時に収縮しょうとするが、セラミックス基板 2上に形成されているので、導体パターン 31の焼成時における線幅の収縮は、他の導体パターン 32, 33, 34の線幅の収縮と比べて非常に小さい。

[0036] 上記工程に引き続いて、図 5 (c)に示すように、絶縁層 35を、導体パターン 31とセラミックス基板 2表面を覆うように製膜し、ビアホール 51を形成した後、焼成する。

[0037] そして、図 5 (d)に示すように、上記と同様の感光性導体ペースト 39を絶縁層 35の表面上に塗布し（図示省略）、このペーストをフォトリソグラフィ法によってパターニングすることで、略 1巻の部分的なシートコイル状の未焼成のパターンを形成する。このとき、感光性導体ペースト 39がビアホール 51に入り込む。力かる状態でパターンを焼成することで、パターン数が略 1巻の導体パターン 32が形成され、この導体パターン 32がビアホール 51を通して導体パターン 31と電気的に接続した状態となる。

このときの焼成では、絶縁層 35がガラスを主材料とし、且つその上の未焼成の導体ノターンが銀ペースト材料力もなるので、ガラスが銀の焼結助材として作用し、導体パターン 32の線幅の収縮率を高める。したがって、焼成によって得られた導体パターン 32は、導体パターン 31の場合よりも大幅に収縮する。しかし、この導体パターン 32は、最下層の導体パターン 31よりも少ないターン数に設定されているので、上記のような収縮による線幅の減少分を予め考慮に入れて、その分、未焼成の導体バターン 32の線幅等の寸法を大きめにしておくことが可能である。このようにして、焼成時に線幅が減少するおそれが高い絶縁層 35上の導体パターン 32についても、所望の線幅に形成することができる。より好ましくは、導体パターン 32の線幅が導体パターン 31の線幅とほぼ等しくなるように設定する。

[0038] 続いて、図 5 (e)に示すように、絶縁層 36を、導体パターン 32と絶縁層 35表面を覆うように製膜し、ビアホール 52を形成した後、焼成する。

そして、図 5 (f)に示すように、この絶縁層 36の上に、導体パターン 32と同ターン数の導体パターン 33、絶縁層 35と同様にビアホール 53を有する絶縁層 37、導体パターン 32と同ターン数の導体パターン 34、保護層として兼用される絶縁層 38を、この順に順次積層形成していく。そして、このようにして作製されたウェハを、スクライブ及びローラブレイクにより分割して、約 0. 6 [mm] X 0. 3 [mm]の個々のチップ本体を作製する。

[0039] このようにして作製されたチップ本体の積層体 3の内部には、略 1. 5巻の最下層導体パターン 31と略 1巻の他の導体パターン 32, 33, 34とがその積層方向にビアホール 51, 52, 53を通して直列接続され、一のコイル 30が形成されている。

そこで、外部接続端子 4 1, 4 2を、この一のコイル 30の両端に接続させた状態で、チップ本体の両側端 la, lbにそれぞれ焼き付け'メツキなどして付設することで、図 1一図 3に示したチップインダクタ 1を完成させる。

[0040] 次に、この実施例のチップインダクタとその製造方法とにおける作用及び効果について説明する。

[0041] まず、焼成時における導体パターン 31— 34の収縮作用とその効果について述べる。

図 6は、最下層の導体パターンの焼成時における状態を示す断面図であり、図 7は、他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。

図 6に示すように、最下層の導体パターン 31は、セラミックス基板 2の直上に設けられる。したがって、導体パターン 31の焼結助材として作用するガラスがセラミックス基板 2に存在しないので、未焼成の導体パターン 3 全体を焼成しても、導体パターン 31の線幅はほとんど減少しない。

このように、セラミックス基板 2の直上に設けられる導体パターン 31は、焼成工程を経ても、導体パターン 32, 33, 34に比べてその収縮が非常に小さいので、焼成後もその断面積を所望の大きさに保つことができる。したがって、線幅収縮による直流抵抗値の増大を抑制しつつ、多ターンィ匕によるインダクタンスの増加を図ることができ、その結果、コイル 30の Q特性を向上させることができる。さらに、導体パターン 31において、ターン数を稼ぐことにより、他の導体パターン 32,33,34の積層数を増加させなくとも済み、この結果、チップインダクタ 1全体の薄型化が可能となる。

[0042] 他方、導体パターン 32, 33, 34につ、ては、図 7 (a)に示すように、焼成前に、導体パターン 32' (33' , 34' )カ絶縁層 35 (36, 37)上にあるので、絶縁層 35 (36 , 37)の主成分であるガラス力導体パターン 32' (33' , 34' )の銀の焼結助材として作用する。この結果、焼成時に、図 7 (b)に示すように、導体パターン 32 (33, 34 )の線幅が導体パターン 31の場合よりも大幅に収縮する。しかし、導体パターン 32 (3 3, 34)のターン数は略 1卷であり、最下層の導体パターン 31よりも少ないターン数に設定されているので、未焼成の導体パターン 32' (33' , 34' )の線幅の寸法を、仕上がり線幅よりも予め大きめにしておくことができる。したがって、焼成時における線幅の減少分を予め見込んで、未焼成の導体パターン 32' (33' , 34' )の線幅を大きめに設定しておくことで、導体パターン 31とほぼ等しい線幅の導体パターン 3 2 (33, 34)を形成することができる。

このように、導体パターン 32, 33, 34は、少ないターン数で所望の線幅に形成することができるので、コイル 30全体としての直流抵抗を低い値に保つことができ、この結果、コイル 30全体の Q特性を向上させることができる。

[0043] 次に、導体パターン 31— 34のターン数の設定について述べる。この実施例では、図 1に示すように、最下層の導体パターン 31のターン数を略 1. 5 ターンとし、他の複数の導体パターン 32, 33, 34のターン数を等しく略 1ターンとすることで、一のコイル 30全体としてのインダクタンス値の向上と、直流抵抗値の増大の抑制とを図り、コイル全体の Q特性のさらなる向上を達成して、る。

これは、最下層の導体パターンのターン数を過多に設定すると、そのコイルパターンとしての内径が余りにも小さくなつてしまって Q特性が低下し、逆に、他の導体パターン 32, 33, 34とほとんど変わらないような少ないターン数に設定すると、コイル 30 全体としてのインダクタンスを増大させることが困難になる力もである。かかる観点から、最下層の導体パターン 31のターン数を略 1. 5巻とすると共に他の導体パターン 32 , 33, 34のターン数を略 1卷とすることで、 Q特性の最適化を図った。

[0044] 最後に、最多ターン数の導体パターン 31を最下層にして、チップインダクタ 1の厚さ方向ほぼ中央部に位置させたことによる作用及び効果について述べる。

図 8は、最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図であり、図 9は、最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。なお、図 8では、説明と理解を容易にするため、導体パターン 31の卷数を 2ターンとし、他の導体パターンの卷数を 1ターンとして表示した。

この実施例では、図 8に示すように、最多ターン数で内径が最も狭い導体パターン 31を最下層に配して、チップインダクタ 1の厚さ方向ほぼ中央部に位置させ、この上方に、ターン数の少く内径が広い導体パターン 32, 33, 34を配置した状態となっている。

かかる状態では、コイル 30によってその周囲に生成される磁界 8は、チップインダクタ 1の左右両端に設けられて、る外部接続電極 4 1 , 4-2に妨げられることがな！、ので、高磁束密度で分布すると想定される。これにより、このチップインダクタ 1全体としての Q特'性は高くなる。

[0045] 他方、図 9に示すように、最多ターン数の導体パターン 31を最上位に配置し、その下方に 1巻の導体パターン 32, 33, 34を配置した場合には、コイル 30によって生成される磁界 9は、その全体的な分布が導体パターン 31の位置している側に即ち上方にずれ込むので、その一部分の磁束がチップインダクタ 1の外部接続電極 4 1, 4 2に妨げられてしまう。この結果、その分、磁束が通り難くなり、 Q特性が高くならない

[0046] このように、最多ターン数の導体パターン 31を、チップインダクタ 1全体の約 1Z2の厚さを有するセラミックス基板 2の直上に設けて、チップインダクタ 1全体の厚さ方向ほぼ中央部に位置させることにより、チップインダクタ 1の Q特性を向上させることができる。

[0047] なお、この発明は、上記実施例に限定されるものではなぐ発明の要旨の範囲内にお、て種々の変形や変更が可能である。

上記実施例では、個々のチップインダクタ 1の外形寸法を約 0. 6 [mm] X 0. 3 [m m]としたが、この他にも例えば、 1. 0[mm] X O. 5 [mm]とすることや、セラミックス基板 2を厚さが 0. 2[mm] 0. 25 [mm]のものとすることなども可能である。

また、基板としてアルミナを焼成してなるセラミックス基板を用いた場合にっヽて説明したが、基板以外にも、例えばウェハを用いることなども可能である。

また、最下層の導体パターン 31を略 1. 5卷とし、他の導体パターン 32, 33, 34は略 1卷とした力卷数についてはこれのみに限定されるものではない。

また、上記実施例では、最下層の導体パターン 31を最多ターン数に設定したが、これに限るものではない。すなわち、複数の導体パターン 31— 34の下側半部に存する導体パターン 31, 32のいずれかを最多ターン数に設定すれば良い。

Claims

請求の範囲

[1] 基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の上記導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が上記一のコイルの一方端に接続され他方が一のコイルの他方端に接続された 1対の外部接続電極とを具備するチップインダクタであって、

上記一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかを最多ターン数の導体パターンとし、

上記チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた、

ことを特徴とするチップインダクタ。

[2] 請求項 1に記載のチップインダクタにぉヽて、

上記最下層の導体パターンを上記最多ターン数の導体パターンに設定すると共に、他の複数の導体パターンのターン数を互いに略等しいターン数に設定した、ことを特徴とするチップインダクタ。

[3] 請求項 2に記載のチップインダクタにぉヽて、

上記最下層の導体パターンのターン数を、上記他の複数の導体パターンのターン数の略 1. 5倍に設定した

ことを特徴とするチップインダクタ。

[4] 請求項 3に記載のチップインダクタにぉヽて、

上記最下層の導体パターンのターン数を略 1. 5卷とし、上記他の導体パターンのターン数を略 1卷とした

ことを特徴とするチップインダクタ。

[5] 請求項 1な!、し請求項 4の、ずれかに記載のチップインダクタにぉヽて、

上記各外部接続電極は、上記チップ本体の上面から上記側端面を通じて下面に至る断面略コ字状をなす、

ことを特徴とするチップインダクタ。

[6] 請求項 5に記載のチップインダクタにぉヽて、

上記各外部接続電極を、上記コイルが作る磁束が当該外部接続電極の部分であつて上記チップ本体上面及び下面に位置する部分を通らな、ように、形成した、ことを特徴とするチップインダクタ。

[7] 請求項 1な!、し請求項 6の、ずれかに記載のチップインダクタにぉヽて、

上記複数の導体パターンは、上記絶縁層に設けた開口部を通して積層方向に直列接続されて、上記一のコイルをなすものである

ことを特徴とするチップインダクタ。

[8] 請求項 1な!、し請求項 7の、ずれかに記載のチップインダクタにぉヽて、

上記基板は、セラミックス基板又はウェハであり、

上記導体パターンは、感光性導体ペーストをパターユングして焼成してなるものであり、

上記絶縁層は、絶縁材ペーストを焼成してなるものである

ことを特徴とするチップインダクタ。

[9] 請求項 1な!、し請求項 8の、ずれかに記載のチップインダクタにぉヽて、

上記複数の導体パターンは、互いに線幅が略等しく設定されて、る

ことを特徴とするチップインダクタ。

[10] 感光性導体ペーストをパターユングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はゥェハ上に、交互に複数回繰り返して、複数の上記導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、

複数の上記導体パターンのうち、上記セラミックス基板又はウェハの直上に設けられる最下層の導体パターンのターン数を、他の複数の導体パターンのターン数よりも多く設定し、且つ上記他の複数の導体パターンのターン数を、互いに略等しいターン数に設定する

ことを特徴とするチップインダクタ製造方法。

[11] 請求項 10記載のチップインダクタ製造方法において、上記最下層の導体パターンを、上記他の複数の導体パターンのターン数の略 1. 5 倍のターン数に形成する

ことを特徴とするチップインダクタ製造方法。

請求項 10又は請求項 11に記載のチップインダクタ製造方法にぉ、て、

上記絶縁層に開口部を設け、その開口部を通して複数の上記導体パターン同士をその積層方向に直列接続して、上記一のコイルを形成する

ことを特徴とするチップインダクタ製造方法。