WO2005062386A1 - 縦型ゲート半導体装置およびその製造方法 - Google Patents

縦型ゲート半導体装置およびその製造方法 Download PDF

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Shuji Mizokuchi
Mitsuhiro Yamanaka
Hiroyuki Gunji
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Matsushita Electric Industrial Co., Ltd.
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a semiconductor device having a vertical gate electrode and a method for manufacturing the same.
  • a method of arranging a gate electrode of a semiconductor device in a vertical direction (a direction perpendicular to a main surface of a substrate).
  • a semiconductor device to which this method is applied there is a vertical gate semiconductor device.
  • a gate electrode is arranged in a vertical direction, and a source region is formed so as to face an upper part of the gate electrode. Further, a drain region is formed so as to face the bottom of the gate electrode.
  • the gate electrode is arranged in the vertical direction, the uppermost surface of the vertical gate electrode and the surface of the silicon region where the source region exists are present on substantially the same plane. For this reason, when connecting the common electrode to the source region and the body contact region, the upper part of the vertical gate electrode is, for example, a convex insulating film. To prevent conduction between the source region or body contact region and the vertical gate electrode.
  • FIG. 3 is a diagram showing a cross-sectional configuration of a semiconductor device, specifically, an N-channel vertical gate DMOS (Double Diffused Metal Oxide Semiconductor) transistor.
  • N-channel vertical gate DMOS Double Diffused Metal Oxide Semiconductor
  • an epitaxial layer 1810 is formed on a silicon substrate 1800 which is an N + type semiconductor substrate doped with an N-type (first conductivity type) impurity by an epitaxial growth method. Is formed.
  • the epitaxial layer 1810 includes an N-type drain region 1811, a P-type body region 1812 formed on the drain region 18111, and an N + formed on the body region 1812. And a P + type pody contact region 1814 formed adjacent to the source region 1813 and having a higher impurity concentration than the body region 1812.
  • the epitaxial layer 1810 is provided with a trench penetrating the source region 1813 and the body region 1812 and reaching the upper portion of the drain region 1811.
  • a vertical gate electrode 1820 is embedded.
  • the uppermost surface of the vertical gate electrode 1820 is below the surface of the epitaxial layer 1810 where the source region 1813 exists. Further, an insulating film 1830 is filled above the vertical gate electrode 1820 inside the trench. Also, An insulating material 18 serving as a gate insulating film is provided between the vertical wall surface of the trench and the vertical wall surface of the trench in each of the rain region 1811 and the body region 1812. 40 are interposed. Further, on the epitaxial layer 1810, a common electrode 1805 commonly connected to the source region 1813 and the body contact region 1814 is provided.
  • FIG. 1 (b) is a diagram showing a plan configuration of a MOSFETs array in which the MOSFETs shown in FIG. 1 (a) are arranged in an array as one cell (one unit).
  • FIG. 1A is a cross-sectional view taken along the line AA ′ of FIG. 1B. Also, in FIG. 1B, members other than the vertical gate electrode 1820, the source region 1813, and the body-contact region 1814 are not shown.
  • the epitaxial layer (semiconductor layer) 1810 of the conventional vertical gate semiconductor device shown in FIGS. 1A and 1B is composed of the N-type drain region 1811 and the drain region.
  • a contact region 18 14 The surfaces of the source region 1813 and the body contact region 1814 are the surfaces of the semiconductor layer 1810.
  • the upper portion of the vertical gate electrode 1820 faces the source region 1813, and the bottom portion of the vertical gate electrode 1820 faces the drain region 1811.
  • the insulating film 1830 establishes conduction between the source region 1813 or the body contact region 1814 and the vertical gate electrode 1820.
  • the upper surface of the vertical gate electrode 1820 was covered with an insulating film, which was performed when connecting the common electrode to the source region 1813 and the pod contact region 1814. The step can be omitted.
  • the masking step can be performed on a flat surface, the manufacture of the vertical gate semiconductor device can be simplified.
  • FIGS. 2A and 2B are cross-sectional views of another conventional vertical gate semiconductor device, specifically, an N-channel vertical gate DMOS transistor described in Japanese Patent Application Laid-Open No. 2000-252468. It is.
  • FIG. 2 (a) is a cross-sectional view showing a first region functioning as a MOS transistor
  • FIG. 2 (b) is a second region for taking an electrical contact with a body region of the transistor.
  • N-type (first conductivity type) impurities are doped on a silicon substrate 2800 which is an N + type semiconductor substrate.
  • a mold drain region 2811 is formed.
  • a P-type body one region 2812 is formed, and on the body region 2812, an N + type source region 2813 is formed.
  • a trench reaching the upper portion of the drain region 2811 is provided, and a vertical gate electrode 2820 is embedded in the trench.
  • the uppermost surface of the vertical gate electrode 2820 is located below the surface of the semiconductor layer where the source region 2813 exists.
  • an insulating film 2830 is filled above the vertical gate electrode 2820 inside the trench.
  • an insulating material 2840 serving as a gate insulating film is interposed between a surface serving as a vertical wall surface of the trench in each of the drain region 2811 and the body region 2812 and the vertical gate electrode 2820. are doing.
  • a common electrode 2850 connected to the source region 2813 is provided on the source region 2813.
  • the second region is provided with a P + type body contact region 2814 instead of the source region 2813 shown in FIG. 2 (a).
  • a P + type body contact region 2814 instead of the source region 2813 shown in FIG. 2 (a).
  • it has the same cross-sectional configuration as the first region.
  • a vertical gate electrode 2820 or a re-gate trench ⁇ ) ⁇ is a diagram showing a plan configuration of a MOS FET s array which is alternately arranged in a stripe shape along the extending direction.
  • members other than the vertical gate electrode 2820, the source region 2813, and the body contact region 2814 are not shown.
  • each gate electrode 2820 that is, each gate trench
  • a stripe shape is obtained.
  • Multiple arrays are configured. Each array is arranged adjacent to the gate trench and is separated from other arrays by the gate trench.
  • the vertical dimension (dimension in the direction in which the gate trench extends) of the array arranged beside the gate trench is such that the source region 2813 has a relatively long dimension.
  • the body-contact region 28 14 has a relatively short dimension. That is, the first region that functions as a transistor has a larger area than the second region that functions as a body contact.
  • FIG 2 (a) ⁇ (c) having a stripe-shaped layout, in other conventional vertical gate semiconductor device, shown in FIG. 1 (a) and (b), the cell-like Reia ⁇ Bok
  • the pitch of the gate trench can be narrower than the conventional MOS FET s array.
  • the top surface of the insulating film formed on the gate electrode in the gate trench should be secured in order to secure the contact area between the source region and the electrode (common electrode).
  • a technique for lowering the source region below the surface of the semiconductor layer where the source region exists is disclosed in, for example, JP-A-2001-085685 or JP-A-11-1103052. According to this technique, the source region and the common electrode can be brought into contact with each other at a part of the gate trench wall surface and the semiconductor layer surface.
  • the vertical gate electrode In a vertical gate semiconductor device that is arranged at an interval of 25 jUm, if the interval between the vertical gate electrodes is to be reduced by 0.1 m, the vertical gate electrode will be considered in consideration of the resistance of polysilicon. Since the width of the gate electrode cannot be reduced, the interval between the vertical gate electrodes must be reduced to 0.15 m inevitably, and the source region formed at this interval becomes extremely small. . As a result, the contact area between the common electrode and the source region is reduced, and the contact resistance of the source region is increased.
  • the contact area between the common electrode and the body-contact region is reduced to reduce the distance between the common electrode and the source region.
  • the contact area can be increased.
  • the contact area between the common electrode and the body contact region is reduced, the body region cannot be sufficiently grounded, and a new problem arises in that the parasitic bipolar transistor operates slowly.
  • a first vertical gate semiconductor device includes a second region for taking an electrical contact between a first region functioning as a transistor and a body region of a transistor.
  • a vertical trench gate semiconductor device in which regions are disposed adjacent to each other, wherein the first region includes a drain region, a body region formed above the drain region, and a first region formed above the body region.
  • the source region is formed above the one body region. For this reason, even when the distance between the gate electrodes is reduced due to the miniaturization of the device, the contact area between the common electrode and the source region can be sufficiently increased without reducing the arrangement area of the body contact region. Can be secured. Therefore, it is possible to realize a vertical gate semiconductor device that can be downsized without increasing the contact resistance of the source region.
  • the thickness of the second source region is preferably smaller than the thickness of the first source region.
  • the source region and the body region can be formed on the trench wall surface of the second region. Electrical contact with each can be reliably established.
  • the second source region covers the entire body region of the second region.
  • an impurity concentration in a portion of the body region of the second region near the second source region is higher than an impurity concentration of another portion in the body region of the second region. Is preferred.
  • the trench is also provided in the body region of the second source region and the second region, and the gate electrode is formed so that a recess remains on the trench.
  • the body region of the second region is exposed to the wall surface of the concave portion, and that electrical contact is made at the exposed portion.
  • the trench is also provided in the body region of the second source region and the second region, and the gate electrode is formed so as to leave a concave portion above the trench. It is preferable that each of the first source region and the second source region is exposed on the wall surface of the concave portion, and an electrical contact is made on each of the exposed portions and the upper surface of each of the source regions.
  • the contact area between the common electrode and the source region can be further increased, so that the contact resistance of the source region can be further reduced.
  • the body region of the second region When the body region of the second region is exposed on the wall surface of the concave portion on the gate trench, and an electrical contact is taken at the exposed portion, the body region of the second region has a relatively high impurity concentration on the upper portion thereof.
  • the high-concentration region may have a high-concentration region, the high-concentration region may be exposed on the wall surface of the concave portion, and the exposed portion may have an electrical contact.
  • each of the second source region and the body region of the second region may be exposed on the wall surface of the concave portion, and electrical contact may be made at each of the exposed portions.
  • another electrode is formed in the concave portion on the gate trench with an insulating layer interposed between the gate electrode and the gate electrode, and the other electrode is formed on the wall of the H portion by the second source region and the second region. It may be in contact with the body region.
  • a second vertical gate semiconductor device has a vertical region in which a first region functioning as a transistor and a second region for taking electrical contact with a body region of the transistor are arranged adjacent to each other.
  • the body region extends to the second region, and the trench is also provided in the body region of the second region.
  • the gate electrode is formed so that a concave portion remains above the trench, the body region of the second region is exposed on the wall surface of the concave portion, and an electrical contour is formed at the exposed portion. The cut is taken.
  • the electrical contact between the second region and the body region can be obtained on the wall surface of the concave portion on the gate in the trench, so that the common electrode and the body region can be connected to each other.
  • a contact area can be secured. Therefore, the occurrence of a voltage difference in the body region during the transistor operation can be suppressed, so that the operation of the parasitic bipolar transistor can be prevented.
  • a second source region electrically connected to the first source region is formed above the body region of the second region, and the recess has a gate electrode and a gate electrode. It is preferable that another electrode is formed with an insulating layer interposed therebetween, and that the other electrode is in contact with the second source region and the body region of the second region on the wall surface of the concave portion.
  • each of the body regions can be reliably connected to the electrodes in common. That is, in addition to being able to make electrical contact with the source region in both the first and second regions, in addition to making electrical contact with the body region in the second region in common with the source region Therefore, the pitch of the trench gate electrodes can be narrowed, and the size of the device can be further reduced.
  • the other electrode when the other electrode is in contact with the upper surface of each of the first source region and the second source region, an electrical contact with the source region is made in both the first region and the second region. It can be taken on the upper surface of the source region.
  • a second source region electrically connected to the first source region and thinner than the source region of the first region is provided above the body region of the second region. Preferably, it is formed.
  • each of the source region and the body region can be formed on the trench wall surface of the second region. Electrical contact can be reliably established.
  • the body region of the second region has a high-concentration region having a relatively high impurity concentration at an upper portion thereof, and the high-concentration region is exposed on the wall surface of the concave portion, and It is preferred that electrical contact be taken at the part. In this way, electrical contact with the body region can be more reliably established.
  • another electrode is formed in the recess with an insulating layer interposed between the gate electrode and the gate electrode, and the other electrode may be in contact with the high concentration region on the wall surface of the recess.
  • a first region functioning as a transistor and a second region for making electrical contact with a body region of a transistor are arranged adjacent to each other.
  • a method for manufacturing a vertical trench gate semiconductor device comprising: draining a semiconductor region to be a first region and a second region; A first step of forming a body region above the drain region of the semiconductor region, a second step of forming a trench in the body region of the first region, and a first step of forming a trench in the body region of the first region.
  • the first source region and the second source region are formed so as to be electrically connected to each other.
  • the source region is formed above the body region in the second region for making electrical contact with the body region. Therefore, even when the distance between the gate electrodes is shortened due to the miniaturization of the device, the contact area between the common electrode and the source region is sufficiently secured without reducing the arrangement area of the body contact region. be able to. Therefore, it is possible to realize a vertical gate semiconductor device that can be reduced in size without increasing the contact resistance in the source region.
  • the source region is formed (third and fourth steps) after the trench formation (second step). Later heat treatment can be reduced. As a result, the impurity diffusion in the source region can be controlled, and as a result, the control of the device method can be surely performed.
  • the fourth step preferably includes a step of simultaneously introducing impurities into respective portions of the semiconductor region to become the first source region and the second source region.
  • impurities can be introduced into the semiconductor region by, for example, ion implantation over the entire surface of the semiconductor region. Can be formed.
  • the second source region may include a second source region.
  • the region is formed so as to cover the entire surface of the body region.
  • the method further includes a step of forming a high-concentration region having a relatively high impurity concentration above the body region of the second region.
  • the second step includes a step of forming a trench also in the body region of the second region, and after the second step, a concave portion is formed in an upper portion of the trench. Forming a gate electrode in the trench such that the body region of the second region is exposed on the wall surface of the concave portion, and the other portion electrically connected to the body region of the second region in the concave portion. And a step of forming an electrode.
  • electrical contact with the source region can be obtained in both the first region and the second region, and in addition, electrical contact with the body region in the second region can be shared with the source region. Therefore, the pitch of the trench gate electrode can be narrowed, and the size of the device can be further reduced.
  • the second step includes a step of forming a trench also in the body region of the second region, and after the second step and the fourth step, Forming a gate electrode in the trench such that the recess remains on the upper portion of the trench and the second source region is exposed on the wall surface of the recess; and electrically connecting the recess to the second source region. And a step of forming another electrode.
  • the second step includes a step of forming a trench also in the body region of the second region, and the trench is formed after the second step and the fourth step.
  • Forming a gate electrode in the wrench such that a recess remains on the upper surface of the recess and the body region and the second source region of the second region are exposed on the wall surface of the recess.
  • the pitch of the trench gate electrode can be narrowed, and the size of the device can be further reduced. Further, since the contact area between the common electrode (another electrode) and the source region can be further increased, the contact resistance of the source region can be further reduced.
  • the first region functioning as a transistor and the second region for taking electrical contact with a body region of the transistor are arranged adjacent to each other.
  • a semiconductor region serving as a first region and a second region is formed, and a pod is formed on the semiconductor region above the drain region.
  • a step of forming a region, a step of forming a body one region of each of the first region and the second region (a step of forming a double trench, a process in which a recess remains on the upper portion of the wrench and the wall surface of the recess ⁇ the second region Forming a gate electrode in the trench so that the body region of the second region is exposed; and forming another electrode electrically connected to the body region of the second region in the concave portion. That.
  • the electrical contact can be obtained on the wall surface of the concave portion on the gate in the trench, the contact area between the common electrode (other electrode) and the body region can be secured. Therefore, the occurrence of a voltage difference in the body region during the operation of the transistor can be suppressed, and thus the operation of the parasitic bipolar transistor can be prevented.
  • the method for manufacturing a second vertical gate semiconductor device further includes a step of forming a high concentration region having a relatively high impurity concentration above the body region of the second region.
  • the high concentration region in the body region of the second region is exposed on the wall surface of the recess above the gate.
  • FIGS. 1A and 1B are a cross-sectional view and a plan view of a conventional vertical gate semiconductor device.
  • FIG. 2A and 2B are cross-sectional views of another conventional vertical gate semiconductor device
  • FIG. 2C is a plan view of another conventional vertical gate semiconductor device.
  • FIG. 3 is a bird's-eye view of the vertical gate semiconductor device according to the first embodiment of the present invention.
  • FIG. 4A is a cross-sectional view of the first region along the line aa ′ in FIG. 3
  • FIG. 4B is a cross-sectional view of the second region along the line bb ′ in FIG. (c) is a plan view of the vertical gate semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view taken along the line c-c 'of FIG. 4 (c).
  • FIG. 6A shows a vertical gate semiconductor device according to the first embodiment of the present invention.
  • FIG. 6B is a diagram schematically illustrating a cross-sectional configuration of a first region functioning as a transistor.
  • FIG. 6B is a diagram illustrating an electrical connection between a transistor and a pod region in the vertical gate semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram schematically showing a cross-sectional configuration of a second region for making a physical contact.
  • FIGS. 7A to 7F are cross-sectional views showing each step of the method of manufacturing the vertical gate semiconductor device according to the first embodiment of the present invention
  • FIGS. 7A to 7F are cross-sectional views. ) Shows how the first region functioning as a transistor is formed
  • FIGS. 7 (b), (d) and (f) show the second region for making electrical contact with the body region of the transistor. Are formed.
  • FIGS. 8A to 8F are cross-sectional views showing each step of the method for manufacturing the vertical gate semiconductor device CD according to the first embodiment of the present invention, and FIGS. 8A to 8F are cross-sectional views.
  • ) Shows how the first region functioning as a transistor is formed.
  • Figures 8 (b), (d), and (f) show the area 2 region for making electrical contact with the body region of the transistor. Are formed.
  • FIGS. 9A to 9F are cross-sectional views showing each step of the method for manufacturing the vertical gate semiconductor device CD according to the first embodiment of the present invention, and FIGS. 9A to 9C and FIGS. ) Shows how the first region functioning as a transistor is formed, and FIGS. 9B, 9D, and 9F show the second region for making electrical contact with the body region of the transistor. Are formed.
  • FIGS. 10 (a) to 10 (f) are cross-sectional views showing each step of the method for manufacturing the vertical gate semiconductor device according to the first embodiment of the present invention, and FIGS. 10 (a), (c), (E) shows how the first region functioning as a transistor is formed.
  • Figures 10 (b), (d), and (f) show electrical contact with the body region of the transistor. This shows how the second region is formed.
  • FIG. 1 1 (a) ⁇ (f ) are cross-sectional views illustrating steps in the method for manufacturing the vertical gate semiconductor device according to a first embodiment of the present invention
  • FIG. 1 1 (a), (c ), (E) is a tiger FIGS. 11 (b), (d), and (f) show the second region for making electrical contact with the transistor body region. It shows how it is formed.
  • FIGS. 12A to 12F are cross-sectional views showing each step of the method for manufacturing the vertical gate semiconductor device according to the second embodiment of the present invention
  • FIGS. 12A to 12C are cross-sectional views.
  • (E) shows the formation of the first region functioning as a transistor.
  • Figures 12 (b), (d) and (f) show the electrical contact with the body region of the transistor. This shows how the second region is formed.
  • FIGS. 13A and 13B are cross-sectional views showing steps of a method for manufacturing a vertical gate semiconductor device according to the second embodiment of the present invention, and FIG. 13A shows a function as a transistor.
  • FIG. 13 (b) shows how a second region for forming electrical contact with the body region of the transistor is formed.
  • FIG. 14A is a cross-sectional view showing a state in which a Zener diode is provided around a transistor portion in the vertical gate semiconductor device according to the first or second embodiment of the present invention.
  • (b) is a diagram schematically showing the circuit configuration of the device shown in FIG. 14 (a).
  • the vertical gate semiconductor device of the present embodiment aims at reducing the size of the device without increasing the contact resistance of the source region.
  • FIG. 3 is a bird's-eye view (3-dimensional view) of the vertical gate semiconductor device of the present embodiment.
  • a semiconductor layer 110 is formed on a one-conductivity type semiconductor substrate, for example, an N + type silicon substrate 100 by, for example, an epitaxial growth method.
  • a plurality of trenches extending in a stripe shape are provided in the semiconductor layer 110, and a vertical gate electrode 120 is embedded in each of the trenches.
  • a buried insulating film 130 is formed on the vertical gate electrode 120 in each trench.
  • the uppermost surface of the buried insulating film 130 is located lower than the surface of the semiconductor layer 110.
  • An insulating material 140 serving as a gate insulating film is interposed between the vertical gate electrode 120 (specifically, the side surface and the lower surface) and the semiconductor layer 110.
  • the width of each trench in which the vertical gate electrode 120 is buried is about the same 0.25 im, and the pitch between the trenches is about 0.25 m.
  • the depth of each trench is the same, ie, about 1.25 jUm. That is, the aspect ratio of each trench is about 5.
  • the depth of the trench is a depth from the surface of the source region 113 described later to the bottom of the trench.
  • the number of trenches is about 1500.
  • the semiconductor layer 110 has a stripe-shaped gate trench width. It has a structure that changes periodically in the trench length direction (the y direction in FIG. 3), which is orthogonal to the direction (the X direction in FIG. 3).
  • the semiconductor layer 110 forms a first region 11 functioning as a transistor and a second region for obtaining electrical contact between the first region 11 and the body region of the transistor. It has a structure in which two regions 12 are alternately arranged (see FIG. 4 (c)). In other words, half In the conductor layer 110, the first region 11 changes to the second region 12 at a predetermined position in the y direction.
  • FIG. 4A is a cross-sectional view of the first region 11 taken along the line aa ′ in FIG.
  • FIG. 4B is a cross-sectional view of the second region 12 along the line bb ′ in FIG. Figure 4
  • FIG. 4C is a schematic diagram showing a plan configuration of the vertical gate semiconductor device of the present embodiment
  • FIG. 5 is a cross-sectional view taken along the line cc ′ of FIG. 4 (a) is also a cross-sectional view taken along line aa ′ of FIG. 4 (c)
  • FIG. 4 (b) is also a cross-sectional view taken along line bb ′ of FIG. 4 (c).
  • the semiconductor layer 110 is a semiconductor layer of the first conductivity type (for example, N-type).
  • Region 1 1 2 That is, the drain region 11 1 and the body region 112 extend over the entire semiconductor layer 110 including the first region 11 and the second region 12.
  • the ratio of the arrangement area of each of the first region 11 and the second region 12 is determined by an allowable current value that can flow through the transistor of the vertical gate semiconductor device. It is determined. Specifically, as shown in FIG. 5, the ratio of the arrangement area of each of the first region 11 and the second region 12 (the ratio of the length in the y direction in the present embodiment) I: m is a low current In the case of a device composed of operating transistors, it is set to about 5: 1, and in the case of a device composed of transistors that operate at high current, it is set to about 3: 1.
  • the semiconductor layer 110 in the first region 11 is On one region 112, a source region 113A which is a semiconductor layer of the first conductivity type (for example, N + type) is provided.
  • the first conductivity type for example, N + type
  • the semiconductor layer 110 of the second region 12 has a second conductivity type (for example, a P + type) on the body region 112. ) And a source region 113B of the first conductivity type (for example, N + type).
  • Source region 113B is formed so as to cover the entire upper surface of body contact region 114, and is electrically connected to source region 113A of first region 11.
  • the thickness of the source region 113B is smaller than the thickness of the source region 113A.
  • the impurity concentration of body contact region 114 is higher than the impurity concentration of body region 112.
  • the semiconductor layer 110 of the first region 11 has a source region 113A formed on the body region 112, and the surface of the source region 113A is the main surface of the semiconductor layer 110.
  • the semiconductor layer 110 of the second region 12 the body contact region 114 is formed on the body region 112, and the source region 113 B is formed on the body contact region 114.
  • the semiconductor layer 110 has a structure in which the surface of the source region 113B is the main surface of the semiconductor layer 110.
  • FIG. 6A is a diagram schematically showing a cross-sectional configuration of the first region 11 functioning as a transistor in the vertical gate semiconductor device of the present embodiment
  • FIG. FIG. 7 is a diagram schematically showing a cross-sectional configuration of a second region 12 for taking electrical contact with a body region in the vertical gate semiconductor device of the embodiment.
  • FIGS. 6 (a) and (b) the same components as those in FIGS. 4 (a) and (b) are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the vertical gate semiconductor device of the present embodiment will be described using an N-channel vertical gate DMOS transistor as an example.
  • the vertical gate semiconductor device of the present embodiment are formed on a silicon substrate 100, which is an N + type semiconductor substrate doped with an N-type (first conductivity type) impurity, and formed on the silicon substrate 100.
  • the semiconductor layer 110 having the N-type drain region 111 and the P-type (second conductivity type) body region 112 and the trench (gate trench) provided in the semiconductor layer 110 have insulating material.
  • a common electrode 170 having a laminated structure of 160.
  • the vertical gate electrode 120 has a buried insulating film 130 surrounding the vertical gate electrode 120 and an insulating material 1.
  • a recess (upper gate recess) is buried in the upper portion of the gate trench including 40, and a common electrode 170 is formed on the semiconductor layer 110 including the upper recess. I have. Note that the vertical gate electrode 120 and the common electrode 170 are insulated from each other by the buried insulating film 130.
  • the first region 11 functioning as a transistor is a source region formed on the body region 112 so as to face the upper portion of the vertical gate electrode 120. It has 1 13 A.
  • the source region 113A is provided above the semiconductor layer 110, and the surface of the source region 113A becomes the surface of the semiconductor layer 110. Further, a part of the source region 113A is exposed on the wall surface of the concave portion on the gate, and the exposed portion 13 and the upper surface 14 of the source region 113A are in contact with the common electrode 170.
  • the source region 113 A and the gate electrode 120 are buried with an embedded insulating film. Electrically isolated by 140 and insulating material 140.
  • a high voltage is applied between the source electrode (that is, the common electrode 170) and the drain electrode (not shown), and the threshold voltage between the gate electrode 120 and the source region 113A is equal to or higher than the threshold voltage.
  • the interface between the insulating material 140 serving as the gate insulating film and the P-type body region 112 both sides of the gate electrode 120 is applied as shown in FIG.
  • N-type inversion layer ie, channel layer
  • a current 17 flows from the drain region 111 to the source region 113A through the inversion layer.
  • the n-type inversion layer in the body region 112 disappears, and the source and drain of the vertical gate DMOS transistor are turned off. State.
  • the second region 12 for taking electrical contact with the body region 112 is formed of a body contact formed on the body region 112. It has a region 114 and a source region 113B formed on the body contact region 114. That is, the source region 113B is provided on the uppermost portion of the semiconductor layer 110, and the surface of the source region 113B becomes the surface of the semiconductor layer 110, and the source region 113B is formed. The upper surface of the body contact area 114 is covered with the body contact area. The body region 112 and the body contact region 114 are in contact with each other, and the body contact region 114 and the source region 113B are in contact with each other.
  • each of the source region 113B and the body contact region 114 is exposed on the wall surface of the recess on the gate, and the exposed portions 15 and 16 and the upper surface of the source region 113B are formed. 14 contacts the common electrode 170. That is, the body contact region 114 is in contact with the common electrode 170 at the wall surface of the recess on the gate, and the source region 113B is common on the wall surface of the recess on the gate and the surface of the semiconductor layer 110. Contact with electrode 170. By connecting the common electrode 170 to the source region 113B and the body contact region 114 in this way, it is possible to prevent the parasitic bipolar transistor from being turned on.
  • the body contact region 114 is set so as to be in contact with the common electrode 170 over a height of, for example, 100 nm or more on the wall surface of the recess above the gate.
  • FIGS. 7 (a) to (f), FIGS. 8 (a) to (! ), FIGS. 9 (a) to (f), FIGS. 10 (a) to (f), and FIGS. 11 (a) to (f).
  • (f) is a cross-sectional view showing each step of the method for manufacturing the vertical gate semiconductor device of the present embodiment.
  • FIGS. 11 (a), (c), (e) show how the first region 11 functioning as a transistor is formed, and FIGS. 7 (b), (d), (F), Figure 8
  • a silicon substrate 100 which is a semiconductor substrate of a first conductivity type (for example, N + type) having a high impurity concentration, is formed by, for example, an epitaxial growth method.
  • a semiconductor layer (epitaxial layer) 110 of the first conductivity type (e.g., N-type) having an impurity concentration an impurity of the second conductivity type (e.g., P-type) is implanted into the upper portion of the semiconductor layer 110. .
  • the drain region 11 1 of the first conductivity type (for example, N type) and the second conductivity type (for example, a semiconductor layer 110 including a P-type body region 112 is formed.
  • a silicon oxide film 300 of about 50 to 500 nm is formed on the surface of the semiconductor layer 110 by, for example, thermal oxidation.
  • the body regions 112 may be formed by ion implantation or epitaxy.
  • the impurity concentration of the body region 1 12 where the channel layer is formed is In order to stabilize the degree, it is optimal to use epitaxy for forming the body regions 112.
  • a resist pattern 400 having an opening in a gate trench formation region is formed on the silicon oxide film 300.
  • dry etching is performed on the silicon oxide film 300 using the resist pattern 400 as a mask.
  • the semiconductor layer 110 is dry-etched using the patterned silicon oxide film 300 as a mask.
  • a plurality of trenches 500 penetrating the body region 112 and reaching the upper portion of the drain region 111 are formed.
  • the depth of each trench 500 is, for example, about 0.8 to 3.0 m. When three or more trenches 500 are arranged, the intervals between the trenches 500 are equal.
  • the wrench 500 extends so as to continuously traverse the body region 11 of each of the first region 11 and the second region 12.
  • a thickness of 20 to A 100 nm silicon oxide film 600 is formed.
  • the silicon oxide film 600 formed on the inner wall of the trench 500 is removed by, for example, wet etching.
  • the silicon oxide film 300 on the semiconductor layer 110 is slightly etched, but even after the silicon oxide film 600 is removed, the silicon oxide film 300 has a sufficient thickness on the semiconductor layer 110. Exists.
  • an insulating material 140 for example, an oxide film having a thickness of about 8 to 100 nm is placed on each of the wall surface and the bottom surface of the trench 500.
  • the insulating material 140 is i 0 2 and functions as a gate insulating film.
  • FIGS. 9A and 9B the silicon After a conductive film serving as a gate electrode material, for example, a polysilicon film 900 is deposited on the surface of the silicon oxide film 300, impurities for the gate electrode are implanted into the polysilicon film 900, and then heat treatment is performed.
  • a polysilicon film 900 having a thickness of, for example, 300 to 800 nm is deposited on the surface of the silicon oxide film 300.
  • a polysilicon film doped with impurities (for example, phosphorus) for the gate electrode in advance is formed on the silicon oxide film by using, for example, a CVD (chemical vapor deposition) method. It may be deposited directly on 300.
  • the entire surface of the polysilicon film 900 is etched so that the surface of the polysilicon film 900 is higher than the surface of the silicon oxide film 300.
  • the portion located and the portion located above the wrench 500 are removed, thereby forming a vertical gate electrode 120 inside the trench 500.
  • dry etching of the polysilicon film 900 in the trench 500 is performed from the surface of the silicon oxide film 300 to, for example, about 200 to 800 nm below. That is, the concave portion 500a remains above the vertical gate electrode 120 in the trench 500.
  • a silicon oxide film 110 having a thickness of, for example, about 400 to 800 nm is formed on the surface of the silicon oxide film 300 including the concave portion 500a. a is deposited so as to be embedded.
  • a flattening process using a resist is sequentially performed on the silicon oxide film 110 and the silicon oxide film 300, and the recess 500a is formed.
  • the silicon oxide film 300 and the silicon oxide film 1100 are removed so that the uppermost surface of the silicon oxide film 110 on the vertical gate electrode 120 and the surface of the semiconductor layer 110 match.
  • the inside of trench 500 is filled with silicon oxide film 110 and vertical gate electrode 120.
  • the semiconductor layer 110 of the first region 11 is formed.
  • the impurity of the second conductivity type (for example, P-type boron) 135 is ion-implanted into the surface portion of the semiconductor layer 110 in the second region 12 using the resist pattern 1300 covering the surface as a mask.
  • the second region having a higher impurity concentration than the body region 112 is formed on the surface of the semiconductor layer 110 in the second region 12, in other words, above the body region 112 of the second region 12, the second region having a higher impurity concentration than the body region 112 is formed.
  • a conductive type (for example, P + type) body contact region 114 is formed.
  • a resist pattern 1400 covering the semiconductor layer 110 in the second region 12 is formed as shown in FIGS. 10 (e) and (f).
  • impurities of the first conductivity type (for example, N-type phosphorus) 144 are ion-implanted into the surface of the semiconductor layer 110 in the first region 11.
  • the first conductivity type for example, N + type
  • impurities of the first conductivity type for example, N-type
  • impurities of the first conductivity type for example, N-type
  • phosphorus is ion-implanted.
  • a source region 113 B of the first conductivity type for example, N + type
  • the depth of the source region 113 B is smaller than the depth of the pod contact region 114. That is, ion implantation is performed so that the N + type source region 113 B is formed above the P + type body-contact region 114.
  • the thickness of the source region 113B in the second region 12 is smaller than the thickness of the source region 113A in the first region 11. That is, an N-type impurity (phosphorus) having a conductivity type opposite to that of the P-type in the body contact region 114 is implanted.
  • the source region 113B is formed so as to cover the entire surface of the body contact region 114 of the second region 12.
  • the impurity concentration of the source region 113A is the sum of the ion-implanted impurity 144 and the impurity 150.
  • a concave portion 500b is formed on the vertical gate electrode 120 in the trench 500, and the vertical gate electrode 120 and the common electrode 170 (FIG. 11E). And (f)), a silicon oxide film 110 can be buried on the vertical gate electrode 120 so as to be left as an insulating film 130.
  • the etching of the silicon oxide film 110 and the insulating material 140 on the vertical gate electrode 120 shown in FIGS. 11C and 11D is performed by etching the concave portion 50 of the first region 11.
  • the source region 113A is exposed on the wall surface of Ob, and the body-contact region 114 and the source region 113B are exposed on the wall surface of the concave portion 500b of the second region 12b. Be done.
  • the dry etching of the silicon oxide film 110 and the insulating material 140 in the trench 500 is performed from the surface of the semiconductor layer 110 to, for example, about 100 to 300 nm below. Done.
  • the barrier metal film 160 is formed on the surface of the semiconductor layer 110 including the buried insulating film 130 in the recess 500b.
  • a wiring conductive film for example, an aluminum film
  • the aluminum film 150 and the barrier metal film 160 are patterned to form a common electrode 170.
  • the source region 113A and the common electrode 170 are electrically connected to each other on the wall surface of the concave portion 500b of the first region 11. Needless to say, the source region 113A is electrically connected to the common electrode 170 also on the upper surface.
  • each of the body contact region 114 and the source region 113B is electrically connected to the common electrode 170. That is, on the wall surface of the gate wrench 500 in the second region 12, each of the source region 113B and the body contact region 114 can be reliably connected to the electrode 170 in common. Also, needless to say, the source region 1 13 B Are also electrically connected to the common electrode 170.
  • the body region 112 (more precisely, the body region 112) is used.
  • a source region 113B is formed which is electrically connected to the source region 113A of the first region 111 functioning as a transistor. That is, even in the vicinity of the trench 500, the surface of the pod contact region 114 does not become the surface of the semiconductor layer 110, but the surface of the source region 113B becomes the surface of the semiconductor layer 110. Surface. For this reason, even when the distance between the gate electrodes 120 is shortened due to the miniaturization of the device, the common electrode 17 can be provided without reducing the layout area of the body contact region 114. A sufficient contact area between 0 and the source region can be ensured. Therefore, it is possible to realize a vertical gate semiconductor device that can be reduced in size without increasing the contact resistance of the source region.
  • the electrical contact with the body region 112 of the second region 112 is formed by a trench. Since it can be taken on the wall of the recess 500b (see Figs. 11 (d) and (f)) on the gate electrode 120 in 500, the common electrode 170 and the pod contact area A sufficient contact area with 1 14 can be ensured. Therefore, generation of a potential difference in the body region 112 during operation of the transistor can be suppressed, so that operation of the parasitic bipolar transistor can be prevented.
  • the source regions 113 and 113B are formed on the entire surface of the semiconductor layer 110 and on the walls of the trenches 500.
  • the respective surfaces of the source regions 113 and 113B become the surfaces of the semiconductor layer 110 and the source regions 113 and 113B as shown in FIG. Are exposed on the wall surface of the concave portion 500b on the gate electrode 120. Therefore, each of the exposed parts Then, the respective surfaces (upper surfaces) of the source regions 113 and 113B come into contact with the common electrode 170, thereby increasing the contact area between the common electrode 170 and the source region. As a result, the contact resistance of the source region can be further reduced.
  • the upper region of the body contact region 1 14 of the second region 12 is formed.
  • the on-resistance of the transistor can be reduced as compared with the case where the source region is not formed.
  • both the first region 11 and the second region 12 can make electrical contact with the source regions 113A and 113B, Since the electrical contact between the second region 12 and the body region 112 (body contact region 114) can be made in common with the source region 113B, the pitch of the gate electrode 120 can be reduced.
  • the device can be made narrower, so that the size of the device can be further reduced.
  • the second region 122 In the case where the depth force of the gate trench 500 in the first region 11 is the same as the depth force of the gate trench 500 in the first region 11, the trench 500 in the second region 12 (more precisely, the concave portion 500) Electrical contact with each of the source region 113B and the body-contact region 114 can be ensured on the wall surface of 0b).
  • the concave portion 500b remains above the trench 500.
  • the body contact region having a higher impurity concentration than the other portions of the body region 112 is provided above the body region 112 of the second region 122. Since the region 114 is formed, electrical contact with the body region 112 can be more reliably obtained.
  • the heat treatment step after the source region is formed can be reduced. As a result, it is possible to control the impurity diffusion in the source regions 113 and 113B. As a result, the device dimensions can be reliably controlled, and the transistor characteristics as designed can be easily obtained. become.
  • the portions of the semiconductor layer 110 that will become the source regions 113 and 113B Impurities are simultaneously introduced using on-implantation. That is, since ion implantation is performed on the entire surface of the semiconductor layer 110, the source region 113B can be formed without adding a new lithography step.
  • the first region shown in FIGS. 10 (e) and (f) is formed.
  • the step of forming the source region 1 13 A of 11 was performed.
  • a step of forming the pod contact area 114 may be performed after the step of forming the source area 113A of the first area 11 instead.
  • the vertical gate semiconductor device of the present embodiment is intended to reduce the size of the device without increasing the contact resistance of the source region, as in the first embodiment.
  • This embodiment is different from the first embodiment in that the second region 12 has a relatively low impurity concentration (for example, on the order of 10 17 Z cm 3 ).
  • the body region 112 of the second region 12 in the present embodiment has an impurity concentration (for example, on the order of 10 18 Zcm 3 ) that allows sufficient ohmic contact with the common electrode 170.
  • FIGS. 7 (a) to (f), FIGS. 8 (a) to (f), FIGS. 9 (a) to (f), and FIGS. 10 (a) and (b) Steps similar to those of the first embodiment are performed.
  • FIGS. 10 (a) and 10 (a) in the method of manufacturing the vertical gate semiconductor device of the present embodiment FIG. 9 is a cross-sectional view showing each step subsequent to the step shown in FIG. FIGS.
  • FIGS. 12 (a), (c), (e) and FIG. 13 (a) show how the first region 11 functioning as a transistor is formed.
  • FIG. 13 (b) show how the second region 12 for making electrical contact with the body region of the transistor is formed.
  • the first region 11 and the second region 12 are arranged alternately and adjacent to each other along the direction in which the trench gate extends.
  • FIGS. 12 (a) to (f) and FIGS. 13 (a) and (b) the same components as those in FIGS. 3, 4 (a) and 4 (b) have the same reference numerals. The detailed description is omitted by appending.
  • impurity implantation for forming a body contact region (FIG. 10C of the first embodiment) is performed.
  • the resist pattern 1400 covering the semiconductor layer 110 in the second region 12 is used as a mask to cover the surface of the semiconductor layer 110 in the first region 11.
  • the first conductivity type for example, N + type
  • a source region 1 13 A is formed on the surface of the semiconductor layer 110 in the first region 11, in other words, above the body one region 112 of the first region 11, the first conductivity type (for example, N + type) A source region 1 13 A is formed.
  • impurities of the first conductivity type for example, N-type impurities
  • Phosphorus) Implant 1500 ions As a result, the source region of the first conductivity type (for example, N + type) is formed on the surface of the semiconductor layer 110 of the second region 12, in other words, on the upper side of the body one region 112 of the second region 12. 1 1 3 B is formed. Note that the thickness of the source region 113B of the second region 12 is smaller than the thickness of the source region 113A of the first region 11. In the present embodiment, the source region 113B is formed so as to cover the entire surface of the body region 112 of the second region 12.
  • the silicon oxide film 110 and the insulating material 140 on the vertical gate electrode 120 in the trench 500 are removed by dry etching, for example. Remove each part. As a result, a concave portion 500b is formed on the vertical gate electrode 120 in the trench 500, and the vertical gate electrode 120 and the common electrode 170 (see FIGS. 13A and 13B) are formed. In order to electrically insulate the vertical gate electrode 120, a silicon oxide film 110 is buried on the vertical gate electrode 120 and can be left as an insulating film 130.
  • the etching of the silicon oxide film 1100 and the insulating material 140 on the vertical gate electrode 120 shown in FIGS. 12 (e) and (f) is performed by etching the wall surface of the concave portion 500b of the first region 11.
  • the source region 113A is exposed to the outside and the body region 112 and the source region 113B are exposed on the wall surface of the concave portion 500b of the second region 12.
  • the dry etching of the silicon oxide film 110 and the insulating material 10 in the trench 500 is performed, for example, from the surface of the semiconductor layer 110 to about 100 to 300 nm below.
  • the buried insulation in the recess 500b After sequentially depositing a barrier metal film 160 and a conductive film for wiring (for example, an aluminum film) 150 on the surface of the semiconductor layer 110 including the film 130, an aluminum film 150 and a barrier metal are formed.
  • the film 160 is patterned to form a common electrode 170.
  • the source region 113A and the common electrode 170 are electrically connected to each other on the wall surface of the concave portion 500b of the first region 11.
  • each of the body region 112 and the source region 113B is electrically connected to the common electrode 170. That is, on the wall surface of the gate wrench 500 in the second region 12, each of the source region 113B and the body region 112 can be reliably and commonly connected to the electrode 170.
  • the vertical gate semiconductor device is an N-channel vertical gate DMOS transistor.
  • the vertical gate semiconductor device is a P-channel vertical gate DMOS transistor. Needless to say, it may be a transistor.
  • the first conductivity type and the second conductivity type in the above description are P-type and N-type, respectively, the source region, the drain region, and the semiconductor substrate are P-type, It goes without saying that the body-one region and the body-contact region are N-type.
  • the thickness of the source region 113B of the second region 12 is set to be smaller than the thickness of the source region 113A of the first region 11.
  • the depth of the trench 500 in the first region 11 and the depth of the trench 500 in the second region 12 are different (however, the second region
  • the thickness of 13 B may be set to the same thickness.
  • the source region 1 13 B is formed over the entire body 1 region 1 2 or the body 1 contact region 1 14 of the second region 12.
  • the source region 113B may be formed so as to partially cover the surface (upper surface) of the body one region 112 or the body contact region 114. In this case, it is not enough to make electrical contact between the body region 1 1 2 or the body contact region 1 1 4 and the common electrode 170 on the wall surface of the trench 500 (more precisely, the recess 50 Ob) of the second region 1 2.
  • the electrode 170 may be electrically contacted.
  • both the width of the trench in which the gate electrode 120 is embedded and the pitch between the trenches are set to 0.25 m, and the depth of the trench is set to 1.
  • the trench MOS of each embodiment is suitable for a fine structure, and both the trench width and the pitch between the trenches are set to 0.25 jum or less, and the aspect ratio of the trench is set to 5 or more. May be set. By miniaturizing the trench width and the like in this manner, the number of trenches can be set to 1,500 or more.
  • FIG. 14 (a) a transistor section constituted by forming a plurality of trench grooves of the N-channel vertical gate DMOS transistor of each embodiment
  • a NZP / N-structured Zener diode 200 made of, for example, polysilicon may be provided on the upper side of the Si epi substrate 100 and insulated and separated by the Si oxide film 210.
  • FIG. 14 (a) is a cross-sectional view of the vertical gate semiconductor device.
  • the Zener diode 200 is a gate of an N-channel vertical gate DMOS transistor.
  • a protective diode is connected between the source electrode and the source electrode. Thereby, the electrostatic breakdown strength of the transistor can be improved.
  • an AI film (more precisely, a laminated film of a barrier metal film 160 and an aluminum film 150) is formed as a common electrode 170 on the transistor portion. ing.
  • the common electrode 170 is connected to a source region 113 which is a semiconductor layer made of N-type polysilicon.
  • the source region 113 is connected to the body region 112, which is a semiconductor layer made of P-type polysilicon.
  • the body region 112 is connected to the drain region 111, which is a semiconductor layer made of N-type polysilicon.
  • the drain region 111 is electrically connected to the drain electrode.
  • each N-type semiconductor region of the Zener diode 200 is electrically connected to the common electrode 170 via a contact hole provided on the interlayer insulating film on the Zener diode 200. I have.
  • the Zener diode 200 made of polysilicon can be formed by forming non-doped polysilicon simultaneously with the formation of the gate electrode 120 and injecting impurities into a predetermined region of the polysilicon. it can. Industrial applicability
  • the present invention relates to a vertical gate semiconductor device, and particularly when applied to an electronic device such as a DC-DC converter, can reduce the size of the device without increasing the contact resistance in a source region.
  • the effect is extremely high in practical value.

Abstract

　トランジスタとして機能する第１領域１１は、ドレイン領域１１１と、ドレイン領域１１１の上側に形成されたボディー領域１１２と、ボディー領域１１２の上側に形成されたソース領域１１３Ａと、ボディー領域１１２に形成され且つゲート電極１２０が埋め込まれたトレンチとを有する。第２領域１２に延在するボディー領域１１２の上側にソース領域１１３Ｂが形成されている。

Description

明細書 縦型ゲート半導体装置およびその製造方法 技術分野
本発明は、 縦型ゲー卜電極を有する半導体装置およびその製造方法に関するも のである。 背景技術
近年、 エレクトロニクス機器における低消費電力化、 高機能化および高速化に 伴って、 該機器に付随する半導体装置にも低消費電力化又は高速化等が要求され てきている。 これらの要求に対応するために、 エレクトロニクス機器の D C— D Cコンバータに一般的に用いられている半導体装置にも、 トランジスタのオン抵 抗が小さいという特性が要求されている。 トランジスタのォン抵抗を小さくする ための方法の 1つとして、 単位面積当たりに配置するトランジスタの密度を大き くするという方法がある。
具体的には、 半導体装置のゲート電極を縦方向 （基板主面に対して垂直な方向 ) に配置する方法がある。 この方法を適用した半導体装置として、 縦型ゲート半 導体装置がある。 縦型ゲート半導体装置においては、 ゲート電極が縦方向に配置 されていると共に、 該ゲー卜電極の上部と対向するようにソース領域が形成され ている。 また、 ゲート電極の底部と対向するようにドレイン領域が形成されてい る。
ところで、 縦型ゲート半導体装置においては、 ゲート電極が縦方向に配置され るため、 該縦型ゲート電極の最上面と、 ソース領域が存在するシリコン領域表面 とがほぼ同一平面上に存在する。 このため、 ソース領域及びボディーコンタクト 領域に共通電極を接続する際に、 縦型ゲー卜電極の上部を例えば凸形状の絶縁膜 により被覆し、 それによつてソース領域又はボディ一コンタク卜領域と縦型ゲー ト電極との導通を防止しなければならないという課題がある。
このような課題を解決する先行技術として、 例えば特開 2000-25246 8号公報に記載された技術がある。 これは、 互いに並行して配置された複数の縦 型ゲート半導体装置において、 各縦型ゲート電極の最上面を、 ソース領域が存在 するシリコン領域表面よリも後退させると共に縦型ゲート電極上の凹部に絶縁膜 を充填することによって、 上記課題を解決するものである。
以下、 特許第 26622 1 7号公報又は特開 2000— 252468号公報に 記載された従来の縦型ゲー卜半導体装置について、 図面を参照しながら説明する 図 1 (a) は、 従来の縦型ゲート半導体装置、 具体的には Nチャンネル縦型ゲ 一卜 DMOS (Double Diffused Metal Oxide Semiconductor ) 卜ランジスタの 断面構成を示す図である。
図 1 (a) に示すように、 N型 （第 1導電型） の不純物がドープされた N+ 型 半導体基板であるシリコン基板 1 800の上に、 ェピタキシャル成長法によって ェピタキシャル層 1 8 1 0が形成されている。 ェピタキシャル層 1 8 1 0は、 N 型ドレイン領域 1 81 1と、 ドレイン領域 1 81 1上に形成された P型ボディー 領域 1 8 1 2と、 ボディー領域 1 8 1 2上に形成された N+ 型ソース領域 1 8.1 3と、 ソース領域 1 8 1 3と隣接するように形成され且つボディー領域 1 81 2 よりも不純物濃度が高い P+ 型ポディーコンタクト領域 1 8 1 4とから構成され ている。 ェピタキシャル層 1 8 1 0には、 ソース領域 1 8 1 3及びボディー領域 1 81 2を貫通し且つドレイン領域 1 8 1 1の上部に達するトレンチが設けられ ていると共に、 該トレンチの内部には縦型ゲート電極 1 820が埋め込まれてい る。 縦型ゲート電極 1 820の最上面は、 ソース領域 1 8 1 3の存在するェピタ キシャル層 1 8 1 0の表面よりも下にある。 また、 前記トレンチの内部における 縦型ゲート電極 1 820の上側には絶縁膜 1 830が充填されている。 また、 ド レイン領域 1 8 1 1及びボディー領域 1 8 1 2のそれぞれにおける前記トレンチ の垂直な壁面となる面と、 縦型ゲート電極 1 8 2 0との間には、 ゲート絶縁膜と なる絶縁物質 1 8 4 0が介在している。 また、 ェピタキシャル層 1 8 1 0の上に は、 ソース領域 1 8 1 3及びボディーコンタクト領域 1 8 1 4に共通接続される 共通電極 1 8 5 0が設けられている。
図 1 ( b ) は、 図 1 ( a ) に示す M O S F E Tを 1つのセル （ 1単位） として 該 M O S F E Tがアレイ状に配置されてなる M O S F E T sアレイの平面構成を 示す図である。 尚、 図 1 ( a ) は、 図 1 ( b ) の A— A ' 線の断面図である。 ま た、 図 1 ( b ) においては、 縦型ゲ一ト電極 1 8 2 0、 ソース領域 1 8 1 3及び ボディ一コンタクト領域 1 8 1 4以外の部材の図示を省略している。
以上のように、 図 1 ( a ) 及び （b ) に示す従来の縦型ゲート半導体装置のェ ピタキシャル層 （半導体層） 1 8 1 0は、 N型ドレイン領域 1 8 1 1と、 ドレイ ン領域 1 8 1 1上に形成された P型ボディ一領域 1 8 1 2と、 ボディー領域 1 8 1 2上に互いに隣接するように形成された N + 型ソース領域 1 8 1 3及び P + 型 ボディーコンタクト領域 1 8 1 4とを有する。 また、 ソース領域 1 8 1 3及びポ ディーコンタクト領域 1 8 1 4のそれぞれの表面は半導体層 1 8 1 0の表面とな つている。 また、 縦型ゲート電極 1 8 2 0の上部はソース領域 1 8 1 3と対向し ていると共に、 縦型ゲート電極 1 8 2 0の底部はドレイン領域 1 8 1 1 と対向し ている。
以上のような構成を有する縦型ゲート半導体装置においては、 絶縁膜 1 8 3 0 が、 ソース領域 1 8 1 3又はボディーコンタクト領域 1 8 1 4と縦型ゲート電極 1 8 2 0との導通を防止するので、 ソース領域 1 8 1 3とポディ一コンタクト領 域 1 8 1 4とに共通電極を接続する際に行なわれていた、 絶縁膜による縦型ゲー ト電極 1 8 2 0の上面の被覆工程を省略することができる。
また、 絶縁膜 1 8 3 0の最上面と、 ソース領域 1 8 1 3の存在するシリコン領 域 （半導体層 1 8 1 0 ) 表面とは実質的に同一平面上に存在するため、 後のマス ク工程を平坦な表面上で実施することができるので、 縦型ゲート半導体装置の製 造を容易化することができる。
図 2 (a) 及び （b) は、 特開 2000— 252468号公報に記載された、 他の従来の縦型ゲート半導体装置、 具体的には Nチャンネル縦型ゲート DMOS トランジスタの断面構成を示す図である。 尚、 図 2 (a ) は、 MOS トランジス タとして機能する第 1領域を示す断面図であり、 図 2 ( b) は、 該トランジスタ のボディー領域との電気的コンタク卜を取るための第 2領域を示す断面図である 図 2 (a) に示すように、 第 1領域においては、 N型 （第 1導電型） の不純物 がドープされた N+ 型半導体基板であるシリコン基板 2800の上に、 N型ドレ イン領域 281 1が形成されている。 ドレイン領域 28 1 1の上には P型ボディ 一領域 28 1 2が形成されていると共に、 ボディー領域 28 1 2上には N+ 型ソ ース領域 28 1 3が形成されている。 ソース領域 28 1 3及びボディー領域 28 1 2にはドレイン領域 28 1 1の上部に達するトレンチが設けられていると共に 、 該トレンチの内部には縦型ゲート電極 2820が埋め込まれている。 縦型ゲ一 ト電極 2820の最上面は、 ソース領域 28 1 3の存在する半導体層の表面より も下に位置する。 また、 前記トレンチの内部における縦型ゲート電極 2820の 上側には絶縁膜 2830が充填されている。 また、 ドレイン領域 28 1 1及びボ ディー領域 281 2のそれぞれにおける前記トレンチの垂直な壁面となる面と、 縦型ゲー卜電極 2820との間には、 ゲート絶縁膜となる絶縁物質 2840が介 在している。 また、 ソース領域 28 1 3の上には、 ソース領域 28 1 3に接続さ れる共通電極 2850が設けられている。
—方、 図 2 (b) に示すように、 第 2領域は、 図 2 (a) に示すソース領域 2 8 1 3に代えて P+ 型ボディーコンタクト領域 28 1 4が設けられていることを 除けば、 第 1領域と同様の断面構成を有する。
図 2 ( c) は、 図 2 ( a) に示す第 1領域と、 図 2 ( b) に示す第 2領域とが 、 縦型ゲ一ト電極 2820つまリゲートトレンチ^)《延びる方向に沿ってストライ プ状に交互に配列されてなる M OS FET sアレイの平面構成を示す図である。 尚、 図 2 (c) においては、 縦型ゲート電極 28 20、 ソース領域 28 1 3及ぴ ボディーコンタクト領域 28 1 4以外の部材の図示を省略している。
図 2 (c) に示すように、 各ゲート電極 282 0 (つまり各ゲートトレンチ） に沿って、 ソース領域 28 1 3及びボディーコンタク卜領域 28 1 4を交互に配 置することによって、 ストライプ状の複数のアレイが構成されている。 また、 各 アレイはゲー卜トレンチに隣接して配置されていると共に、 ゲー卜トレンチによ つて他のアレイから分離されている。 また、 図 2 ( c) に示すように、 ゲート卜 レンチの横に配置されているアレイの縦寸法 （ゲートトレンチの延びる方向にお ける寸法） については、 ソース領域 281 3が相対的に長い寸法を持ち、 ボディ ーコンタクト領域 28 1 4が相対的に短い寸法を持つ。 すなわち、 トランジスタ として機能する第 1領域の方が、 ボディーコンタクトとして機能する第 2領域よ リも広い面積を持つ。
図 2 (a) 〜 （c) に示す、 ストライプ状のレイアウトを持つ、 他の従来の縦 型ゲート半導体装置においては、 図 1 (a) 及び (b) に示す、 セル状のレイァ ゥ卜を持つ従来の MOS FE T sアレイと比べて、 ゲートトレンチのピッチをよ リ狭くすることができる。
尚、 セル状のレイアウトを持つ従来の MOS F E T sアレイにおいて、 ソース 領域と電極 （共通電極） との接触面積を確保すべく、 ゲートトレンチ内において ゲート電極上に形成される絶縁膜の最上面を、 ソース領域が存在する半導体層の 表面よりも下にする技術が例えば特開 2001 - 085685号公報又は特開平 1 1一 1 03052号公報に開示されている。 この技術によれば、 ソース領域と 共通電極とを、 ゲートトレンチ壁面及び前記半導体層表面のそれぞれの一部分に おいて接触させることができる。
しかしながら、 前述のセル状レイァゥトを持つ従来の縦型ゲート半導体装置に おいては、 微細化に対応すべく装置の小型化を図ろうとした場合、 ソース領域の コンタクト抵抗が増大するという問題が生じる。 すなわち、 縦型ゲート半導体装 置の小型化に伴って、 隣接するトレンチゲート電極間の間隔が狭くなると、 それ に従ってソース領域も狭くなる。 例えば、 幅 0 . 2 の縦型ゲート電極が 0
. 2 5 jU mの間隔で並んでいる縦型ゲート半導体装置において、 縦型ゲート電極 間の間隔を 0 . 1 m短くしょうとした場合、 ポリシリコンの抵抗を考慮に入れ ると縦型ゲート電極の幅を狭めることができないので、 必然的に縦型ゲート電極 間の間隔を 0 . 1 5 mまで狭くしなければならず、 この間隔に形成されるソ一 ス領域は非常に小さくなつてしまう。 このため、 共通電極とソース領域との接触 面積が小さくなるので、 ソース領域のコンタク ト抵抗が増大してしまう。
尚、 ボディーコンタク卜領域の配置面積とソース領域の配置面積とは互いに卜 レードオフの関係にあるため、 共通電極とボディ一コンタクト領域との接触面積 を小さくすることによって、 共通電極とソース領域との接触面積を大きくするこ とができる。 しかし、 共通電極とボディーコンタクト領域との接触面積が小さく なると、 ボディー領域を十分に接地できなくなる結果、 寄生バイポーラトランジ スタが動作しゃすくなるという新たな問題が生じる。
一方、 前述のス卜ライプ状レイァゥ卜を持つ從来の縦型ゲート半導体装置にお いても、 微細化に対応すべく装置の小型化を図ろうとした場合には、 隣接するト レンチゲー卜電極間の間隔が狭くなるため、 それに従ってソース領域も狭くなる 。 このため、 共通電極とソース領域との接触面積が小さくなるので、 ソース領域 のコンタクト抵抗が増大してしまうという問題を回避することができない。 発明の開示
そこで、 本発明は、 かかる問題点に鑑み、 ソース領域のコンタクト抵抗を増大 させることなく、 小型化を図ることができる縦型ゲ一ト半導体装置およびその製 造方法を提供することを目的とする。 前記の目的を達成するために、 本発明に係る第 1の縦型ゲート半導体装置は、 トランジスタとして機能する第 1領域と、 卜ランジスタのボディ一領域との電気 的コンタク卜を取るための第 2領域とが互いに隣接して配置された縦型トレンチ ゲート半導体装置であって、 第 1領域は、 ドレイン領域と、 ドレイン領域の上側 に形成されたボディー領域と、 ボディー領域の上側に形成された第 1のソース領 域と、 第 1のソース領域及びボディー領域に形成され且つゲート電極が埋め込ま れた卜レンチとを有し、 ボディー領域は第 2領域に延在していると共に、 第 2領 域のボディー領域の上側に、 第 1のソース領域と電気的に接続する第 2のソース 領域が形成されている。
第 1の縦型ゲート半導体装置によると、 ボディー領域との電気的コンタクトを 取るための第 2領域において、 ボディ一領域の上側にソース領域が形成されてい る。 このため、 装置の小型化に伴ってゲー卜電極間の距離が短くなつた場合にお いても、 ボディーコンタクト領域の配置面積を小さくすることなく、 共通電極と ソース領域との接触面積を十分に確保することができる。 従って、 ソース領域の コンタク卜抵抗を増大させることなく、 小型化を図ることができる縦型ゲー卜半 導体装置を実現することができる。
第 1の縦型ゲート半導体装置において、 第 2のソース領域の厚さは第 1のソー ス領域の厚さよりも小さいことが好ましい。
このようにすると、 第 2領域に設けられるゲートトレンチの深さが、 第 1領域 に設けられるゲートトレンチの深さと同じである場合にも、 第 2領域のトレンチ 壁面においてソース領域及びボディ一領域のそれぞれとの電気的コンタクトを確 実に取ることができる。
第 1の縦型ゲート半導体装置において、 第 2のソース領域は第 2領域のボディ 一領域の全面を被覆していることが好ましい。
このようにすると、 卜レンチ上部に凹部力残るようにゲート電極を形成するこ とによって、 第 1領域及び第 2領域の両方において該凹部の壁面でソース領域と の電気的コンタク卜を取ることができる。
第 1の縦型ゲー卜半導体装置において、 第 2領域のボディー領域における第 2 のソース領域の近傍部分の不純物濃度は、 第 2領域のボディ一領域におけるその 他の部分の不純物濃度よりも高いことが好ましい。
このようにすると、 ボディー領域との電気的コンタク卜をより確実に取ること ができる。
第 1の縦型ゲート半導体装置において、 卜レンチは第 2のソース領域及び第 2 領域のボディー領域にも設けられており、 ゲート電極は、 卜レンチの上部に凹部 が残るように形成されておリ、 第 2領域のボディ一領域は凹部の壁面に露出し、 且つ該露出部分において電気的コンタクトが取られること力《好ましい。
このようにすると、 第 1領域及び第 2領域の両方でソース領域との電気的コン タク卜を取ることができることに加えて、 第 2領域でボディー領域との電気的コ ンタクトをソース領域と共通に取ることができるので、 トレンチゲート電極のピ ツチを狭くすることができ、 それによつて装置のさらなる小型化を図ることがで きる。
第 1の縦型ゲート半導体装置において、 トレンチは第 2のソース領域及び第 2 領域のボディー領域にも設けられており、 ゲート電極は、 トレンチの上部に凹部 が残るように形成されており、 第 1のソース領域及び第 2のソース領域のそれぞ れは凹部の壁面に露出し、 且つ該各露出部分及び各ソース領域の上面において電 気的コンタク卜が取られることが好ましい。
このようにすると、 共通電極とソース領域との接触面積をより増大させること ができるので、 ソース領域のコンタク ト抵抗をより低減することができる。 第 2領域のボディー領域がゲートトレンチ上の凹部の壁面に露出し、 且つ該露 出部分において電気的コンタク卜が取られる場合、 第 2領域のボディー領域は、 その上部に相対的に不純物濃度が高い高濃度領域を有し、 高濃度領域は凹部の壁 面に露出し、 且つ該露出部分において電気的コンタク卜 7¾ 取られていてもよい。 或いは、 第 2のソース領域及び第 2領域のボディー領域のそれぞれは凹部の壁面 に露出し、 且つ該各露出部分において電気的コンタク卜が取られていてもよい。 或いは、 ゲートトレンチ上の凹部には、 ゲート電極との間に絶縁層を挟んで他の 電極が形成されており、 他の電極は、 H部の壁面において第 2のソース領域及び 第 2領域のボディー領域と接していてもよい。
本発明に係る第 2の縦型ゲート半導体装置は、 トランジスタとして機能する第 1領域と、 トランジスタのボディー領域との電気的コンタク卜を取るための第 2 領域とが互いに隣接して配置された縦型卜レンチゲー卜半導体装置であって、 第 1領域は、 ドレイン領域と、 ドレイン領域の上側に形成されたボディー領域と、 ボディー領域の上側に形成された第 1のソース領域と、 第 1のソース領域及びボ ディ一領域に形成され且つゲート電極が埋め込まれた卜レンチとを有し、 ボディ 一領域は第 2領域に延在していると共に、 トレンチは第 2領域のボディー領域に も設けられており、 ゲート電極は、 トレンチの上部に凹部が残るように形成され ており、 第 2領域のボディー領域は凹部の壁面に露出し、 且つ該露出部分におい て電気的コンタク卜が取られる。
第 2の縦型ゲート半導体装置によると、 第 2領域のボディ一領域との電気的コ ンタク卜を、 トレンチ内におけるゲート上の凹部の壁面で取ることができるため 、 共通電極とボディー領域との接触面積を確保することができる。 このため、 卜 ランジスタ動作時にボディー領域内に電圧差が発生することを抑えることができ るので、 寄生バイポーラトランジスタが動作することを防止することができる。 第 2の縦型ゲート半導体装置において、 第 2領域のボディ一領域の上側に、 第 1のソース領域と電気的に接続する第 2のソース領域が形成されており、 凹部に は、 ゲート電極との間に絶縁層を挟んで他の電極が形成されており、 他の電極は 、 凹部の壁面において第 2のソース領域及び第 2領域のボディー領域と接してい ることが好ましい。
このようにすると、 第 2領域のゲートトレンチ壁面において、 ソース領域及び ボディー領域のそれぞれを確実に電極に共通接続することができる。 すなわち、 第 1領域及び第 2領域の両方でソース領域との電気的コンタク卜を取ることがで きることに加えて、 第 2領域でボディー領域との電気的コンタクトをソース領域 と共通に取ることができるので、 トレンチゲート電極のピッチを狭くすることが でき、 それによつて装置のさらなる小型化を図ることができる。 また、 この場合 、 他の電極が、 第 1のソース領域及び第 2のソース領域のそれぞれの上面と接し ていると、 第 1領域及び第 2領域の両方においてソース領域との電気的コンタク 卜をソース領域上面で取ることができる。
第 2の縦型ゲート半導体装置において、 第 2領域のボディー領域の上側に、 第 1のソース領域と電気的に接続し且つ第 1領域のソース領域よリも薄い第 2のソ ース領域が形成されていることが好ましい。
このようにすると、 第 2領域に設けられるゲートトレンチの深さが、 第 1領域 に設けられるゲートトレンチの深さと同じである場合にも、 第 2領域のトレンチ 壁面においてソース領域及びボディー領域のそれぞれとの電気的コンタクトを確 実に取ることができる。
第 2の縦型ゲート半導体装置において、 第 2領域のボディー領域は、 その上部 に相対的に不純物濃度が高い高濃度領域を有し、 高濃度領域 ίま凹部の壁面に露出 し、 且つ該露出部分において電気的コンタク卜が取られることが好ましい。 このようにすると、 ボディー領域との電気的コンタクトをより確実に取ること ができる。 また、 この場合、 凹部には、 ゲート電極との間に絶縁層を挟んで他の 電極が形成されており、 他の電極は、 凹部の壁面において高濃度領域と接してい てもよい。
本発明に係る第 1の縦型ゲート半導体装置の製造方法は、 卜ランジスタとして 機能する第 1領域と、 トランジスタのボディー領域との電気的コンタクトを取る ための第 2領域とが互いに隣接して配置された縦型トレンチゲ一ト半導体装置の 製造方法であって、 第 1領域及び第 2領域のそれぞれとなる半導体領域にドレイ ン領域を形成すると共に、 半導体領域におけるドレイン領域の上側にボディ一領 域を形成する第 1の工程と、 第 1領域のボディー領域にトレンチを形成する第 2 の工程と、 半導体領域における第 1領域のボディー領域の上側に第 1のソース領 域を形成する第 3の工程と、 半導体領域における第 2領域のボディー領域の上側 に第 2のソース領域を形成する第 4の工程とを備え、 第 1 のソース領域と第 2の ソース領域とは互いに電気的に接続するように形成される。
第 1の縦型ゲート半導体装置の製造方法によると、 ボディ一領域との電気的コ ンタクトを取るための第 2領域において、 ボディー領域の上側にソース領域を形 成する。 このため、 装置の小型化に伴ってゲート電極間の距離が短くなつた場合 においても、 ボディーコンタクト領域の配置面積を小さくすることなく、 共通電 極とソース領域との接触面積を十分に確保することができる。 従って、 ソース領 域のコンタク卜抵抗を増大させることなく、 小型化を図ることができる縦型ゲ一 ト半導体装置を実現することができる。
また、 第 1の縦型ゲート半導体装置の製造方法によると、 トレンチ形成 （第 2 の工程） よりも後に各ソース領域の形成 （第 3及び第 4の工程） を行なうことに よって、 ソース領域形成後の熱処理を低減できる。 この†こめ、 ソース領域におけ る不純物拡散の制御が可能となり、 その結果、 デバイスォ法の制御を確実に行な うことができる。
第 1の縦型ゲート半導体装置の製造方法において、 第 4の工程は、 半導体領域 における第 1のソース領域及び第 2のソース領域のそれぞれとなる部分に不純物 を同時に導入する工程を含むことが好ましい。
このようにすると、 第 2のソース領域の形成時に、 半導体領域への不純物の導 入を、 例えば半導体領域の全面に対するイオン注入によって実施できるので、 新 たなリソグラフィ工程を追加することなく、 第 2のソース領域を形成することが できる。
第 1の縦型ゲート半導体装置の製造方法において、 第 2のソース領域は、 第 2 領域のボディー領域の全面を被覆するように形成されることが好ましし、。
このようにすると、 卜レンチ上部に凹部が残るようにゲート電極を形成するこ とによって、 第 1領域及び第 2領域の両方において該凹部の壁面でソース領域と の電気的コンタク 卜を取ることができる。
第 1の縦型ゲート半導体装置の製造方法において、 第 2領域のボディ一領域の 上部に、 相対的に不純物濃度が高い高濃度領域を形成する工程をさら【二備えてい ることが好ましい。
このようにすると、 ボディー領域との電気的コンタク トをより確実【二取ること ができる。
第 1の縦型ゲート半導体装置の製造方法において、 第 2の工程は、 卜レンチを 第 2領域のボディー領域にも形成する工程を含み、 第 2の工程よりも後に、 トレ ンチの上部に凹部が残ると共に該凹部の壁面に第 2領域のボディー領 が露出す るようにトレンチ内にゲート電極を形成する工程と、 凹部に、 第 2領塌のボディ 一領域と電気的に接続する他の電極を形成する工程とを備えていることが好まし い。
このようにすると、 第 1領域及び第 2領域の両方でソース領域との電気的コン タクトを取ることができることに加えて、 第 2領域でボディー領域との電気的コ ンタク トをソース領域と共通に取ることができるので、 トレンチゲー 卜電極のピ ツチを狭くすることができ、 それによつて装置のさらなる小型化を図ることがで きる。
第 1の縦型ゲート半導体装置の製造方法において、 第 2の工程は、 卜レンチを 第 2領域のボディー領域にも形成する工程を含み、 第 2の工程及び第 4の工程よ リも後に、 トレンチの上部に凹部が残ると共に該凹部の壁面に第 2のソース領域 が露出するようにトレンチ内にゲート電極を形成する工程と、 凹部に、 第 2のソ ース領域と電気的に接続する他の電極を形成する工程とを備えていることが好ま しい。 このようにすると、 共通電極 （他の電極） とソース領域との接触面積をより増 大させることができるので、 ソース領域のコンタクト抵抗をより低減することが できる。
第 1の縦型ゲート半導体装置の製造方法において、 第 2の工程は、 トレンチを 第 2領域のボディー領域にも形成する工程を含み、 第 2の工程及び第 4の工程よ リも後に、 トレンチの上部に凹部が残ると共に該凹部の壁面に第 2領域のボディ 一領域及び第 2のソース領域が露出するように卜レンチ内にゲ一卜電極を形成す る工程と、 凹部に、 第 2領域のボディー領域及び第 2のソース領域のそれぞれと 電気的に接続する他の電極を形成する工程とを備えていることが好ましし、。 このようにすると、 第 1領域及び第 2領域の両方でソース領域との電気的コン タクトを取ることができることに加えて、 第 2領域でボディー領域との置気的コ ンタクトをソース領域と共通に取ることができるので、 トレンチゲート電極のピ ツチを狭くすることができ、 それによつて装置のさらなる小型化を図ることがで きる。 また、 共通電極 （他の電極） とソース領域との接触面積をより増大させる ことができるので、 ソース領域のコンタク卜抵抗をより低減することができる。 本発明に係る第 2の縦型ゲート半導体装置の製造方法は、 トランジスタとして 機能する第 1領域と、 トランジスタのボディー領域との電気的コンタク卜を取る ための第 2領域とが互いに隣接して配置された縦型トレンチゲート半導 (本装置の 製造方法であって、 第 1領域及び第 2領域のそれぞれとなる半導体領域 ί二ドレイ ン領域を形成すると共に、 半導体領域におけるドレイン領域の上側にポディー領 域を形成する工程と、 第 1領域及び第 2領域のそれぞれのボディ一領域 (二トレン チを形成する工程と、 卜レンチの上部に凹部が残ると共に該凹部の壁面 ί二第 2領 域のボディー領域が露出するようにトレンチ内にゲー卜電極を形成する工程と、 凹部に、 第 2領域のボディー領域と電気的に接続する他の電極を形成する工程と を備えている。
第 2の縦型ゲート半導体装置の製造方法によると、 第 2領域のボディ一領域と の電気的コンタク卜を、 トレンチ内におけるゲート上の凹部の壁面で取ることが できるため、 共通電極 （他の電極） とボディー領域との接触面積を確保すること ができる。 このため、 トランジスタ動作時にボディー領域内に電圧差が発生する ことを抑えることができるので、 寄生バイポーラトランジスタが動作することを 防止することができる。
第 2の縦型ゲ一卜半導体装置の製造方法において、 第 2領域のボディ一領域の 上部に、 相対的に不純物濃度が高い高濃度領域を形成する工程をさらに備えてい ることが好ましい。
このようにすると、 ボディ一領域との電気的コンタクトをより確実に取ること ができる。 尚、 この場合、 第 2領域のボディー領域における高濃度領域がゲート 上凹部の壁面に露出する。
以上のように、 本発明によると、 ソース領域のコンタクト抵抗を増大させるこ となく、 小型化を図ることができる縦型ゲート半導体装置を実現することが可能 となる。 図面の簡単な説明
図 1 ( a) 及び （b) は従来の縦型ゲート半導体装置の断面図及び平面図であ る。
図 2 ( a) 及び （b) は他の従来の縦型ゲート半導体装置の断面図であり、 図 2 (c) は他の従来の縦型ゲート半導体装置の平面図である。
図 3は本発明の第 1の実施形態に係る縦型ゲート半導体装置の鳥瞰図である。 図 4 ( a) は図 3の a— a ' 線における第 1領域の断面図であり、 図 4 ( b) は図 3の b— b' 線における第 2領域の断面図であり、 図 4 (c) は本発明の第 1の実施形態に係る縦型ゲー卜半導体装置の平面図である。
図 5は図 4 ( c) の c一 c ' 線における断面図である。
図 6 (a) は本発明の第 1の実施形態に係る縦型ゲート半導体装置における、 トランジスタとして機能する第 1領域の断面構成を模式的に示す図であり、 図 6 (b) は本発明の第 1の実施形態に係る縦型ゲート半導体装置における、 トラン ジスタのポディー領域との電気的コンタクトを取るための第 2領域の断面構成を 模式的に示す図である。
図 7 (a) 〜 （ f ) は本発明の第 1の実施形態に係る縦型ゲート半導体装置の 製造方法の各工程を示す断面図であり、 図 7 (a) 、 （c) 、 ( e) はトランジ スタとして機能する第 1領域が形成される様子を示しており、 図 7 (b) 、 ( d ) 、 ( f ) はトランジスタのボディー領域との電気的コンタクトを取るための第 2領域が形成される様子を示している。
図 8 (a) 〜 （ f ) は本発明の第 1の実施形態に係る縦型ゲート半導体装置 CD 製造方法の各工程を示す断面図であり、 図 8 (a) 、 （c) 、 （e) はトランジ スタとして機能する第 1領域が形成される様子を示しており、 図 8 ( b) 、 （ d ) 、 ( f ) はトランジスタのボディー領域との電気的コンタクトを取るための奠 2領域が形成される様子を示している。
図 9 (a ) ~ ( f ) は本発明の第 1の実施形態に係る縦型ゲート半導体装置 CD 製造方法の各工程を示す断面図であり、 図 9 (a) 、 （c) 、 （e) はトランジ スタとして機能する第 1領域が形成される様子を示しており、 図 9 (b) 、 （ d ) 、 ( f ) はトランジスタのボディー領域との電気的コンタクトを取るための第 2領域が形成される様子を示している。
図 1 0 ( a) 〜 （ f ) は本発明の第 1の実施形態に係る縦型ゲート半導体装置 の製造方法の各工程を示す断面図であり、 図 1 0 (a) 、 （c) 、 （e) はトラ ンジスタとして機能する第 1領域が形成される様子を示しており、 図 1 0 ( b ) 、 （d) 、 ( f ) はトランジスタのボディー領域との電気的コンタクトを取るた めの第 2領域が形成される様子を示している。
図 1 1 ( a ) 〜 （ f ) は本発明の第 1の実施形態に係る縦型ゲート半導体装置 の製造方法の各工程を示す断面図であり、 図 1 1 (a) 、 （c) 、 （e) はトラ ンジスタとして機能する第 1領域が形成される様子を示しており、 図 1 1 ( b ) 、 (d) 、 ( f ) はトランジスタのボディー領域との電気的コンタクトを取るた めの第 2領域が形成される様子を示している。
図 1 2 (a) 〜 （ f ) は本発明の第 2の実施形態に係る縦型ゲート半導体装置 の製造方法の各工程を示す断面図であり、 図 1 2 (a) 、 （c) 、 （e) は卜ラ ンジスタとして機能する第 1領域が形成される様子を示しており、 図 1 2 ( b ) 、 (d) 、 ( f ) はトランジスタのボディー領域との電気的コンタクトを取るた めの第 2領域が形成される様子を示している。
図 1 3 (a) 及び （b) は本発明の第 2の実施形態に係る縦型ゲート半導体装 置の製造方法の各工程を示す断面図であり、 図 1 3 (a) はトランジスタとして 機能する第 1領域が形成される様子を示しており、 図 1 3 ( b) はトランジスタ のボディー領域との電気的コンタク卜を取るための第 2領域が形成される様子を 示している。
図 1 4 (a) は、 本発明の第 1又は第 2の実施形態に係る縦型ゲート半導体装 置におけるトランジスタ部の周辺にツエナーダイオードを設けた様子を示す断面 図であり、 図 1 4 (b) は、 図 1 4 (a) に示す装置の回路構成を模式的に す 図である。 発明を実施するための最良の形態
第 1の実施形態
以下、 本発明の第 1の実施形態に係る縦型ゲート半導体装置及びその製造方法 について、 図面を参照しながら説明する。 尚、 本実施形態の縦型ゲート半導体装 置は、 ソース領域のコンタクト抵抗を増大させることなく、 装置の小型化を図る ことができるようにすることを目的とするものである。
図 3は、 本実施形態の縦型ゲート半導体装置の鳥瞰図 （3- dimensional view) である。 図 3に示すように、 本実施形態の縦型ゲート半導体装置においては、 第 1導電型の半導体基板である例えば N + 型シリコン基板 1 0 0の上に、 例えばェ ピタキシャル成長法によって半導体層 1 1 0が形成されている。 半導体層 1 1 0 には、 ストライプ状に延びる複数のトレンチが設けられており、 該各トレンチの 内部にはそれぞれ縦型ゲート電極 1 2 0が埋め込まれている。 また、 各トレンチ 内における縦型ゲート電極 1 2 0の上には埋め込み絶縁膜 1 3 0が形成されてし、 る。 ここで、 埋め込み絶縁膜 1 3 0の最上面は半導体層 1 1 0の表面よりも下側 に位置する。 また、 縦型ゲート電極 1 2 0 (具体的にはその側面及び下面） と半 導体層 1 1 0との間には、 ゲート絶縁膜となる絶縁物質 1 4 0が介在している。 尚、 本実施形態では、 縦型ゲート電極 1 2 0が埋め込まれる各トレンチの幅は全 て同じ 0 . 2 5 i m程度であり、 各トレンチ間のピッチも 0 . 2 5 m程度であ る。 また、 各トレンチの深さは全て同じ 1 . 2 5 jU m程度である。 すなわち、 各 トレンチのアスペク ト比は 5程度である。 ここで、 トレンチの深さとは、 後述す るソース領域 1 1 3の表面から卜レンチの底部までの深さである。 また、 本実施 形態では、 トレンチの数は 1 5 0 0個程度である。 すなわち、 1 5 0 0個程度の トレンチが互いに平行に並んでいると共に、 後述する第 1領域 1 1及び第 2領域 1 2 (図 4 ( c ) 参照） を連続的に横断して延びている。 また、 図示は省略して いるが、 各トレンチにおける埋め込み絶縁膜 1 3 0上の凹部を含む、 半導体層 1 1 0の上には、 バリアメタル膜 1 6 0及びアルミニウム膜 1 5 0の積層構造を持 つ共通電極 （金属配線） 1 7 0が形成されている （図 4 ( a ) 及び （b ) 参照） 図 3に示すように、 半導体層 1 1 0は、 ストライプ状のゲートトレンチの幅方 向 （図 3では X方向） と直交するトレンチの長さ方向 （図 3では y方向） におい て周期的に変化する構造を有している。 具体的には、 トレンチの長さ方向つまり y方向において、 半導体層 1 1 0は、 トランジスタとして機能する第 1領域 1 1 と、 該トランジスタのボディ一領域との電気的コンタク トを取るための第 2領域 1 2とが交互に並んだ構造を有している （図 4 ( c ) 参照） 。 言い換えると、 半 導体層 1 1 0においては、 y方向の所定の位置を境にして第 1領域 1 1から第 2 領域 1 2に変化する。
図 4 (a) は、 図 3の a— a' 線における第 1領域 1 1の断面図であり、 図 4
(b) は、 図 3の b— b' 線における第 2領域 1 2の断面図である。 また、 図 4
(c) は、 本実施形態の縦型ゲート半導体装置の平面構成を示す模式図であり、 図 5は、 図 4 (c) の c— c' 線の断面図である。 尚、 図 4 (a) は図 4 (c) の a— a' 線の断面図でもあり、 図 4 (b) は図 4 ( c) の b— b' 線の断面図 でもある。
図 4 (a) 及び （b) に示すように、 第 1領域 1 1及び第 2領域 1 2のいずれ においても、 半導体層 1 1 0は、 第 1導電型 （例えば N型） の半導体層であるド レイン領域 1 1 1と、 ドレイン領域 1 1 1上に形成され且つゲート卜レンチが貫 通した第 2導電型 （第 1導電型の反対極性：例えば P型） の半導体層であるボデ ィー領域 1 1 2とを有している。 すなわち、 ドレイン領域 1 1 1及びボディー領 域 1 1 2は、 第 1領域 1 1及び第 2領域 1 2を含む半導体層 1 1 0の全体に延在 している。
尚、 本実施形態の縦型ゲート半導体装置において、 第 1領域 1 1及び第 2領域 1 2のそれぞれの配置面積の割合は、 該縦型ゲート半導体装置のトランジスタに 流すことができる許容電流値により決定される。 具体的には、 図 5に示すように 、 第 1領域 1 1及び第 2領域 1 2のそれぞれの配置面積の割合 （本実施形態では y方向の長さの比） I ： mは、 低電流動作のトランジスタから構成されるデバイ スの場合には 5 ： 1程度に設定され、 高電流動作のトランジスタから構成される デバイスの場合には 3 ： 1程度に設定される。 従って、 ゲートトレンチの長さが y方向に 6 wm程度であって、 低電流動作のトランジスタからデバイスが構成さ れる場合には、 y方向に I =5 jWm程度の長さを持つ第 1領域 1 1と、 y方向に m= 1 jum程度の長さを持つ第 2領域 1 2とが形成される。
ここで、 図 4 (a) に示すように、 第 1領域 1 1の半導体層 1 1 0は、 ボディ 一領域 1 1 2上に、 第 1導電型 （例えば N+ 型） の半導体層であるソース領域 1 1 3 Aを有している。
それに対して、 本実施形態の特徴として、 図 4 (b) に示すように、 第 2領域 1 2の半導体層 1 1 0は、 ボディー領域 1 1 2上に、 第 2導電型 （例えば P+ 型 ) のボディーコンタク ト領域 1 1 4及び第 1導電型 （例えば N+ 型） のソース領 域 1 1 3 Bを有している。 ソース領域 1 1 3 Bは、 ボディーコンタク ト領域 1 1 4の上面全体を覆うように形成されていると共に、 第 1領域 1 1のソース領域 1 1 3 Aと電気的に接続する。 また、 ソース領域 1 1 3 Bの厚さはソース領域 1 1 3Aの厚さよりも小さい。 尚、 ボディーコンタク ト領域 1 1 4の不純物濃度は、 ボディー領域 1 1 2の不純物濃度よりも高い。
すなわち、 第 1領域 1 1の半導体層 1 1 0は、 ボディー領域 1 1 2上にソース 領域 1 1 3 Aが形成され且つソース領域 1 1 3 Aの表面が半導体層 1 1 0の主面 となる構造を有する。 一方、 第 2領域 1 2の半導体層 1 1 0は、 ボディー領域 1 1 2上にボディーコンタク ト領域 1 1 4が形成され、 ボディーコンタク ト領域 1 1 4上にソース領域 1 1 3 Bが形成され、 且つソース領域 1 1 3 Bの表面が半導 体層 1 1 0の主面となる構造を有する。
図 6 (a) は、 本実施形態の縦型ゲート半導体装置における、 トランジスタと して機能する第 1領域 1 1の断面構成を模式的に示す図であり、 図 6 (b) は、 本実施形態の縦型ゲー卜半導体装置における、 ボディー領域との電気的コンタク 卜を取るための第 2領域 1 2の断面構成を模式的に示す図である。 尚、 図 6 (a ) 及び （b) において、 図 4 (a) 及び （b) 等と同一の構成要素には同一の符 号を付すことにより詳しい説明を省略する。
本実施形態の縦型ゲート半導体装置を、 Nチャンネル縦型ゲート DMOS トラ ンジスタの場合を例として説明すると、 図 6 (a) 及び （b) に示すように、 本 実施形態の縦型ゲート半導体装置は、 N型 （第 1導電型） の不純物がドープされ た N+ 型半導体基板であるシリコン基板 1 00と、 シリコン基板 1 00上に形成 された N型ドレイン領域 1 1 1及び P型 （第 2導電型） ボディー領域 1 1 2を有 する半導体層 1 1 0と、 半導体層 1 1 0に設けられたトレンチ （ゲートトレンチ ) に絶縁物質 1 4 0を介して埋め込まれた縦型ゲート電極 1 2 0と、 縦型ゲート 電極 1 2 0の上面を覆う埋め込み絶縁膜 1 3 0と、 配線材料となるアルミニウム 膜 1 5 0及びバリアメタル膜 1 6 0の積層構造を持つ共通電極 1 7 0とから構成 される。
ここで、 本実施形態の特徴として、 第 1領域 1 1においても第 2領域 1 2にお いても、 縦型ゲート電極 1 2 0は、 それを囲む埋め込み絶縁膜 1 3 0及び絶縁物 質 1 4 0を含めて、 ゲートトレンチの上部に凹部 （ゲート上凹部） が残るように 埋め込まれていると共に、 ゲート上凹部を含む半導体層 1 1 0の上には共通電極 1 7 0が形成されている。 尚、 縦型ゲート電極 1 2 0と共通電極 1 7 0とは埋め 込み絶縁膜 1 3 0によって絶縁されている。
また、 図 6 ( a ) に示すように、 トランジスタとして機能する第 1領域 1 1は 、 縦型ゲート電極 1 2 0の上部と対向するようにボディー領域 1 1 2の上に形成 されたソース領域 1 1 3 Aを有する。 ソース領域 1 1 3 Aは半導体層 1 1 0の上 部に設けられており、 ソース領域 1 1 3 Aの表面が半導体層 1 1 0の表面となる 。 また、 ソース領域 1 1 3 Aの一部分はゲート上凹部の壁面に露出し、 該露出部 分 1 3とソース領域 1 1 3 Aの上面 1 4とが共通電極 1 7 0と接する。 このよう な構造を持つ本実施形態の Nチャンネル縦型ゲー卜 D M O Sトランジスタにおい ては、 トランジスタとしての機能を実現するために、 ソース領域 1 1 3 Aとゲー ト電極 1 2 0とが埋め込み絶縁膜 1 3 0及び絶縁物質 1 4 0によって電気的に絶 縁されている。 ここで、 ソース電極 （つまり共通電極 1 7 0 ) とドレイン電極 （ 図示省略） との間に高電圧を印加すると共に、 ゲート電極 1 2 0とソース領域 1 1 3 Aとの間に閾値電圧以上の電圧を印加すると、 図 6 ( a ) に示すように、 ゲ ート絶縁膜となる絶縁物質 1 4 0と P型ボディー領域 1 1 2との間の界面 （ゲー ト電極 1 2 0の両側の 2つの界面） に n型の反転層 （つまりチャネル層） が形成 され、 該反転層を通ってドレイン領域 1 1 1からソース領域 1 1 3 Aに電流 1 7 が流れる。 また、 ゲート電極 1 2 0に印加する電圧を閾値電圧よりも小さくする ことによって、 ボディー領域 1 1 2における n型の反転層がなくなって、 縦型ゲ 一卜 D M O S トランジスタのソース ■ ドレイン間がオフ状態となる。
また、 図 6 ( b ) に示すように、 ボディー領域 1 1 2との電気的コンタク トを 取るための第 2領域 1 2は、 ボディー領域 1 1 2の上に形成されたボディ一コン タク 卜領域 1 1 4と、 ボディーコンタク ト領域 1 1 4の上に形成されたソース領 域 1 1 3 Bを有する。 すなわち、 ソース領域 1 1 3 Bは半導体層 1 1 0の最上部 に設けられており、 ソース領域 1 1 3 Bの表面が半導体層 1 1 0の表面となると 共に、 このソース領域 1 1 3 Bによってボディーコンタク ト領域 1 1 4の上面が 覆われている。 尚、 ボディー領域 1 1 2とボディーコンタク ト領域 1 1 4とは接 していると共に、 ボディーコンタク ト領域 1 1 4とソース領域 1 1 3 Bとは接し ている。 また、 ソース領域 1 1 3 B及びボディーコンタク 卜領域 1 1 4のそれぞ れの一部分はゲート上凹部の壁面に露出し、 該各露出部分 1 5及び 1 6とソース 領域 1 1 3 Bの上面 1 4とが共通電極 1 7 0と接する。 すなわち、 ボディーコン タク ト領域 1 1 4はゲ一卜上凹部の壁面で共通電極 1 7 0と接し、 ソース領域 1 1 3 Bは、 ゲート上凹部の壁面及び半導体層 1 1 0の表面で共通電極 1 7 0と接 する。 このように、 共通電極 1 7 0をソース領域 1 1 3 Bとボディーコンタク 卜 領域 1 1 4とに共通接続することによって、 寄生バイポーラトランジスタがオン 状態になることを防止することができる。 具体的には、 低電流動作の卜ランジス タから構成されるデバイスの場合において第 1領域 1 1 と第 2領域 1 2との間の 面積割合 （ I ： m) が 5 ： 1の場合には、 ゲート上凹部の壁面において例えば 1 0 0 n m以上の高さに亘つてボディーコンタク卜領域 1 1 4が共通電極 1 7 0と 接するように設定する。
以下、 以上に説明した本実施形態の縦型ゲート半導体装置 （図 3等参照） の製 造方法について、 Nチャンネル縦型ゲート D M O S トランジスタの製造方法を例 として、 図面を参照しながら説明する。
図 7 (a) 〜 （ f ) 、 図 8 (a) 〜 （！ =) 、 図 9 (a) 〜 （ f ) 、 図 1 0 (a ) ~ ( f ) 及び図 1 1 (a) 〜 （ f ) は、 本実施形態の縦型ゲート半導体装置の 製造方法の各工程を示す断面図である。 尚、 図 7 (a) 、 (c) 、 (e) 、 図 8
(a) 、 （c) 、 （e) 、 図 9 (a) 、 （c) 、 （e) 、 図 1 0 (a) 、 ( c)
、 (e) 及び図 1 1 (a) 、 (c) 、 (e) は、 トランジスタとして機能する第 1領域 1 1が形成される様子を示しており、 図 7 (b) 、 （d) 、 （ f ) 、 図 8
(b) 、 （d) 、 （ f ) 、 図 9 (b) 、 （d) 、 （ f ) 、 図 1 0 (b) 、 (d)
、 ( f ) 及び図 1 1 (b) 、 (d) 、 ( f ) は、 トランジスタのボディ一領域と の電気的コンタク卜を取るための第 2領域 1 2が形成される様子を示している。 前述のように、 第 1領域 1 1及び第 2領域 1 2はトレンチゲートが延びる方向に 沿って交互に且つ互いに隣接するように配列されている。 また、 図 7 (a) 〜 （ f ) 、 図 8 (a) 〜 （ f ) 、 図 9 (a) - ( f ) 、 図 1 0 (a) ~ ( f ) 及び図 1 1 (a) - ( f ) において、 図 3、 図 4 (a) 及び図 4 (b) 等と同一の構成 要素には同一の符号を付すことにより詳しい説明を省略する。
まず、 図 7 (a) 及び （b) に示すように、 高不純物濃度の第 1導電型 （例え ば N+ 型） の半導体基板であるシリコン基板 1 00の上に、 例えばェピタキシャ ル成長法によって低不純物濃度の第 1導電型 （例えば N型） の半導体層 （ェピタ キシャル層） 1 1 0を形成した後、 半導体層 1 1 0の上部に第 2導電型 （例えば P型） の不純物を注入する。 これによつて、 第 1領域 1 1及び第 2領域 1 2のい ずれにおいても、 第 1導電型 （例えば N型） のドレイン領域 1 1 1と、 その上に 形成された第 2導電型 （例えば P型） のボディー領域 1 1 2とからなる半導体層 1 1 0が形成される。 続いて、 半導体層 1 1 0の表面上に例えば熱酸化により 5 0~500 nm程度のシリコン酸化膜 300を形成する。 尚、 ボディー領域 1 1 2の形成にはイオン注入を用いてもよいし、 又はェピタキシャル成長を用いても よい。 但し、 チャネル層が形成される領域であるボディー領域 1 1 2の不純物濃 度を安定化するためにはボディー領域 1 1 2の形成にェピタキシャル成長を用い ることが最適である。
次に、 図 7 ( c) 及び （d) に示すように、 ゲートトレンチ形成領域に開口部 を有するレジストパターン 400をシリコン酸化膜 300上に形成する。 続いて 、 レジス卜パターン 400をマスクとして用いてシリコン酸化膜 300に対して ドライエッチングを行なう。 その後、 レジストパターン 400を除去した後、 図 7 (e) 及び （ f ) に示すように、 パターニングされたシリコン酸化膜 300を マスクとして、 半導体層 1 1 0に対してドライエッチングを行ない、 それによつ て、 ボディー領域 1 1 2を貫通してドレイン領域 1 1 1の上部に達する複数のト レンチ 500を形成する。 尚、 各トレンチ 500の深さは例えば 0. 8~3. 0 m程度であり、 3つ以上のトレンチ 500が並ぶ場合、 各トレンチ 500の間 隔は等しい。 また、 卜レンチ 500は、 第 1領域 1 1及び第 2領域 1 2のそれぞ れのボディ一領域 1 1 2を連続的に横断するように延びている。
次に、 図 8 (a) 及び （b) に示すように、 トレンチ 500の壁部及び底部の ダメージ層を除去するために、 例えば熱酸化により トレンチ 500の壁部及び底 部に厚さ 20〜 1 00 nmのシリコン酸化膜 600を形成する。
次に、 図 8 ( c) 及び （d) に示すように、 トレンチ 500の内壁に形成され たシリコン酸化膜 600を例えばゥエツトエッチングにより除去する。 このとき 、 半導体層 1 1 0上のシリコン酸化膜 300も若干エッチングされるが、 シリコ ン酸化膜 600の除去後においてもシリコン酸化膜 300は十分な厚さを持って 半導体層 1 1 0上に存在する。
次に、 図 8 ( e) 及び （ f ) に示すように、 トレンチ 500の壁面及び底面の それぞれの上に、 例えば厚さ 8〜 1 00 nm程度の酸化膜等である絶縁物質 1 4 0を形成する。 絶縁物質 1 40は i 02 であってゲート絶縁膜として機能する 次に、 図 9 ( a) 及び （b) に示すように、 卜レンチ 500の内部を含むシリ コン酸化膜 300の表面上に、 ゲート電極材料となる導電膜、 例えばポリシリコ ン膜 900を堆積した後、 該ポリシリコン膜 900にゲート電極用不純物を注入 し、 その後、 熱処理を実施する。 このとき、 シリコン酸化膜 300の表面上にお いては、 例えば厚さ 300〜800 nmのポリシリコン膜 900が堆積される。 尚、 ポリシリコン膜 900を堆積した後に不純物注入を別途実施する代わりに、 予めゲート電極用不純物 （例えばリン） がドープされたポリシリコン膜を例えば CVD (chemical vapor deposition ) 法を用いてシリコン酸化膜 300の上に 直接堆積してもよい。
次に、 図 9 ( c) 及び （d) に示すように、 ポリシリコン膜 900の全面に対 してエッチングを行なうことにより、 ポリシリコン膜 900におけるシリコン酸 化膜 300の表面よリも上側に位置する部分及び卜レンチ 500の上部に位置す る部分を除去し、 それによつてトレンチ 500の内部に縦型ゲート電極 1 20を 形成する。 ここで、 トレンチ 500内におけるポリシリコン膜 900のドライエ ツチングは、 シリコン酸化膜 300の表面から例えば 200〜 800 n m程度下 側まで行なわれる。 すなわち、 トレンチ 500内における縦型ゲート電極 1 20 の上側には凹部 500 aが残る。
次に、 図 9 ( e) 及び （ f ) に示すように、 凹部 500 aを含むシリコン酸化 膜 300の表面上に、 例えば厚さ 400〜 800 nm程度のシリコン酸化膜 1 1 00を、 凹部 500 aが埋め込まれるように堆積する。
次に、 図 1 0 (a) 及ぴ （b) に示すように、 レジス卜を用いた平坦化工ツチ バックをシリコン酸化膜 1 1 00及びシリコン酸化膜 300に対して順次行ない 、 凹部 500 aにおける縦型ゲート電極 1 20上のシリコン酸化膜 1 1 00の最 上面と、 半導体層 1 1 0の表面とが一致するように、 シリコン酸化膜 300及び シリコン酸化膜 1 1 00を除去する。 これによつて、 トレンチ 500の内部はシ リコン酸化膜 1 1 00と縦型ゲート電極 1 20とによって充填される。
次に、 図 1 0 ( c ) 及び （ d ) に示すように、 第 1領域 1 1の半導体層 1 1 0 を覆うレジストパターン 1 3 0 0をマスクとして、 第 2領域 1 2の半導体層 1 1 0の表面部に第 2導電型の不純物 （例えば P型のボロン） 1 3 5 0をイオン注入 する。 これにより、 第 2領域 1 2の半導体層 1 1 0の表面部に、 言い換えると、 第 2領域 1 2のボディー領域 1 1 2の上側に、 ボディー領域 1 1 2よりも不純物 濃度が高い第 2導電型 （例えば P + 型） のボディーコンタク卜領域 1 1 4が形成 される。
次に、 レジストパターン 1 3 0 0を除去した後、 図 1 0 ( e ) 及び （ f ) に示 すように、 第 2領域 1 2の半導体層 1 1 0を覆うレジストパターン 1 4 0 0をマ スクとして、 第 1領域 1 1の半導体層 1 1 0の表面部に第 1導電型の不純物 （例 えば N型のリン） 1 4 5 0をイオン注入する。 これにより、 第 1領域 1 1の半導 体層 1 1 0の表面部に、 言い換えると、 第 1領域 1 1のボディー領域 1 1 2の上 側に、 第 1導電型 （例えば N + 型） のソース領域 1 1 3 Aが形成される。
次に、 レジストパターン 1 4 0 0を除去した後、 図 1 1 ( a ) 及び （b ) に示 すように、 半導体層 1 1 0の全表面部に第 1導電型の不純物 （例えば N型のリン ) 1 5 0 0をイオン注入する。 これにより、 第 2領域 1 2の半導体層 1 1 0の表 面部に第 1導電型 （例えば N + 型） のソース領域 1 1 3 Bが形成される。 尚、 第 2領域 1 2の半導体層 1 1 0において、 ソース領域 1 1 3 Bの深さはポディーコ ンタク ト領域 1 1 4の深さよりも浅い。 すなわち、 N + 型のソース領域 1 1 3 B が P + 型のボディ一コンタクト領域 1 1 4の上部に形成されるようにイオン注入 を行なう。 また、 第 2領域 1 2のソース領域 1 1 3 Bの厚さは第 1領域 1 1のソ ース領域 1 1 3 Aの厚さよりも小さい。 すなわち、 ボディーコンタク 卜領域 1 1 4の P型と反対導電型である N型の不純物 （リン） を注入しているからである。 また、 本実施形態においては、 ソース領域 1 1 3 Bは、 第 2領域 1 2のボディー コンタク ト領域 1 1 4の全面を被覆するように形成される。 尚、 ソース領域 1 1 3 Aの不純物濃度は、 イオン注入された不純物 1 4 5 0と不純物 1 5 0 0とを足 し合わせたものとなる。 次に、 図 1 1 ( c ) 及び （d ) に示すように、 例えばドライエッチングを用い て、 トレンチ 5 0 0内における縦型ゲート電極 1 2 0上のシリコン酸化膜 1 1 0 0及び絶縁物質 1 4 0のそれぞれの一部分を除去する。 これにより、 トレンチ 5 0 0内における縦型ゲー卜電極 1 2 0上に凹部 5 0 0 bが形成されると共に、 縦 型ゲート電極 1 2 0と共通電極 1 7 0 (図 1 1 ( e ) 及び （ f ) 参照） とを電気 的に絶縁するために、 縦型ゲート電極 1 2 0上にシリコン酸化膜 1 1 0 0を埋め 込み絶縁膜 1 3 0として残存させることができる。
尚、 図 1 1 ( c ) 及び （d ) に示す、 縦型ゲート電極 1 2 0上のシリコン酸化 膜 1 1 0 0及び絶縁物質 1 4 0に対するエッチングは、 第 1領域 1 1の凹部 5 0 O bの壁面にソース領域 1 1 3 Aが露出し且つ第 2領域 1 2の凹部 5 0 0 bの壁 面にボディ一コンタクト領域 1 1 4及びソース領域 1 1 3 Bが露出するように行 なわれる。 具体的には、 トレンチ 5 0 0内におけるシリコン酸化膜 1 1 0 0及び 絶縁物質 1 4 0のドライエッチングは、 半導体層 1 1 0の表面から例えば 1 0 0 〜 3 0 0 n m程度下側まで行なわれる。
次に、 図 1 1 ( e ) 及び （ f ) に示すように、 凹部 5 0 0 b内の埋め込み絶縁 膜 1 3 0上を含む半導体層 1 1 0の表面上に、 バリアメタル膜 1 6 0及び配線用 導電膜 （例えばアルミニウム膜） 1 5 0を順次堆積した後、 アルミニウム膜 1 5 0及びバリアメタル膜 1 6 0をパターニングして共通電極 1 7 0を形成する。 こ れによリ、 第 1領域 1 1の凹部 5 0 0 bの壁面において、 ソース領域 1 1 3 Aと 共通電極 1 7 0とが電気的に接続する。 また、 言うまでもなく、 ソース領域 1 1 3 Aは、 その上面においても共通電極 1 7 0と電気的に接続する。 また、 第 2領 域 1 2の凹部 5 0 0 bの壁面において、 ボディーコンタクト領域 1 1 4及びソー ス領域 1 1 3 Bのそれぞれと共通電極 1 7 0とが電気的に接続する。 すなわち、 第 2領域 1 2のゲート卜レンチ 5 0 0の壁面において、 ソース領域 1 1 3 B及び ボディーコンタクト領域 1 1 4のそれぞれを確実に電極 1 7 0に共通接続するこ とができる。 また、 言うまでもなく、 ソース領域 1 1 3 Bは、 その上面において も共通電極 1 7 0と電気的に接続する。
以上に説明した第 1の実施形態によると、 ボディー領域 1 1 2との電気的コン タクトを取るための第 2領域 1 2において、 ボディー領域 1 1 2 (正確にはボデ ィー領域 1 1 2上部のボディーコンタク 卜領域 1 1 4 ) の上側に、 トランジスタ として機能する第 1領域 1 1のソース領域 1 1 3 Aと電気的に接続するソース領 域 1 1 3 Bが形成されている。 すなわち、 トレンチ 5 0 0の近傍においても、 ポ ディーコンタク 卜領域 1 1 4の表面が半導体層 1 1 0の表面となるのではなく、 ソース領域 1 1 3 Bの表面が半導体層 1 1 0の表面となる。 このため、 装置の小 型化に伴ってゲート電極 1 2 0同士の間の距離が短くなつた場合においても、 ボ ディーコンタク ト領域 1 1 4の配置面積を小さくすることなく、 共通電極 1 7 0 とソース領域との接触面積を十分に確保することができる。 従って、 ソース領域 のコンタク 卜抵抗を増大させることなく、 小型化を図ることができる縦型ゲート 半導体装置を実現することができる。
また、 第 1の実施形態によると、 第 2領域 1 2のボディー領域 1 1 2 (正確に はボディ一領域 1 1 2上部のボディーコンタクト領域 1 1 4 ) との電気的コンタ ク 卜を、 トレンチ 5 0 0内におけるゲート電極 1 2 0上の凹部 5 0 0 b (図 1 1 ( d ) 及び （ f ) 参照） の壁面で取ることができるため、 共通電極 1 7 0とポデ ィーコンタク ト領域 1 1 4との接触面積を十分に確保することができる。 このた め、 トランジスタ動作時にボディー領域 1 1 2内に電位差が発生することを抑え ることができるので、 寄生バイポーラトランジスタが動作することを防止するこ とができる。
また、 第 1の実施形態によると、 ソース領域 1 1 3 及び1 1 3 Bは半導体層 1 1 0の全表面部及び各トレンチ 5 0 0の壁部に形成される。 言い換えると、 ソ ース領域 1 1 3八及び1 1 3 Bのそれぞれの表面は、 図 5に示すように、 半導体 層 1 1 0の表面となると共に、 ソース領域 1 1 3 及び1 1 3 Bのそれぞれはゲ ート電極 1 2 0上の凹部 5 0 0 bの壁面に露出する。 従って、 該各露出部分並び にソース領域 1 1 3 及び1 1 3 Bのそれぞれの表面 （上面） が共通電極 1 7 0 と接することになリ、 これによつて共通電極 1 7 0とソース領域との接触面積を より増大させることができるので、 ソース領域のコンタク ト抵抗をより低減する ことができる。 具体的には、 従来技術のように、 ソース領域が半導体層 1 1 0の 全表面部に形成されない場合と比べて、 つまり、 第 2領域 1 2のボディーコンタ ク ト領域 1 1 4の上側にソース領域が形成されない場合と比べて、 トランジスタ のオン抵抗を低減することができる。
また、 第 1の実施形態によると、 第 1領域 1 1及び第 2領域 1 2の両方でソー ス領域 1 1 3 A及び 1 1 3 Bとの電気的コンタク トを取ることができることに加 えて、 第 2領域 1 2でボディー領域 1 1 2 (ボディーコンタクト領域 1 1 4 ) と の電気的コンタクトをソース領域 1 1 3 Bと共通に取ることができるので、 ゲー ト電極 1 2 0のピッチを狭くすることができ、 それによつて装置のさらなる小型 化を図ることができる。
また、 第 1の実施形態によると、 第 2領域 1 2のソース領域 1 1 3 Bの厚さが 第 1領域 1 1のソース領域 1 1 3 Aの厚さよりも小さいため、 第 2領域 1 2にお けるゲートトレンチ 5 0 0の深さ力 第 1領域 1 1におけるゲートトレンチ 5 0 0の深さと同じである場合にも、 第 2領域 1 2のトレンチ 5 0 0 (正確には凹部 5 0 0 b ) の壁面においてソース領域 1 1 3 B及びボディ一コンタク ト領域 1 1 4のそれぞれとの電気的コンタク 卜を確実に取ることができる。
また、 第 1の実施形態によると、 ソース領域 1 1 3 Bが第 2領域のボディーコ ンタクト領域 1 1 4の全面を被覆しているため、 トレンチ 5 0 0上部に凹部 5 0 0 bが残るようにゲート電極 1 2 0を形成することによって、 第 1領域 1 1及び 第 2領域 1 2の両方の凹部 5 0 0 bの壁面においてソース領域 1 1 3 A及び 1 1 3 Bとの電気的コンタク トを取ることができる。
また、 第 1の実施形態によると、 第 2領域 1 2のボディー領域 1 1 2の上部に 、 ボディー領域 1 1 2の他の部分よりも不純物濃度が高いボディーコンタク ト領 域 1 1 4を形成するため、 ボディー領域 1 1 2との電気的コンタク トをより確実 に取ることができる。
また、 第 1の実施形態によると、 卜レンチ 5 0 0を形成した後にソース領域 1 1 3 及ぴ1 1 3 Bを形成するため、 ソース領域形成後の熱処理工程を低減でき る。 このため、 ソース領域 1 1 3 及び1 1 3 Bにおける不純物拡散の制御が可 能となり、 その結果、 デバイス寸法の制御を確実に行なうことができるので、 設 計通りのトランジスタ特性を得ることが容易になる。
また、 第 1の実施形態によると、 第 2領域 1 2のソース領域 1 1 3 Bの形成時 に、 半導体層 1 1 0におけるソース領域 1 1 3八及び1 1 3 Bとなる部分に、 ィ オン注入を用いて不純物を同時に導入する。 すなわち、 半導体層 1 1 0の全面に 対してイオン注入を行なうため、 新たなリソグラフィ工程を追加することなく、 ソース領域 1 1 3 Bを形成することができる。
尚、 第 1の実施形態において、 図 1 0 ( c ) 及び （d ) に示すボディーコンタ ク ト領域 1 1 4の形成工程の後に、 図 1 0 ( e ) 及び （ f ) に示す第 1領域 1 1 のソース領域 1 1 3 Aの形成工程を実施した。 しかし、 これに代えて、 第 1領域 1 1のソース領域 1 1 3 Aの形成工程の後に、 ポディーコンタク 卜領域 1 1 4の 形成工程を実施してもよいことは言うまでもない。 第 2の実施形態
以下、 本発明の第 2の実施形態に係る縦型ゲー卜半導体装置及びその製造方法 について、 図面を参照しながら説明する。 尚、 本実施形態の縦型ゲート半導体装 置は、 第 1の実施形態と同様に、 ソース領域のコンタク ト抵抗を増大させること なく、 装置の小型化を図ることができるようにすることを目的とするものである 本実施形態が第 1の実施形態と異なっている点は、 第 2領域 1 2において、 相 対的に低い不純物濃度 （例えば 1 0 1 7個 Z c m 3 のオーダ一） を持つボディー領 域 1 1 2の上部に、 相対的に高い不純物濃度 （例えば 5 X 1 019~ 1 X 1 02°個 /cm3 程度） を持つ領域 （第 1の実施形態のボディ一コンタク卜領域 1 1 4) を形成しない点である （図 1 1 (b) 及び図 1 3 ( b) 参照） 。 但し、 本実施形 態における第 2領域 1 2のボディー領域 1 1 2は共通電極 1 70と十分にォーミ ック接触できる不純物濃度 （例えば 1 018個 Zcm3 のオーダー） を有するもの とする。
本実施形態の縦型ゲート半導体装置の製造方法は、 図 1 0 (a) 及び （b) に 示す工程までは第 1の実施形態と同様である。 すなわち、 本実施形態においては 、 まず、 図 7 (a) - ( f ) 、 図 8 (a) 〜 （ f ) 、 図 9 (a) ~ ( f ) 並びに 図 1 0 (a) 及び （b) のそれぞれに示す第 1の実施形態と同様の各工程を実施 する。 また、 以下に説明する図 1 2 (a) 〜 （ f ) 及び図 1 3 (a) 、 （ b ) 【ま 、 本実施形態の縦型ゲート半導体装置の製造方法における図 1 0 (a) 及び （b ) に示す工程よりも後の各工程を示す断面図である。 尚、 図 1 2 (a) 、 ( c) 、 （e) 及び図 1 3 (a) は、 トランジスタとして機能する第 1領域 1 1が形成 される様子を示しており、 図 1 2 (b) 、 （d) 、 ( f ) 及び図 1 3 (b) は、 トランジスタのボディー領域との電気的コンタクトを取るための第 2領域 1 2が 形成される様子を示している。 前述のように、 第 1領域 1 1及び第 2領域 1 2は トレンチゲー卜が延びる方向に沿って交互に且つ互いに隣接するように配列され ている。 また、 図 1 2 (a) 〜 （ f ) 及び図 1 3 (a) 、 （b) において、 図 3 、 図 4 (a) 及び図 4 ( b) 等と同一の構成要素には同一の符号を付すことによ リ詳しい説明を省略する。
具体的には、 本実施形態においては、 図 1 0 (a ) 及び （b) に示す工程を実 施した後、 ボディーコンタクト領域形成用の不純物注入 （第 1の実施形態の図 1 0 ( c) 及び （d) に示す工程） を行なうことなく、 第 2領域 1 2の半導体層 1 1 0を覆うレジストパターン 1 400をマスクとして、 第 1領域 1 1の半導体層 1 1 0の表面部に第 1導電型の不純物 （例えば N型のリン） 1 450をイオン注 入する。 これによリ、 第 1領域 1 1の半導体層 1 1 0の表面部に、 言い換えると 、 第 1領域 1 1のボディ一領域 1 1 2の上側に、 第 1導電型 （例えば N+ 型） の ソース領域 1 1 3 Aが形成される。
次に、 レジス卜パターン 1 400を除去した後、 図 1 2 (c) 及び （d) に示 すように、 半導体層 1 1 0の全表面部に第 1導電型の不純物 （例えば N型のリン ) 1 500をイオン注入する。 これにより、 第 2領域 1 2の半導体層 1 1 0の表 面部に、 言い換えると、 第 2領域 1 2のボディ一領域 1 1 2の上側に、 第 1導電 型 （例えば N+ 型） のソース領域 1 1 3 Bが形成される。 尚、 第 2領域 1 2のソ ース領域 1 1 3 Bの厚さは第 1領域 1 1のソース領域 1 1 3 Aの厚さよりも小さ い。 また、 本実施形態においては、 ソース領域 1 1 3 Bは、 第 2領域 1 2のポデ ィー領域 1 1 2の全面を被覆するように形成される。
次に、 図 1 2 (e) 及び （ f ) に示すように、 例えばドライエッチングを用い て、 トレンチ 500内における縦型ゲート電極 1 20上のシリコン酸化膜 1 1 0 0及び絶縁物質 1 40のそれぞれの一部分を除去する。 これにより、 トレンチ 5 00内における縦型ゲート電極 1 20上に凹部 500 bが形成されると共に、 縦 型ゲート電極 1 20と共通電極 1 70 (図 1 3 (a) 及び （b) 参照） とを電気 的に絶縁するために、 縦型ゲート電極 1 20上にシリコン酸化膜 1 1 00を埋め 込み絶縁膜 1 30として残存させることができる。
尚、 図 1 2 (e) 及び （ f ) に示す、 縦型ゲート電極 1 20上のシリコン酸化 膜 1 1 00及び絶縁物質 1 40に対するエッチングは、 第 1領域 1 1の凹部 50 0 bの壁面にソース領域 1 1 3 Aが露出し且つ第 2領域 1 2の凹部 500 bの壁 面にボディー領域 1 1 2及びソース領域 1 1 3 Bが露出するように行なわれる。 具体的には、 トレンチ 500内におけるシリコン酸化膜 1 1 00及び絶縁物質 1 0のドライエッチングは、 半導体層 1 1 0の表面から例えば 1 00~300 n m程度下側まで行なわれる。
次に、 図 1 3 (a) 及び （b) に示すように、 凹部 500 b内の埋め込み絶縁 膜 1 3 0上を含む半導体層 1 1 0の表面上に、 バリアメタル膜 1 6 0及び配線用 導電膜 （例えばアルミニウム膜） 1 5 0を順次堆積した後、 アルミニウム膜 1 5 0及びバリアメタル膜 1 6 0をパターニングして共通電極 1 7 0を形成する。 こ れによリ、 第 1領域 1 1の凹部 5 0 0 bの壁面において、 ソース領域 1 1 3 Aと 共通電極 1 7 0とが電気的に接続する。 また、 第 2領域 1 2の凹部 5 0 0 bの壁 面において、 ボディー領域 1 1 2及びソース領域 1 1 3 Bのそれぞれと共通電極 1 7 0とが電気的に接続する。 すなわち、 第 2領域 1 2のゲート卜レンチ 5 0 0 の壁面において、 ソース領域 1 1 3 B及びボディー領域 1 1 2のそれぞれを確実 に電極 1 7 0に共通接続することができる。
以上に説明した第 2の実施形態によると、 第 1の実施形態と同様の効果が得ら れるのみならず、 ボディーコンタクト領域形成工程が不要になるので、 工程を簡 略化できる。
尚； 第 1又は第 2の実施形態において、 縦型ゲート半導体装置が Nチャンネル 縦型ゲート D M O S トランジスタである場合を例として説明してきたが、 縦型ゲ 一ト半導体装置が Pチャンネル縦型ゲート D M O S トランジスタであってもよい ことは言うまでもない。 Pチャンネル縦型ゲート D M O S トランジスタを対象と する場合、 以上の説明における第 1導電型及び第 2導電型がそれぞれ P型及び N 型になるので、 ソース領域、 ドレイン領域及び半導体基板が P型となり、 ボディ 一領域及びボディ一コンタク ト領域が N型となることは言うまでもない。
また、 第 1又は第 2の実施形態において、 第 2領域 1 2のソース領域 1 1 3 B の厚さを第 1領域 1 1のソース領域 1 1 3 Aの厚さよりも小さく設定した。 しか し、 これに代えて、 例えば第 1領域 1 1の卜レンチ 5 0 0の深さと第 2領域 1 2 のトレンチ 5 0 0の深さとを異なる深さに設定することによって （但し第 2領域
1 2のトレンチ 5 0 0の壁面にボディー領域 1 1 2又はボディーコンタク卜領域
1 1 4が露出しているものとする） 、 ソース領域 1 1 3 Aの厚さとソース領域 1
1 3 Bの厚さとを同じ厚さに設定してもよい。 また、 第 1又は第 2の実施形態において、 第 2領域 1 2のボディ一領域 1 1 2 又はボディ一コンタクト領域 1 1 4の上に全面に亘つてソース領域 1 1 3 Bを形 成したが、 これに代えて、 ボディ一領域 1 1 2又はボディーコンタク ト領域 1 1 4の表面 （上面） を部分的に覆うようにソース領域 1 1 3 Bを形成してもよい。 この場合、 ボディー領域 1 1 2又はボディーコンタクト領域 1 1 4と共通電極 1 70との電気的コンタク トを第 2領域 1 2のトレンチ 500 (正確には凹部 50 O b) の壁面で取るだけではなく、 ボディー領域 1 1 2又はボディーコンタク ト 領域 1 1 4におけるソース領域 1 1 3 Bが形成されていない部分の表面 （第 2領 域 1 2の半導体層 1 1 0の表面となる） と共通電極 1 70とを電気的にコンタク 卜させてもよい。
また、 第 1及び第 2の実施形態のいずれにおいても、 ゲート電極 1 20が埋め 込まれるトレンチの幅及び該トレンチ間ピッチの両方を 0. 25 mに設定する と共に該トレンチの深さを 1. に設定した。 しかし、 各実施形態のトレ ンチ M O Sは微細構造に適したものであり、 トレンチ幅及び卜レンチ間ピッチの 両方を 0. 25 jum以下に設定すると共に卜レンチのァスぺクト比を 5以上に設 定してもよい。 このようにトレンチ幅等を微細化することにより、 トレンチ数を 1 500個以上に設定することもできる。
また、 第 1又は第 2の実施形態において、 図 1 4 (a) に示すように、 各実施 形態の Nチャンネル縦型ゲート DMOS トランジスタのトレンチ溝が複数本形成 されることによって構成されたトランジスタ部の周辺に、 S iェピ基板 1 00の 上側において S i酸化膜 21 0によって絶縁分離して形成された、 例えばポリシ リコンからなる NZP/N構造のツエナ一ダイオード 200を設けてもよい。 こ こで、 図 1 4 (a) は縦型ゲート半導体装置の断面図であって、 例えば図 3に示 すトランジスタ部分に加えて、 その横方向 （ゲートが延びる方向に対して直交す る方向） の部分を合わせて示している。 また、 ツエナーダイオード 200は、 図 1 4 (b) に示すように、 Nチャンネル縦型ゲート DMOS トランジスタのゲー ト電極 ' ソース電極間に保護用ダイオードとして接続されている。 これにより、 トランジスタの静電破壊強度を向上させることができる。
尚、 ゲート電極 1 2 0が埋め込まれるトレンチは実際には 1 5 0 0個程度設け られている。 また、 図 1 4 ( a ) に示すように、 トランジスタ部分の上には共通 電極 1 7 0として A I膜 （正確にはバリアメタル膜 1 6 0及びアルミニウム膜 1 5 0の積層膜） が形成されている。 共通電極 1 7 0は、 N型ポリシリコンからな る半導体層であるソース領域 1 1 3に接続されている。 また、 ソース領域 1 1 3 は、 P型ポリシリコンからなる半導体層であるボディー領域 1 1 2につながって いる。 また、 ボディー領域 1 1 2は、 N型ポリシリコンからなる半導体層である ドレイン領域 1 1 1につながっている。 さらに、 ドレイン領域 1 1 1はドレイン 電極に電気的に接続されている。 一方、 ツエナーダイオード 2 0 0の各 N型半導 体領域は、 ツエナーダイオード 2 0 0上の層間絶縁膜に設けられたコンタク トホ ールを介して共通電極 1 7 0と電気的に接続されている。
また、 ポリシリコンからなるツエナ一ダイオード 2 0 0は、 ゲート電極 1 2 0 の形成と同時にノンドープポリシリコンを形成し、 該ポリシリコンの所定の領域 に不純物を注入することによつて作成することができる。 産業上の利用可能性
本発明は、 縦型ゲート半導体装置に関し、 特に D C— D Cコンバータ等のエレ ク トロニクス機器等に適用した場合に、 ソース領域のコンタク ト抵抗を増大させ ることなく装置の小型化を図ることができるという効果が得られ、 実用的価値が 極めて高い。

Claims

請求の範囲
1 . トランジスタとして機能する第 1領域と、 前記トランジスタのボディ一領域 との電気的コンタク卜を取るための第 2領域とが互いに隣接して配置された縦型 卜レンチゲート半導体装置であって、
前記第 1領域は、 ドレイン領域と、 前記ドレイン領域の上側に形成された前記 ボディ一領域と、 前記ボディー領域の上側に形成された第 1のソース領域と、 前 記第 1のソース領域及び前記ボディー領域に形成され且つゲート電極が埋め込ま れたトレンチとを有し、
前記ボディ一領域は前記第 2領域に延在していると共に、 前記第 2領域の前記 ボディ一領域の上側に、 前記第 1のソース領域と電気的に接続する第 2のソース 領域が形成されていることを特徴とする縦型ゲ一卜半導体装置。
2 . 請求項 1において、
前記第 2のソース領域の厚さは前記第 1のソース領域の厚さよりも小さいこと を特徴とする縦型ゲ一ト半導体装置。
3 . 請求項 1において、
前記第 2のソース領域は前記第 2領域の前記ボディ一領域の全面を被覆してい ることを特徴とする縦型ゲート半導体装置。
4 . 請求項 1において、
前記第 2領域の前記ボディー領域における前記第 2のソース領域の近傍部分の 不純物濃度は、 前記第 2領域の前記ボディ一領域におけるその他の部分の不純物 濃度よリも高いことを特徴とする縦型ゲート半導体装置。
5 . 請求項 1において、
前記卜レンチは前記第 2のソース領域及び前記第 2領域の前記ボディー領域に も設けられており、
前記ゲー卜電極は、 前記トレンチの上部に凹部が残るように形成されており、 前記第 2領域の前記ボディー領域は前記凹部の壁面に露出し、 且つ該露出部分 において電気的コンタク卜が取られることを特徴とする縦型ゲート半導体装置。
6 . 請求項 1において、
前記卜レンチは前記第 2のソース領域及び前記第 2領域の前記ボディ一領域に も設けられており、
前記ゲート電極は、 前記トレンチの上部に凹部が残るように形成されており、 前記第 1のソース領域及び前記第 2のソース領域のそれぞれは前記凹部の壁面 に露出し、 且つ該各露出部分及び前記各ソース領域の上面において電気的コンタ ク卜が取られることを特徴とする縦型ゲート半導体装置。
7 . 請求項 5において、
前記第 2領域の前記ボディー領域は、 その上部に相対的に不純物濃度が高い高 濃度領域を有し、
前記高濃度領域は前記凹部の壁面に露出し、 且つ該露出部分において電気的コ ンタク卜が取られることを特徴とする縦型ゲー卜半導体装置。
8 . 請求項 5において、
前記第 2のソース領域及び前記第 2領域の前記ボディー領域のそれぞれは前記 凹部の壁面に露出し、 且つ該各露出部分において電気的コンタク卜が取られるこ とを特徴とする縦型ゲート半導体装置。
9 . 請求項 5において、
前記凹部には、 前記ゲー卜電極との間に絶縁層を挟んで他の電極が形成されて おり、
前記他の電極は、 前記凹部の壁面において前記第 2のソース領域及び前記第 2 領域の前記ボディー領域と接していることを特徴とする縦型ゲート半導体装置。
1 0 . トランジスタとして機能する第 1領域と、 前記トランジスタのボディー領 域との電気的コンタクトを取るための第 2領域とが互いに隣接して配置された縦 型トレンチゲート半導体装置であって、
前記第 1領域は、 ドレイン領域と、 前記ドレイン領域の上側に形成された前記 ボディー領域と、 前記ボディー領域の上側に形成された第 1のソース領域と、 前 記第 1のソース領域及び前記ボディー領域に形成され且つゲー卜電極が埋め込ま れたトレンチとを有し、
前記ボディー領域は前記第 2領域に延在していると共に、 前記トレンチは前記 第 2領域の前記ボディ一領域にも設けられておリ、
前記ゲート電極は、 前記トレンチの上部に凹部が残るように形成されており、 前記第 2領域の前記ボディー領域は前記凹部の壁面に露出し、 且つ該露出部分 において電気的コンタク卜が取られることを特徴とする縦型ゲート半導体装置。
1 1 . 請求項 1 0において、
前記第 2領域の前記ボディー領域の上側に、 前記第 1のソース領域と電気的に 接続する第 2のソース領域が形成されておリ、
前記凹部には、 前記ゲ一ト電極との間に絶縁層を挟んで他の電極が形成されて おり、
前記他の電極は、 前記凹部の壁面において前記第 2のソース領域及び前記第 2 領域の前記ボディー領域と接していることを特徴とする縦型ゲー卜半導体装置。
1 2 . 請求項 1 1において、
前記他の電極は、 前記第 1のソース領域及び前記第 2のソース領域のそれぞれ の上面と接していることを特徴とする縦型ゲート半導体装置。
1 3 . 請求項 1 0において、
前記第 2領域の前記ボディー領域の上側に、 前記第 1のソース領域と電気的に 接続し且つ前記第 1領域のソース領域よリも薄い第 2のソース領域が形成されて いることを特徴とする縦型ゲー卜半導体装置。
1 4 . 請求項 1 0において、
前記第 2領域の前記ボディー領域は、 その上部に相対的に不純物濃度が高い高 濃度領域を有し、
前記高濃度領域は前記凹部の壁面に露出し、 且つ該露出部分において電気的コ ンタク卜が取られることを特徴とする縦型ゲート半導体装置。
1 5 . 請求項 1 4において、
前記凹部には、 前記ゲート電極との間に絶縁層を挟んで他の電極が形成されて おり、
前記他の電極は、 前記凹部の壁面において前記高濃度領域と接していることを 特徴とする縦型ゲート半導体装置。
1 6 . トランジスタとして機能する第 1領域と、 前記トランジスタのボディー領 域との電気的コンタクトを取るための第 2領域とが互いに隣接して配置された縦 型トレンチゲート半導体装置の製造方法であって、
前記第 1領域及び前記第 2領域のそれぞれとなる半導体領域にドレイン領域を 形成すると共に、 前記半導体領域における前記ドレイン領域の上側にボディー領 域を形成する第 1の工程と、
前記第 1領域の前記ボディー領域にトレンチを形成する第 2の工程と、 前記半導体領域における前記第 1領域の前記ボディー領域の上側に第 1のソー ス領域を形成する第 3の工程と、
前記半導体領域における前記第 2領域の前記ボディー領域の上側に第 2のソー ス領域を形成する第 4の工程とを備え、
前記第 1のソース領域と前記第 2のソース領域とは互いに電気的に接続するよ うに形成されることを特徴とする縦型ゲー卜半導体装置の製造方法。
1 7 . 請求項 1 6において、
前記第 4の工程は、 前記半導体領域における前記第 1のソース領域及び前記第 2のソース領域のそれぞれとなる部分に不純物を同時に導入する工程を含むこと を特徴とする縦型ゲー卜半導体装置の製造方法。
1 8 . 請求項 1 6において、
前記第 2のソース領域は、 前記第 2領域の前記ボディー領域の全面を被覆する ように形成されることを特徴とする縦型ゲー卜半導体装置の製造方法。
1 9 . 請求項 1 6において、
前記第 2領域の前記ボディー領域の上部に、 相対的に不純物濃度が高い高濃度 領域を形成する工程をさらに備えていることを特徴とする縦型ゲート半導体装置 の製造方法。
2 0 . 請求項 1 6において、
前記第 2の工程は、 前記卜レンチを前記第 2領域の前記ボディー領域にも形成 する工程を含み、
前記第 2の工程よりも後に、
前記トレンチの上部に凹部が残ると共に該凹部の壁面に前記第 2領域の前記ボ ディー領域が露出するように前記卜レンチ内にゲート電極を形成する工程と、 前記凹部に、 前記第 2領域の前記ボディー領域と電気的に接続する他の電極を 形成する工程とを備えていることを特徴とする縦型ゲート半導体装置の製造方法
2 1 . 請求項 1 6において、
前記第 2の工程は、 前記トレンチを前記第 2領域の前記ボディー領域にも形成 する工程を含み、
前記第 2の工程及び前記第 4の工程よリも後に、
前記トレンチの上部に凹部が残ると共に該凹部の壁面に前記第 2のソース領域 が露出するように前記トレンチ内にゲー卜電極を形成する工程と、
前記凹部に、 前記第 2のソース領域と電気的に接続する他の電極を形成するェ 程とを備えていることを特徴とする縦型ゲー卜半導体装置の製造方法。
2 2 . 請求項 1 6において、
前記第 2の工程は、 前記トレンチを前記第 2領域の前記ボディー領域にも形成 する工程を含み、
前記第 2の工程及び前記第 4の工程よリも後に、
前記トレンチの上部に凹部が残ると共に該凹部の壁面に前記第 2領域の前記ポ ディー領域及び前記第 2のソース領域が露出するように前記トレンチ内にゲ一卜 電極を形成する工程と、
前記凹部に、 前記第 2領域の前記ボディ一領域及び前記第 2のソース領域のそ れぞれと電気的に接続する他の電極を形成する工程とを備えていることを特徴と する縦型ゲー卜半導体装置の製造方法。
2 3 . トランジスタとして機能する第 1領域と、 前記トランジスタのボディー領 域との電気的コンタク卜を取るための第 2領域とが互いに隣接して配置された縦 型卜レンチゲート半導体装置の製造方法であって、
前記第 1領域及び前記第 2領域のそれぞれとなる半導体領域にドレイン領域を 形成すると共に、 前記半導体領域における前記ドレイン領域の上側にボディー領 域を形成する工程と、
前記第 1領域及び前記第 2領域のそれぞれの前記ボディー領域にトレンチを形 成する工程と、
前記トレンチの上部に凹部が残ると共に該凹部の壁面に前記第 2領域の前記ポ ディ一領域が露出するように前記トレンチ内にゲート電極を形成する工程と、 前記凹部に、 前記第 2領域の前記ボディー領域と電気的に接続する他の電極を 形成する工程とを備えていることを特徴とする縦型ゲ一卜半導体装置の製造方法
2 4 . 請求項 2 3において、
前記第 2領域の前記ボディー領域の上部に、 相対的に不純物濃度が高い高濃度 領域を形成する工程をさらに備えていることを特徴とする縦型ゲート半導体装置 の製造方法。
2 5 . 請求項 2 4において、
前記高濃度領域は前記凹部の壁面に露出することを特徴とする縦型ゲート半導 体装置の製造方法。
2 6 . 請求項 1又は 1 0において、 前記トレンチの幅は 0 . 2 5〃m以下であり、
前記トレンチのァスぺクト比は 5以上であることを特徴とする縦型ゲート半導 体装置。
2 7 . 請求項 2 6において、
前記トレンチの数は 1 5 0 0以上であることを特徴とする縦型ゲート半導体装 置。
2 8 . ドレイン領域となる第 1導電型の第 1の半導体層と、
前記第 1の半導体層の上に形成され、 ボディー領域となる第 2導電型の第 2の 半導体層と、
前記第 2の半導体層の上に形成され、 ソース領域となる第 1導電型の第 3の半 導体層と、
前記第 2の半導体層及び前記第 3の半導体層に形成されたトレンチと、 前記トレンチに埋め込まれたゲート電極と、
前記第 3の半導体層の上に形成された電極とを備え、
前記ゲー卜電極が延びる方向に沿って設けられている前記第 3の半導体層の一 部分には、 前記第 3の半導体層の表面までは達しておらず且つ前記トレンチの壁 面に露出する第 2導電型の第 4の半導体層が形成されておリ、
前記第 4の半導体層は、 前記ゲート電極とは電気的に分離されていると共に前 記トレンチの上部で前記電極と電気的に接続されることを特徴とする縦型ゲート 半導体装置。
2 9 . ドレイン領域となる第 1導電型の第 1の半導体層と、
前記第 1の半導体層の上に形成され、 ボディー領域となる第 2導電型の第 2の 半導体層と、 前記第 2の半導体層の上に形成され、 ソース領域となる第 1導電型の第 3の半 導体層と、
前記第 2の半導体層及び前記第 3の半導体層に形成されたトレンチと、 前記トレンチに埋め込まれたゲート電極と、
前記卜レンチ内における前記ゲート電極上に形成された埋め込み絶縁膜と、 前記第 3の半導体層の上及び前記埋め込み絶縁膜の上に形成された電極とを備 え、
前記ゲ一ト電極が延びる方向に沿って設けられている前記第 3の半導体層の一 部分には、 前記第 3の半導体層の表面までは達しておらず且つ前記トレンチの壁 面に露出する第 2導電型の第 4の半導体層が形成されておリ、
前記第 4の半導体層は、 前記トレンチの上部で前記電極と電気的に接続さ札る ことを特徴とする縦型ゲ一卜半導体装置。
3 0 . 請求項 2 8又は 2 9において、
前記第 3の半導体層には、 前記トレンチが延在する方向に沿って前記第 4の半 導体層が周期的に形成されていることを特徴とする縦型ゲート半導体装置。
3 1 . 請求項 2 8又は 2 9において、
前記トレンチは複数個形成されておリ、
前記各トレンチの幅は 0 . 2 5〃m以下であり、
前記各トレンチ間のピッチは 0 . 2 5 jt/ m以下であることを特徴とする縦盟ゲ 一卜半導体装置。
3 2 . 請求項 3 1において、
前記各トレンチのァスぺクト比は 5以上であることを特徴とする縦型ゲー卜半 導体装置。
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