WO2003088193A1 - Substrat, affichage a cristaux liquides comprenant ce substrat et procede de production du substrat - Google Patents

Substrat, affichage a cristaux liquides comprenant ce substrat et procede de production du substrat Download PDF

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WO2003088193A1
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insulating film
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Masafumi Kokura
Yoshiharu Kataoka
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Sharp Kabushiki Kaisha
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    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode

Definitions

  • the present invention relates to a substrate, a liquid crystal display device having the substrate, and a method of manufacturing the substrate.
  • the present invention relates to a substrate, a liquid crystal display device including the substrate, and a method for manufacturing the substrate.
  • FIG. 12 is a schematic plan view of a conventional active matrix substrate.
  • the active matrix substrate 110 includes a plurality of thin film transistors (hereinafter also referred to as “TFTs”) 120 arranged in a matrix and a predetermined interval along the thin film transistors 120 arranged in the column direction.
  • TFTs thin film transistors
  • a plurality of source signal lines 114 provided in parallel with each other, and a plurality of gate signals provided in parallel with a predetermined interval along the thin film transistors 120 arranged in the row direction. Lines 1 1 and 2 are provided.
  • a corresponding source driver 118 is connected to each of the plurality of source signal lines 114, and each source driver 118 corresponds to a video signal to the corresponding source signal line 114. Voltage to be applied.
  • a corresponding gate driver 1 16 is connected to each of the plurality of gate signal lines 1 1 2, and each gate driver 1 1 6 is connected to a corresponding gate signal line 1 1 2 corresponding to a scan signal. Apply voltage.
  • Each of the plurality of thin film transistors 120 includes a gate electrode 122 branched from a corresponding gate signal line 112 and a source electrode 124 branched from a corresponding source signal line 114. And a drain electrode 126.
  • Each of the plurality of drain electrodes 126 is connected to the corresponding pixel electrode 130.
  • Each pixel electrode 130 is one terminal of a corresponding pixel capacitor 128.
  • the other terminal of each pixel capacitor 128 is a counter electrode 132 provided on a counter substrate 154 (see FIGS. 14 and 15).
  • the counter electrode 132 is usually shared by a plurality of pixel electrodes 130.
  • the active matrix substrate 110 is provided with a display area 134 that contributes to the display of an image, and a terminal area 136 arranged so as to surround the display area 134.
  • a plurality of pixel electrodes 130 and a plurality of thin-film transistors 120 are disposed in the display area 134, and a plurality of gate drivers 1 16 and a plurality of Source driver 1 18 is arranged.
  • a conventional liquid crystal display device 170 has such an active matrix substrate 110 and an opposing substrate 15 4 (FIG. 1) that faces the active matrix substrate 110. 4 and FIG. 15), and a liquid crystal 1558 (see FIG. 14) inserted between the active matrix substrate 110 and the counter substrate 154.
  • the liquid crystal display device By turning on or off each of the plurality of thin film transistors 120 in response to the signal applied from the gate driver 116, the voltage corresponding to the video signal applied from the source driver 118 becomes Applied to the corresponding pixel electrode 130.
  • the orientation of the liquid crystal is controlled in accordance with the voltage applied to the pixel electrode 130 and the counter electrode 132, whereby the liquid crystal display device displays an image.
  • FIG. 13 is a plan view of a conventional active matrix substrate 110.
  • the gate driver 1 16 shown in FIG. 13 includes a signal input terminal 1 38 to which a scan signal is input from the outside.
  • the pixel electrode 130 is connected to the drain electrode 126 via the contact hole 150.
  • FIG. 14 is a cross-sectional view of the conventional liquid crystal display device along the line PP shown in FIG.
  • the conventional liquid crystal display device 170 shown in Fig. 14 has an active matrix substrate.
  • the liquid crystal device includes a substrate 110, a counter substrate 154, and a liquid crystal 158 inserted between the active matrix substrate 110 and the counter substrate 154.
  • FIG. 14 shows a cross-sectional structure of the thin film transistor 120 and the pixel electrode 130 connected to the drain electrode 126 of the thin film transistor 120 in the display region 134 of the active matrix substrate 110.
  • the active matrix substrate 110 includes a transparent insulating substrate 139.
  • the gate electrode 122 is formed on the transparent insulating substrate 139.
  • the gate insulating film 140 is formed on the transparent insulating substrate 139 so as to cover the gate electrode 122.
  • the semiconductor layer 146 is formed on the gate electrode 122 via the gate insulating film 140.
  • the n + silicon (S i) layer 148 is formed on the semiconductor layer 146 so as to match the semiconductor layer 146.
  • the source electrode 124 branched from the source signal line 114 is partially connected to the surface of the n + Si layer 144 and the side surface of the n + Si layer 144 and the semiconductor layer 144. Is formed on a part of the gate insulating film 140 so as to cover the gate insulating film 140.
  • the drain electrode 1 2 6 is connected to the other part of the surface of the n + Si
  • the source electrode 124 and the drain electrode 126 are arranged on the surface of the n + Si layer 148 so as to be separated from each other by a predetermined distance.
  • the thin film transistor 120 has a gate electrode 122, a semiconductor layer 144, an n + Si layer 148, a source electrode 124, and a drain electrode 126.
  • the resistance of the gate signal line 112, the source signal line 114, the gate electrode 122, the source electrode 124, and the drain electrode 126 must be reduced. Is desirable. For this reason, as a material for these signal lines and electrodes, a metal that has low resistance and is easy to process is usually used.
  • gate signal line 112 Common materials used for the gate signal line 112, the source signal line 114, the gate electrode 122, the source electrode 124, and the drain electrode 126 are Al, Mo, Ti, Ta, and the like.
  • the specific resistance of Mo is relatively low, and it is easy to pattern Mo by etching using a weak acid, it is often used as a material for the source signal line 114, the source electrode 124, and the drain electrode 126. Mo is used.
  • the material having the smallest specific resistance is A1, but A1 cannot contact the n + Si layer 148 satisfactorily, so the material of the source electrode 124 and the drain electrode 126 is Is preferably not a single-layer A 1. Therefore, when A1 is used as a source signal line, a laminated structure of AlZTi, AlZMo, or the like is required.
  • Ti Since the specific resistance of Ti is higher than the specific resistances of A1 and Mo, it is not very preferable to use Ti in a single layer as a material for electrodes and signal lines of a large-sized liquid crystal display device.
  • Ta Like Ta, Ta also has a high specific resistance, so it is not preferable to use it in a single layer.
  • An insulating film 152 for protecting the thin film transistor 120 is formed on the gate insulating film 140 so as to cover the source electrode 124, the drain electrode 126, and still another part of the surface of the n + Si layer 148. I have.
  • Material of the insulating film 152 is, for example, an S i N x.
  • the insulating film 152 penetrates the insulating film 152 so as to reach the drain electrode 126.
  • Contact hole 150 is formed.
  • the pixel electrode 130 is formed on the insulating film 152 so as to be connected to the drain electrode 126 via the contact hole 150.
  • the material of the pixel electrode 130 is a transparent ITO.
  • a transmissive TFT liquid crystal display device In a liquid crystal display device, in particular, a transmissive TFT liquid crystal display device, the above-described configuration, that is, after forming the thin film transistor 120, an insulating film 152 is formed to cover the drain electrode 126 of the thin film transistor 120
  • the pixel electrode 130 is formed so as to be electrically connected to the drain electrode 126 via a contact hole 150 formed in the insulating film 152.
  • the surface on which the pixel electrode 130 is formed is the source signal line 1
  • the pixel electrode 130 Since it is not the same as the surface on which the insulating film 15 is formed, it is connected to the pixel electrode 130 formed on the insulating film 152 and the source electrode 124 formed below the insulating film 152. This is because the area of the pixel electrode 130 can be increased while preventing an electrical short circuit with the source signal line 114.
  • the opposing substrate 154 has a transparent insulating substrate 156 and an opposing electrode 132 provided on the transparent insulating substrate 156.
  • FIG. 15 is a cross-sectional view of the conventional liquid crystal display device along the line Q--Q shown in FIG.
  • FIG. 15 shows a cross-sectional structure of the signal input terminal section 138 in the gate driver 116 in the terminal area 136 of the active matrix substrate 110.
  • the gate signal lines 112 are formed on the transparent insulating substrate 139.
  • the gate insulating film 140 is formed on the transparent insulating substrate 139 so as to cover both ends of the gate signal line 112.
  • An insulating film 152 is formed on the gate insulating film 140.
  • the anti-oxidation film 16 0 for preventing the gate signal lines 1 1 2 from oxidizing and increasing the resistance is formed by the side surfaces of the gate insulation film 1 40 and the insulation film 1 52 and the insulation film 1 5 2 It is formed so as to cover a part of the surface.
  • the material of the antioxidant film 160 is transparent ITO, which is the same material as the material of the pixel electrode 130.
  • the conventional active matrix substrate 110 described above is manufactured as follows.
  • a material for forming the gate signal lines 112 and the gate electrodes 122 is formed on the transparent insulating substrate 139 by a sputtering method or the like.
  • the formed layer is subjected to mask exposure, development, and dry etching to form a gate signal line 112 and a gate electrode 122 having a predetermined pattern.
  • a material constituting the gate insulating film 140 is formed on the transparent insulating substrate 1339 by a CVD method so as to cover the gate signal line 112 and the gate electrode 122.
  • a material forming the semiconductor layer 146 and a material forming the n + Si layer 148 are sequentially formed on the material forming the gate insulating film 140 by the CVD method.
  • the material constituting the formed semiconductor layer 146 and the material constituting the n + Si layer 148 are formed.
  • a + Si layer 148 is formed.
  • the material (for example, Mo) constituting the source signal line 114, the source electrode 124, and the drain electrode 126 is applied so as to cover the semiconductor layer 144 and the n + Si layer 148. Is formed on the gate insulating film 140, and then the formed Mo is subjected to mask exposure, development, and dry etching to form a predetermined pattern of Mo.
  • the material constituting the insulating film 152 is gate-insulated so as to cover the source electrode 124, the drain electrode 126, and still another part of the surface of the n + Si layer 148. It is formed on the film 140.
  • a film of ITO is formed, and the formed ITO is subjected to mask exposure, development, and etching to form a pixel electrode 130 and an antioxidant film 160 having a predetermined pattern.
  • the pixel electrode 130 is formed on the insulating film 152 so as to be electrically connected to the drain electrode 126 via the contact hole 150.
  • 160 is a part of the surface of the gate signal line 1 1 2 and the gate insulating film 1
  • a part of the material constituting the insulating film 152 above the gate signal line 112 is formed.
  • a part of the insulating film 152 on the drain electrode 126 is removed to form a contact hole 150 in the insulating film 152.
  • the same dry etching removes a part of the insulating film 15 2 in the display region 13 4, while removing a part of the insulating film 15 2 and the gate insulating film 14 4 in the terminal region 1 36.
  • the same dry etching removes a part of the insulating film 15 2 in the display region 13 4, while removing a part of the insulating film 15 2 and the gate insulating film 14 4 in the terminal region 1 36.
  • the same dry etching removes a part of the insulating film 15 2 in the display region 13 4, while removing a part of the insulating film 15 2 and the gate insulating film 14 4 in the terminal region 1 36.
  • the etching selectivity between the insulating film 152 and the drain electrode 126 becomes insufficient, and a part of the drain electrode 126 is removed.
  • FIG. 16 shows that, in the active matrix substrate of the liquid crystal display device shown in FIG. 14, the contact hole 150 A penetrates not only the insulating film 15 2 but also the drain electrode 12 6
  • FIG. 9 is a cross-sectional view of the liquid crystal display device, showing that it has reached the inside of the insulating film 140.
  • a contact hole 15 OA penetrating not only the insulating film 152 but also the drain electrode 126 and reaching the inside of the gate insulating film 140 is formed.
  • the pixel electrode 130 comes into contact with the drain electrode 126 at the cross section of the drain electrode 126.
  • the cross-sectional area of the drain electrode 126 is extremely small compared to the surface area of the contact hole 15 OA, the electrical connection between the pixel electrode 130 and the drain electrode 126 is not sufficient. Issues arise.
  • an ITO film is formed on the drain electrode 126 to form a protective film, and an insulating film 1 is formed on the protective film.
  • the formed protective film protects the drain electrode 126 against dry etching. Etching of the drain electrodes 126 can be prevented.
  • the present invention has been made to solve the above problems, and an object of the present invention is to form a first electrode and an insulating film covering the first electrode without increasing cost and process.
  • An object of the present invention is to provide a substrate for electrically stably connecting a second electrode to a second electrode via a contact hole formed in an insulating film, a liquid crystal display device including the substrate, and a method for manufacturing the substrate.
  • a substrate according to the present invention includes a first electrode and a second electrode formed on an insulating film covering at least a part of the first electrode, the contact electrode formed on the insulating film.
  • a second electrode that is electrically connected to the first electrode via the first electrode, wherein the first electrode has a laminated structure of a metal film and a protective film.
  • the etching rate of the metal film is substantially equal to the etching rate of the protection film with respect to the first etching for forming the metal film and the protection film, and the first etching for forming the contact hole is performed.
  • the etching rate of the protective film is almost zero with respect to the etching of 2, whereby the above object is achieved.
  • the protective film may be an amorphous conductive oxide.
  • the amorphous conductive oxide may be an oxide containing indium oxide and zinc oxide.
  • the metal film may include molybdenum.
  • the protective film may be formed on the contact hole side with respect to the metal film.
  • the metal film may be formed on the contact hole side with respect to the protective film.
  • the semiconductor device may further include a thin film transistor including the first electrode functioning as a drain electrode, a source electrode, and a gate electrode, and the second electrode may function as a pixel electrode controlled by the thin film transistor.
  • the protective film may be formed on a gate insulating film, and the protective film may protect the gate insulating film below the drain electrode from the second etching. 04727
  • a liquid crystal display device includes the substrate described above, an opposing substrate facing the substrate, and a liquid crystal inserted between the substrate and the opposing substrate. Is achieved.
  • a method for manufacturing a substrate comprising: a step of electrically connecting an electrode; and a step of forming the first electrode, wherein a step of laminating a metal film and a protective film; Patterning the laminated metal film and the protective film together by a first etching having an etching rate substantially equal to the etching rate of the protective film.
  • the step of forming the contact hole includes the following steps:
  • the etching rate of the protective film is A step of forming the contact hole in the insulating film by the second etching which is almost zero, thereby achieving the above object.
  • the step of patterning may include a step of patterning the metal film and the protective film by wet etching using a mixed solution of the weak acid.
  • a method of manufacturing a substrate wherein the first electrode functions as a drain electrode of a thin film transistor, and the second electrode functions as a pixel electrode controlled by the thin film transistor, wherein a gate signal line is formed.
  • Forming a gate electrode which is a gate electrode of the thin film transistor and is branched from the gate signal line; and forming a gate insulating film covering at least a part of the gate signal line.
  • Removing the part of the insulating film, wherein the second etching is dry etching, and the contact hole is formed by the dry etching.
  • a part of the gate insulating film may be removed.
  • the protective film may be the amorphous conductive oxide.
  • the amorphous conductive oxide may be an oxide containing indium oxide and zinc oxide.
  • the metal film may include molybdenum.
  • FIG. 1 is a schematic plan view of an active matrix substrate of a liquid crystal display device according to one embodiment of the present invention.
  • FIG. 2 is a plan view of an active matrix substrate according to one embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the liquid crystal display device according to one embodiment of the present invention, taken along line PP shown in FIG.
  • FIG. 4 is a cross-sectional view of the liquid crystal display device according to one embodiment of the present invention, taken along line QQ shown in FIG.
  • FIG. 5 is a cross-sectional view for explaining a method of manufacturing an active matrix substrate according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view for explaining a method for manufacturing an active matrix substrate according to one embodiment of the present invention.
  • FIG. 7 is a cross-sectional view for explaining a method for manufacturing an active matrix substrate according to one embodiment of the present invention.
  • FIG. 8 is a cross-sectional view for explaining a method of manufacturing an active matrix substrate according to one embodiment of the present invention.
  • FIG. 9 is a cross-sectional view for explaining a method of manufacturing an active matrix substrate according to one embodiment of the present invention.
  • FIG. 10 illustrates one embodiment of the present invention.
  • FIG. 4 is a cross-sectional view for explaining a method of performing the above.
  • FIG. 11 is a sectional view of a liquid crystal display device according to another embodiment of the present invention.
  • FIG. 12 is a schematic plan view of a conventional active matrix substrate.
  • FIG. 13 is a plan view of a conventional active matrix substrate 110.
  • FIG. 14 is a cross-sectional view of the conventional liquid crystal display device along the line PP shown in FIG.
  • FIG. 15 is a cross-sectional view of the conventional liquid crystal display device along the line Q--Q shown in FIG.
  • FIG. 16 shows that, in the active matrix substrate of the liquid crystal display device shown in FIG. 14, the contact hole penetrated not only the insulating film but also the drain electrode and reached the inside of the gate insulating film. It is sectional drawing of a liquid crystal display device.
  • liquid crystal display device particularly a liquid crystal display device having an active matrix substrate
  • present invention is not limited to a liquid crystal display device and an active matrix substrate liquid crystal display device.
  • the present invention relates to an arbitrary electrode in which a first electrode and a second electrode formed on an insulating film covering the first electrode are electrically connected via a contact hole formed in the insulating film. Applicable to configurations.
  • FIG. 1 is a schematic plan view of an active matrix substrate of a liquid crystal display device according to one embodiment of the present invention.
  • the active matrix substrate 10 includes a plurality of thin-film transistors (hereinafter also referred to as “TFTs”) 20 arranged in a matrix and thin-film transistors 20 arranged in a column direction.
  • TFTs thin-film transistors
  • a plurality of parallel It includes a source signal line 14 and a plurality of gate signal lines 12 provided in parallel with each other at predetermined intervals along the thin film transistors 20 arranged along the row direction.
  • a corresponding source driver 18 is connected to each of the plurality of source signal lines 14, and each source driver 18 applies a voltage corresponding to a video signal to the corresponding source signal line 14.
  • a corresponding gate driver 16 is connected to each of the plurality of gate signal lines 12, and each gate driver 16 applies a voltage corresponding to the scanning signal to the corresponding gate signal line 12.
  • Each of the plurality of thin film transistors 20 has a gate electrode 22 branched from the corresponding gate signal line 12, a source electrode 24 branched from the corresponding source signal line 14, and a drain electrode 2. And 6.
  • Each of the plurality of drain electrodes 26 is connected to the corresponding pixel electrode 30.
  • Each pixel electrode 30 is one terminal of a corresponding pixel capacitor 28.
  • the other terminal of each pixel capacitor 28 is a counter electrode 32 provided on a counter substrate 54 (see FIGS. 3 and 4).
  • the counter electrode 32 is shared by the plurality of pixel electrodes 30.
  • the active matrix substrate 10 is provided with a display area 34 contributing to the display of an image and a terminal area 36 arranged so as to surround the display area 34.
  • a plurality of pixel electrodes 30 and a plurality of thin film transistors 20 are arranged, and in the terminal area 36, a plurality of gate drivers 16 and a plurality of source drivers 18 are arranged. Have been.
  • the liquid crystal display device 70 (see FIGS. 3 and 4) includes an active matrix substrate 10, an opposing substrate 54 facing the active matrix substrate 10 (see FIGS. 3 and 4), and an active matrix substrate.
  • a liquid crystal 58 (see FIG. 3) inserted between 10 and the counter substrate 54 (see FIGS. 3 and 4).
  • FIG. 2 is a plan view of an active matrix substrate 10 according to one embodiment of the present invention.
  • the gate driver 16 shown in FIG. 2 has a signal input terminal 38 to which a scanning signal is inputted from the outside.
  • the pixel electrode 30 is connected to the drain electrode 26 via the contact hole 50.
  • FIG. 3 is a cross-sectional view of the liquid crystal display device according to one embodiment of the present invention, taken along line PP shown in FIG.
  • the liquid crystal display device 70 shown in FIG. 3 includes an active matrix substrate 10, a counter substrate 54, and a liquid crystal 58 inserted between the active matrix substrate 10 and the counter substrate 54.
  • FIG. 3 shows a cross-sectional structure of the pixel electrode 30 connected to the thin film transistor 20 and the drain electrode 26 of the thin film transistor 20 in the display region 34 of the active matrix substrate 10.
  • the active matrix substrate 10 includes a transparent insulating substrate 39.
  • the gate electrode 22 is formed on a transparent insulating substrate 39.
  • the gate electrode 22 has a laminated structure of TaN, Ta, and TaN (TaN / TaZTaN).
  • the gate insulating film 40 is formed on the transparent insulating substrate 39 so as to cover the gate electrode 22.
  • the semiconductor layer 46 is formed on the gate electrode 22 via the gate insulating film 40.
  • the n + silicon (S i) layer 48 is formed on the semiconductor layer 46 so as to match the semiconductor layer 46.
  • the source electrode 24 branched from the source signal line 14 is gate-insulated so as to cover a part of the surface of the n + Si layer 48 and the side surfaces of the n + Si layer 48 and the semiconductor layer 46. It is formed on a part of the film 40.
  • the drain electrode 26 covers the gate insulating film 40 so as to cover another part of the surface of the n + S layer 48 and the n + Si layer 48 and the other side surface of the semiconductor layer 46. It is formed on other parts.
  • the source electrode 24 and the drain electrode 26 are arranged on the surface of the n + Si layer 48 so as to be separated from each other by a predetermined distance.
  • the drain electrode 26 has a laminated structure of the metal film 42 and the protective film 44.
  • the thin film transistor 20 includes a gate electrode 22, a semiconductor layer 46, and an n + Si layer 4.
  • the source electrode 24 and the source signal line 14 also have a laminated structure of the metal film 42 and the protective film 44, like the drain electrode 26.
  • the insulating film 52 for protecting the thin film transistor 20 is made of a gate insulating film 4 so as to cover the source electrode 24, the drain electrode 26, and another part of the surface of the n + Si layer 48. It is formed on 0. Insulating film 5 second material is, for example, an S i N x.
  • a contact hole 50 penetrating the insulating film 52 is formed so as to reach the drain electrode 26.
  • the contact hole 50 is formed so as to be in contact with the protective film 44, that is, the protective film 44 is formed on the contact hole 50 side with respect to the metal film 42.
  • the pixel electrode 30 is formed on the insulating film 52 so as to be connected to the drain electrode 26 via the contact hole 50.
  • the material of the pixel electrode 30 is transparent ITO.
  • the metal film 42 and the protective film 44 of the drain electrode 26 are formed by etching (first etching).
  • the etching rate of the metal film 42 is substantially equal to the etching rate of the protection film 44 with respect to the etching for forming the metal film 42 and the protection film 44.
  • the metal film 42 and the protection film 44 having substantially the same pattern are formed by simultaneously etching the metal film 42 and the protection film 44.
  • the fact that the etching rate of the metal film 42 is substantially equal to the etching rate of the protection film 44 means that the design error between the metal film 42 and the protection film 44 etched at the same time falls within a desired range.
  • a specific material of the metal film 42 satisfying such characteristics is, for example, Mo, and a specific material of the protective film 44 is an amorphous conductive oxide.
  • the amorphous conductive oxide is, for example, IZO.
  • IZO is an oxide containing indium oxide and zinc oxide, and is In—Zn—O containing indium oxide and zinc oxide as main components.
  • the counter substrate 54 includes a transparent insulating substrate 56 and the counter electrode 32 provided on the transparent insulating substrate 56.
  • FIG. 4 is a cross-sectional view of the liquid crystal display device according to one embodiment of the present invention, taken along line QQ shown in FIG.
  • FIG. 4 shows a cross-sectional structure of the signal input terminal portion 38 in the gate driver 16 in the terminal region 136 of the active matrix substrate 10.
  • the gate signal line 12 is formed on a transparent insulating substrate 39.
  • the gate signal line 12 has a stacked structure of TaN, Ta, and TaN (TaNZTaZTaN).
  • the gate signal line 12 is made of the same material as the gate electrode 22.
  • the gate insulating film 40 is made of a transparent insulating substrate so as to cover both ends of the gate signal line 12. Formed on 39. On the gate insulating film 40, an insulating film 52 is formed. An oxidation preventing film 60 for preventing the gate signal line 12 from oxidizing and increasing the resistance is formed so as to cover the side surfaces of the gate insulating films 40 and 52 and a part of the surface of the insulating film 52. Have been.
  • the material of the antioxidant film 60 is a transparent ITO, which is the same material as the material of the pixel electrode 30.
  • 5 to 10 are cross-sectional views illustrating a method for manufacturing an active matrix substrate according to one embodiment of the present invention.
  • (a) respectively corresponds to the cross-sectional view along the line A--A shown in FIG. 2, and the thin film transistor 20 and the thin film transistor 20 are shown in the display area 34 (see FIG. 1).
  • FIG. 4 shows a step of forming a pixel electrode 30 connected to the drain electrode 26 of FIG.
  • (b) corresponds to a cross-sectional view taken along line BB shown in FIG. 2, and a signal input terminal portion 38 of the gate driver 16 is formed in a terminal region 36 (see FIG. 1). The steps are shown.
  • a material (for example, TaN / TaZTaN) forming the gate signal line 11 and the gate electrode 6 is formed to a thickness of about 4000 angstroms by a sputtering method or the like.
  • the formed material is subjected to mask exposure, development, and dry etching to form a gate signal line 11 and a gate electrode 6 having a predetermined pattern.
  • the material constituting the gate insulating film 40 e.g., S i x N ⁇
  • the material and n + S i layer 48 constituting the semiconductor layer 46 material Is continuously formed by the CVD method so that the total thickness is about 5000 ⁇ .
  • the semiconductor layer 46 and the n + Si layer 48 having a predetermined pattern are formed by subjecting the formed material to mask exposure, development, dry etching, and stripping.
  • FIGS. 6 (a) and 6 (b) in the display area 34 (see FIG. 1), the cross section along the line A—A (see FIG. 2) where the thin film transistor 20 is to be formed is shown.
  • the material forming the semiconductor layer 46 and the material forming the n + Si layer 48 are left only in the region where the semiconductor layer 46 is formed, and the material forming the semiconductor layer 46 and the n + Si layer 48 are formed in other regions.
  • the material to be formed is removed.
  • the material forming the semiconductor layer 46 and the material forming the n + Si layer 48 are removed by etching.
  • the material (for example, Mo) of the metal film 42 is sputtered to a thickness of 150 ⁇ so as to cover the semiconductor layer 46 and the n + Si layer 48. Then, a material (for example, IZO) of the protective film 44 is formed to a thickness of 100 ⁇ by a sputtering method.
  • the resist is patterned by mask exposure and development. Thereafter, for example, a portion of the material of the metal film 42 and the material of the protective film 44 are formed by wet etching using a mixed solution of a weak acid of 3% nitric acid, 73% phosphoric acid and 3% acetic acid. Is removed.
  • the material of the metal film 42 for example, Mo
  • the material of the protective film 42 for example, I Z
  • the etching rate of the metal film 42 is substantially equal to the etching rate of the protective film 44, whereas the etching for forming the metal film 42 and the protective film 44 (here, wet etching) is performed.
  • Etching can be performed with a mixture of weak acids such as nitric acid, phosphoric acid and acetic acid. Therefore, the metal film 42 and the protective film 44 can be patterned as one drain electrode 26 by the same etching.
  • both the material of the metal film 42 for example, Mo
  • the material of the protective film 44 for example, IZO
  • each of the source signal line 14, the source electrode 24, and the drain electrode 26 has a stacked structure of the metal film 42 and the protective film 44.
  • FIG. 8A and FIG. 8B So as to cover a portion of the source Ichisu electrode 24 and the drain electrodes 26 and n + S i layer 48 of the surface, (for example, S i x N Y) material of the insulating film 52, by CVD, about A film is formed on the gate insulating film 40 to a thickness of 3500 angstroms. Next, the resist is patterned by subjecting the material of the insulating film 52 to mask exposure and development.
  • S i x N Y S i x N Y
  • the contact holes 50 form formed at the same time, in the terminal region 36 (see FIG. 1), a part of the insulating film 52 formed above the gate signal line 12 is removed, and then the gate formed on the same gate signal line 12 is removed. A part of the insulating film 40 is removed to expose a part of the surface of the gate signal line 12.
  • the etching rate of the protective film 44 is almost zero with respect to the etching for forming the contact hole 50 in the insulating film 52 (here, dry etching), the etching includes the protective film 44 Part of the drain electrode 26 is not removed.
  • the contact hole 50, the exposed gate signal line 12, the side of the gate insulating film 40 and the side of the insulating film 52 An ITO film is formed on the insulating film 52 by a sputtering method so as to cover the surface.
  • the formed ITO is subjected to resist patterning by mask exposure and development, it is etched with ferric chloride to form the pixel electrode 30 and the antioxidant film 60.
  • the active matrix substrate 10 according to one embodiment of the present invention is manufactured as described above.
  • the protective film 44 not the metal film 42, is in contact with the insulating film 52, even if the etching is performed for a longer time than originally required for etching the display region 34, the drain electrode 26 is not damaged by dry etching, and the metal film 42 is protected without being etched.
  • R I E Reactivate Ionetching
  • a solid is reacted with a gas, and the solid is chemically changed into a volatile compound gas to perform the etching.
  • RIE Reacti Ve Ion on etching
  • the fluorine-based gas contains indium due to the low volatility of the compound of indium and fluorine.
  • the protective film 44 cannot be etched. Therefore, since the pixel electrode 30 is connected to the surface of the drain electrode 26 via the contact hole 50, the pixel electrode 30 and the drain electrode 26 are electrically stably connected.
  • the pixel electrode 30 includes the insulating film 5
  • the drain electrode 26 has a laminated structure of the metal film 42 and the protective film 44.
  • the protective film 44 is formed on the contact hole 50 side with respect to the metal film 42, the drain electrode 26 is not damaged by the dry etching, and the contact hole 50 is formed on the drain electrode. It is not formed to extend into 26. Therefore, the pixel electrode 30 is connected on the surface of the drain electrode 26, and the pixel electrode 30 is stably and electrically connected to the drain electrode 26.
  • the electrical connection between the pixel electrode 30 and the drain electrode 26 can be ensured without increasing the number of mask exposures, the number of etchings, and the cost.
  • FIG. 11 is a sectional view of a liquid crystal display device according to another embodiment of the present invention.
  • the active matrix substrate 10 A of the liquid crystal display device 70 A shown in FIG. 11 corresponds to the cross section along the line A-A shown in FIG. 2, and has the same components as the active matrix substrate 10.
  • the constituent elements are given the same reference numerals. Detailed description of these components will be omitted.
  • the active matrix substrate 1OA is described above in that the metal film 42 has a drain electrode 26A and a source electrode 24A formed on the contact hole 5OA side with respect to the protective film 44. Different from active matrix substrate 10. ′
  • the display region 3 6 (see FIG. 1) is required because not only the insulating film 52 but also the gate insulating film 40 must be etched.
  • the display region 34 is etched for a longer time than is originally required to etch only the insulating film 52 in the display region 34, so that the insulating film 52 is in contact with the insulating film 52.
  • the metal film 42 formed at this time is also etched.
  • the protective film 44 formed under the metal film 42 is not damaged by dry etching, and the contact hole 5OA is not extended into the protective film 44. Therefore, the pixel electrode 30 is connected to the contact hole 5 Since the pixel electrode 30 is connected to the surface of the protective film 44 of the drain electrode 26A of the thin film transistor 2OA via the OA, the pixel electrode 30 is stably and electrically connected to the drain electrode 26A.
  • an IZ ⁇ film mainly containing amorphous indium oxide and zinc oxide has been described.
  • the object is not limited to the IZO film. Even when an ITO film containing amorphous indium oxide and tin oxide as main components is used as the amorphous conductive oxide, the same effect as that obtained by the IZO film can be obtained. .
  • I TO deposition was added H 2 0 and H 2, or by forming the I TO crystallization temperature below the temperature of the I TO, it is possible to form an amorphous I TO (ref J, Va c. S c i. Te c hno 1., A 8 (3), 1403 (1 990)).
  • a 1st electrode and a 2nd electrode can be electrically connected stably via the insulating film on a 1st electrode, without increasing a cost and a process.

Description

明 細 書 基板、 その基板を備えた液晶表示装置および基板を製造する方法 技術分野
本発明は、 基板、 その基板を備えた液晶表示装置および基板を製造する方法 に関する。 背景技術
液晶表示装置のアクティブマトリックス基板において、 薄膜トランジスタのド レイン電極と、 ドレイン電極を覆う絶縁膜上に形成された画素電極とを、 絶縁膜 に形成されたコンタクトホールを介して、 電気的に接続させることが従来から知 られている。
図 1 2は、 従来のアクティブマトリックス基板の模式的な平面図である。 アクティブマトリックス基板 1 1 0は、 マトリックス状に配置された複数の薄 膜トランジスタ （以下 「T F T」 ともいう） 1 2 0と、 列方向に沿って配置され た薄膜トランジスタ 1 2 0に沿って所定の間隔を空けて互いに平行に設けられた 複数のソース信号線 1 1 4と、 行方向に沿って配置された薄膜トランジスタ 1 2 0に沿って所定の間隔を空けて互いに平行に設けられた複数のゲート信号線 1 1 2とを備えている。
複数のソース信号線 1 1 4には、 それぞれ、 対応するソースドライバ 1 1 8が 接続されており、 各ソ一スドライバ 1 1 8は、 対応するソース信号線 1 1 4に、 映像信号に対応する電圧を印加する。
複数のゲート信号線 1 1 2には、 それぞれ、 対応するゲートドライバ 1 1 6が 接続されており、 各ゲートドライバ 1 1 6は、 対応するゲート信号線 1 1 2に、 走查信号に対応する電圧を印加する。 複数の薄膜トランジスタ 1 2 0のそれぞれは、 対応するゲート信号線 1 1 2か ら分岐されたゲート電極 1 2 2と、 対応するソ一ス信号線 1 1 4から分岐された ソース電極 1 2 4と、 ドレイン電極 1 2 6とを有している。
複数のドレイン電極 1 2 6のそれぞれは、 対応する画素電極 1 3 0に接続され てい ¾。 各画素電極 1 3 0は、 対応する画素容量 1 2 8の一方の端子となってい る。 各画素容量 1 2 8の他方の端子は、 対向基板 1 5 4 (図 1 4および図 1 5参 照） に設けられた対向電極 1 3 2である。 対向電極 1 3 2は、 通常、 複数の画素 電極 1 3 0に共有されている。
アクティブマトリックス基板 1 1 0には、 映像の表示に寄与する表示領域 1 3 4と、 表示領域 1 3 4の周囲を囲むように配置された端子領域 1 3 6とが設けら れている。 表示領域 1 3 4内には、 複数の画素電極 1 3 0および複数の薄膜トラ ンジス夕 1 2 0が配置されており、 端子領域 1 3 6には、 複数のゲートドライバ 1 1 6および複数のソースドライバ 1 1 8が配置されている。
従来の液晶表示装置 1 7 0 (図 1 4および図 1 5参照） は、 このようなァクテ イブマトリックス基板 1 1 0と、 このアクティブマトリックス基板 1 1 0に対向 する対向基板 1 5 4 (図 1 4および図 1 5参照） と、 アクティブマトリックス基 板 1 1 0と対向基板 1 5 4との間に挿入された液晶 1 5 8 (図 1 4参照） とを備 える。
ゲ一卜ドライバ 1 1 6から印加された信号に対し、 複数の薄膜トランジスタ 1 2 0のそれぞれをオンまたはオフにすることによって、 ソースドライバ 1 1 8か ら印加された映像信号に対応する電圧が、 対応する画素電極 1 3 0に印加される。 画素電極 1 3 0および対向電極 1 3 2に印加された電圧に応じて、 液晶の配向は 制御され、 それによつて、 液晶表示装置は映像を表示する。
図 1 3は、 従来のアクティブマトリックス基板 1 1 0の平面図である。
図 1 3に示されるゲートドライバ 1 1 6は、 外部から走查信号が入力される信 号入力端子部 1 3 8を備える。 画素電極 1 3 0は、 コンタクトホール 1 5 0を介してドレイン電極 1 2 6に接 続されている。
図 1 4は、 図 1 3に示す線 P— Pに沿った、 従来の液晶表示装置の断面図であ る。
図 1 4に示される従来の液晶表示装置 1 7 0は、 アクティブマトリックス基板
1 1 0と、 対向基板 1 5 4と、 アクティブマトリックス基板 1 1 0と対向基板 1 5 4との間に挿入された液晶 1 5 8とを備える。
図 1 4では、 アクティブマトリックス基板 1 1 0の表示領域 1 3 4において、 薄膜トランジスタ 1 2 0および薄膜トランジスタ 1 2 0のドレイン電極 1 2 6に 接続された画素電極 1 3 0の断面構造が示される。
アクティブマトリックス基板 1 1 0は、 透明絶縁性基板 1 3 9を備える。 ゲ一 ト電極 1 2 2は、 透明絶縁性基板 1 3 9上に形成されている。 ゲート絶縁膜 1 4 0は、 ゲート電極 1 2 2を覆うように透明絶縁性基板 1 3 9上に形成されている。 半導体層 1 4 6は、 ゲート絶縁膜 1 4 0を介してゲ一ト電極 1 2 2上に形成さ れている。 n +シリコン （S i ) 層 1 4 8は、 半導体層 1 4 6上に、 半導体層 1 4 6と整合するように形成されている。
ソース信号線 1 1 4から分岐されたソ一ス電極 1 2 4は、 n + S i層 1 4 8の 表面の一部と n + S i層 1 4 8および半導体層 1 4 6の側面とを覆うように、 ゲ 一ト絶縁膜 1 4 0の一部の上に形成されている。
ドレイン電極 1 2 6は、 n + S i層 1 4 8の表面の他の一部と n + S i層 1 4
8および半導体層 1 4 6の他の側面とを覆うように、 ゲート絶縁膜 1 4 0の他の 一部の上に形成されている。
ソース電極 1 2 4およびドレイン電極 1 2 6は、 n + S i層 1 4 8の表面上で 互いに所定の間隔離れて、 配置されている。
薄膜トランジスタ 1 2 0は、 ゲート電極 1 2 2と、 半導体層 1 4 6と、 n + S i層 1 4 8と、 ソース電極 1 2 4と、 ドレイン電極 1 2 6とを有する。 液晶表示装置を大型化するか、 または、 高精細度化するためには、 ゲート信号 線 1 12、 ソース信号線 1 14、 ゲート電極 122、 ソース電極 124およびド レイン電極 126の抵抗を低くすることが望ましい。 このため、 これらの信号線 および電極の材料として、 通常は、 抵抗が低く、 加工することが容易な金属が使 用される。
ゲート信号線 1 12、 ソース信号線 114、 ゲート電極 122、 ソ一ス電極 1 24およびドレイン電極 126として使用される一般的な材料は、 A l、 Mo、 T i、 T a等である。
Moの比抵抗は比較的低く、 かつ、 弱酸を用いたエッチングによって Moをパ ターン加工をすることが容易であるため、 ソース信号線 114、 ソース電極 12 4およびドレイン電極 126の材料として、 しばしば、 Moが使用される。 上述した材料のうちで比抵抗が最も小さい材料は A 1であるが、 A 1は n + S i層 148と良好にコンタク卜することができないため、 ソース電極 124およ びドレイン電極 126の材料を単層の A 1とすることは好ましくない。 したがつ て、 A 1をソース信号線に用いる塲合には、 A lZT i、 A lZMo等の積層構 造が必要となる。
T iの比抵抗は A 1および M oの比抵抗よりも高いので、 大型化した液晶表示 装置の電極および信号線の材料として単層で T iを使用することはあまり好まし くない。
T iと同様に、 Taも比抵抗が高いため、 単層で使用することあまり好ましく ない。
薄膜トランジスタ 120を保護するための絶縁膜 152は、 ソース電極 124 と,ドレイン電極 126と n + S i層 148の表面のさらに他の一部とを覆うよう に、 ゲート絶縁膜 140上に形成されている。 絶縁膜 152の材料は、 例えば、 S i Nxである。
絶縁膜 152には、 ドレイン電極 126に達するように絶縁膜 152を貫通す るコンタクトホール 1 5 0が形成されている。
画素電極 1 3 0は、 コンタク卜ホール 1 5 0を介してドレイン電極 1 2 6と接 続するように絶縁膜 1 5 2上に形成されている。 画素電極 1 3 0の材料は、 透明 な I TOである。
液晶表示装置、 特に透過型 T F T液晶表示装置では、 上述した構成、 すなわち、 薄膜トランジスタ 1 2 0を形成した後に、 薄膜トランジスタ 1 2 0のドレイン電 極 1 2 6を覆うように絶縁膜 1 5 2を形成し、 絶縁膜 1 5 2に形成されたコンタ クトホール 1 5 0を介してドレイン電極 1 2 6と電気的に接続されるように画素 電極 1 3 0を形成する構成が、 しばしば、 使用されている。
その理由は、 この構成では、 画素電極 1 3 0を形成する面が、 ソース信号線 1
1 4を形成する面と同一ではないため、 絶縁膜 1 5 2上に形成された画素電極 1 3 0と、 絶縁膜 1 5 2の下に形成されたソ一ス電極 1 2 4に接続されたソース信 号線 1 1 4とが電気的に短絡することを防ぎつつ、 画素電極 1 3 0の面積を広く することができるからである。
対向基板 1 5 4は、 透明絶縁性基板 1 5 6と、 透明絶縁性基板 1 5 6上に設け られた対向電極 1 3 2とを有する。
図 1 5は、 図 1 3に示す線 Q— Qに沿った従来の液晶表示装置の断面図である。 図 1 5では、 アクティブマトリックス基板 1 1 0の端子領域 1 3 6において、 ゲートドライバ 1 1 6内の信号入力端子部 1 3 8の断面構造が示されている。 ゲート信号線 1 1 2は、 透明絶縁性基板 1 3 9上に形成されている。 ゲート絶 縁膜 1 4 0は、 ゲート信号線 1 1 2の両端部を覆うように透明絶縁性基板 1 3 9 上に形成されている。 ゲート絶縁膜 1 4 0上には絶縁膜 1 5 2が形成されている。 ゲート信号線 1 1 2が酸ィ匕して抵抗が高くなることを防ぐための酸化防止膜 1 6 0が、 ゲート絶縁膜 1 4 0および絶縁膜 1 5 2の側面と、 絶縁膜 1 5 2の表面 の一部とを覆うように、 形成されている。 ここで、 酸化防止膜 1 6 0の材料は透 明な I T Oであり、 これは、 画素電極 1 3 0の材料と同じ材料である。 上述した従来のアクティブマトリックス基板 1 1 0は、 以下のようにして製造 される。
まず、 透明絶縁性基板 1 3 9上にゲート信号線 1 1 2およびゲート電極 1 2 2 を構成する材料をスパッ夕法等によって成膜する。 次いで、 成膜した層に対して、 マスク露光、 現像およびドライエッチングすることにより、 所定のパターンのゲ ート信号線 1 1 2およびゲート電極 1 2 2を形成する。
次いで、 ゲート信号線 1 1 2およびゲート電極 1 2 2を覆うように、 ゲート絶 縁膜 1 4 0を構成する材料を透明絶縁性基板 1 3 9上に C V D法によって成膜す る。
その後、 半導体層 1 4 6を構成する材料および n + S i層 1 4 8を構成する材 料を、 順次、 C VD法によってゲート絶縁膜 1 4 0を構成する材料上に成膜する。 成膜した半導体層 1 4 6を構成する材料および n + S i層 1 4 8を構成する材料 に、 マスク露光、 現像およびドライエッチングすることによって、 所定のパター ンの半導体層 1 4 6および n + S i層 1 4 8を形成する。
次いで、 ソース信号線 1 1 4、 ソース電極 1 2 4およびドレイン電極 1 2 6を 構成する材料 （例えば、 M o ) を、 半導体層 1 4 6および n + S i層 1 4 8を覆 うようにゲート絶縁膜 1 4 0上に成膜し、 次いで、 成膜した M oをマスク露光、 現像およびドライエッチングすることによって、 所定のパターンの M oを形成す る。
· 次いで、 ソース電極 1 2 4とドレイン電極 1 2 6との間の M oをウエットエツ チングして、 薄膜トランジスタ 1 2 0のチャネルを形成することによって、 ソ一 ス信号線 1 1 4、 ソ一ス電極 1 2 4およびドレイン電極 1 2 6を形成する。
次いで、 ソース電極 1 2 4とドレイン電極 1 2 6と n + S i層 1 4 8の表面の さらに他の一部とを覆うように、 絶縁膜 1 5 2を構成する材料をゲ一卜絶縁膜 1 4 0上に形成する。
次いで、 C F 4と〇2との混合ガスを使用したドライエッチングによって、 ド レイン電極 1 2 6上の絶縁膜 1 5 2の一部を除去して、 絶縁膜 1 5 2にコンタク トホール 1 5 0を形成するとともに、 端子領域 1 3 6 (図 1 2 ) のゲート信号線 1 1 2の上方に形成された絶縁膜 1 5 2の一部およびゲート信号線 1 1 2上に形 成されたゲート絶縁膜 1 4 0の一部を連続して除去して、 ゲート信号線 1 1 2の 表面の一部を露出させる。
次いで、 I T Oを成膜し、 成膜した I T Oをマスク露光、 現像およびエツチン グすることによって、 所定のパターンの画素電極 1 3 0および酸化防止膜 1 6 0 を形成する。 ここで、 画素電極 1 3 0は、 コンタクトホール 1 5 0を介してドレ イン電極 1 2 6と電気的に接続するように絶縁膜 1 5 2上に形成されており、 一 方、 酸化防止膜 1 6 0は、 ゲート信号線 1 1 2の表面の一部と、 ゲート絶縁膜 1
4 0および絶縁膜 1 5 2の側面と、 絶縁膜 1 5 2の表面の一部とを覆うように形 成されている。
上述したように、 同一のドライエッチングによって、 端子領域 1 3 6の信号入 力端子部 1 3 8では、 ゲ一ト信号線 1 1 2の上方の絶縁膜 1 5 2を構成する材料 の一部を除去し、 連続して、 ゲート信号線 1 1 2上のゲート絶縁膜 1 4 0を構成 する材料の一部を除去することによって、 ゲート信号線 1 1 2の表面の一部を露 出し、 表示領域 1 3 4では、 絶縁膜 1 5 2にコンタクトホール 1 5 0を形成する ためにドレイン電極 1 2 6上の絶縁膜 1 5 2の一部を除去している。
しかしながら、 同一のドライエッチングによって、 表示領域 1 3 4において、 絶縁膜 1 5 2の一部を除去する一方で、 端子領域 1 3 6において、 絶縁膜 1 5 2 の一部およびゲート絶縁膜 1 4 0の一部を連続して除去するため、 表示領域 1 3 4では、 絶縁膜 1 5 2の一部だけでなく、 絶縁膜 1 5 2の下に配置されたドレイ ン電極 1 2 6の一部、 さらには、 ゲート絶縁膜 1 4 0の一部も除去されてしまう おそれがある。
特に、 ドライエッチングとして C F 4と〇2との混合ガスを使用し、 絶縁膜 1
5 2の材料として S i Nxを使用し、 ドレイン電極 1 2 6の材料として M oを使 03 04727
用する場合、 絶縁膜 1 5 2とドレイン電極 1 2 6とのエッチング選択比が不十分 となり、 ドレイン電極 1 2 6の一部が除去されてしまう。
図 1 6は、 図 1 4に示した液晶表示装置のァクティブマトリックス基板におい て、 コンタクトホール 1 5 0 Aが絶縁膜 1 5 2だけでなくドレイン電極 1 2 6を 貫通して、 ゲ一ト絶縁膜 1 4 0内に達したことを示す、 液晶表示装置の断面図で ある。
図 1 6に示されるように、 液晶表示装置 1 7 O Aにおいて、 絶縁膜 1 5 2だけ でなくドレイン電極 1 2 6をも貫通し、 ゲート絶縁膜 1 4 0内に達するコンタク トホール 1 5 O Aが形成されると、 画素電極 1 3 0は、 ドレイン電極 1 2 6の断 面でドレイン電極 1 2 6とコンタクトすることになる。 通常、 ドレイン電極 1 2 6の断面積は、 コンタクトホール 1 5 O Aの表面積と比較して、 極めて小さいた め、 画素電極 1 3 0とドレイン電極 1 2 6との電気的接続が十分でなくなるとい う課題が生じる。
上述した課題を克服するために、 ドレイン電極 1 2 6を形成した後に、 ドレイ ン電極 1 2 6上に I TOを成膜して、 保護膜を形成し、 この保護膜の上に絶縁膜 1 5 2を形成して、 マスク露光、 現像およびドライエッチングによって絶縁膜 1 5 2にコンタクトホール 1 5 0を形成すると、 形成した保護膜がドライエツチン グに対してドレイン電極 1 2 6を保護するため、 ドレイン電極 1 2 6がエツチン グされることを防ぐことができる。
しかしながら、 ドレイン電極 1 2 6上に I T Oを成膜して保護膜を形成すると、 コストおよびプロセスが増加するという新たな課題が生じる。
本発明は、 上記課題を解決するためになされたものであり、 その目的は、 コス トおよびプロセスを増加させることなく、 第 1の電極と、 第 1の電極を覆う絶縁 膜上に形成された第 2の電極とを、 絶縁膜に形成されたコンタクトホールを介し て電気的に安定に接続する基板、 その基板を備えた液晶表示装置および基板を製 造する方法を提供することである。 T JP03/04727
発明の開示
本発明に係る基板は、 第 1の電極と、 該第 1の電極の少なくとも一部を覆う絶 縁膜上に形成された第 2の電極であって、 該絶縁膜に形成されたコンタクトホ一 ルを介して該第 1の電極と電気的に接続された第 2の電極とを備えた、 基板であ つて、 該第 1の電極は、 金属膜と保護膜との積層構造を有しており、 該金属膜お よび該保護膜を形成するための第 1のエッチングに対して、 該金属膜のエツチン グレートは該保護膜のエッチングレートとほぼ等しく、 該コンタクトホールを形 成するための第 2のエッチングに対して、 該保護膜のエッチングレートがほぼゼ 口であり、 そのことにより上記目的が達成される。
前記保護膜は、 非晶質導電性酸化物であってもよい。
前記非晶質導電性酸化物は、 酸化ィンジゥムと酸化亜鉛とを含む酸化物であつ てもよい。
前記金属膜は、 モリブデンを含んでもよい。
前記保護膜は、 前記金属膜に対して前記コンタクトホール側に形成されていて もよい。
前記金属膜は、 前記保護膜に対して前記コンタク卜ホール側に形成されていて ちょい。
ドレイン電極として機能する前記第 1の電極と、 ソース電極と、 ゲート電極と を含む薄膜トランジスタをさらに備え、 前記第 2の電極は、 該薄膜トランジスタ によって制御される画素電極として機能してもよい。
前記薄膜トランジスタの前記ゲー卜電極に分岐されたゲ一卜信号線と、 該ゲー 卜電極および該ゲート信号線の少なくとも一部を覆うゲート絶縁膜と をさらに 備え、 該薄膜トランジスタの前記ドレイン電極は、 該ゲート絶縁膜上に形成され ており、 前記保護膜は、 該ドレイン電極下の該ゲート絶縁膜を、 前記第 2のエツ チングから保護してもよい。 04727
本発明に係る液晶表示装置は、 上記に記載の基板と、 該基板に対向する対向基 板と、 該基板と該対向基板との間に挿入された液晶とを備え、 そのことにより上 記目的が達成される。
本発明に係る基板を製造する方法は、 第 1の電極を形成する工程と、 該第 1の 電極の少なくとも一部を覆う絶縁膜を形成する工程と、 該絶縁膜の一部を除去す ることにより、 該絶縁膜にコンタクトホールを形成する工程と、 該絶縁膜上に第 2の電極を形成する工程であって、 該コンタクトホ一ルを介して該第 1の電極と 該第 2の電極とが電気的に接続される工程とを包含する基板を製造する方法であ つて、 該第 1の電極を形成する工程は、 金属膜と保護膜とを積層する工程と、 該 金属膜のエッチングレートが該保護膜のエッチングレートとほぼ等しい第 1のェ ツチングによって、 該積層された金属膜および該保護膜をともにパターニングす る工程とを包含し、 該コンタクトホールを形成する工程は、 該保護膜のエツチン グレートがほぼゼロである第 2のエッチングによって、 該絶縁膜に該コンタクト ホールを形成する工程を包含し、 そのことにより上記目的が達成される。
前記パターニングする工程は、 前記弱酸の混合液を用いたウエットエッチング により、 前記金属膜お'よび前記保護膜をパターニングする工程を包含してもよ い。
前記第 1の電極が薄膜トランジス夕のドレイン電極として機能し、 前記第 2の 電極が該薄膜トランジスタによつて制御される画素電極として機能する、 基板を 製造する方法であって、 ゲート信号線を形成する工程と、 該薄膜トランジスタの ゲ一ト電極であって、 該ゲート信号線から分岐したゲ一卜電極を形成する工程 と、 該ゲート信号線の少なくとも一部を覆うゲ一卜絶縁膜を形成する工程と、 ソ ース信号線を形成する工程と、 該薄膜トランジスタのソース電極であって、 該ソ —ス信号線から分岐したソース電極を形成する工程と、 該ゲ一ト信号線上の該ゲ ート絶縁膜の一部を除去する工程とをさらに包含し、 前記第 2のエッチングはド ライエッチングであり、 該ドライエッチングにより、 該コンタクトホールを形成 するとともに、 該ゲート絶縁膜の一部を除去してもよい。
前記保護膜は、 記非晶質導電性酸化物であつてもよい。
前記非晶質導電性酸化物は、 酸化ィンジゥムと酸化亜鉛とを含む酸化物であつ てもよい。
前記金属膜は、 モリブデンを含んでもよい。 図面の簡単な説明
図 1は、 本発明の 1つの実施形態による液晶表示装置のァクティブマトリック ス基板の模式的な平面図である。
図 2は、 本発明の 1つの実施形態によるアクティブマトリックス基板の平面図 である。
図 3は、 図 2に示す線 P— Pに沿った、 本発明の 1つの実施形態による液晶表 示装置の断面図である。
図 4は、 図 2に示す線 Q— Qに沿った、 本発明の 1つの実施形態による液晶表 示装置の断面図である。
図 5は、 本発明の 1つの実施形態によるァクティブマトリックス基板を製造す る方法を説明するための断面図である。
図 6は、 本発明の 1つの実施形態によるァクティブマ卜リックス基板を製造す る方法を説明するための断面図である。
図 7は、 本発明の 1つの実施形態によるアクティブマトリックス基板を製造す る方法を説明するための断面図である。
図 8は、 本発明の 1つの実施形態によるァクティブマトリックス基板を製造す る方法を説明するための断面図である。
図 9は、 本発明の 1つの実施形態によるァクティブマトリックス基板を製造す る方法を説明するための断面図である。
図 1 0は、 本発明の 1つの実施形態 する方法を説明するための断面図である。
図 1 1は、 本発明の別の実施形態による液晶表示装置の断面図である。
図 1 2は、 従来のアクティブマトリックス基板の模式的な平面図である。
図 1 3は、 従来のアクティブマトリックス基板 1 1 0の平面図である。
図 1 4は、 図 1 3に示す線 P - Pに沿った、 従来の液晶表示装置の断面図であ る。
図 1 5は、 図 1 3に示す線 Q— Qに沿った従来の液晶表示装置の断面図である。 図 1 6は、 図 1 4に示した液晶表示装置のァクティブマトリックス基板におい て、 コンタクトホ一ルが絶縁膜だけでなくドレイン電極を貫通して、 ゲート絶縁 膜内に達したことを示す、 液晶表示装置の断面図である。 発明を実施するための最良の形態
以下の説明では、 液晶表示装置、 特に、 アクティブマトリックス基板を備えた 液晶表示装置について説明するが、 本発明は、 液晶表示装置、 および、 ァクティ ブマトリックス基板液晶表示装置に限定されるものではない。 本発明は、 第 1の 電極と、 第 1の電極を覆う絶縁膜上に形成された第 2の電極とが、 絶縁膜に形成 されたコン夕クトホールを介して電気的に接続される任意の構成に適用可能であ る。
本発明の 1つの実施形態による液晶表示装置は、 ドレイン電極と、 ドレイン電 極を覆う絶縁膜上に形成された画素電極とが、 絶縁膜に形成されたコンタクトホ —ルを介して電気的に接続されるァクティブマトリックス基板を備えている。 図 1は、 本発明の 1つの実施形態による液晶表示装置のァクティブマトリック ス基板の模式的な平面図である。 、
アクティブマトリックス基板 1 0は、 マトリックス状に配置された複数の薄膜 トランジスタ （以下 「T F T」 ともいう） 2 0と、 列方向に沿って配置された薄
2 0に沿って所定の間隔を空けて互いに平行に設けられた複数の ソース信号線 1 4と、 行方向に沿って配置された薄膜トランジスタ 2 0に沿って 所定の間隔を空けて互いに平行に設けられた複数のゲート信号線 1 2とを備えて いる。
複数のソース信号線 1 4には、 それぞれ、 対応するソースドライバ 1 8が接続 されており、 各ソースドライバ 1 8は、 対応するソース信号線 1 4に、 映像信号 に対応する電圧を印加する。
複数のゲート信号線 1 2には、 それぞれ、 対応するゲートドライバ 1 6が接続 されており、 各ゲートドライバ 1 6は、 対応するゲート信号線 1 2に、 走査信号 に対応する電圧を印加する。
複数の薄膜トランジスタ 2 0のそれぞれは、 対応するゲート信号線 1 2から分 岐されたゲート電極 2 2と、 対応するソ一ス信号線 1 4から分岐されたソース電 極 2 4と、 ドレイン電極 2 6とを有している。
複数のドレイン電極 2 6のそれぞれは、 対応する画素電極 3 0に接続されてい る。 各画素電極 3 0は、 対応する画素容量 2 8の一方の端子となっている。 各画 素容量 2 8の他方の端子は、 対向基板 5 4 (図 3および図 4参照） に設けられた 対向電極 3 2である。 対向電極 3 2は、 複数の画素電極 3 0に共有されている。 アクティブマトリックス基板 1 0には、 映像の表示に寄与する表示領域 3 4と、 表示領域 3 4の周囲を囲むように配置された端子領域 3 6とが設けられている。 表示領域 3 4内には、 複数の画素電極 3 0および複数の薄膜トランジスタ 2 0が 配置されており、 端子領域 3 6には、 複数のゲートドライバ 1 6および複数のソ —スドライバ 1 8が配置されている。
液晶表示装置 7 0 (図 3および図 4参照） は、 アクティブマトリックス基板 1 0と、 このアクティブマトリックス基板 1 0に対向する対向基板 5 4 (図 3およ び図 4参照） と、 アクティブマトリックス基板 1 0と対向基板 5 4 (図 3および 図 4参照） との間に挿入された液晶 5 8 (図 3参照） とを備える。
ゲートドライバ 1 6から印加された信号に対し、 複数の薄膜トランジスタ 2 0 のそれぞれをオンまたはオフにすることによって、 ソースドライバ 1 8から印加 された映像信号に対応する電圧が、 対応する画素電極 3 0に印加される。 画素電 極 3 0および対向電極 3 2に印加された電圧に応じて、 液晶の配向は制御され、 それによつて、 液晶表示装置 7 0 (図 3および図 4参照） は、 映像を表示する。 図 2は、 本発明の 1つの実施形態によるアクティブマトリックス基板 1 0の平 面図である。
図 2に示されるゲートドライバ 1 6は、 外部から走査信号が入力される信号入 力端子部 3 8を有する。
画素電極 3 0は、 コンタクトホ一ル 5 0を介してドレイン電極 2 6に接続され ている。
図 3は、 図 2に示す線 P— Pに沿った、 本発明の 1つの実施形態による液晶表 示装置の断面図である。
図 3に示された液晶表示装置 7 0は、 ァクティブマトリックス基板 1 0と、 対 向基板 5 4と、 ァクティブマトリックス基板 1 0と対向基板 5 4との間に挿入さ れた液晶 5 8とを備える。
図 3では、 アクティブマトリックス基板 1 0の表示領域 3 4において、 薄膜ト ランジス夕 2 0および薄膜トランジスタ 2 0のドレイン電極 2 6に接続された画 素電極 3 0の断面構造が示されている。
ァクティブマトリックス基板 1 0は、 透明絶縁性基板 3 9を備える。 ゲート電 極 2 2は、 透明絶縁性基板 3 9上に形成されている。 ゲー卜電極 2 2は、 T a N と T aと T a Nとの積層構造 （T a N/T a ZT a N) を有している。
ゲート絶縁膜 4 0は、 ゲート電極 2 2を覆うように透明絶縁性基板 3 9上に形 成されている。
半導体層 4 6は、 ゲート絶縁膜 4 0を介してゲート電極 2 2上に形成されてい る。 n +シリコン （S i ) 層 4 8は、 半導体層 4 6上に、 半導体層 4 6と整合す るように形成されている。 ソース信号線 1 4から分岐されたソース電極 2 4は、 n + S i層 4 8の表面の 一部と n + S i層 4 8および半導体層 4 6の側面とを覆うように、 ゲート絶縁膜 4 0の一部の上に形成されている。
ドレイン電極 2 6は、 n + S 層 4 8の表面の他の一部と n + S i層 4 8およ び半導体層 4 6の他の側面とを覆うように、 ゲート絶縁膜 4 0の他の一部の上に 形成されている。
ソ一ス電極 2 4およびドレイン電極 2 6は、 n + S i層 4 8の表面上で互いに 所定の間隔離れて、 配置されている。
ドレイン電極 2 6は、 金属膜 4 2と保護膜 4 4との積層構造を有している。 薄膜トランジスタ 2 0は、 ゲート電極 2 2と、 半導体層 4 6と、 n + S i層 4
8と、 ソース電極 2 4と、 ドレイン電極 2 6とを有する。
アクティブマトリックス基板 1 0では、 ソース電極 2 4およびソース信号線 1 4もドレイン電極 2 6と同様に、 金属膜 4 2と保護膜 4 4との積層構造を有して いる。
薄膜トランジスタ 2 0を保護するための絶縁膜 5 2は、 ソース電極 2 4とドレ イン電極 2 6と n + S i層 4 8の表面のさらに他の一部とを覆うように、 ゲート 絶縁膜 4 0上に形成されている。 絶縁膜 5 2の材料は、 例えば、 S i Nxである。 絶縁膜 5 2には、 ドレイン電極 2 6に達するように絶縁膜 5 2を貫通するコン タク卜ホール 5 0が形成されている。 コンタクトホール 5 0は保護膜 4 4と接す るように形成されており、 すなわち、 保護膜 4 4は、 金属膜 4 2に対して、 コン タクトホ一ル 5 0側に形成されている。
画素電極 3 0は、 コンタクトホール 5 0を介してドレイン電極 2 6と接続する ように絶縁膜 5 2上に形成されている。 画素電極 3 0の材料は、 透明な I T Oで ある。
このような薄膜トランジスタ 2 0において、 ドレイン電極 2 6の金属膜 4 2お よび保護膜 4 4は、 エッチング （第 1のエッチング） よって、 形成されており、 金属膜 42 ょび保護膜 44を形成するためのエッチングに対して、 金属膜 42 のエッチングレートは保護膜 44のエッチングレートとほぼ等しくなつている。 これにより、 金属膜 42および保護膜 44を同時にエッチングすることにより、 ほぼ同様のパターンを有する金属膜 42および保護膜 44が形成される。 なお、 金属膜 42のエッチングレートは保護膜 44のエッチングレートとほぼ等しいと は、 同時にエッチングされた金属膜 42と保護膜 44との設計誤差が、 所望の範 囲内に収まることを意味する。
また、 絶縁膜 52にコンタクトホール 50を形成するためのエッチング （第 2 のエッチング） に対して、 保護膜 44のエッチングレートがほぼゼロである。 このような特性を満たす金属膜 42の具体的な材料は、 例えば、 Moであり、 保護膜 44の具体的な材料は、 非晶質導電性酸化物である。 非晶質導電性酸化物 は、 例えば、 I ZOである。 I ZOは、 酸化インジウムと酸ィ匕亜鉛とを含む酸化 物であり、 酸化インジウムと酸化亜鉛とを主成分とする I n— Zn—Oである。 ここでは、 非晶質導電性酸化物として I n2〇3と ZnOとを主成分とする出光 興産製の I ZOを使用する。
対向基板 54は、 透明絶縁性基板 56と、 透明絶縁性基板 56上に設けられた 対向電極 32とを備えている。
図 4は、 図 2に示す線 Q— Qに沿った、 本発明の 1つの実施形態による液晶表 示装置の断面図である。
図 4では、 アクティブマトリックス基板 10の端子領域 136において、 ゲー 卜ドライバ 16内の信号入力端子部 38の断面構造が示されている。
ゲ一卜信号線 12は、 透明絶縁性基板 39上に形成されている。 ゲート信号線 12は、 TaNと Taと TaNとの積層構造 （TaNZTaZTaN) を有して いる。 ここで、 ゲ一卜信号線 12は、 ゲ一卜電極 22と同じ材料から構成されて いる。
ゲート絶縁膜 40は、 ゲート信号線 12の両端部を覆うように透明絶縁性基板 39上に形成されている。 ゲート絶縁膜 40上には絶縁膜 52が形成されている。 ゲート信号線 12が酸化して抵抗が高くなることを防ぐための酸化防止膜 60 が、 ゲート絶縁膜 40および絶縁膜 52の側面と、 絶縁膜 52の表面の一部とを 覆うように、 形成されている。 ここで、 酸化防止膜 60の材料は透明な I TOで あり、 これは、 画素電極 30の材料と同じ材料である。
図 5〜図 10は、 それぞれ、 本発明の 1つの実施形態によるアクティブマトリ ックス基板を製造する方法を説明するための断面図である。
図 5 (a) 、 図 6 (a) 、 図 7 (a) 、 図 8 (a) 、 図 9 (a) および図 10
(a) は、 それぞれ、 図 2に示す線 A— Aに沿った断面図に対応しており、 表示 領域 34 (図 1参照） において、 薄膜トランジスタ 20および薄膜トランジスタ
20のドレイン電極 26に接続された画素電極 30が形成される工程を示してい る。
図 5 (b) 、 図 6 (b) 、 図 7 (b) 、 図 8 (b) 、 図 9 (b) および図 10
(b) は、 それぞれ、 図 2に示す線 B— Bに沿った断面図に対応しており、 端子 領域 36 (図 1参照） において、 ゲートドライバ 16の信号入力端子部 38が形 成される工程を示している。
まず、 図 5 (a) および図 5 (b) を参照する。 透明絶縁性基板 39上に、 ゲ
—卜信号線 1 1およびゲート電極 6を構成する材料 （例えば、 TaN/TaZT aN) をスパッ夕法等によって約 4000オングストロームの厚さで成膜する。 次いで、 成膜された材料を、 マスク露光、 現像およびドライエッチングすること によって、 所定のパターンのゲート信号線 11およびゲート電極 6を形成する。
^に、 図 6 (a) および図 6 (b) を参照する。 ゲート信号線 11およびゲー ト電極 6を覆うように、 ゲート絶縁膜 40を構成する材料 （例えば、 S i xN γ) 、 半導体層 46を構成する材料および n + S i層 48を構成する材料を、 合 計の厚さが約 5000オングスト口一ム程度になるように CVD法によって連続 して成膜する。 次いで、 成膜した材料を、 マスク露光、 現像、 ドライエッチングおよび剥離す ることによって、 所定のパターンの半導体層 4 6および n + S i層 4 8を形成す る。
図 6 ( a ) および図 6 ( b ) から分かるように、 表示領域 3 4 (図 1参照） で は、 薄膜トランジスタ 2 0を形成すべき線 A— A (図 2参照） に沿った断面にお ける領域でのみ半導体層 4 6を構成する材料および n + S i層 4 8を構成する材 料を残し、 他の領域では半導体層 4 6を構成する材料および n + S i層 4 8を構 成する材料を除去する。
端子領域 3 6 (図 1参照） では、 半導体層 4 6を構成する材料および n + S i 層 4 8を構成する材料を、 エッチングによって除去する。
次いで、 図 7 ( a ) および図 7 ( b ) を参照する。 ゲート絶縁膜 4 0上に、 半 導体層 4 6および n + S i層 4 8を覆うように、 金属膜 4 2の材料 （例えば、 M o ) をスパッタ法によって 1 5 0 0オングストロームの厚さで成膜し、 続いて、 保護膜 4 4の材料 （例えば、 I Z O) をスパッ夕法によって 1 0 0オングスト口 —ムの厚さで成膜する。
次いで、 マスク露光、 現像によってレジストをパターニングする。 その後、 例 えば、 硝酸 3 %、 リン酸 7 3 %および酢酸 3 %の弱酸の混合液を使用したゥエツ トエッチングによって、 成膜した金属膜 4 2の材料および保護膜 4 4の材料の一 部を除去する。
金属膜 4 2の材料 （例えば、 M o ) および保護膜 4 4の材料 （例えば、 I Z
O) は、 金属膜 4 2および保護膜 4 4を形成するためのエッチング （ここでは、 ウエットエッチング） に対して、 金属膜 4 2のエッチングレートは保護膜 4 4の エッチングレートとほぼ等しいので、 硝酸、 リン酸および酢酸等の弱酸の混合液 によってエッチングすることができる。 したがって、 金属膜 4 2および保護膜 4 4を 1つのドレイン電極 2 6として同一のエッチングによってパターニングする ことができる。 端子領域 36 (図 1参照） の信号入力端子部 38では、 金属膜 42の材料 （例 えば、 Mo) および保護膜 44の材料 （例えば、 I ZO) の両方ともエッチング によって除去する。
次いで、 ソース電極 24とドレイン電極 26との間において、 ドライエツチン グすることによって、 チャネルを形成して、 ソース信号線 14、 ソース電極 24 およびドレイン電極 26を形成する。 ここでは、 ソース信号線 14、 ソース電極 24およびドレイン電極 26は、 いずれも、 金属膜 42と保護膜 44との積層構 造を有している。
次に、 図 8 (a) および図 8 (b) を参照する。 ソ一ス電極 24とドレイン電 極 26と n + S i層 48の表面の一部とを覆うように、 絶縁膜 52の材料 （例え ば、 S i xNY) を、 CVD法によって、 約 3500オングストロームの厚さで ゲート絶縁膜 40上に成膜する。 次いで、 絶縁膜 52の材料をマスク露光、 現像 することによってレジストをパターンニングする。
次に、 図 9 (a) および図 9 (b) を参照する。 CF4と 02との混合ガスを 用いたドライエッチングによって、 表示領域 34 (図 1参照） において、 ドレイ ン電極 26の保護膜 44上の絶縁膜 52を除去して、 コンタクトホール 50を形 成するとともに、 端子領域 36 (図 1参照） において、 ゲ一ト信号線 12の上方 に形成された絶縁膜 52の一部を除去し、 続いて、 同じゲート信号線 12上に形 成されたゲート絶縁膜 40の一部を除去して、 ゲ一卜信号線 12の表面の一部を 露出させる。
このとき、 絶縁膜 52にコンタクトホール 50を形成するためのエッチング (ここでは、 ドライエッチング） に対して、 保護膜 44のエッチングレートがほ ぼゼロであるので、 このエッチングによって、 保護膜 44を含むドレイン電極 2 6の一部が除去されることない。
次に、 図 10 (a) および図 10 (b) を参照する。 コンタクトホール 50と、 露出されたゲート信号線 12と、 ゲート絶縁膜 40の側面および絶縁膜 52の側 面とを覆うように、 スパッ夕法によって、 絶縁膜 52上に I TOを成膜する。 次いで、 成膜した I TOを、 マスク露光、 現像によってレジストパ夕一ニング した後、 塩化第 2鉄によってエッチングし、 画素電極 30および酸化防止膜 60 を形成する。
本発明の 1つの実施形態によるアクティブマトリックス基板 10は、 以上のよ うに製造される。
ここで、 再び、 図 9 (a) および図 9 (b) を参照すると、 表示領域 34では、 エッチングする必要があるのは絶縁膜 52のみである一方で、 端子領域 36の信 号入力端子部 38では、 絶縁膜 52だけでなくゲート絶縁膜 40をもエッチング する必要があるため、 表示領域 34では、 表示領域 34の絶縁膜 52のみをエツ チングするのに必要な時間よりも長い時間、 エッチングされる。
しかし、 本発明によれば、 金属膜 42ではなく保護膜 44が絶縁膜 52と接す るために、 表示領域 34のエッチングに本来必要な時間よりも長い時間エツチン グされたとしても、 ドレイン電極 26は、 ドライエッチングによってダメージを 受けず、 金属膜 42はエッチングされることなく保護される。
ドライエッチングとして R I E (Re a c t i ve I on e t c h i n g) を使用する場合、 通常、 固体とガスとを反応させ、 固体を揮発性の化合物ガ スに化学変化させて、 エッチングを行う。 アクティブマトリックス基板 10を製 造するためにドライエッチングとして R I E (R e a c t i V e I on e t c h i ng) を使用する場合、 インジウムとフッ素の化合物の揮発性が低いため、 フッ素系のガスでは、 ィンジゥムを含む保護膜 44をエッチングすることができ ない。 したがって、 画素電極 30は、 コンタクトホール 50を介してドレイン電 極 26の表面と接続するので、 画素電極 30とドレイン電極 26とが電気的に安 定して接続する。
以上のように、 本発明の 1つの実施形態によれば、 画素電極 30は、 絶縁膜 5
2に形成されたコンタクトホール 50を介してドレイン電極 26と接続されてお り、 ドレイン電極 2 6は、 金属膜 4 2と保護膜 4 4との積層構造を有している。 このとき、 保護膜 4 4は、 金属膜 4 2に対してコンタクトホール 5 0側に形成さ れているため、 ドレイン電極 2 6は、 ドライエッチングによってダメージを受け ず、 コンタクトホール 5 0はドレイン電極 2 6の内部に延伸するようには形成さ れない。 従って、 画素電極 3 0はドレイン電極 2 6の表面で接続され、 画素電極 3 0はドレイン電極 2 6と安定して電気的に接続する。
結果として、 本発明によれば、 マスク露光数、 エッチング回数およびコストを 増加させることなく、 画素電極 3 0とドレイン電極 2 6との間の電気的接続を確 実にすることができる。
図 1 1は、 本発明の別の実施形態による液晶表示装置の断面図である。
図 1 1に示す液晶表示装置 7 0 Aのァクティブマトリックス基板 1 0 Aは、 図 2に示す線 A - Aに沿つた断面に対応しており、 アクティブマトリックス基板 1 0の構成要素と同一の構成要素には同一の参照符号を付している。 これらの構成 要素の詳細な説明は省略する。
アクティブマトリックス基板 1 O Aは、 金属膜 4 2が保護膜 4 4に対してコン タクトホール 5 O A側に形成されたドレイン電極 2 6 Aおよびソース電極 2 4 A を有している点で、 上述したアクティブマトリックス基板 1 0と異なる。 ' アクティブマトリックス基板 1 O Aを製造する場合にも、 端子領域 3 6 (図 1 参照） においては、 絶縁膜 5 2のみならずゲート絶縁膜 4 0をもエッチングする 必要があるために、 表示領域 3 4 (図 1参照） において、 表示領域 3 4の絶縁膜 5 2のみをエッチングするのに本来必要な時間よりも長い時間、 表示領域 3 4を エッチングすることになり、 絶縁膜 5 2に接するように形成された金属膜 4 2も エッチングされる。
しかしながら、 この実施形態では、 金属膜 4 2の下に形成された保護膜 4 4に より、 ドライエッチングによってダメージを受けず、 コンタクトホール 5 O Aは 保護膜 4 4内に延伸されない。 このため、 画素電極 3 0は、 コンタクトホール 5 OAを介して、 薄膜トランジスタ 2 OAのドレイン電極 26 Aの保護膜 44の表 面と接続するので、 画素電極 30はドレイン電極 26 Aと安定して電気的に接続 する。
なお、 上記説明では、 保護膜 44の非晶質導電性酸化物の具体例として、 非晶 質の酸化インジウムおよび酸化亜鉛を主成分とする I Z〇膜を説明したが、 非晶 質導電性酸化物は I ZO膜に限定されるものではない。 非晶質導電性酸化物とし て、 非晶質の酸化インジウムおよび酸化スズを主成分とする I TO膜を使用して も、 I ZO膜によって得られた効果と同様の効果を得ることができる。
H20および H2を添加した I TO成膜、 または、 I TOの結晶化温度以下の 温度で I TOを成膜することによって、 非晶質の I TOを形成することができる (参考文献： J、 Va c. S c i. Te c hno 1. ， A 8 (3), 1403 (1 990)) 。 産業上の利用可能性
本発明によれば、 コストおよびプロセスを増加させることなく、 第 1の電極上 の絶縁膜を介して第 1の電極と第 2の電極とを安定して電気的接続させることが できる。

Claims

請求の範囲
1 . 第 1の電極と、
該第 1の電極の少なくとも一部を覆う絶縁膜上に形成された第 2の電極であつ て、 該絶縁膜に形成されたコンタクトホールを介して該第 1の電極と電気的に接 続された第 2の電極と
を備えた、 基板であって、
該第 1の電極は、 金属膜と保護膜との積層構造を有しており、
該金属膜および該保護膜を形成するための第 1のエッチングに対して、 該金属 膜のエッチングレ一卜は該保護膜のェッチングレートとほぼ等しく、
該コンタクトホールを形成するための第 2のエッチングに対して、 該保護膜の
-トがほぼゼロである、 基板。
2 . 前記保護膜は、 非晶質導電性酸化物である、 請求項 1に記載の基板。
3 . 前記非晶質導電性酸化物は、 酸化インジウムと酸化亜鉛とを含む酸化物で ある、 請求項 2に記載の基板。
4. 前記金属膜は、 モリブデンを含む、 請求項 1に記載の基板。
5 . 前記保護膜は、 前記金属膜に対して前記コン夕ク卜ホール側に形成されて いる、 請求項 1に記載の基板。
6 . 前記金属膜は、 前記保護膜に対して前記コン夕ク卜ホール側に形成されて いる、 請求項 1に記載の基板。
7 . ドレイン電極として機能する前記第 1の電極と、 ソース電極と、 ゲート電 極とを含む薄膜トランジスタをさらに備え、
前記第 2の電極は、 該薄膜卜ランジス夕によって制御される画素電極として機 能する、 請求項 1に記載の基板。
8 . 前記薄膜卜ランジス夕の前記ゲート電極に分岐されたゲート信号線と、 該ゲ一ト電極および該ゲ一ト信号線の少なくとも一部を覆うゲート絶縁膜と をさらに備え、
該薄膜卜ランジス夕の前記ドレイン電極は、 該ゲ一卜絶縁膜上に形成されてお り、
前記保護膜は、 該ドレイン電極下の該ゲート絶縁膜を、 前記第 2のエッチング から保護する、 請求項 7に記載の基板。
9 . 請求項 1に記載の基板と、
該基板に対向する対向基板と、
該基板と該対向基板との間に挿入された液晶と
を備える、 液晶表示装置。
1 0 . 第 1の電極を形成する工程と、
該第 1の電極の少なくとも一部を覆う絶縁膜を形成する工程と、 "
該絶縁膜の一部を除去することにより、 該絶縁膜にコンタクトホールを形成す る工程と、
該絶縁膜上に第 2の電極を形成する工程であって、 該コンタク卜ホールを介し て該第 1の電極と該第 2の電極とが電気的に接続される工程と
を包含する、 基板を製造する方法であって、
該第 1の電極を形成する工程は、 金属膜と保護膜とを積層する工程と、
該金属膜のエッチングレートが該保護膜のエッチングレー卜とほぼ等しい第
1のエッチングによって、 該積層された金属膜および該保護膜をともにパター二 ングする工程とを包含し、
該コンタクトホ一ルを形成する工程は、 該保護膜のエッチングレートがほぼゼ 口である第 2のエッチングによって、 該絶縁膜に該コンタクトホールを形成する 工程を包含する、 基板を製造する方法。
1 1 . 前記パ夕一ニングする工程は、 前記弱酸の混合液を用いたウエットエツ チングにより、 前記金属膜および前記保護膜をパターニングする工程を包含す る、 請求項 1 0に記載の基板を製造する方法。
1 2 . 前記第 1の電極が薄膜トランジスタのドレイン電極として機能し、 前記 第 2の電極が該薄膜トランジスタによって制御される画素電極として機能する、 基板を製造する方法であって、
ゲート信号線を形成する工程と、
該薄膜トランジスタのゲート電極であって、 該ゲ一ト信号線から分岐したゲ一 卜電極を形成する工程と、
該ゲー卜信号線の少なくとも一部を覆うゲー卜絶縁膜を形成する工程と、 ソース信号線を形成する工程と、
該薄膜トランジスタのソース電極であって、 該ソ一ス信号線から分岐したソー ス電極を形成する工程と、
該ゲー卜信号線上の該ゲ一卜絶縁膜の一部を除去する工程と
をさらに包含し、
前記第 2のエッチングはドライエッチングであり、
、 該コンタクトホ一ルを形成するとともに、 該ゲー ト絶縁膜の一部を除去する、 請求項 1 0に記載の基板を製造する方法。
1 3 . 前記保護膜は、 記非晶質導電性酸化物である、 請求項 1 0に記載の基板 を製造する方法。
1 4 . 前記非晶質導電性酸化物は、 酸化ィンジゥムと酸化亜鉛とを含む酸化物 である、 請求項 1 3に記載の基板を製造する方法。
1 5 . 前記金属膜は、 モリブデンを含む、 請求項 1 0に記載の基板を製造する 方法。
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