WO2003040737A1 - Test apparatus - Google Patents

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WO2003040737A1
WO2003040737A1 PCT/JP2002/011609 JP0211609W WO03040737A1 WO 2003040737 A1 WO2003040737 A1 WO 2003040737A1 JP 0211609 W JP0211609 W JP 0211609W WO 03040737 A1 WO03040737 A1 WO 03040737A1
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strobe
unit
timing
reference clock
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PCT/JP2002/011609
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Masaru Doi
Shinya Sato
Original Assignee
Advantest Corporation
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Definitions

  • the present invention relates to a test apparatus for testing the quality of an electronic device.
  • the present invention relates to a test apparatus for testing the quality of an electronic device when the internal port of the electronic device has jitter.
  • Patent application 2 0 0 1— 3 4 2 9 5 4 Filing date 2 0 0 1 year 1 January 8
  • jitter when jitter is generated in the internal clock of the device, it is based on the output signal of the device and the internal clock!
  • the jitter component is included in both the clock signal and the data strobe used to transfer the output signal to a test device or the like.
  • phase data of a plurality of sampling timings to be generated are stored in the test equipment in order to shift the sampling timing by a small time. I needed to remember. With the recent increase in the speed of semiconductor devices and the like, the search resolution of the sampling timing is required to be ⁇ resolution. In conventional test equipment, phase data of a plurality of sampling timings to be generated is stored in the test equipment. Phase data had to be stored.
  • an object of the present invention is to provide a test apparatus that can solve the above-mentioned problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention. Disclosure of the invention
  • a test apparatus for testing an electronic device comprising: a reference clock generating unit for generating a reference clock; and a test for testing the electronic device.
  • the pattern generation unit that generates the pattern in synchronization with the reference clock, the waveform shaping unit that inputs the shaping pattern obtained by shaping the test pattern to the electronic device, the first timing generator that generates timing, and the electronic device that tests An output signal sampling circuit that samples an output signal that is output based on the pattern at a timing generated by the first timing generator; and a determination unit that determines pass / fail of the electronic device based on a sampling result of the output signal sampling circuit.
  • the first timing generator receives the reference clock and delays the reference clock.
  • a first variable delay circuit unit that outputs the first basic delay data, and a first delay control unit that controls the amount of delay in the first variable delay circuit unit.
  • the first basic timing data setting section to be set, the first multi-strobe resolution data setting section to which the first multi-strobe resolution data is set in advance, and the first multi-strobe resolution data according to the reference clock.
  • the first multi-strobe data calculating section for calculating the first multi-strobe data, and the reference clock should be delayed in the first variable delay circuit section based on the first basic timing data and the first multi-strobe data.
  • a first variable delay amount calculator for calculating the delay amount A test device is provided.
  • the determining unit includes an output signal jitter calculating unit that calculates the jitter of the output signal based on a sampling result in the output signal sampling circuit. Judge the quality of the electronic device. Further, the first variable delay amount calculation unit calculates a delay amount obtained by adding the first multi-strobe data to the first basic timing data. Further, the first variable delay amount calculating section may calculate a delay amount obtained by subtracting the first multi-strobe data from the first basic timing data. Also, the first delay control unit includes a first multi-strobe data storage unit that stores the first multi-strobe data calculated by the first multi-strobe data calculation unit, and a first multi-strobe data according to the reference clock.
  • a first multi-strobe resolution data adding unit that adds the first multi-strobe resolution data to the first multi-strobe data stored in the rope data storage unit;
  • the strobe resolution data adding section newly stores the first multi-strobe data to which the first multi-strobe resolution data has been added, and the first variable delay amount calculating section stores the first basic timing data and the first multi-strobe data. Based on the first multi-strobe data stored in the first variable delay circuit, Click it may calculate the delay amount to be delayed.
  • the first delay control unit further includes means for setting the first multi-strobe data stored in the first variable delay amount storage unit to zero every time the pattern generation unit generates the reference clock a predetermined number of times. Good. Further, the first delay control unit may further include means for setting new first basic timing data in the first basic timing data setting unit every time the pattern generation unit generates the reference clock a predetermined number of times. Further, when the test cycle for testing the electronic device is completed, the first multi-strobe resolution data setting unit may further include means for setting new first multi-strobe resolution data.
  • the electronic device outputs a data strobe and an output signal according to the internal clock
  • the test apparatus includes a second timing generator that generates timing, and a second timing generator that outputs the internal clock of the electronic device to the second timing generator.
  • the second timing generator receiving a reference clock, delaying and outputting the reference clock, and a delay amount in the second variable delay circuit.
  • the reference clock should be delayed in the second variable delay circuit based on the second multi-strobe data and the second multi-strobe data.
  • a second variable delay amount calculating section for calculating a delay amount determination unit may further have groups Dzu the sampling result in the data strobe sampling circuit, it may determine the good or bad of the electronic device.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to the present invention.
  • FIG. 2 is a block diagram showing an example of the configuration of the timing generator 30 according to the present invention.
  • FIG. 3 is a diagram showing an example of the configuration of the timing generator 30.
  • FIG. 4 is a timing chart showing an example of the operation of the timing generator 30.
  • FIG. 5 is a diagram showing another example of the configuration of the test apparatus 100 according to the present invention.
  • FIG. 1 shows an example of the configuration of a test apparatus 100 according to the present invention.
  • the test apparatus 100 includes a reference clock generator 54 for generating a reference clock, a pattern generator 100 for generating a test pattern in synchronization with the reference clock, and a timing based on the reference clock.
  • a timing generator 30 that generates the waveform
  • a waveform shaping unit 12 that generates a shaping pattern obtained by shaping the test pattern, and inputs the shaping pattern to the electronic device 20 based on the timing at which the timing generator 30 generates the waveform.
  • the comparator 52 Based on the timing generated by the timing generator 30, the comparator 52 obtains a comparison pattern, which is the pattern of the output signal output by the electronic device 20, and the electronic device based on the comparison pattern and the expected value pattern 20 is provided.
  • the pattern generator 10 generates a test pattern for testing the electronic device 20 and an expected value pattern that the electronic device 20 should output when a test pattern is input to the electronic device 20.
  • the waveform shaping unit 12 generates a shaping pattern obtained by shaping the test pattern, and inputs the shaping pattern to the electronic device 20 based on the timing generated by the timing generator 30. For example, the waveform shaping section 12 delays the shaping pattern based on the timing at which the timing generator 30 generates, and inputs the delayed pattern to the electronic device 20.
  • the comparator 52 acquires the value of the output signal output from the electronic device 20 based on the input shaping pattern based on the timing generated by the timing generator 30.
  • the timing generator 30 generates a plurality of timings, and the comparator acquires an output signal pattern based on the plurality of timings generated by the timing generator 30 and generates a comparison pattern.
  • the determination unit 22 determines the quality of the electronic device 20 based on the comparison pattern and the expected value pattern.
  • the timing generator 30 generates a plurality of timings.
  • the timing generator 30 receives a plurality of clocks from the reference clock generator 54, and the timing generator 30 delays the clock by a different amount every time the clock is input.
  • the waveform shaping unit 12 or the comparator 52 For example, Thailand
  • the mining generator 30 generates a multi-strobe in which the amount of delay for delaying the clock is gradually increased or decreased every time a clock is input.
  • the timing generator 30 that supplies timing to the waveform shaping unit 12 and the timing generator 30 that supplies timing to the comparator 52 may have the same or similar function and configuration.
  • the timing generator 30 has means for setting the resolution of the multi-strope, and calculates a delay amount based on the set resolution of the multi-strope every time a clock is input. ,. For example, each time a clock is input, the timing generator 30 may calculate a delay amount obtained by adding the resolution of the multi-strobe, delay the input clock based on the calculated delay amount, and output the delayed clock. . According to the test apparatus 100 described in this example, since the delay amount is calculated based on the set multi-strobe resolution, the timing set value of each multi-strobe to be generated by the timing generator 30 is set. It is not necessary to store the data, and the storage capacity shortage in the test apparatus 100 can be solved. Hereinafter, the configuration and operation of the timing generator 30 will be described.
  • FIG. 2 is a block diagram showing an example of the configuration of the timing generator 30 according to the present invention.
  • the timing generator 30 has a variable delay circuit section 44 and a delay control section 42.
  • the variable delay circuit section 44 receives the reference clock, delays the reference clock, and outputs it to the waveform shaping section 12 or the comparator 52.
  • the delay control unit 42 controls the amount of delay in the variable delay circuit unit 44.
  • the delay controller 42 includes a basic timing data setting unit 32 in which basic timing data is set in advance, a multi-strobe resolution data setting unit 34 in which multi-strobe resolution data is set in advance, and a reference clock.
  • the multi-strobe data calculator 46 calculates multi-strobe data based on the multi-strobe resolution data.
  • the variable delay circuit 44 calculates a reference clock based on the basic timing data and the multi-strobe data.
  • a first variable delay amount calculation unit 40 that calculates a delay amount by which a delay should be delayed.
  • the multi-strobe data calculator 46 synchronizes with the reference clock and It is preferable to calculate the slave data. Further, the multi-strobe data calculation section 46 may calculate the multi-strobe data every time the reference clock generation section 54 generates the reference clock. In this case, the output signal is preferably synchronized with the reference clock.
  • the variable delay amount calculating section 40 calculates the delay amount by which the reference clock is delayed in the variable delay circuit section 44 based on the multi-strobe data calculated according to the reference clock and the basic timing data. May be controlled. Also, Ma Le adventist rope data calculating unit 4 6, for each reference clock generator 5 4 to occur a reference clock, it is preferable to calculate the multi-strobe data substantially equal amount of delay is added. For example, it is preferable that the multi-strobe data calculation unit 46 calculates the multi-strobe data to which the multi-strobe resolution data is added each time the reference clock generation unit 54 generates a reference clock.
  • the variable delay amount calculating section 40 may calculate a delay amount obtained by adding multi-strobe data to the basic timing data. Further, the variable delay amount calculating section 40 may calculate a delay amount obtained by subtracting the multi-strobe data from the basic timing data. In addition, the delay control unit 42 is configured such that the variable delay amount calculation unit 40 subtracts multi-stroop data from the basic timing data or the basic timing data to calculate the delay amount by adding the multi-stroke data to the basic timing data. A means for selecting whether to calculate the delay amount may be further included. By selecting the calculation method in the variable delay amount calculation section 40, the phase change direction of the timing generated by the timing generator 30 can be controlled. In other words, a timing is selected in which the phase of the output signal output from the electronic device 20 shifts in the positive direction on the time axis and the timing in which the phase shifts in the negative direction on the time axis. Can be generated.
  • FIG. 3 shows an example of the configuration of the timing generator 30.
  • the timing generator 30 has a variable delay circuit section 44 and a delay control section 42 (see FIG. 2).
  • the variable delay circuit section 44 includes a variable delay circuit 50 and a linearize memory 48.
  • the variable delay circuit 50 has a plurality of delay elements, A circuit that generates a delay amount to be delayed by a combination of elements may be used.
  • the linearizing memory 48 selects a combination of delay elements in the variable delay circuit 50 based on the amount of delay to be delayed in the variable delay circuit 50.
  • the linearize memory 48 has a storage unit for storing a signal transmission path in the variable delay circuit 50 based on the amount of delay to be delayed in the variable delay circuit 50.
  • a trigger for controlling the operation of the linearization memory 48 is input to the linearization memory 48.
  • the trigger may be a standard trigger.
  • the delay control unit 42 includes a basic timing data setting unit 32, a multi-strobe resolution data setting unit 34, a variable delay amount calculation unit 40, a multi-strope data calculation unit 46, and a multi-strope resolution. It includes a data addition unit 36 and a multi-strobe data storage unit 38.
  • the delay control unit 42 may include a digital circuit that controls the amount of delay in the variable delay circuit unit 40 using a digital signal.
  • the delay control unit 42 controls the amount of delay in the variable delay circuit unit 40 using, for example, an 18-bit digital signal.
  • the multi-strobe resolution data setting section 34 sets multi-strobe resolution data.
  • the variable delay circuit 50 preferably has a delay element having a delay amount substantially equal to the multi-strobe resolution data.
  • the multi-strobe resolution data setting unit 34 may be, for example, a register that stores a digital signal. Further, a trigger for controlling the operation of the multi-stove resolution data setting unit 34 is input to the multi-strobe resolution data setting unit 34.
  • the trigger may be a reference query.
  • Basic timing data is set in the basic timing data setting section 32.
  • the basic timing data setting unit 32 outputs the basic timing data to the variable delay amount calculation unit 40 as, for example, an 18-bit digital signal.
  • the basic timing data setting unit 32 may be, for example, a register that stores a digital signal.
  • basic A trigger for controlling the operation of the multi-stove resolution data setting unit 34 is input to the timing data setting unit 32.
  • the trigger may be a reference query.
  • Multistreaming port over Bed resolution data setting unit 3 4 supplies the multistreaming port over Bed resolution data to the multi-strike rope resolution data adding section 3 6.
  • the multi-strobe resolution data adding unit 36 adds the multi-strobe resolution data to the multi-strobe data stored in the multi-strobe data storage unit 38 according to the reference clock, and newly adds It is stored in the multi-strobe data storage unit 38 as multi-strobe resolution data.
  • the multi-strobe data storage unit 38 stores the multi-strobe data calculated by the multi-strobe data calculation unit 46's manoleist strobe resolution data addition unit 36.
  • the multi-stroke resolution data adder 36 may be an adder including a logic circuit for adding digital signals. In the initial state, a desired value may be given to the multi-strobe data storage unit 38 as an initial value of the multi-strobe data. In the present example, zero is given to the multi-strobe data storage unit 38 as an initial value of the multi-strobe data.
  • the multi-strobe data calculation unit 46 outputs the multi-strobe data stored in the multi-strobe data storage unit 38 to the variable delay amount calculation unit 40 as, for example, a 9-bit digital signal.
  • the multi-strobe data storage unit 38 may be a register that stores a digital signal.
  • a trigger for controlling the operation of the multi-strobe data storage unit 38 is input to the multi-strobe data storage unit 38.
  • the trigger may be a reference clock. According to the multi-strobe data calculator 46 described above, each time the electronic device 20 outputs an output signal, it is possible to easily generate a delay set value increased by the multi-stove resolution data.
  • the pattern generator 10 sets the multi-strobe data stored in the delay amount storage 38 to zero or an initial value based on a test pattern to test the electronic device 20.
  • a means for outputting a reset signal (MU TC OMMAN D 2) may be included.
  • the pattern generator 10 (see FIG. 1) transmits the basic timing data at a predetermined timing based on a test pattern to test the electronic device 20.
  • the setting unit 32 may include means for setting new basic timing data.
  • the test apparatus 100 has means for setting new basic timing data in the basic timing data setting unit 32 at a predetermined timing based on a test pattern to test the electronic device 20. Good.
  • the means for setting new basic timing data in the basic timing data setting section 32 is as follows. When the test cycle for testing the electronic device 20 is completed, new basic timing data is set in the basic timing data setting section 32. It is preferable to set.
  • the test apparatus 100 may have a unit for setting new multi-strobe resolution data in the multi-strobe resolution data setting unit 34.
  • the means for setting the new multi-strobe resolution data in the multi-strobe resolution data setting section 34 is that when the test cycle for testing the electronic device 20 is completed, the new multi-strobe resolution data is It is preferable to set in the strobe resolution data setting section 34.
  • the pattern generator 10 sends a signal (MUTCOMMAND 1) to start adding multi-strobe resolution data to the multivariable delay calculator 4. 6 may include means for inputting.
  • the multi-strobe data calculation unit 46 receives the signal for starting the addition of the multi-strobe resolution data, and then receives the multi-strobe data from the multi-strobe data storage unit 38 to the multi-strobe resolution data addition unit 36. Start a feed pack for.
  • the variable delay amount calculation unit 40 is configured to calculate the delay by which the reference clock is to be delayed in the variable delay circuit unit 44 based on the basic timing data and the multi-strobe data stored in the multi-strobe data storage unit 38. Calculate the amount.
  • the variable delay amount calculating section 40 receives the basic timing data of 18 bits and the multi-strobe data of 9 bits, and stores the 9 bits of the multi-strobe data in the lower 9 bits of the basic timing data. Is added.
  • the variable delay amount calculating section 40 calculates the multi-strobe data from the lower 9 bits of the basic timing data. Subtract the 9 bits.
  • the delay control unit 42 may further include a selection unit that selects addition or subtraction in the variable delay amount calculation unit 40.
  • the variable delay amount calculation unit 40 may include, for example, an addition logic circuit that adds digital signals and a subtraction logic circuit that subtracts digital signals. Further, the variable delay amount calculation section 40 may include a selection section that selects either the addition logic circuit or the subtraction logic circuit.
  • the components included in the timing generator 30 may perform their respective operations based on the reference clock.
  • FIG. 4 is a timing chart showing an example of the operation of the timing generator 30.
  • the horizontal axis represents time, and one division indicates 2 ns (nanosecond).
  • the reference clock stage indicates the reference clock generated by the reference clock generator 54
  • the timing (multi-strobe) stage indicates the timing (multi-strobe) generated by the timing generator 30.
  • the basic timing data stage stores the basic timing data set in the basic timing data setting unit 32
  • the multi-strobe resolution data stage stores the multi-strobe resolution data set in the multi-strobe resolution data setting unit 34.
  • the multi-strobe data stage indicates the multi-strobe data calculated by the multi-strobe data calculation unit 46
  • the variable delay amount stage indicates the variable delay amount calculated by the variable delay amount calculation unit 40.
  • the numbers at the bottom of the timing stage 100 ps (picoseconds), 1125 ps,..., Indicate the positions of the timing (multi-strobe) generated by the timing generator 30 and the reference clock. Indicates phase difference.
  • FIG. 4 (a) shows an example in which the initial timing is set to 1000 ps for the basic timing data, 125 ps for the multi-strobe resolution data, and 0 ps for the multi-strobe data.
  • FIG. 4 (b) shows an example in which the basic timing data is set to 1000 ps power and the multi-stroke resolution data is set to 250 ps power and 0 ps is set to the multi-stroke port data as an initial state.
  • the variable delay amount calculated by the variable delay amount calculation unit 40 according to the reference clock is a value obtained by adding multi-strobe data to the basic timing data, as shown in the variable delay amount stage in FIG. Timing generator 30
  • the timing generated according to the reference clock is, as shown in FIG. 4, a timing delayed by a variable delay amount from the rise of the reference clock.
  • the timing generated according to the timing generator 30 reference clock is the delay amount relative to the rising edge of the reference clock. 4 (a), and 250 ps in FIG. 4 (b).
  • the multi-strobe data increases by 125 ps, which is the multi-strobe resolution data, according to the reference clock until MUTC OMMAN D2, which is the reset signal, turns on.
  • MUTC OMMA ND 2 When MU TC OMMA ND 2 is turned on, the multi-strobe data is set to 0 ps.
  • MUTC OMMAN D 2 is turned on when the reference clock has occurred a predetermined number of times.
  • the test accuracy and test time for testing by the test apparatus 100 can be adjusted by the predetermined number of times and the set value of the multi-strobe resolution data.
  • the multi-strobe resolution data indicates the resolution of the phase change of the timing generated by the timing generator 30. That is, by changing the multi-strobe resolution data, it is possible to generate a timing having a desired phase change resolution.
  • the test apparatus 100 may have a unit for setting new multi-strobe resolution data in the multi-strobe resolution data setting unit 34.
  • Those said means if the test cycle for testing an electronic device 2 0 has been completed, a new Ma Ruchisutorobu resolution data is set to the multi-strobe resolution data setting unit 3 4.
  • the relevant means sets new multi-strobe resolution data as shown in FIG. 4 (b), and the test apparatus 100 The cycle may start.
  • FIG. 5 shows another example of the configuration of the test apparatus 100 according to the present invention.
  • components denoted by the same reference numerals as in FIG. 1 may have the same or similar functions and configurations as those described with reference to FIG.
  • the test apparatus 100 receives an output signal from the electronic device 20 according to a data slope which is a clock based on an internal clock of the electronic device 20.
  • the data strobe is a signal used by an external device to receive an output signal.
  • the data strobe is a signal that defines the timing of receiving an output signal.
  • the test apparatus 100 includes a reference clock generator 54 for generating a reference clock, a pattern generator 100 for generating a test pattern in synchronization with the reference clock, and a waveform shaping section for shaping a test pattern.
  • a signal input / output section 14 for passing signals to and from the electronic device 20; a first timing generator 30a for generating timing; a second timing generator 30b for generating timing;
  • An output signal sampling circuit 24 for sampling an output signal output from the electronic device 20; a data strobe sampling circuit 26 for sampling a data strobe of the electronic device 20; 2 and 2.
  • the pattern generation unit 10 generates a test pattern for testing the electronic device 20 in synchronization with the reference clock, and connects the waveform shaping unit 12 and the signal input / output unit 14 to the electronic device 20.
  • the reference clock generator 54 generates a reference clock and supplies it to the first timing generator 30a and the second timing generator 30b. It is preferable that the reference clock generator 54 generates a reference clock synchronized with the output signal output from the electronic device 20 based on the test pattern.
  • the waveform shaping section 12 shapes the test pattern generated by the pattern generating section 10. For example, the waveform shaping unit 12 inputs a shaping pattern obtained by delaying the test pattern generated by the pattern generating unit 10 by a desired time to the signal input / output unit 14.
  • the signal input / output unit 14 is electrically connected to the electronic device 20 and inputs the shaping pattern received from the waveform shaping unit 12 to the electronic device 20. Further, the signal input / output unit 14 receives the output signal output from the electronic device 20 based on the shaping pattern, and outputs the output signal sampled. Output to road 24.
  • the signal input / output unit 14 receives a data strobe for receiving the output signal of the electronic device 20 by, for example, a flip-flop in the test apparatus 100 and outputs the data strobe to the data strobe sampling circuit 26. I do.
  • the first timing generator 30a supplies, to the output signal sampling circuit 24, a plurality of timings that are out of phase by a small time with respect to the output signal of the electronic device 20.
  • the output signal sampling circuit 24 samples the output signal output from the electronic device 20 based on the test pattern at the timing generated by the first timing generator 30a.
  • the determination unit 22 may include an output signal jitter calculating unit that calculates the jitter of the output signal of the electronic device 20.
  • the output signal jitter calculator calculates the jitter of the output signal output from the electronic device 20 based on the sampling result in the output signal sampling circuit 24.
  • the second timing generator 30b supplies the data strobe sampling circuit 26 with a plurality of timings that are out of phase by a minute time with respect to the data strobe based on the internal clock of the electronic device 20. I do.
  • the data strobe sampling circuit 26 receives the data strobe of the electronic device 20 and performs sampling at the timing generated by the second timing generator 30b.
  • the determination unit 22 may include a data strobe jitter calculating unit that calculates a data strobe jitter based on an internal cut-off of the electronic device 20.
  • the data strobe jitter calculating means calculates the data strobe jitter based on the sampling result in the data strobe sampling circuit 26.
  • the first timing generator 30a and the second timing generator 30b have the same or similar function and configuration as the timing generator 30 described with reference to FIGS.
  • the determination unit 22 determines pass / fail of the electronic device 20 based on at least one of the sampling result of the output signal sampling circuit 24 and the sampling result of the data strobe sampling circuit 26.
  • the determination unit 22 also determines the sampling result of the output signal sampling circuit 24, the sampling result of the data strobe sampling circuit 26, the jitter of the output signal, and the jitter of the data strobe.
  • the quality of the electronic device 20 may be determined based on at least one of the parameters. For example, the determination unit 22 may determine the quality of the electronic device 20 based on the jitter of the output signal calculated by the output signal jitter calculation unit and the jitter of the data strobe calculated by the data strobe jitter calculation unit. .
  • the determination unit 22 is given a jitter reference value in advance, compares the given jitter reference value with the jitter of the output signal and the jitter of the data strobe, and determines the quality of the electronic device 20. Good.
  • the output signal sampling circuit 24 samples the output signal of the electronic device 20 a plurality of times at each of the plurality of received timings having different phases.
  • the output signal jitter calculating means is provided with a reference value in advance, and in the output signal sampling circuit 24, compares the reference value with a result of sampling a plurality of times at each of a plurality of timings having different phases, and determines whether The jitter of the output signal of the electronic device 20 may be calculated based on the number distribution in which the sampling result at each timing is equal to or more than the reference value. It is preferable that the data strobe sampling circuit 26 samples the data strobe a plurality of times at each of a plurality of timings having different received phases.
  • the data strobe jitter calculating means is provided with a reference value in advance, and in the data strobe sampling circuit 26, compares the result obtained by sampling a plurality of times at each of a plurality of timings having different phases with the reference value to determine the phase difference.
  • the jitter of the data strobe may be calculated based on the frequency distribution in which the sampling result at each timing is equal to or more than the reference value.
  • the judgment unit 22 is given a plurality of different jitter reference values, compares the calculated plurality of jitter reference values with the calculated jitter, and determines whether the electronic device 20 is good for each of the jitter reference values. It may be determined whether or not the quality of the electronic device 20 is good. That is, the determination unit 22 may determine the quality of the electronic device 20 based on the calculated jitter.
  • the determination unit 22 determines the acceptability of the electronic device 20 based on a sampling result in the output signal sampling circuit 24 and a sampling result in the data slope sampling circuit 26. May do it. For example, the determination unit 22 determines that the output signal of the electronic device 20 is based on a predetermined output signal. The pass / fail of the electronic device 20 may be determined based on the timing at which the value becomes a value and the timing at which the data strobe becomes a reference value of the data strobe given in advance. The electronic device 20 is controlled based on the relationship between the timing at which the output signal of the electronic device 20 becomes the reference value of the output signal given in advance and the timing at which the data strobe and the force become the reference value of the data strobe given in advance. You may judge the quality of 0.
  • the first timing generator 30a includes a first variable delay circuit unit 44a and a first delay control unit 42a
  • the second timing generator 30b includes a second variable delay circuit unit. 44 b and a second delay control unit 42 b.
  • the first variable delay circuit section 44a and the second variable delay circuit section 44b have the same or similar functions and configurations as the variable delay circuit section 44 described with reference to FIGS. May do it.
  • the first delay control unit 42 a and the second delay control unit 42 b have the same or similar functions and configurations as the delay control unit 42 described with reference to FIGS. Good.
  • a plurality of timings having phases shifted by a minute time can be easily generated with respect to the output signal of the electronic device 20 or the data strobe based on the internal clock. be able to. Therefore, the output signal or data strobe of the electronic device 20 can be easily sampled at a plurality of timings having different phases. Further, since it is not necessary to have phase data of sampling timings having different phases for each sampling timing, the load on the storage capacity of the test apparatus 100 can be reduced.
  • the present invention has been described using the embodiment, but the technical scope of the present invention is not limited to the scope described in the above embodiment. It is apparent to those skilled in the art that various changes or improvements can be added to the above embodiment. It is apparent from the description of the appended claims that embodiments with such changes or improvements can be included in the technical scope of the present invention. '' Industrial applicability As is apparent from the above description, according to the test apparatus 100 of the present invention, it is possible to easily generate a plurality of timings having phases shifted by a minute time, and to output signals or signals of the electronic device 20. The data strobe can be easily sampled at a plurality of timings having different phases.

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Description

明
技術分野
本発明は、 電子デバイスの良否を試験する試験装置に関する。 特に、 電子デバ イスの内部ク口ックがジッタを有する場合における、電子デバイスの良否を試験 する試験装置に関する。文献の参照による組み込みが認められる指定国について は、下記の日本特許出願に記載された内糸田容を参照により本出願に組み込み、本出 願の記載の一部とする。
特願 2 0 0 1— 3 4 2 9 5 4 出願日 2 0 0 1年 1 1月 8日
背景技術
近年、 半導体デバイス等の電子デバイスの高速化が著しい。 例えば D D R— S D R AM等の高速メモリデバイス等において、 デバイスの内部クロックにジッタが生 じている場合、デバイスの出力信号と、内部クロックに基づ！/、たクロックであって、 当該出力信号の試験装置等への受け渡しに用いられるデータストローブとの双方に ジッタ成分が含まれてしまう。
しかし、 従来の試験装置では、 一回の測定で電子デバイスの良否を判定していた ため、 出力信号とデータストローブの双方におけるジッタ成分のため、 正確な判定 を行うことが困難であった。 また、 従来の試験装置において、 電子デバイスが出力 する出力信号を異なるタイミングでサンプリングする場合、 サンプリングタイミン グの位相を微小時間ずらすために、 生成するべき複数のサンプリングタイミングの 位相データを試験装置内に記憶する必要があった。 近年の半導体装置等の高速化に 伴い、当該サンプリングタイミングのサーチ分解能は、髙分解能が要求されている。 従来の試験装置では、 生成するべき複数のサンプリングタイミングの位相データを 試験装置内に記憶しているため、 高分解能を達成するためには試験装置内に膨大な 位相データを記憶する必要があった。 しかし、 そのような膨大な位相データを記憶 するためのメモリを試験装置内に備えることは、 現実的ではなく、 生成するべきサ ンプリングタイミングの位相データの全てを記憶することは、 ほぼ不可能であり、 電子デバイスを精度よく試験することが困難であった。 このため、 位相が微小時間 ずれた複数のサンプリングタイミングを容易に生成することが望まれていた。
そこで本発明は、上記の課題を解決することのできる試験装置を提供すること を目的とする。 この目的は、請求の範囲における独立項に記載の特徴の組み合わ せにより達成される。 また従属項は本発明の更なる有利な具体例を規定する。 発明の開示
上記課題を解決するために、 本発明の第 1の形態においては、 電子デバイスを試 験する試験装置であって、 基準クロックを発生する基準クロック発生部と、 電子デ バイスを試験するための試験パターンを、 基準クロックに同期して発生するパター ン発生部と、 試験パターンを整形した整形パターンを電子デバイスに入力する波形 整形部と、 タイミングを発生する第 1タイミング発生器と、 電子デバイスが試験パ ターンに基づいて出力する出力信号を、 第 1タイミング発生器が発生したタイミン グでサンプリングする出力信号サンプリング回路と、 出力信号サンプリング回路に おけるサンプリング結果に基づいて電子デバイスの良否を判定する判定部とを備え、 第 1タイミング発生器は、 基準クロックを受け取り、 基準クロックを遅延させて出 力する第 1可変遅延回路部と、 第 1可変遅延回路部における遅延量を制御する第 1 遅延制御部とを有し、 第 1遅延制御部は、 予め第 1基本タイミングデータが設定さ れる第 1基本タイミングデータ設定部と、 予め第 1マルチストローブ分解能データ が設定される第 1マルチスト口ープ分解能データ設定部と、基準クロックに応じて、 第 1マルチストローブ分解能データに基づいて、 第 1マルチストローブデータを算 出する第 1マルチストローブデータ算出部と、 第 1基本タイミングデータと第 1マ ルチストローブデータとに基づいて、 第 1可変遅延回路部において基準クロックが 遅延されるべき遅延量を算出する第 1可変遅延量算出部とを含むことを特徴とする 試験装置を提供する。
本発明の形態において、 判定部は、 出力信号サンプリング回路におけるサンプリ ング結果に基づいて、出力信号のジッタを算出する出力信号ジッタ算出手段を有し、 判定部は、 出力信号のジッタに更に基づいて、 電子デバイスの良否を判定する。 ま た、 第 1可変遅延量算出部は、 第 1基本タイミングデータに、 第 1マルチス トロー ブデータを加算した遅延量を算出してよレ、。 また、 第 1可変遅延量算出部は、 第 1 基本タイミングデータから、 第 1マルチストローブデータを減算した遅延量を算出 してよい。 また、 第 1遅延制御部は、 第 1マルチストローブデータ算出部が算出し た第 1マルチス トローブデータを記憶する第 1マルチストローブデータ記憶部と、 基準ク口ックに応じて、 第 1マルチストロープデータ記憶部が記憶した第 1マルチ ス トローブデータに、 第 1マルチストローブ分 能データを加算する第 1マルチス トロープ分解能データ加算部とを更に含み、第 1マルチストローブデータ記憶部は、 第 1マルチストローブ分解能データ加算部において、 第 1マルチストローブ分解能 データが加算された第 1マルチストローブデータを新たに記憶し、 第 1可変遅延量 算出部は、 第 1基本タイミングデータと、 第 1マルチストローブデータ記憶部が記 憶した、 第 1マルチストローブデータとに基づいて、 第 1可変遅延回路部において 基準クロックが遅延されるべき遅延量を算出してよい。
また、 第 1遅延制御部は、 パターン発生部が基準クロックを所定の回数発生する 毎に、 第 1可変遅延量記憶部が記憶する第 1マルチストローブデータを零に設定す る手段を更に含んでよい。 また、 第 1遅延制御部は、 パターン発生部が基準クロッ クを所定の回数発生する毎に、 第 1基本タイミングデータ設定部に新たな第 1基本 タイミングデータを設定する手段を更に含んでよい。 また、 電子デバイスを試験す る試験サイクルが終了した場合に、 第 1マルチストローブ分解能データ設定部に新 たな第 1マルチストローブ分解能データを設定する手段を更に含んでよい。
また、電子デバイスは、 内部クロックに応じてデータストロープ及ぴ出力信号 を出力し、試験装置は、 タイミングを発生する第 2タイミング発生器と、 電子デ バイスにおける内部クロックを、第 2タイミング発生器が発生したタイミングで サンプリングするデータストローブサンプリング回路とを更に備え、第 2タイミ ング発生器は、基準クロックを受け取り、基準クロックを遅延させて出力する第 2可変遅延回路部と、第 2可変遅延回路部における遅延量を制御する第 2遅延制 御部とを有し、第 2遅延制御部は、予め第 2基本タイミングデータが設定される 第 2基本タイミングデータ設定部と、予め第 2マルチストローブ分解能データが 設定される第 2マルチストロープ分解能データ設定部と、基準クロックに応じて、 第 2マルチストローブ分解能データに基づいて、第 2マルチストロープデータを 算出する第 2マルチストローブデータ算出部と、 第 2基本タイミングデータと、 第 2マルチストローブデータとに基づいて、第 2可変遅延回路部において基準ク ロックが遅延されるべき遅延量を算出する第 2可変遅延量算出部とを含み、判定 部は、データストローブサンプリング回路におけるサンプリング結果に更に基づ いて、 電子デバイスの良否を判定してよい。
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、 これらの特徴群のサブコンビネーションも又、 発明となりうる。 図面の簡単な説明
図 1は、 本発明に係る試験装置 1 0 0の構成の一例を示す図である。
図 2は、本発明に係るタイミング発生器 3 0の構成の一例を示すブロック図 である。
図 3は、 タイミング発生器 3 0の構成の一例を示す図である。
図 4は、タイミング発生器 3 0の動作の一例を示すタイミングチャートであ る。
図 5は、 本発明に係る試験装置 1 0 0の構成の他の例を示す図である。 発明を実施するための最良の形態
以下、 発明の実施の形態を通じて本発明を説明するが、 以下の実施形態は特許請 求の範囲にかかる発明を限定するものではなく、 又実施形態の中で説明されている 特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図 1は、本発明に係る試験装置 1 0 0の構成の一例を示す。試験装置 1 0 0は、 基準クロックを発生する基準クロック発生部 5 4と、基準クロックに同期して試 験パターンを発生するパターン発生部 1 0と、基準ク口ックに基づいてタイミン グを発生するタイミング発生器 3 0と、試験パターンを整形した整形パターンを 生成し、 タイミング発生器 3 0が発生したタイミングに基づいて、整形パターン を電子デバイス 2 0に入力する波形整形部 1 2と、タイミング発生器 3 0が発生 したタイミングに基づいて、電子デバイス 2 0が出力する出力信号のパターンで ある比較パターンを取得する比較器 5 2と、比較パターンと期待値パターンとに 基づいて、 電子デバイス 2 0の良否を判定する判定部 2 2とを備える。
パターン発生部 1 0は、電子デバイス 2 0の試験用の試験パターンと、電子デ バイス 2 0に試験パターンが入力された場合に電子デバイス 2 0が出力するべ き期待値パターンとを発生する。波形整形部 1 2は、試験パターンを整形した整 形パターンを生成し、 タイミング発生器 3 0が発生するタイミングに基づいて、 整形パターンを電子デバイス 2 0に入力する。 例えば、 波形整形部 1 2は、 タイ ミング発生器 3 0が発生するタイミングに基づいて、 整形パターンを遅延させ、 電子デバイス 2 0に入力する。 比較器 5 2は、 電子デバイス 2 0が、入力された 整形パターンに基づいて出力する出力信号の値を、タイミング発生器 3 0が発生 するタイミングに基づいて取得する。 タイミング発生器 3 0は、複数のタイミン グを発生し、比較器は、 タイミング発生器 3 0が発生した複数のタイミングに基 づいて、出力信号のパターンを取得し、比較パターンを生成する。判定部 2 2は、 比較パターンと、期待値パターンとに基づいて、電子デバイス 2 0の良否を判定 する。
本例において、 タイミング発生器 3 0は、 複数のタイミングを発生する。 例え ば、 タイミング発生器 3 0には、基準ク口ック発生部 5 4から複数のクロックが 入力され、 タイミング発生器 3 0は、 クロックが入力される毎に、異なる遅延量 クロックを遅延させ、波形整形部 1 2又は比較器 5 2に入力する。 例えば、 タイ ミング発生器 3 0は、 クロックが入力される毎に、 ク口ックを遅延させる遅延量 を徐々に増加又は減少させた、マルチストローブを発生する。波形整形部 1 2に タイミングを供給するタイミング発生器 3 0と、比較器 5 2にタイミングを供給 するタイミング発生器 3 0とは、 同一又は同様の機能及ぴ構成を有してよい。 タ イミング発生器 3 0は、マルチストロープの分解能を設定する手段を有し、 クロ ックが入力される毎に、設定されたマルチストロープの分解能に基づいた遅延量 を演算してょレ、。例えば、タイミング発生器 3 0は、クロックが入力される毎に、 マルチストローブの分解能を加算した遅延量を算出し、算出した遅延量に基づい て、 入力されたクロックを遅延させ、 出力してよい。 本例に説明した試験装置 1 0 0によれば、設定されたマルチストローブの分解能に基づいて、遅延量を演算 するため、タイミング発生器 3 0が発生するべきマルチストローブのそれぞれの タイミングの設定値を記憶する必要が無く、試験装置 1 0 0における記憶容量不 足を解消することができる。以下タイミング発生器 3 0の構成及び動作について 説明する。
図 2は、本発明に係るタイミング発生器 3 0の構成の一例を示すプロック図で ある。 タイミング発生器 3 0は、 可変遅延回路部 4 4と、 遅延制御部 4 2とを有 する。 可変遅延回路部 4 4は、 基準クロックを受け取り、 基準クロックを遅延さ せて、 波形整形部 1 2又は比較器 5 2に出力する。 遅延制御部 4 2は、 可変遅延 回路部 4 4における遅延量を制御する。
遅延制御部 4 2は、 予め基本タイミングデータが設定される基本タイミングデ一 タ設定部 3 2と、 予めマルチストローブ分解能データが設定されるマルチストロー ブ分解能データ設定部 3 4と、 基準クロックに応じて、 マルチストローブ分解能デ ータに基づいて、 マルチストローブデータを算出するマルチストローブデータ算出 部 4 6と、 基本タイミングデータとマルチストローブデータとに基づいて、 可変遅 延回路部 4 4において基準ク口ックが遅延されるべき遅延量を算出する第 1可変遅 延量算出部 4 0とを含む。
マルチス トローブデータ算出部 4 6は、 基準クロックに同期して、 マルチス ト口 ーブデータを算出することが好ましい。 また、 マルチストローブデータ算出部 4 6 は、 基準ク口ック発生部 5 4が基準クロックを発生する毎に、 マルチストローブデ ータを算出してよい。 この場合、 当該出力信号と、 当該基準クロックとは同期して いることが好ましい。 可変遅延量算出部 4 0は、 当該基準クロックに応じて算出さ れたマルチストローブデータと、 基本タイミングデータとに基づいて、 可変遅延回 路部 4 4において当該基準クロックが遅延される遅延量を制御してよい。 また、 マ ルチストロープデータ算出部 4 6は、 基準クロック発生部 5 4が基準クロックを発 生する毎に、 略等しい遅延量が加算されたマルチストローブデータを算出すること が好ましい。 例えば、 マルチストローブデータ算出部 4 6は、 基準クロック発生部 5 4が基準ク口ックを発生する毎に、 マルチストローブ分解能データが加算された マルチストローブデータを算出することが好ましい。
可変遅延量算出部 4 0は、 基本タイミングデータに、 マルチス トローブデータを 加算した遅延量を算出してよい。 また、 可変遅延量算出部 4 0は、 基本タイミング データから、 マルチストローブデータを減算した遅延量を算出してよい。 また、 遅 延制御部 4 2は、 可変遅延量算出部 4 0が、 基本タイミングデータに、 マルチスト ロープデータを加算した遅延量を算出するカ 又は基本タイミングデータから、 マ ルチストロープデータを減算した遅延量を算出するかを選択する手段を更に含んで よい。 可変遅延量算出部 4 0における算出方法を選択することにより、 タイミング 発生器 3 0が発生するタイミングの位相の変化方向を制御することができる。 つま り、 電子デバイス 2 0が出力する出力信号に対して、 時間軸において正の方向に位 相がずれていくタイミングと、 時間軸において負の方向に位相がずれていくタイミ ングとを選択して発生させることができる。
図 3は、 タイミング発生器 3 0の構成の一例を示す。 図 3において、 図 2と同一 の符号を付したものは、 図 2に関連して説明したものと同一又は同様の機能及び構 成を有してよい。 タイミング発生器 3 0は、 可変遅延回路部 4 4と、 遅延制御部 4 2 (図 2参照） を有する。 可変遅延回路部 4 4は、 可変遅延回路 5 0と、 リニアラ ィズメモリ 4 8とを含む。 可変遅延回路 5 0は、 複数の遅延素子を有し、 当該遅延 素子の組み合わせにより遅延すべき遅延量を生成する回路であってよい。 リニァラ ィズメモリ 4 8は、 可変遅延回路 5 0において遅延すべき遅延量に基づいて、 可変 遅延回路 5 0における遅延素子の組み合わせを選択する。 リニアライズメモリ 4 8 は、 可変遅延回路 5 0において遅延すべき遅延量に基づいた、 可変遅延回路 5 0に おける信号伝達経路を記憶する記憶部を有してよレ、。リニアライズメモリ 4 8には、 リニアライズメモリ 4 8の動作を制御するトリガが入力される。 当該トリガは、 基 準ク口ックであってよい。
遅延制御部 4 2は、 基本タイミングデータ設定部 3 2と、 マルチストローブ分解 能データ設定部 3 4と、 可変遅延量算出部 4 0と、 マルチストロープデータ算出部 4 6と、 マルチストロープ分解能データ加算部 3 6と、 マルチストローブデータ記 憶部 3 8とを含む。 本例において、 マルチストローブデータ算出部 4 6は、 マルチ ストローブ分解能データ加算部 3 6と、 マルチストローブデータ記憶部 3 8とを有 してよレ、。 本例において、 遅延制御部 4 2は、 ディジタル信号によって、 可変遅延 回路部 4 0における遅延量を制御するディジタル回路を有してよい。本例において、 遅延制御部 4 2は、 例えば 1 8ビットのディジタル信号によって、 可変遅延回路部 4 0における遅延量を制御する。
マルチストローブ分解能データ設定部 3 4には、 マルチストローブ分解能データ が設定される。 可変遅延回路 5 0は、 マルチストローブ分解能データと略同一の遅 延量を有する遅延素子を有することが好ましい。 マルチストローブ分解能データ設 定部 3 4は、 例えばディジタル信号を記憶するレジスタであってよい。 また、 マル チストローブ分解能データ設定部 3 4には、 マルチスト口ーブ分解能データ設定部 3 4の動作を制御するトリガが入力される。 当該トリガは、 基準ク口ックであって よい。
基本タイミングデータ設定部 3 2には、 基本タイミングデータが設定される。 基 本タイミングデータ設定部 3 2は、 基本タイミングデータを例えば 1 8ビットのデ イジタル信号として、 可変遅延量算出部 4 0に出力する。 基本タイミングデータ設 定部 3 2は、 例えばディジタル信号を記憶するレジスタであってよい。 また、 基本 タイミングデータ設定部 3 2には、 マルチスト口ーブ分解能データ設定部 3 4の動 作を制御するトリガが入力される。 当該トリガは、 基準ク口ックであってよい。 マルチスト口ーブ分解能データ設定部 3 4は、 マルチスト口ーブ分解能データを マルチストロープ分解能データ加算部 3 6に供給する。 マルチストローブ分解能デ ータ加算部 3 6は、 基準ク口ックに応じて、 マルチストローブデータ記憶部 3 8に 格納されているマルチストローブデータに、 マルチストロープ分解能データを加算 して、 新たにマルチストローブ分解能データとしてマルチストローブデータ記憶部 3 8に格納する。 マルチストローブデータ記憶部 3 8は、 マルチストロープデータ 算出部 4 6のマノレチス トローブ分解能データ加算部 3 6が算出したマルチストロー ブデータを記憶する。 マルチストロープ分解能データ加算部 3 6は、 ディジタル信 号を加算する論理回路を含む加算回路であってよい。 初期状態において、 マルチス トローブデータ記憶部 3 8には、 所望の値がマルチストローブデータの初期値とし て与えられてよい。 本例において、 マルチストローブデータ記憶部 3 8には、 マル チストロープデータの初期値として零が与えられる。
マルチストローブデータ算出部 4 6は、 マルチストローブデータ記憶部 3 8が記 憶した、 マルチストローブデータを例えば 9ビットのディジタル信号として、 可変 遅延量算出部 4 0に出力する。 マルチストローブデータ記憶部 3 8は、 ディジタル 信号を記憶するレジスタであってよい。 また、 マルチストロープデータ記憶部 3 8 には、 マルチストローブデータ記憶部 3 8の動作を制御するトリガが入力される。 当該トリガは、 基準クロックであってよい。 以上説明したマルチス トローブデータ 算出部 4 6によれば、 電子デバイス 2 0が出力信号を出力する毎に、 マルチスト口 ーブ分解能データだけ増加した遅延設定値を容易に生成することができる。
また、 パターン発生部 1 0 , (図 1参照） は、 電子デバィス 2 0を試験すべき試験 パターンに基づいて、 遅延量記憶部 3 8が記憶するマルチストローブデータを零、 又は初期値に設定するリセット信号 （MU T C OMMAN D 2 ) を出力する手 段を含んでよい。 また、 パターン発生部 1 0 (図 1参照） は、 電子デバイス 2 0を 試験すべき試験パターンに基づいて、 所定のタイミングで、 基本タイミングデータ 設定部 3 2に新たな基本タイミングデータを設定する手段を含んでよい。 また、 試 験装置 1 0 0は、 電子デバイス 2 0を試験するべき試験パターンに基づいて、 所定 のタイミングで、 基本タイミングデータ設定部 3 2に新たな基本タイミングデータ を設定する手段を有してよい。 基本タイミングデータ設定部 3 2に新たな基本タイ ミングデータを設定する手段は、 電子デパイス 2 0を試験する試験サイクルが終了 した場合に、 新たな基本タイミングデータを、 基本タイミングデータ設定部 3 2に 設定することが好ましい。
また、 試験装置 1 0 0は、 マルチストローブ分解能データ設定部 3 4に新たなマ ルチストローブ分解能データを設定する手段を有してもよい。 マルチストローブ分 解能データ設定部 3 4に新たなマルチストロープ分解能データを設定する手段は、 電子デバィス 2 0を試験する試験サイクルが終了した場合に、 新たなマルチスト口 ーブ分解能データを、 マルチストローブ分解能データ設定部 3 4に設定することが 好ましい。
また、 パターン発生部 1 0 (図 1参照） は、 マルチストロープデータ算出部 4 6 において、 マルチス トローブ分解能データの加算を開始する信号 （MU T C OM MA N D 1 ) を、 微小可変遅延算出部 4 6に入力する手段を含んでよい。 マルチ ストローブデータ算出部 4 6は、 マルチストローブ分解能データの加算を開始する 信号を受け取った場合に、 マルチストローブデータ記憶部 3 8から、 マルチス ト口 ーブ分解能データ加算部 3 6に対する、 マルチスト口ーブデータのフィ一ドパック を開始する。
可変遅延量算出部 4 0は、 基本タイミングデータと、 マルチストローブデータ記 憶部 3 8が記憶した、 マルチスト口ーブデータとに基づいて、 可変遅延回路部 4 4 において、 基準クロックが遅延されるべき遅延量を算出する。 本例においては、 可 変遅延量算出部 4 0は、 1 8ビットの基本タィミングデ一タと、 9ビットのマルチ ストローブデータとを受け取り、 基本タイミングデータの下位 9ビットに、 マルチ ストローブデータの 9ビットを加算する。 また、 他の例においては、 可変遅延量算 出部 4 0は、 基本タイミングデータの下位 9ビットから、 マルチストローブデータ の 9ビットを減算してよレ、。 また、 遅延制御部 4 2は、 可変遅延量算出部 4 0にお ける加算又は減算を選択する、 選択手段を更に含んでよい。 可変遅延量算出部 4 0 は、 例えばディジタル信号の加算を行う加算論理回路及ぴ、 ディジタル信号の減算 を行う減算論理回路を有してよい。 また、 可変遅延量算出部 4 0は、 当該加算論理 回路又は当該減算論理回路のいずれかを選択する選択部を有してもよい。 また、 タ ィミング発生器 3 0に含まれる構成要素は、 基準ク口ックに基づいて、 それぞれの 動作を行ってよい。
図 4は、 タイミング発生器 3 0の動作の一例を示すタイミングチヤ一トである。 図 4において、 横軸は時間を表し、 1目盛りが 2 n s (ナノ秒） を示す。 基準クロ ック段は、 基準クロック発生部 5 4が発生する基準クロックを、 タイミング （マル チス トローブ） 段は、 タイミング発生器 3 0が発生するタイミング （マルチス ト口 ーブ） を示す。 また、 基本タイミングデータ段は、 基本タイミ^グデータ設定部 3 2に設定される基本タイミングデータを、 マルチストローブ分解能データ段は、 マ ルチストローブ分解能データ設定部 3 4に設定されるマルチストロープ分解能デー タを、 マルチストローブデータ段は、 マルチストローブデータ算出部 4 6が算出す るマルチストローブデータを、 可変遅延量段は、 可変遅延量算出部 4 0が算出する 可変遅延量をそれぞれ示す。 また、 タイミング段の下部に示す 1 0 0 0 p s (ピコ 秒）、 1 1 2 5 p s、 · · ·の数字は、 タイミング発生器 3 0が発生するタイミング (マルチストローブ） と基準クロックとの位相差を示す。
図 4 ( a ) は、 初期状態として、 基本タイミングデータに 1 0 0 0 p s力 マル チストローブ分解能データに 1 2 5 p sが、 マルチストローブデータに 0 p sが設 定された例を示す。 また、 図 4 ( b ) は、 初期状態として、 基本タイミングデータ に 1 0 0 0 p s力 マルチストロープ分解能データに 2 5 0 p s力 マルチス ト口 ーブデータに 0 p sが設定された例を示す。マルチストローブデータ算出部 4 6は、 開始信号である MU T C OMMAN D 1が o nになった場合に、 マルチスト口 ープデータに対して、マルチストローブ分解能データの加算を開始する。 MU T C OMMAN D 1が o nになった後、 微小可変算出部 4 6は、 基準クロックに応じ て、 マルチストローブデータに対して、 マルチストローブ分解能データの加算を開 始し、 マルチス トローブデータは、 図 4のマルチストローブデータ段に示す値とな る。 可変遅延量算出部 4 0が、 基準クロックに応じて算出する可変遅延量は、 基本 タイミングデータに、 マルチス トローブデータを加算した、 図 4の可変遅延量段に 示す値となる。 タイミング発生器 3 0力 基準クロックに応じて発生するタイミン グは、 図 4に示すように、 基準クロックの立ち上がりから、 可変遅延量だけ遅延し たタイミングとなる。 本例においては、 基本タイミングデータに、 マルチストロー プデータを加算した遅延量を可変遅延量としているため、タイミング発生器 3 0力 基準クロックに応じて発生するタイミングは、 基準クロックの立ち上がりに対する 遅延量が、 図 4 ( a ) において 1 2 5 p s、 図 4 ( b ) において 2 5 0 p sずつ増 加する。 ·
マルチス トローブデータは、 リセット信号である MU T C OMMAN D 2が o nになるまで、 基準クロックに応じて、 マルチストローブ分解能データである 1 2 5 p sずつ増加する。 MU T C OMMA N D 2が o nになった場合、 マルチ ストローブデータは 0 p sに設定される。 MU T C OMMAN D 2は、 基準ク ロックが所定の回数発生した場合に o nとなる。 当該所定の回数、 及ぴマルチスト ローブ分解能データの設定値により、 試験装置 1 0 0が試験する試験精度及び試験 時間を調整できる。 マルチストローブ分解能データは、 タイミング発生器 3 0が発 生するタイミングの位相変化の分解能を示す。 つまり、 マルチストローブ分解能デ · ータを変化させることにより、 所望の位相変化の分解能を有するタイミングを発生 させることができる。 また、 試験装置 1 0 0は、 マルチストローブ分解能データ設 定部 3 4に新たなマルチストローブ分解能データを設定する手段を有してよい。 当 該手段は、 電子デバイス 2 0を試験する試験サイクルが終了した場合に、 新たなマ ルチストローブ分解能データを、 マルチストローブ分解能データ設定部 3 4に設定 する。 例えば、 図 4 ( a ) に示す試験サイクルが終了した場合に、 当該手段は、 図 4 ( b ) に示すような、 新たなマルチス トローブ分解能データを設定し、 試験装置 1 0 0は新たな試験サイクルを開始してよい。 図 5は、 本発明に係る試験装置 1 0 0の構成の他の例を示す。 図 5において、 図 1と同一の符号を付したものは、図 1に関連して説明したものと同一又は同様 の機能及び構成を有してよい。試験装置 1 0 0は、電子デバイス 2 0の内部ク口 ックに基づいたクロックであるデータストロープに応じて、電子デバイス 2 0か ら出力信号を受け取る。 ここで、 データストローブは、 出力信号を外部の装置が 受信するために用いる信号である。 例えば、 データストローブは、 出力信号の受 け渡しのタイミングを規定する信号である。
試験装置 1 0 0は、基準クロックを発生する基準クロック発生部 5 4と、基準 ク口ックに同期して試験パターンを発生するパターン発生部 1 0と、試験パター ンを整形する波形整形部 1 2と、電子デバイス 2 0と信号を受け渡しする信号入 出力部 1 4と、 タイミングを発生する第 1タイミング発生器 3 0 aと、 タイミン グを発生する第 2タイミング発生器 3 0 bと、電子デバイス 2 0が出力する出力 信号をサンプリングする出力信号サンプリング回路 2 4と、電子デバイス 2 0の データストローブをサンプリングするデータストロープサンプリング回路 2 6 と、 電子デバイス 2 0の良否を判定する判定部 2 2とを備える。
パターン発生部 1 0は、基準ク口ックに同期して、電子デバイス 2 0の試験用 の試験パターンを発生し、電子デバイス 2 0に、波形整形部 1 2及び信号入出力 部 1 4を介して入力する。 基準クロック発生部 5 4は、 基準クロックを発生し、 第 1タイミング発生器 3 0 a及び第 2タイミング発生器 3 0 bに供給する。基準 クロック発生部 5 4は、 当該試験パターンに基づいて、電子デバイス 2 0が出力 する出力信号と同期した基準クロックを発生することが好ましい。波形整形部 1 2は、 パターン発生部 1 0が生成した試験パターンを整形する。 例えば、 波形整 形部 1 2は、パターン発生部 1 0が生成した試験パターンを所望の時間遅延させ た整形パターンを信号入出力部 1 4に入力する。信号入出力部 1 4は、電子デバ イス 2 0と電気的に接続され、 波形整形部 1 2から受け取った整形パターンを、 電子デバイス 2 0に入力する。 また、信号入出力部 1 4は、整形パターンに基づ いて電子デバィス 2 0が出力する出力信号を受け取り、出力信号サンプリング回 路 2 4に出力する。 また、 信号入出力部 1 4は、 電子デバイス 2 0の出力信号を 試験装置 1 0 0内の例えばフリップフロップ等が受け取るための、データストロ ーブを受け取り、 データストロープサンプリング回路 2 6に出力する。
第 1タイミング発生器 3 0 aは、電子デバイス 2 0の出力信号に対して、微小 時間ずつ位相がずれた複数のタイミングを、出力信号サンプリング回路 2 4に供 給する。 出力信号サンプリング回路 2 4は、 電子デバイス 2 0が試験パターンに 基づいて出力する出力信号を、第 1タイミング発生器 3 0 aが発生したタイミン グでサンプリングする。判定部 2 2は、電子デバイス 2 0の出力信号のジッタを 算出する、 出力信号ジッタ算出手段を有してよい。 出力信号ジッタ算出手段は、 出力信号サンプリング回路 2 4におけるサンプリング結果に基づいて、電子デバ イス 2 0が出力する出力信号のジッタを算出する。
第 2タイミング発生器 3 0 bは、電子デバイス 2 0の内部ク口ックに基づくデ 一タストローブに対して、微小時間ずつ位相がずれた複数のタイミングを、 デー タストロープサンプリング回路 2 6に供給する。データストローブサンプリング 回路 2 6は、電子デバイス 2 0のデータストローブを受 'け取り、第 2タイミング 発生器 3 0 bが発生したタイミングでサンプリングする。判定部 2 2は、電子デ バイス 2 0の内部ク口ックに基づくデータス トローブのジッタを算出するデー タストローブジッタ算出手段を有してよい。データス トローブジッタ算出手段は、 データストロープサンプリング回路 2 6におけるサンプリング結果に基づいて、 データストローブのジッタを算出する。第 1タイミング発生器 3 0 a及ぴ第 2タ ィミング発生器 3 0 bは、図 1から図 4に関連して説明したタイミング発生器 3 0と同一又は同様の機能及び構成を有する。
判定部 2 2は、 出力信号サンプリング回路 2 4におけるサンプリング結果、 デー タストローブサンプリング回路 2 6におけるサンプリング結果の少なくともいずれ かに基づいて、 電子デバイス 2 0の良否を判定する。 また、 判定部 2 2は、 出力信 号サンプリング回路 2 4におけるサンプリング結果、 データストローブサンプリン グ回路 2 6におけるサンプリング結果、 出力信号のジッタ、 データストローブのジ ッタの少なくともいずれかに基づいて、 電子デバイス 2 0の良否を判定してよい。 例えば、 判定部 2 2は、 出力信号ジッタ算出手段が算出した出力信号のジッタ、 及 びデータストローブジッタ算出手段が算出したデータストローブのジッタに基づい て、 電子デバイス 2 0の良否を判定してよい。 つまり、 判定部 2 2は、 予めジッタ 基準値が与えられ、 与えられたジッタ基準値と、 出力信号のジッタ及びデータスト ローブのジッタとを比較して、電子デバイス 2 0の良否を判定してよい。この場合、 出力信号サンプリング回路 2 4は、受け取った位相の異なる複数のタイミング毎に、 電子デバイス 2 0の出力信号を複数回サンプリングすることが好ましい。 また、 出 力信号ジッタ算出手段は、 予め基準値が与えられ、 出力信号サンプリング回路 2 4 において、 位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該 基準値とを比較し、 位相の異なるそれぞれのタイミングにおける当該サンプリング 結果が、 当該基準値以上となる回数分布に基づいて、 電子デバイス 2 0の出力信号 のジッタを算出してよい。 また、 データストローブサンプリング回路 2 6は、 受け 取った位相の異なる複数のタイミング毎に、 データストローブを複数回サンプリン グすることが好ましい。 また、 データストローブジッタ算出手段は、 予め基準値が 与えられ、 データストローブサンプリング回路 2 6において、 位相の異なる複数の タイミング毎に複数回サンプリングした結果と当該基準値とを比較し、 位相の異な るそれぞれのタイミングにおける当該サンプリング結果が、 当該基準値以上となる 回数分布に基づいて、 データストローブのジッタを算出してよい。 また、 判定部 2 2には、 異なる複数のジッタ基準値が与えられ、 異なる複数のジッタ基準値と、 算 出したジッタとを比較し、 それぞれのジッタ基準値に対して電子デバイス 2 0の良 否を判定し、 電子デバイス 2 0の品質を判定してよい。 つまり、 判定部 2 2は、 算 出したジッタに基づいて、 電子デバイス 2 0の品質を判定してよい。
また、他の例においては、判定部 2 2は、 出力信号サンプリング回路 2 4にお けるサンプリング結果、及びデータストロープサンプリング回路 2 6におけるサ ンプリング結果に基づいて、 電子デバイス 2 0の良否を判定してよい。 例えば、 判定部 2 2は、電子デバイス 2 0の出力信号が、予め与えられた出力信号の基準 値となるタイミングと、データストローブとが、予め与えられたデータストロー ブの基準値となるタイミングとに基づいて、電子デバイス 2 0の良否を判定して よい。電子デバイス 2 0の出力信号が、予め与えられた出力信号の基準値となる タイミングと、データストローブと力 予め与えられたデータストローブの基準 値となるタイミングとの前後関係に基づいて、電子デバイス 2 0の良否を判定し てよい。
第 1タイミング発生器 3 0 aは、 第 1可変遅延回路部 4 4 aと、 第 1遅延制御部 4 2 aとを有し、 第 2タイミング発生器 3 0 bは、 第 2可変遅延回路部 4 4 bと、 第 2遅延制御部 4 2 bとを有する。 第 1可変遅延回路部 4 4 a及び第 2可変遅延回 路部 4 4 bは、 図 2から図 4に関連して説明した可変遅延回路部 4 4と同一又は同 様の機能及び構成を有してよい。 また、 第 1遅延制御部 4 2 aと第 2遅延制御部 4 2 bは、 図 2から図 4に関連して説明した遅延制御部 4 2と同一又は同様の機能及 ぴ構成を有してよい。
以上説明した試験装置 1 0 0によれば、 電子デバィス 2 0の出力信号又は内部ク 口ックに基づいたデータストローブに対して、 微小時間ずつ位相のずれた複数のタ イミングを容易に生成することができる。 このため、 電子デバイス 2 0の出力信号 又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリン グすることができる。 また、 異なる位相を有するサンプリングタイミングの位相デ ータをサンプリングタイミング毎に有する必要が無いため、 試験装置 1 0 0の記憶 容量に対する負荷を低減することができる。
以上、 本発明を実施の形態を用いて説明したが、 本発明の技術的範囲は上記実施 の形態に記載の範囲には限定されない。 上記実施の形態に、 多様な変更又は改良を 加えることが可能であることが当業者に明らかである。 その様な変更又は改良を加 えた形態も本発明の技術的範囲に含まれ得ること力 請求の範囲の記載から明らか である。 ' 産業上の利用可能性 上記説明から明らかなように、本発明に係る試験装置 1 0 0によれば、微小時 間ずつ位相のずれた複数のタイミングを容易に生成することができ、電子デバィ ス 2 0の出力信号又はデータストローブを異なる位相を有する複数のタイミン グで容易にサンプリングすることができる。

Claims

請 求 の 範 囲
1 . 電子デバイスを試験する試験装置であって、
基準クロックを発生する基準ク口ック発生部と、
前記電子デバイスを試験するための試験パターンを、 前記基準クロックに同期し て発生するパターン発生部と、
前記試験パターンを受け取り、 前記試験パターンを整形した整形パターンを前記 電子デバィスに入力する波形整形部と、
タイミングを発生する第 1タイミング発生器と、
前記電子デバイスが前記試験パターンに基づいて出力する出力信号を、 前記第 1 タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング 回路と、
前記出力信号サンプリング回路におけるサンプリング結果に基づいて前記電子デ バイスの良否を判定する判定部と
を備え、
前記第 1タイミング発生器は、
前記基準クロックを受け取り、 前記基準クロックを遅延させて出力する第 1可変 遅延回路部と、
前記第 1可変遅延回路部における遅延量を制御する第 1遅延制御部と
を有し、
前記第 1遅延制御部は、
予め第 1基本タイミングデータが設定される第 1基本タイミングデータ設定部と、 予め第 1マルチストローブ分解能データが設定される第 1マルチス トローブ分解 能データ設定部と、
前記基準クロックに応じて、前記第 1マルチスト口ーブ分解能データに基づいて、 第 1マルチストロープデータを算出する第 1マルチストローブデータ算出部と、 前記第 1基本タイミングデータと前記第 1マルチストローブデータとに基づいて、 前記第 1可変遅延回路部において前記基準ク口ックが遅延されるべき遅延量を算出 する第 1可変遅延量算出部と
を含むことを特徴とする試験装置。
2 . 前記判定部は、 前記出力信号サンプリング回路におけるサンプリング結果に 基づいて、 前記出力信号のジッタを算出する出力信号ジッタ算出手段を有し、 前記判定部は、 前記出力信号のジッタに更に基づいて、 前記電子デバイスの良否 を判定することを特徴とする請求項 1に記載の試験装置。
3 . 前記第 1可変遅延量算出部は、 前記第 1基本タイミングデータに、 前記第 1 マルチストローブデータを加算した遅延量を算出することを特徴とする請求項 1又 は 2に記載の試験装置。
4 . 前記第 1可変遅延量算出部は、 前記第 1基本タイミングデータから、 前記第 1マルチストローブデータを減算した遅延量を算出することを特徴とする請求項 1 又は 2に記載の試験装置。
5 . 前記第 1遅延制御部は、
前記第 1マルチストローブデータ算出部が算出した第 1マルチス トローブデータ を記憶する第 1マルチストローブデータ記憶部と、
前記基準クロックに応じて、 前記第 1マルチスト口ーブデータ記憶部が記憶した 前記第 1マルチスト口ーブデータに、 前記第 1マルチスト口ーブ分解能データを加 算する第 1マルチストローブ分解能データ加算部と
を更に含み、
前記第 1マルチストローブデータ記憶部は、 前記第 1マルチストローブ分解能デ ータ加算部において、 前記第 1マルチストローブ分解能データが加算された前記第 1マルチストローブデータを新たに記憶し、
前記第 1可変遅延量算出部は、 前記第 1基本タイミングデータと、 前記第 1マル チストローブデータ記憶部が記憶した、 前記第 1マルチストロープデータとに基づ いて、 前記第 1可変遅延回路部において前記基準クロックが遅延されるべき遅延量 を算出することを特徴とする請求項 1から 4のいずれかに記載の試験装置。
6 . 前記パターン発生部は、 前記パターン発生部が発生する試験パターンに基づ いて、 前記第 1可変遅延量記憶部が記憶する前記第 1マルチストローブデータを零 に設定する手段を更に有することを特徴とする請求項 1カゝら 5のいずれかに記載の
7 . 前記電子デバイスを試験する試験サイクルが終了した場合に、 前記第 1基本 タイミングデータ設定部に新たな第 1基本タイミングデータを設定する手段を更に 含むことを特徴とする請求項 1から 6のいずれかに記載の試験装置。
8 . 前記パターン発生部は、 前記パターン発生部が発生する試験パターンに基づ レ、て、 前記第 1マルチストローブ分解能データ設定部に新たな第 1マルチストロー プ分解能データを設定する手段を更に含むことを特徴とする請求項 1から 7のいず れかに記載の試験装置。
9 . 前記電子デバイスは、 内部クロックに応じて、 前記出力信号及び前記出力信 号を外部の装置が受信するためのデータストローブを出力し、
前記試験装置は、 タイミングを発生する第 2タイミング発生器と、 前記データス トローブを前記第 2タイミング発生器が発生したタイミングでサンプリングするデ 一タストロープサンプリング回路とを更に備え、
前記第 2タイミング発生器は、
前記基準クロックを受け取り、 前記基準クロックを遅延させて出力する第 2可変 遅延回路部と、
前記第 2可変遅延回路部における遅延量を制御する第 2遅延制御部と
を有し、
前記第 2遅延制御部は、
予め第 2基本タイミングデータが設定される第 2基本タイミングデータ設定部と、 予め第 2マルチストローブ分解能データが設定される第 2マルチストロープ分解 能データ設定部と、
前記基準クロックに応じて、前記第 2マルチストローブ分解能データに基づいて、 第 2マルチストローブデータを算出する第 2マルチストローブデータ算出部と、 前記第' 2基本タイミングデータと、 前記第 2マルチストローブデータとに基づい て、 前記第 2可変遅延回路部において前記基準クロックが遅延されるべき遅延量を 算出する第 2可変遅延量算出部と
を含み、
前記判定部は、前記データストローブサンプリング回路におけるサンプリング 結果に更に基づいて、前記電子デバイスの良否を判定することを特徴とする請求 項 1から 8のいずれかに記載の試験装置。
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