WO2002056383A1 - Mémoire à semi-conducteurs et procédé de fabrication - Google Patents

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WO2002056383A1
WO2002056383A1 PCT/JP2001/011672 JP0111672W WO02056383A1 WO 2002056383 A1 WO2002056383 A1 WO 2002056383A1 JP 0111672 W JP0111672 W JP 0111672W WO 02056383 A1 WO02056383 A1 WO 02056383A1
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film
dummy
lower electrode
insulating film
conductor
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PCT/JP2001/011672
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Hisashi Ogawa
Yoshihiro Mori
Akihiko Tsuzumitani
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Matsushita Electric Industrial Co., Ltd.
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Publication date
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Priority to EP01273090A priority patent/EP1359622A4/en
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    • H—ELECTRICITY
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    • Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines

Definitions

  • the present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a memory cell structure using a high dielectric film or a strong dielectric film.
  • the conventional DRAM process requires a high-temperature heat treatment to form a capacity insulating film for a capacitor serving as a storage capacity portion. Therefore, the impurity concentration of an impurity diffusion layer in a transistor in a high-performance logic circuit is high. There is a problem such as deterioration of the profile. Also, in a single memory process such as a DRAM or a FeRAM, it is preferable to avoid a heat treatment as high as possible in order to miniaturize the memory cell transistor.
  • MIM metal-insulator-metal
  • ferroelectric film SBT film (S r B i 2T a 2 0 8 film) and BTO film (B i 4 T i 3 0 12 membrane) dielectric film having a pair Robusukai bets structure such as is Often used.
  • the reducing atmosphere when forming the contact plug will adversely affect the characteristics of the capacitor. There is a risk.
  • the dielectric film is often made of an oxide, so that a reducing atmosphere may cause oxygen deficiency in the dielectric film.
  • the capacitor insulating film is a high dielectric film or a ferroelectric film, there is a strong possibility that oxygen vacancies are generated.
  • deterioration of characteristics due to oxygen deficiency appears remarkably.
  • An object of the present invention is to provide a semiconductor memory device having good MIM capacity characteristics by providing a means for providing a wiring layer indirectly connected, not directly, to an upper electrode made of Pt or the like on a capacitor insulating film. It is to provide a manufacturing method thereof.
  • Another object of the present invention is to provide a semiconductor memory device and a method for manufacturing the same, which can reduce manufacturing costs by eliminating the need for dedicated equipment.
  • the semiconductor memory device of the present invention is provided on an insulating layer on a semiconductor substrate, and includes a lower electrode
  • a storage capacitor portion composed of an upper electrode and a capacitor insulating film interposed between the lower electrode and the upper electrode, and a capacitor insulating film continuously provided on the upper electrode and the capacitor insulating film of the storage capacitor portion, respectively.
  • -It Provided on the side of the part, -It has a conductor side wall connected to the conductor member, and an upper layer wiring electrically connected to the dummy conductor member.
  • the conductor side walls cover the side surfaces of the upper electrode extension and the capacitor insulating film extension over the entire circumference, it is possible to reliably suppress the intrusion of the reducing atmosphere into the capacitor insulating film.
  • the dummy conductor member is a dummy lower electrode formed of the same conductive film as the lower electrode, and the conductor sidewall connects the upper electrode extension and the dummy lower electrode to each other. preferable.
  • a conductor film for the gate electrode (such as a polysilicon film) can be used to store the memory below the bit line and the memory above the bit line. A structure that can be applied to both the memory and the memory is obtained.
  • a memory cell transistor provided on the semiconductor substrate and having a gate electrode and impurity diffusion layers provided on both sides of the gate electrode in the semiconductor substrate, and provided separately from the impurity diffusion layer of the semiconductor substrate; A local wiring formed from the another impurity diffusion layer thus formed; and a conductor plug penetrating through the insulating layer and connected to the local wiring, thereby forming a plug for forming a source / drain region.
  • the dummy conductor member is a local interconnect made of a conductor film filling the trench provided in the insulating layer, both the memory below the bit line and the memory above the bit line can be used. Is obtained.
  • the dummy conductor member is a dummy lower electrode formed of the same conductive film as the lower electrode.
  • the conductor side wall is in contact with the upper electrode extension and the dummy lower electrode. Since the wiring is in contact with the dummy lower electrode, a relatively simple structure can be obtained which can be applied to both the memory below the bit line and the memory above the bit line.
  • the method for manufacturing a semiconductor memory device includes: a storage capacitor portion including a lower electrode, an upper electrode, and a capacitor insulating film interposed between the lower electrode and the upper electrode; A method for manufacturing a semiconductor memory device, comprising: an upper wiring that is electrically connected; forming a first conductive film on an insulating layer on a semiconductor substrate; (A) forming a lower electrode and a dummy lower electrode at positions separated from each other by performing a thinning process; (b) forming a dielectric film covering the lower electrode and the dummy lower electrode; Forming a second conductor film covering the body film (c), and forming an etching mask on the second conductor film to cover the entire lower electrode and a part of the dummy lower electrode ( d), the second conductor film, the dielectric film, and
  • step (a) the dummy lower electrode is connected to the lower electrode of the storage capacitor section.
  • the lower electrode and the dummy lower electrode are formed at the same time as the poles and are connected to each other by the conductor side wall in the step (f). Moreover, there is no need to increase the number of photolithography steps between the steps (a) and (f) as compared with the conventional process. Therefore, deterioration of the characteristics of the capacitor insulating film can be avoided with a simple process.
  • step (d) by forming a hard mask as the etching mask, it is possible to improve the precision of the patterning in the step (e).
  • the lower electrode is formed on a side surface and a bottom surface of the first opening, and the second electrode is formed.
  • the dummy lower electrode is formed on the side and bottom surfaces of the opening, and in the step (d), the etching mask is formed so as to cover only a part of the second opening.
  • FIGS. 1A and 1B are a cross-sectional view showing a partial structure of a memory portion of a semiconductor memory device according to a first embodiment of the present invention, and an upper electrode / conductor side wall, respectively. It is a top view which shows a structure.
  • FIGS. 2A to 2C are cross-sectional views illustrating the steps of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view illustrating a structure of a part of a memory unit in a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating a structure of a part of a memory unit in a semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 5 is a cross-sectional view illustrating a structure of a part of a memory unit in a semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 6 is a diagram illustrating one example of a memory unit in the semiconductor memory device according to the fifth embodiment of the present invention. It is sectional drawing which shows the structure of a part.
  • FIGS. 7A to 7C are cross-sectional views illustrating the steps of manufacturing the semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a structure of a part of a memory unit in a semiconductor memory device according to a sixth embodiment of the present invention.
  • FIGS. 9A to 9C are cross-sectional views illustrating the steps of manufacturing the semiconductor memory device according to the sixth embodiment of the present invention. Best Embodiment
  • FIGS. 1A and 1B are a sectional view showing a partial structure of a memory portion of a semiconductor memory device according to a first embodiment of the present invention, and an upper electrode / conductor side wall, respectively. It is a top view which shows a structure.
  • FIGS. 2A to 2C are cross-sectional views illustrating the steps of manufacturing the semiconductor memory device according to the present embodiment.
  • the structure and the manufacturing method of the semiconductor memory device according to the present embodiment will be sequentially described.
  • the structure of the memory section is shown, but the semiconductor memory device of the present embodiment has a mixed circuit in which a logic circuit element is provided in a logic circuit section (not shown). Type device.
  • the structure of the logic circuit element itself is not directly related to the essence of the present invention, so that the illustration is omitted.
  • an element isolation insulating film 1 surrounding an active region is formed on a surface of a p-type Si substrate 10. 1 and a source region 12 and a drain region 13 formed by introducing an n-type impurity are provided separately from each other.
  • the portion of the P-type Si substrate 10 interposed between the source region 12 and the drain region 13 functions as a channel region.
  • a gate oxide film 14 made of silicon oxide is provided between the source region 12 and the drain region 13, and polysilicon is formed on the gate oxide film 14.
  • a gate electrode 15 (a part of the word line) is provided, and an oxide film sidewall 16 is provided on a side surface of the gate electrode 15.
  • the memory cell transistor TR is formed by the source region 12, the drain region 13, the channel region, the gate oxide film 14, and the gate electrode 15.
  • the gate electrode 15 not functioning as the gate of the memory cell transistor TR is shown, but these are different in cross section from FIG. 1A. Functions as a gate for the memory cell transistor.
  • Each gate electrode 15 extends in a direction substantially perpendicular to the plane of the drawing, and serves as a lead line of the DRAM.
  • a first interlayer insulating film 18 made of BPSG is provided on the Si substrate 10 so as to cover the insulating film 11 for element isolation, the gate electrode 15 and the oxide film 16.
  • the lower memory cell plug 20a made of tungsten (W) reaching the source region 12 through the first inter-brows insulating film 18 and the drain region 13 through the first interlayer insulating film 18 A reaching bit line plug 20b is provided.
  • a second interlayer insulating film 22 made of plasma TEOS is provided on the first interlayer insulating film 18.
  • the upper memory cell plug 30a penetrates the second interlayer insulating film 22 and reaches the lower memory cell plug 20a, and reaches the local wiring 21b through the second interlayer insulating film 22.
  • a dummy cell plug 30 b and a wiring plug 30 c penetrating through the second interlayer insulating film 22 and reaching the local wiring 21 b are provided.
  • a lower barrier metal 32 a made of T i A 1 N, a lower electrode 33 a made of Pt formed thereon, and T i AIN A dummy barrier metal 32b and a dummy lower electrode 33b formed thereon are provided.
  • the portion of the P-layer film 35 facing the lower electrode 33 a is the upper electrode 35 a, and the portion of the P-layer film 35 facing the dummy lower electrode 33 b is the upper electrode extension 3. 5b.
  • the lower barrier metal 32 a and the lower electrode 33 a constitute a storage node SN of the DRAM memory cell.
  • the lower electrode 33a, the capacitor insulating film 34a, and the upper electrode 35a form a storage capacitor MC.
  • a conductor side wall 40 made of TiA1N is provided on the side surfaces of the hard mask 37, the upper barrier metal 36, the Pt film 35, and the BST film 34.
  • This conductor side wall 40 surrounds the entire periphery of the Pt film 35 and the BST film 36, and particularly the portion where the dummy lower electrode 33b exists.
  • the conductor sidewall 40 is provided on each side surface of the upper barrier metal 36, the upper electrode extension 35b, the capacitance insulating film extension 34b, the dummy lower electrode 33b, and the dummy barrier metal 32b. Have been. That is, the conductor sidewall 40 electrically connects the upper electrode extension 35b and the dummy lower electrode 33b (dummy barrier metal 32b) to each other.
  • a third interlayer insulating film 41 made of plasma TEOS is provided on the second interlayer insulating film 22 and the hard mask 37, and the third interlayer insulating film 41 has a wiring plug.
  • Cu wiring 42 that is in contact with 30 c is embedded.
  • the effective memory cell region Rec including the storage capacitor portion MC, the storage node NC, the memory cell transistor TR, and the like, the dummy lower electrode 33b, the capacitor insulating film
  • a dummy cell region Rdc including the extension 34b, the upper electrode extension 35b, the dummy cell plug 30b, and the like.
  • the feature of this embodiment is that no plug is provided to contact the upper electrode 35a or the upper electrode extension 35b (upper barrier metal 36), and the conductor side walls 40, The point is that the upper electrode 35a is connected to the upper layer wiring ( ⁇ ⁇ 1 wiring 42) by the dummy lower electrode 33b, the dummy cell plug 30 and the local wiring 21b.
  • the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a is shared by many memory cells, and the Pt film 35 Below this, a number of lower electrodes 33 a (lower barrier metal 32 a) and one dummy lower electrode 33 b (dummy barrier metal 32 b) are provided.
  • the lower electrode 3 3 b (dummy barrier metal 3 2 b) may be provided below the Pt film 35, but the lower electrode 3 3 b (dummy barrier metal 3 2 b) If provided below any part of the Pt film 35, the upper electrode 35a and the dummy lower electrode 33b are electrically connected.
  • the Pt film forming the upper electrode is not exposed in the dry etching (plasma etching) process for forming the contact hole in the upper electrode.
  • plasma etching plasma etching
  • exposure to a reducing atmosphere with the Pt film exposed may cause oxygen deficiency in the capacitive insulating film (particularly the high dielectric film) made of BST or the like.
  • the upper barrier metal is thin, and it is usually difficult to etch contact holes. Contact etching is performed because bar etching is performed.
  • the etching for forming the contact hole is performed by a process for forming the contact hole circuit element. It can be performed in the same device (chamber, etc.).
  • the lower electrode 33 made of Pt, the dummy lower electrode 33 b, and the upper electrode 35 Since the formation of a itself is performed using a dedicated facility for forming a Pt film, there is no inherent risk of contaminating a device for forming a logic circuit element.
  • a contact hole is opened in an impurity diffusion layer of a logic circuit element and a contact hole to a P film is simultaneously formed. It is preferable to do it.
  • the connection hole is formed in the impurity diffusion layer of the logic circuit element simultaneously with the formation of the connection hole in the local wiring 21b formed of the WZTi laminated film. Therefore, it is possible to avoid the deterioration of the transistor characteristics due to the penetration of Pt into the impurity diffusion layer of the logic element.
  • an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12, a drain region 13, and a gate oxide film 14 are formed in the active region. Then, a memory cell transistor including the gate electrode 15 and the oxide film sidewall 16 is formed.
  • the step of forming the memory cell transistor is performed by a well-known procedure using a well-known technique such as thermal oxidation, formation of a polysilicon film, patterning, and ion implantation.
  • a BPSG film on the memory cell transistor After depositing a BPSG film on the memory cell transistor, it is planarized by annealing and CMP (chemical mechanical polishing) to form a first interlayer insulating film 18. Further, contact holes penetrating the first interlayer insulating film 18 and reaching the source region 12 and the drain region 13 are formed. Next, an n-type polysilicon film is formed in the contact hole and on the first interlayer insulating film 18 and then planarized by CMP to bury the polysilicon film in each contact hole. A lower memory cell plug 20a and a bit line plug 20b are formed.
  • CMP chemical mechanical polishing
  • the W / Ti laminated film is patterned by etching, and a via connected to the bit line plug 20 b is formed.
  • a cut line 21 a and a local wiring 2 lb which is not connected to other members and is isolated at this stage are formed.
  • the surface of the Ti film is exposed during patterning of the W film.
  • a high selectivity is obtained with respect to the first memory cell plug 20a made of polysilicon. Etching is performed under the following conditions.
  • planarization is performed by CMP (chemical mechanical polishing) to form a second interlayer insulating film 22. Further, contact holes penetrating the second interlayer insulating film 22 and reaching the lower memory cell plug 20a and the local wiring 21b (two locations) are formed.
  • CMP chemical mechanical polishing
  • a TiA1N film having a thickness of about 30 nm and a Pt film having a thickness of about 30 nm are sequentially deposited on the second interlayer insulating film 22.
  • the lower barrier metal 32 a connected to the upper storage node 30 a and the lower barrier metal 32 a on the second interlayer insulating film 22 are formed.
  • the lower electrode 33a made of Pt, the dummy barrier metal 32b connected to the dummy cell plug 30b, and the dummy lower electrode 33b thereon are formed.
  • etching is performed under the condition that a high selection can be obtained for the underlying Ti A 1 N film, and the Ti A 1 N film is patterned.
  • etching is performed under the condition of a high selectivity so that the upper memory cell plug 30a made of W as a base is not dug down.
  • the 831 1 film (about 30] 1111 having a thickness covering the second interlayer insulating film 22, the lower electrode 33a, and the dummy lower electrode 33b is formed.
  • B a S r) T i O 3 film), a Pt film having a thickness of about 30 nm, a T i AIN film having a thickness of about 30 nm, and a S i O 2 film.
  • the TIA1N film is anisotropically dry-etched, for example.
  • the hard mask 37, the upper barrier metal 36, the Pt film 35, the BST film 34, the dummy electrode 33 b and the dummy electrode are etched back.
  • a conductor side wall 40 is formed over each side surface of the barrier metal 32b.
  • the conductor side wall 40 is formed over each side surface of the hard mask 37, the upper barrier metal 36, the Pt film 35, and the BST film 3.
  • the Pt film 35 (upper barrier metal 36) is formed on the third eyebrow insulating film 41 and the hard mask 37 without increasing the number of photolithographic steps in the conventional process.
  • the step of forming a contact hole reaching above can be avoided.
  • annealing in a reducing atmosphere is often used in the step of forming a Cu wiring.
  • the step of forming the Cu wiring 42 corresponds to the step of forming a plug in the conventional upper electrode, and the formation of the local wiring 21 b and the wiring contact 30 c involves the step of forming a memory cell.
  • the process of forming the conductive sidewall 40 can be performed without a single photolithography process. The number of photolithography steps does not increase compared to the process of plugging directly on the barrier metal.
  • the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAIN. It may be made of other conductive materials.
  • the capacitance insulating film 34a is made of BST, it may be made of another high dielectric material.
  • the structural formula is in the case of a dielectric film having a pair Robusukai bets structure represented by AB 0 3, since oxygen atoms easily lost by reduction, by applying the present invention, large effective is obtained.
  • the present invention is not limited to the hybrid device as in the present embodiment, and it is needless to say that the present invention can be applied to a semiconductor memory device having a capacity using a metal electrode such as a general-purpose DRAM or FeRAM.
  • the dummy lower barrier metal 32 b and the dummy lower electrode 33 b are extended rightward in the figure without providing the local wiring 21 b and the dummy cell plug 30 b made of the Ti film in the first embodiment. Then, a Cu wiring 42 that contacts the extension may be provided. Also in this case, the upper electrode 35 and the Cu wiring 42 are connected. Also in this case, it is possible to prevent the characteristic deterioration of the capacitor insulating film 34a. In that case, there is an advantage that the area of the dummy lower electrode 33b can be reduced because no plug is required below the dummy lower electrode 33b. Second embodiment
  • FIG. 3 is a cross-sectional view illustrating a structure of a part of a memory unit in the semiconductor memory device according to the second embodiment.
  • the structure of the memory section of the present embodiment is different from that of the first embodiment in that the local wiring 21 b made of a W / Ti film and the dummy cell plug 3 in the first embodiment are different. 0 b, the dummy lower barrier metal 3 2b and the dummy lower electrode 3 3b are not provided, and the local wiring 23 made of W is provided to fill the trench formed in the second eyebrow insulating film 22. It is a point.
  • the local wiring 23 is formed simultaneously with the upper storage node 30a.
  • Other members are the members shown in Fig. 1 (a) above. , And those members are denoted by the same reference numerals as in FIG. 1 (a).
  • the upper electrode 35 a and the Cu wiring 42 are electrically connected via the local wiring 23 composed of W / TiN / Ti and the conductor side wall 40. . Also in this embodiment, it is not necessary to form a contact hole reaching the P seven film 35 (upper barrier metal 36) constituting the upper electrode 35 a in the third interlayer insulating film 41. Therefore, according to the present embodiment, similar to the first embodiment, effects such as prevention of deterioration of the characteristics of the capacitor insulating film 34a and elimination of the need for dedicated equipment for forming a memory cell can be exerted. it can.
  • FIG. 4 is a cross-sectional view showing the structure of a part of the memory unit in the semiconductor memory device according to the third embodiment.
  • the structure of the memory unit of the present embodiment is different from that of the first embodiment in that the element is replaced by a local wiring 21 b made of a W / Ti film in the first embodiment.
  • a local wiring 24 made of polysilicon is provided on the insulating film 11 for isolation, and a lower dummy cell plug 20 c penetrating through the first interlayer insulating film 18 and contacting the local wiring 24.
  • the dummy cell plug 30b is connected to the lower dummy cell plug 20c, and the wiring plug 30c is connected to the lower wiring plug 20d.
  • the local wiring 24 is formed simultaneously with the gate electrode 15.
  • Other members are the same as those shown in FIG. 1 (a), and those members are denoted by the same reference numerals as in FIG. 1 (a).
  • the upper electrode 35 a and the Cu wiring 42 are electrically connected via 0 c.
  • the third interlayer insulating film 4 First, there is no need to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a. Therefore, according to the present embodiment, as in the first embodiment, effects such as prevention of deterioration of the characteristics of the capacitor insulating film 34a and elimination of the need for dedicated equipment for forming a memory cell can be exhibited. it can. Fourth embodiment
  • FIG. 5 is a cross-sectional view showing the structure of a part of the memory unit in the semiconductor memory device according to the fourth embodiment.
  • the structure of the memory unit of the present embodiment is different from that of the first embodiment in that instead of the local wiring 21 b made of a W / Ti film in the first embodiment, S i A local interconnect 25 made of an impurity diffusion layer is provided in the substrate 10, and further, a lower dummy cell plug 20 c penetrating through the first inter-layer insulating film 18 and contacting the local interconnect 25, and a first interlayer This is a point that a lower wiring plug 20 d that penetrates the insulating film 18 and contacts the local wiring 25 is provided.
  • the dummy cell plug 30b is connected to the lower dummy cell plug 20c, and the wiring plug 30c is connected to the lower wiring plug 20d.
  • the local wiring 25 is formed simultaneously with the source / drain regions 12 and 13.
  • the other members are the same as the members shown in FIG. 1 (a), and those members are denoted by the same reference numerals as in FIG. 1 (a).
  • the upper electrode 35a and the Cu wiring 42 are electrically connected via the plug 30c. Also in the present embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. Therefore, according to the present embodiment, as in the first embodiment, effects such as prevention of deterioration of the characteristics of the capacitor insulating film 34 and elimination of the need for dedicated equipment for forming a memory cell can be exerted.
  • the present invention is applied to a DRAM with a bit line lower type.
  • the present invention is applied to a DRAM memory cell structure in which a bit line is provided above a bit line, in which a bit line is provided above a storage capacity unit.
  • FIG. 6 is a cross-sectional view showing the structure of a part of the memory unit in the semiconductor memory device according to the fifth embodiment.
  • FIGS. 7A to 7C are cross-sectional views illustrating the steps of manufacturing the semiconductor memory device according to the fifth embodiment.
  • the structure and the manufacturing method of the semiconductor memory device according to the present embodiment will be sequentially described.
  • the memory section of the present embodiment is different from the first embodiment in that the local wiring 2 lb made of the WZTi film is replaced with an element isolation insulating film 1 lb.
  • a local wiring 24 made of polysilicon is provided on 1, a lower dummy cell plug 20 c penetrating through the first interlayer insulating film 18 and contacting the local wiring 24, and a first interlayer insulating film 1
  • a lower wiring plug 20 d that penetrates through 8 and contacts the local wiring 24 is provided.
  • the storage capacitor portion MC and the dummy cell are provided on the first interlayer insulating film 18, and the dummy lower electrode (dummy lower barrier metal 32 b) is directly connected to the lower dummy cell plug 20 c. Further, the Cu wiring 42 is directly connected to the lower wiring plug 20d, respectively.
  • Local wiring 24 is formed of the same polysilicon film as gate electrode 15.
  • bit line plug 20 b an upper bit line plug 51 penetrating through the second interlayer insulating film 22 and reaching the bit line plug 20 b, and an upper layer bit
  • the insulator side wall 52 covering the side surface of the wire plug 51, the hard mask 37, the upper barrier layer 36, the Pt film 35 and the side surface of the BST film 34, and the insulator side wall 52
  • a conductor sidewall 40 made of TiA1N and a bit line 53 made of a Cu film embedded in the third interlayer insulating film 41 are provided between them.
  • the bit line placed type DRAM in which the bit line is provided above the storage capacity part MC It has a memory cell structure.
  • FIG. 6 The other members in FIG. 6 are the same as the members shown in FIG. 1 (a), and those members are denoted by the same reference numerals as in FIG. 1 (a).
  • the electrode 35 a and the Cu wiring 42 are electrically connected. Also in the present embodiment, it is not necessary to form a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35a in the third interlayer insulating film 41. . Therefore, according to the present embodiment, while adopting the structure above the bit line, similar to the first embodiment, dedicated equipment for preventing the characteristic of the capacitor insulating film 34a from deteriorating and forming a memory cell is provided. Effects such as unnecessary can be exhibited. Next, a manufacturing process of the memory cell of the semiconductor memory device according to the present embodiment will be described with reference to FIGS.
  • an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12, a drain region 13, and a gate oxide film 14 are formed in the active region.
  • a memory cell transistor composed of a gate electrode 15 and an oxide film sidewall 16 is formed.
  • the process of forming the memory cell transistor includes thermal oxidation, formation of a polysilicon film and patterning, ion implantation, and the like. This is performed by a known procedure using a known technique. At this time, when forming the gate electrode 15, a local wiring 24 made of polysilicon is formed on the isolation insulating film 11 at the same time.
  • a BPSG film on the memory cell transistor After depositing a BPSG film on the memory cell transistor, annealing and planarization by CMP (chemical mechanical polishing) are performed to form a first interlayer insulating film 18. Further, contact holes are formed to penetrate the first interlayer insulating film 18 and reach the two locations of the source region 12, the drain region 13, and the local wiring 24. Next, after forming an n-type polysilicon film in the contact hole and on the first interlayer insulating film 18, the polysilicon film is buried in each contact hole by planarization by CMP, thereby forming the lower layer. A memory cell plug 20a, a bit line plug 2Ob, a lower dummy cell plug 20c, and a lower wiring plug 20d are formed.
  • CMP chemical mechanical polishing
  • a TiA1N film having a thickness of about 30 nm and a Pt film having a thickness of about 30 nm are sequentially deposited on the first interlayer insulating film 18. Then, the lower memory cell plug is formed on the first interlayer insulating film 18 by patterning the TiA 1 N film and the Pt film.
  • etching is performed under conditions that provide a high selection for the underlying TiA1N film, and when the TiA1N film is patterned, the etching is performed. Etching is performed under conditions of high selectivity so that the lower memory cell plug 20a made of polysilicon is not dug down.
  • the first interlayer insulating film 1 8, and the lower electrode 3 3 a and a dummy lower electrode 3 thickness covering the 3 b is about 30 nm of the BST film ((B a S r) T i 0 3 film), the thickness and P t film of about 3 0 nm, and T i a 1 N film having a thickness of approximately 3 0 nm, S i 0 2 o and sequentially depositing a membrane, the hard mask 3 7 by patterning the S i 02 membrane.
  • the Ti AIN film, the Pt film, and the BST film are sequentially patterned by dry etching using a hard mask 37 to form an upper barrier metal covering the effective memory cell region Rec and the dummy cell region Rdc.
  • the TIAIN film is etched back by, for example, anisotropic drying, and is shown in FIG. 7 (a).
  • the conductor side walls 40 extend over the side surfaces of the hard mask 37, the upper barrier metal 36, the P7 film 35, the BST film 34, the dummy lower electrode 33b, and the dummy barrier metal 32b.
  • the conductor sidewall is not provided.
  • the second interlayer insulating film 22 is flattened until the hard mask 37 is exposed. Then, a contact hole 60 penetrating through the hard mask 37 and reaching the bit line plug 20b is formed. At this time, by making the contact hole 60 sufficiently smaller than the inner diameter of the conductor side wall 40 on the side surface of the opening 59 formed in the step shown in FIG. An insulator side wall 52 is interposed between the side surface of the conductor 0 and the conductor side wall 40.
  • a torrent that penetrates through the second interlayer insulating film 22 and reaches the lower wiring plug 20d is formed. Then, by depositing a Cu film and performing CMP, the Cu film is buried in the contact hole 60 and the trench on the lower wiring plug 20 d, thereby forming the upper bit line plugs 51 and C u Wiring 42 is formed.
  • the third interlayer insulating film 41 is deposited and planarized, the contact hole and the trench are formed in the third interlayer insulating film 41, and the CU film is buried in the contact hole and the trench. Thereby, a bit line 53 is formed (dual damascene method). As a result, the structure of the memory cell shown in FIG. 6 is obtained.
  • the step of forming a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35 a in the hard mask 37 is avoided. Therefore, similarly to the manufacturing method in the first embodiment, it is possible to reliably suppress the deterioration of the characteristics of the capacitor insulating film 34a due to the exposure to the reducing atmosphere.
  • the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAIN. It may be made of other conductive materials.
  • the capacitance insulating film 34a is made of BST, it may be made of another high dielectric material.
  • the structural formula is in the case of a dielectric film having a pair Robusukai bets structure represented by AB 0 3, since oxygen atoms easily lost by reduction, by applying the present invention, large effective is obtained.
  • the present invention is not limited to the hybrid device as in the present embodiment, but can be applied to a semiconductor memory device having a capacity using a metal electrode such as a general-purpose DRAM or FeRAM.
  • FIG. 8 is a cross-sectional view showing a structure of a part of a memory unit in the semiconductor memory device according to the fifth embodiment.
  • FIGS. 9A to 9C are cross-sectional views illustrating the steps of manufacturing the semiconductor memory device according to the sixth embodiment.
  • the structure and the manufacturing method of the semiconductor memory device according to the present embodiment will be sequentially described.
  • the structure of the memory unit is shown.
  • the semiconductor memory device of the present embodiment has a logic circuit unit (not shown) similar to the first embodiment.
  • This is a hybrid device in which elements are provided.
  • the structure of the logic circuit element itself is not directly related to the essence of the present invention, so that the illustration is omitted.
  • the memory section of the present embodiment is different from the first embodiment in that the local wiring 2 lb of the W / Ti film is replaced by an insulating film for element isolation.
  • a local wiring 24 made of polysilicon is provided on 1, a lower dummy cell plug 20 c penetrating through the first interlayer insulating film 18 and contacting the local wiring 24, and a first interlayer insulating film
  • a lower wiring plug 20 d that penetrates 18 and contacts the local wiring 24 is provided.
  • lower barrier metals 54 a and 54 b made of Ti A 1 N are respectively placed on the memory cell plug 20 a and the lower dummy cell plug 20 c. Is formed.
  • a lower electrode 33 a is provided from the bottom surface to the entire side surface of one opening.
  • a dummy lower electrode 33b is provided from the side surface to the bottom surface of the opening.
  • a BST film 34, a Pt film 35, and an upper barrier metal 36 are provided on the second inter-brows insulating film 22, the lower electrode 33a, and the dummy lower electrode 33b.
  • the portion of the BST film 34 in contact with the lower electrode 33a is the capacitive insulating film 34a
  • the portion of the BST film 34 in contact with the lower electrode 33b is the capacitive insulating film extension 3 4b. It is.
  • Pt film The portion of 35 that faces the lower electrode 33a is the upper electrode 35a
  • the portion of the Pt film 35 that faces the dummy lower electrode 33b is the upper electrode extension 35b.
  • a cylindrical storage capacity part MC and a dummy cell are provided from the first interlayer insulating film 18 to the second interlayer insulating film 22 and the dummy lower electrode (dummy lower barrier metal 32b) is provided.
  • the Cu wiring 42 is directly connected to the lower wiring plug 20c, and the Cu wiring 42 is directly connected to the lower wiring plug 20d.
  • Local wiring 24 is formed of the same polysilicon film as gate electrode 15.
  • the planar shape of the cylindrical storage capacity part MC may be any of a circle, a square, and other polygons.
  • a conductor sidewall 40 made of TiA1N is provided on the side surfaces of the upper barrier metal 36, the Pt film 35, the BST film 34, and the dummy lower electrode 33b.
  • a Pt film constituting the lower electrode 33a In the opening where the bit line plug dummy lower electrode 33b is provided, and is not covered by the dummy lower electrode 33b, a Pt film constituting the lower electrode 33a, a capacitor, and the like.
  • a laminated film sidewall 56 composed of a laminated film of a BST film constituting the insulating film 34, a P7 film constituting the upper electrode 35, and a TiA1N film constituting the upper barrier metal 36 is formed.
  • the conductor side wall 40 is also formed on the side surface of the laminated film side wall 56.
  • bit line plug 20 b an upper layer bit that reaches the bit line plug 20 b through the second interlayer insulating film 22 and the third interlayer insulating film 41.
  • it has a structure of a bit line placed type DRAM memory cell in which the bit line is provided above the storage capacity part MC.
  • a conductor side wall 40 is also provided on the side surfaces of the upper barrier metal 36, the upper electrode 36a, and the capacitive insulating film 34, and the conductor side wall 40 is provided.
  • An insulator side wall 52 is interposed between the wall 40 and the upper bit line plug 51.
  • FIG. 8 The other members in FIG. 8 are the same as the members shown in FIG. 1 (a), and those members are denoted by the same reference numerals as in FIG. 1 (a).
  • the upper electrode 35a and the Cu wiring 42 are electrically connected via the layer wiring plug 20d.
  • FIGS. 9 (a) to 9 (c) the manufacturing process of the memory cell of the semiconductor memory device according to the present embodiment will be described with reference to FIGS. 9 (a) to 9 (c).
  • an element isolation insulating film 11 surrounding an active region is formed on a p-type Si substrate 10, and a source region 12 and a drain region 13, a gate oxide film 14, and a gate are formed in the active region.
  • a memory cell transistor including the electrode 15 and the oxide film sidewall 16 is formed.
  • the step of forming the memory cell transistor is performed by a well-known procedure using a well-known technique such as thermal oxidation, formation of a polysilicon film, patterning, and ion implantation.
  • a local wiring 24 made of polysilicon is formed on the isolation insulating film 11 at the same time.
  • a BPSG film on the memory cell transistor After depositing a BPSG film on the memory cell transistor, it is planarized by annealing and CMP (chemical mechanical polishing) to form a first interlayer insulating film 18. Further, contact holes which penetrate the first interlayer insulating film 18 and reach the two locations of the source region 12, the drain region 13 and the local wiring 24 are formed.
  • CMP chemical mechanical polishing
  • the contact hole After forming an n-type polysilicon film in the contact hole and on the first interlayer insulating film 18, the contact hole is filled with the polysilicon film by flattening by CMP. Furthermore, after the polysilicon film buried in the contact hole is dug down by dry etching, a TiA1N film is deposited on the substrate, and the lower barrier metal 54 is formed on each contact plug by CMP. a, Form a metal layer containing the lower dummy barrier metal.
  • planarization is performed by CMP to form a second interlayer insulating film 22.
  • the lower memory cell plug 20 a and the dummy cell plug 20 d are exposed in the second interlayer insulating film 22. Openings are formed at two places in the figure.
  • a Pt film having a thickness of about 30 nm is deposited on the substrate, and then CMP is performed until the upper surface of the second interlayer insulating film 22 is exposed.
  • the lower electrode 33a and the dummy lower electrode 33b are formed while leaving the P film on the side surfaces.
  • thickness of about 3 0 nm for BST film and ((B a S r) T i 0 3 film) a thickness of about 3 0 nm and P t film thickness of about 1 7 nm Deposit Ti A 1 N film sequentially.
  • a hard mask 37 covering the effective memory cell region Rec and the dummy cell region Rdc and opening other regions is formed.
  • the hard mask 37 has an opening 61 in a region located above the lower bit line plug 20b.
  • the TiAIN film, the Pt film, and the BST film are sequentially patterned by dry etching using the hard mask 37 as an etching mask, and the upper barrier metal covering the effective memory cell region Rec and the dummy cell region Rdc is formed.
  • the TiAIN film, the Pt film, and the BST film are removed, but the side surface of the second interlayer insulating film 22 is removed.
  • a laminated film sidewall 56 composed of a laminated film of a TiAIN film, a Pt film, a BST film and a Pt film is formed.
  • a TiAIN film which is a conductor film having a thickness of about 50 nm, is deposited on the substrate. Then, the TIAIN film is etched back by, for example, anisotropic drying, and in the cross section shown in FIG. 9C, the hard mask 37, the upper barrier metal 36, the Pt film 35, the BST film 34, and the dummy lower electrode 34 are formed. A conductor side wall 40 is formed on each side of 33b. However, in the section where the dummy cell region Rdc does not exist, such as the side wall of the opening 61, the conductor sidewall is not provided.
  • a conductor sidewall 40 made of TiAIN is formed on the side surfaces of the upper barrier metal 36, the Pt film 35, and the BST film 34.
  • the third interlayer insulating film 41 is planarized by CMP. Then, after forming a contact hole penetrating through the third interlayer insulating film 41 and the second interlayer insulating film 22 and reaching the bit line plug 20b, an insulator layer is formed on the side surface of the contact hole.
  • a contact hole penetrating the third interlayer insulating film 41 and the second interlayer insulating film 22 and reaching the lower wiring plug 20d is formed.
  • Cu film deposition and CMP are performed to bury the Cu film in each contact hole, thereby forming the upper bit line plug 51 and the Cu wiring 42.
  • the fourth interlayer insulating film 55 is formed.
  • a bit line 53 is formed by deposition and planarization, formation of a contact hole and a trench in the fourth interlayer insulating film 55, and embedding of a Cu film in the contact hole and the trench. (Dual damascene method). As a result, the structure of the memory cell shown in FIG. 8 is obtained.
  • a step of forming a contact hole reaching the Pt film 35 (upper barrier metal 36) constituting the upper electrode 35 a in the third interlayer insulating film 41 is possible to reliably suppress the deterioration of the characteristics of the capacitor insulating film 34a due to the exposure to the reducing atmosphere.
  • the storage capacity part MC has a cylindrical structure, the capacity per unit area of the substrate increases, so that a DRAM having a high density of memory cells can be obtained.
  • the upper electrode 35a and the lower electrode 33a are made of Pt, and the upper barrier metal 36 is made of TiAIN. It may be composed of another conductor material having the following. Further, although the capacitor insulating film 34a is made of BST, it may be made of another high dielectric material. In particular, the structural formula is in the case of a dielectric film having a pair Robusukai bets structure represented by AB 0 3, since oxygen atoms easily lost by reduction, by applying the present invention, large effective is obtained.
  • the present invention is not limited to the embedded device as in the present embodiment, but a semiconductor memory device having a capacity using a metal electrode such as a general-purpose DRAM or FeRAM. Needless to say, it can be applied to
  • a polysilicon film serving as a gate wiring is used as a local wiring.
  • a DRAM memory cell having a bit line-on-top structure as in the fifth and sixth embodiments is used.
  • the same structure as in the second and fourth embodiments can be adopted. That is, in the DRAM memory cell having the bit line overlaid structure, the local wiring 23 made of a buried W film shown in FIG. 3 and the local wiring 25 made of an impurity diffusion layer shown in FIG. 5 may be provided.
  • the present invention can be applied to a semiconductor memory device using a ferroelectric film such as FeRAM as a capacitor insulating film.
  • a ferroelectric film such as FeRAM as a capacitor insulating film.
  • either a general-purpose memory type or a memory / mouth type mixed type may be used.
  • the conductor sidewall 40 is formed around the Pt film 35 and the BST film 34 all around the Pt film 35, as shown in FIG. 1 (b). It completely covers the sides. As a result, the function as a barrier layer for reliably preventing impurities from being mixed into the capacitor insulating film 34a can be exhibited to a high degree.
  • the conductor side wall 40 does not necessarily need to completely cover the side surfaces of the Pt film 35 and the BST film 34 all around the P film 35.
  • the hard mask is formed on the upper electrode in the first to fifth embodiments
  • a resist mask may be formed instead of the hard mask depending on the type of the conductive material of the upper electrode and the lower electrode. You may.
  • a hard mask it is possible to suppress the collapse of the mask pattern at the time of etching, so that the patterning accuracy can be improved.
  • the upper electrode and the upper wiring can be electrically connected reliably without exposing the upper electrode, it is possible to realize a semiconductor memory device in which the characteristics of the capacitor insulating film are less deteriorated. . Industrial applications
  • the present invention can be applied to a semiconductor device in which a general-purpose DRAM, a DRAM, a FerRAM, and the like and a mouthpiece circuit are mixed.

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Description

m糸田 β 半導体記憶装置及びその製造方法 技術分野
本発明は、 半導体記憶装置及びその製造方法に関し、 特に、 高誘電体膜や強誘 電体膜を用いるもののメモリセル構造に関するものである。 背景技術
近年、 大容量のメモリ容量と高速のデ一夕転送速度を要求されるマルチメディ ァ機器向けに、 高性能ロジック回路に: D RAMを混載した D RAM混載プロセス が実用化されている。
しかしながら、 従来の D RAMプロセスは、 記憶容量部となるキャパシ夕の容 量絶縁膜の形成に高温の熱処理を必要とするために、 高性能ロジック回路におけ る トランジス夕の不純物拡散層の不純物濃度プロファイルを悪化させるなどの不 具合がある。 また、 D RAMや F e RAMなどのメモリ単体プロセスにおいても 、 メモリセルトランジスタの微細化を図る上では、 できるだけ高温の熱処理は回 避することが好ましい。
そこで、 記憶容量部の容量誘電体膜として、 低温での形成が可能でメモリセル サイズの微細化が可能な高誘電体膜を用いた M I M (Metal- Insulator- Metal ) キャパシ夕の開発が必須となっている。 この高誘電体膜としては、 B S TJ ( ( B a S r) T i 03 膜.） などのぺロブスカイ ト構造を有する誘電体膜がある。 一 方、 この M I Mキャパシ夕のメタル電極を構成する材料としては耐酸化性の強い P tが一般的には有望視されている。 また、 強誘電体膜としても、 S B T膜 （S r B i 2T a 208 膜） や B T O膜 （B i 4T i 3012膜） などのぺロブスカイ ト構 造を有する誘電体膜がよく用いられる。 解決課題
しかしながら、 従来の記憶容量部となる M I Mキャパシ夕においては、 以下の ような不具合があった。
まず、 容量絶縁膜の上に設けられている P t電極 （上部電極） に直接なコン夕 ク ト孔を形成すると、 コンタク トプラグを形成する時の還元雰囲気等がキャパシ 夕の特性に悪影響を及ぼすおそれがある。 一般に、 誘電体膜は酸化物であること が多いので、 還元雰囲気によって誘電体膜中の酸素欠損を生じることなどがある からである。 特に、 容量絶縁膜が高誘電体膜や強誘電体膜である場合には、 酸素 欠損を生じるおそれが強い。 特に、 ぺロプスカイ ト構造を有する誘電体膜におい ては、 酸素欠損による特性の劣化が顕著に現れる。
また、 従来 P七電極を使用していなかった D R A Mなどのデバイスにおいては 、 新規材料である P t電極へのコンタク ト形成などの工程では既存の設備との共 用化が難しく、 専用設備での運用が必要となってくる。 例えば層間絶縁膜に P t 電極に到達するコンタク ト孔を開口した時など、 P七電極が露出したときには P 七がスパヅ夕リングされるので、 チヤンバの壁面やチヤンバ内の部材などに P t が付着している。 このチャンバをそのまま使用すると、 トランジスタの活性領域 などに P tが侵入して、 トランジス夕動作に悪影響を及ぼすおそれがあるからで ある。 発明の開示
本発明の目的は、 容量絶縁膜上の P tなどからなる上部電極に直接ではなく間 接的に接続される配線層を設ける手段を講ずることにより、 M I Mキャパシ夕の 特性のよい半導体記憶装置及びその製造方法を提供することにある。
また、 本発明は、 専用設備を不要として製造コス トを低減できる半導体記憶装 置及びその製造方法を提供することをも目的としている。
本発明の半導体記憶装置は、 半導体基板上の絶縁層の上に設けられ、 下部電極
， 上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される 記憶容量部と、 上記記憶容量部の上部電極， 容量絶縁膜にそれそれ連続して設け られた容量絶縁膜延長部及び上部電極延長部と、 上記上部電極延長部及び上記容 量絶縁膜延長部の下方に位置する部分を含むように設けられたダミー導体部材と 、 上記上部電極延長部及び容量絶縁膜延長部の側面に亘つて設けられ、 上記ダミ —導体部材に接続される導体サイ ドウオールと、 上記ダミー導体部材に電気的に 接続される上層配線とを備えている。
これにより、 上層配線を上部電極に直接接続させる必要はなくなるので、 上部 電極を P t膜などによって構成したときにも、 容量絶縁膜が還元性雰囲気にさら されることに起因する容量絶縁膜の特性の劣化を防止することができる。
上記導体サイ ドウオールが、 上記上部電極延長部及び容量絶縁膜延長部の側面 を全周に亘つて覆っていることにより、 容量絶縁膜への還元性雰囲気の侵入を確 実に抑制することができる。
上記ダミ一導体部材は、 上記下部電極と同じ導体膜から形成されたダミ一下部 電極であり、 上記導体サイ ドウオールは、 上記上部電極延長部と上記ダミー下部 電極とを互いに接続していることが好ましい。
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビツ ト線と、 上記ビツ ト線と同じ導体膜から形成された局所配線と、 上記絶縁層を貫通してダミー下部 電極と上記局所配線とを接続する導体プラグとをさらに備えることにより、 ビッ ト線用の導体膜を利用して、 ビッ ト線下置き型のメモリに適した構造が得られる 上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、 上 記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、 ゲート 電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを 有するメモリセルトランジスタと、 上記素子分離用絶縁膜の上に設けられ、 上記 ゲート電極と同じ導体膜から形成された局所配線と、 上記層間絶縁膜を貫通して 上記局所配線に接続される導体プラグとをさらに備えることにより、 ゲ一ト電極 用の導体膜 （ポリシリコン膜など） を利用して、 ビヅ ト線下置き型のメモリとビ ッ ト線上置き型のメモリとの双方に適用しうる構造が得られる。
上記半導体基板に設けられ、 ゲート電極と上記半導体基板内で上記ゲート電極 の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、 上記半 導体基板の上記不純物拡散層とは離間して設けられたもう 1つの不純物拡散層か ら形成された局所配線と、 上記絶縁層を貫通して上記局所配線に接続される導体 プラグとをさらに備えることにより、 ソース ' ドレイン領域を形成するためのプ 口セスを利用して、 ピヅ ト線下置き型のメモリとビッ ト線上置き型のメモリとの 双方に適用しうる構造が得られる。
上記ダミー導体部材は、 上記絶縁層に設けられたトレンチを埋める導体膜から なる局所配線であることによつても、 ビッ ト線下置き型のメモリとビッ ト線上置 き型のメモリとの双方に適用しうる構造が得られる。
上記ダミ一導体部材は、 上記下部電極と同じ導体膜から形成されたダミ一下部 電極であり、 上記導体サイ ドウォールは、 上記上部電極延長部と上記ダミー下部 電極とに接触しており、 上記上層配線は上記ダミ一下部電極に接触していること により、 比較的簡素な構造で、 ビッ ト線下置き型のメモリとビッ ト線上置き型の メモリ との双方に適用しうる構造が得られる。
上記記憶容量部は、 筒状の下部電極， 容量絶縁膜及び上部電極を有しているこ とにより、 比較的高密度にメモリセルを配置した半導体記憶装置が得られる。 本発明の半導体記憶装置の製造方法は、 下部電極， 上部電極及び下部電極と上 部電極との間に介在する容量絶縁膜から構成される記憶容量部と、 上記記憶容量 部の上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製 造方法であって、 半導体基板上の絶縁層の上に第 1の導体膜を形成した後、 第 1 の導体膜をパ夕一ニングして、 互いに離れた位置に下部電極とダミー下部電極と を形成する工程 （a ) と、 上記下部電極及び上記ダミー下部電極を覆う誘電体膜 を形成する工程 （b ) と、 上記誘電体膜を覆う第 2の導体膜を形成する工程 （ c ) と、 上記第 2の導体膜の上に、 上記下部電極の全体及び上記ダミー下部電極の 一部を覆うエッチングマスクを形成する工程 （d ) と、 上記第 2の導体膜， 上記 誘電体膜及び上記ダミー用膜をパターニングして、 上記誘電体膜から上記容量絶 縁膜及び容量絶縁膜延長部を形成し、 上記第 2の導体膜から上記上部電極及び上 部電極延長部を形成し、 上記ダミー用膜からダミー下部電極を形成する工程 （ e ) と、 上記工程 （ e ) の後に、 基板上に第 3の導体膜を堆積した後、 異方性エツ チングにより第 3の導体膜をエッチバックして、 上記第 2の導体膜， 上記誘電体 膜及びダミー下部電極の側端面のうち露出している領域を覆う導体サイ ドウォ一 ルを形成する工程 （f ) とを含んでいる。
この方法により、 工程 （a ) において、 ダミ一下部電極が記憶容量部の下部電 極と同時に形成され、 その後、 工程 （f ) において、 導体サイ ドウォールにより 下部電極とダミー下部電極とが互いに接続される構造となる。 しかも、 工程 （a ) から （f ) までの間において、 従来のプロセスよりもフォ ト リソグラフィ一ェ 程を増大する必要はない。 よって、 簡素な工程で、 容量絶縁膜の特性の劣化を回 避することができる。
上記工程 （d ) では、 上記ェヅチングマスクとしてハードマスクを形成するこ とにより、 工程 （ e ) におけるパ夕一ニング精度の向上を図ることができる。 上記工程 （a ) の前に、 上記絶縁層の上に段差用絶縁膜を形成する工程と、 上 記段差用絶縁膜に、 上記記憶容量部が形成される第 1の開口部と上記ダミー下部 電極が形成される第 2の開口部とを形成する工程とをさらに含み、 上記工程 （a ) では、 上記第 1の開口部の側面及び底面の上に上記下部電極を形成し、 上記第 2の開口部の側面及び底面の上に上記ダミー下部電極を形成しておいて、 上記ェ 程 （d ) では、 上記第 2の開口部の一部のみを覆うように上記エッチングマスク を形成することにより、 高密度にメモリセルを配置した半導体記憶装置が得られ る。 図面の簡単な説明
図 1 ( a ) , ( b ) は、 それそれ順に、 本発明の第 1の実施形態における半導 体記憶装置のうちメモリ部の一部の構造を示す断面図、 及び上部電極 ·導体サイ ドウオール構造を示す平面図である。
図 2 ( a ) 〜 （ c ) は、 本発明の第 1の実施形態における半導体記憶装置の製 造工程を示す断面図である。
図 3は、 本発明の第 2の実施形態における半導体記憶装置のうちメモリ部の一 部の構造を示す断面図である。
図 4は、 本発明の第 3の実施形態における半導体記憶装置のうちメモリ部の一 部の構造を示す断面図である。
図 5は、 本発明の第 4の実施形態における半導体記憶装置のうちメモリ部の一 部の構造を示す断面図である。
図 6は、 本発明の第 5の実施形態における半導体記憶装置のうちメモリ部の一 部の構造を示す断面図である。
図 7 (a) 〜 （ c ) は、 本発明の第 5の実施形態における半導体記憶装置の製 造工程を示す断面図である。
図 8は、 本発明の第 6の実施形態における半導体記憶装置のうちメモリ部の一 部の構造を示す断面図である。
図 9 (a) 〜 （ c) は、 本発明の第 6の実施形態における半導体記憶装置の製 造工程を示す断面図である。 最良の実施形態
第 1の実施形態
本実施形態においては、 本発明を、 ビッ ト線が記憶容量部よりも下方に設けら れているいわゆるビヅ ト線下置き型の D R AMメモリセル構造に適用した例につ いて説明する。
図 1 (a) ， (b) は、 それそれ順に、 本発明の第 1の実施形態における半導 体記憶装置のうちメモリ部の一部の構造を示す断面図、 及び上部電極 ·導体サイ ドウオール構造を示す平面図である。 また、 図 2 (a) 〜 （c ) は、 本実施形態 における半導体記憶装置の製造工程を示す断面図である。 以下、 本実施形態にお ける半導体記憶装置の構造と製造方法とについて、 順に説明する。 ここで、 本実 施形態の各図においては、 メモリ部の構造のみを示すが、 本実施形態の半導体記 憶装置は、 図示されていないロジック回路部においてロジック回路素子が設けら れている混載型デバイスである。 ただし、 ロジック回路素子の構造自体は、 直接 本発明の本質とは関係がないので、 図示を省略するものとする。
一メモリセルの構造—
図 1 (a) に示すように、 本実施形態の半導体記憶装置である D RAMのメモ リセルにおいて、 p型の S i基板 1 0の表面部には、 活性領域を囲む素子分離用 絶縁膜 1 1と、 n型不純物を導入して形成されたソース領域 1 2及びドレイン領 域 1 3とが互いに離間して設けられている。 なお、 P型の S i基板 1 0のうちソ ース領域 1 2と ドレイン領域 1 3との間に介在する部分がチャネル領域として機 能する。 また、 S i基板 1 0の活性領域上において、 ソース領域 1 2とドレイン 領域 1 3との間には酸化シリコンからなるゲート酸化膜 14が設けられ、 ゲート 酸化膜 1 4の上にはポリシリコンからなるゲート電極 1 5 (ワード線の一部） が 設けられ、 ゲート電極 1 5の側面上には酸化膜サイ ドウオール 1 6が設けられて いる。 上記ソース領域 1 2， ドレイン領域 1 3 , チャネル領域， ゲ一ト酸化膜 1 4及びゲート電極 1 5によりメモリセルトランジスタ T Rが形成されている。 な お、 図 1 (a) に示す断面においては、 メモリセルトランジスタ T Rのゲートと して機能していないゲート電極 1 5が示されているが、 これらは図 1 (a) とは 異なる断面においては、 メモリセルトランジス夕のゲ一トとして機能している。 そして、 各ゲート電極 1 5は、 紙面にほぼ直交する方向に延びて、 D RAMのヮ —ド線となっている。
また、 S i基板 1 0の上には、 素子分離用絶縁膜 1 1 , ゲート電極 1 5及び酸 化膜サイ ドウオール 1 6を覆う B P S Gからなる第 1層間絶縁膜 1 8が設けられ ており、 第 1眉間絶縁膜 1 8を貫通してソース領域 1 2に到達する W (タングス テン） からなる下層メモリセルプラグ 2 0 aと、 第 1層間絶縁膜 1 8を貫通して ドレイン領域 1 3に到達するビヅ ト線プラグ 2 0 bとが設けられている。 さらに 、 第 1層間絶縁膜 1 8の上には、 ビヅ ト線プラグ 2 0 bに接続される W/T土の 積層膜からなるビヅ ト線 2 1 aと、 ビッ ト線 2 1 aとは同じ W/T iの積層膜か らなる局所配線 2 1 bとが設けられている。 また、 第 1層間絶縁膜 1 8の上には 、 プラズマ TE O Sからなる第 2層間絶縁膜 2 2が設けられている。 そして、 第 2層間絶縁膜 2 2を貫通して下層メモリセルプラグ 2 0 aに到達する上層メモリ セルプラグ 3 0 aと、 第 2層間絶縁膜 2 2を貫通して局所配線 2 1 bに到達する ダミーセルプラグ 3 0 bと、 第 2層間絶縁膜 2 2を貫通して局所配線 2 1 bに到 達する配線ブラグ 3 0 cとが設けられている。
また、 第 2層間絶縁膜 2 2の上には、 T i A 1 Nからなる下部バリアメタル 3 2 aと、 その上に形成された P tからなる下部電極 3 3 aと、 T i A I Nからな るダミーバリアメタル 3 2 bと、 その上に形成されたダミー下部電極 3 3 bとが 設けられている。 さらに、 第 2層間絶縁膜 2 2及び下部電極 3 3 a, ダミー下部 電極 3 3 bを覆う B S T膜 （ （B a S r) T i 03 膜） 34と、 B S T膜 34を 覆う P t膜 3 5と、 P t膜 3 5を覆う T i A 1 Νからなる上部バリアメタル 3 6 と、 上部バリアメタル 3 6を覆う S i 02 からなるハ一ドマスク 3 7とが設けら れている。 B S T膜 3 4のうち下部電極 3 3 aに接する部分が容量絶縁膜 34 a であり、 B S T膜 34のうちダミー下部電極 3 3 bに接する部分が容量絶縁膜延 長部 34 bである。 また、 P七膜 35のうち下部電極 3 3 aに対向する部分が上 部電極 3 5 aであり、 P七膜 3 5のうちダミー下部電極 3 3 bに対向する部分が 上部電極延長部 3 5 bである。 上記下部バリアメタル 3 2 a及び下部電極 3 3 a により、 DRAMメモリセルのス トレ一ジノード S Nが構成されている。 また、 下部電極 3 3 a, 容量絶縁膜 34 a及び上部電極 3 5 aにより、 記憶容量部 MC が構成されている。
そして、 ハードマスク 3 7 , 上部バリアメタル 3 6， P t膜 3 5及び B S T膜 3 4の側面に直って、 T i A 1 Nからなる導体サイ ドウオール 40が設けられて いる。 この導体サイ ドウオール 4 0は、 図 1 (b) に示すように、 P t膜 3 5及 び B S T膜 3 6の全周囲を取り囲んでおり、 特にダミー下部電極 3 3 bが存在し ている部位においては、 導体サイ ドウォール 40は上部バリアメタル 3 6 , 上部 電極延長部 3 5 b , 容量絶縁膜延長部 3 4 b， ダミー下部電極 3 3 b及びダミー バリアメタル 3 2 bの各側面上に設けられている。 すなわち、 導体サイ ドウォー ル 40は、 上部電極延長部 35 bとダミー下部電極 3 3 b (ダミーバリアメタル 3 2 b) とを互いに電気的に接続している。
さらに、 第 2層間絶縁膜 22及びハードマスク 3 7の上には、 プラズマ T E 0 Sからなる第 3層間絶縁膜 4 1が設けられていて、 第 3層間絶縁膜 4 1には、 配 線ブラグ 3 0 cに接触する C u配線 42が埋め込まれている。
すなわち、 図 1 (a) ， (b) に示す構造において、 記憶容量部 MC， ス トレ ージノード NC, メモリセルトランジスタ TRなどを含む有効メモリセル領域 R ecと、 ダミー下部電極 33 b, 容量絶縁膜延長部 34 b， 上部電極延長部 3 5 b ， ダミーセルプラグ 3 0 bなどを含むダミーセル領域 Rdcとが存在することにな る。
本実施形態の特徴は、 上部電極 3 5 a又は上部電極延長部 3 5 b (上部バリァ メタル 3 6 ) に接触するプラグが設けられておらず、 導体サイ ドウォール 4 0， ダミ一下部電極 3 3 b , ダミーセルプラグ 3 0及び局所配線 2 1 bによつて上部 電極 3 5 aが上層の配線 （〇\1配線4 2 ) に接続されている点である。
そして、 図 1 ( b ) に示すように、 上部電極 3 5 aを構成する P t膜 3 5 (上 部バリアメタル 3 6 ) は多数のメモリセルによって共有化されており、 P t膜 3 5の下方には、 多数の下部電極 3 3 a (下部バリアメタル 3 2 a ) と、 1つのダ ミ一下部電極 3 3 b (ダミーバリアメタル 3 2 b ) とが設けられている。 ダミ一 下部電極 3 3 b (ダミーバリアメタル 3 2 b ) は、 P t膜 3 5の下方に複数個設 けてもよいが、 ダミー下部電極 3 3 b (ダミーバリアメタル 3 2 b ) は、 P t膜 3 5のいずれか一部の下方に設けられていれば、 上部電極 3 5 aとダミー下部電 極 3 3 bとが電気的に接続される。
本実施形態によると、 上部電極を構成している P t膜 3 5 (上部バリアメタル 3 6 ) に接触するプラグが存在しないので、 第 3層間絶縁膜 4 1及びハードマス ク 3 7にブラグを埋め込むためのコン夕ク ト孔を形成する必要がない。 したがつ て、 従来の構造のごとく、 上部電極にコンタク ト孔を形成するためのドライエツ チング （プラズマェヅチング） 工程において、 上部電極を構成する P t膜が露出 することがない。 つまり、 P t膜が露出している状態で還元性雰囲気にさらされ ると、 B S Tなどからなる容量絶縁膜 （特に高誘電体膜） に酸素欠損を生じるお それがある。 ここで、 本実施形態のごとく P七膜の上に T i A 1 Nからなる上部 バリアメタルが設けられていても、 上部バリアメタルは薄いこと、 コンタク ト孔 のエッチングの際には通常ォ一バーエッチングが行なわれるのでコンタク ト孔が
P tからなる上部電極に達する可能性が大きいことなどを考慮すると、 上部バリ ァメタルに容量絶縁膜の酸素欠損の防止機能を期待することはできない。 それに 対し、 本実施形態においては、 P t膜 3 5の上方にコンタク ト孔が形成されない ので、 P t膜が還元性雰囲気にさらされることに起因する容量絶縁膜 3 4 aの酸 素欠損を確実に回避することができる。
また、 層間絶縁膜にコンタク ト孔を開口する工程で、 P t膜 3 5が露出するこ とがないので、 コンタク ト孔形成のためのエッチングを、 口ジヅク回路素子を形 成するためのプロセスなどと同じ装置 （チャンバなど） 内で行なうことができる 。 なお、 P tからなる下部電極 3 3 , ダミー下部電極 3 3 bや、 上部電極 3 5 aの形成自体は、 P t膜形成用の専用設備で行なうので、 ロジック回路素子を形 成するための装置を汚染するおそれは本来的に生じない。
さらに、 例えばメモリ . 口ジヅク混載デバイスのためのプロセスにおいては、 フォト リソグラフィ一工程の削減のために、 ロジック回路素子の不純物拡散層に コンタク ト孔を開口すると同時に P七膜へのコンタク ト孔を行なうことが好まし い。 かかる場合にも、 本実施形態においては、 WZ T iの積層膜からなる局所配 線 2 1 bへのコン夕ク ト孔の形成と同時にロジック回路素子の不純物拡散層にコ ン夕ク ト孔を形成すればよいので、 ロジック素子の不純物拡散層内への P tの侵 入に起因する トランジス夕特性の劣化の発生を回避することができる。
—メモリセルの製造方法一
次に、 本実施形態における半導体記憶装置のメモリセルの製造工程について、 図 2 ( a ) 〜 （ c ) を参照しながら説明する。
図 2 ( a ) に示す工程で、 以下の処理を行なう。 まず、 p型の S i基板 1 0に 、 活性領域を囲む素子分離用絶縁膜 1 1を形成し、 活性領域に、 ソース領域 1 2 及びドレイン領域 1 3と、 ゲ一ト酸化膜 1 4と、 ゲート電極 1 5と、 酸化膜サイ ドウオール 1 6とからなるメモリセルトランジスタを形成する。 このメモリセル トランジスタの形成工程は、 熱酸化， ポリシリコン膜の形成及びパ夕一ニング， イオン注入等の周知の技術を用いて周知の手順により行なわれる。
次に、 メモリセルトランジスタの上に、 B P S G膜を堆積した後、 ァニールと C M P (化学機械的研磨） による平坦化とを行なって第 1層間絶縁膜 1 8を形成 する。 さらに、 第 1層間絶縁膜 1 8を貫通してソース領域 1 2， ドレイン領域 1 3にそれぞれ到達するコンタク ト孔を形成する。 次に、 コンタク ト孔内及び第 1 層間絶縁膜 1 8の上に n型ポリシリコン膜を形成しすこ後、 C M Pにより平坦化を 行なうことにより、 各コンタク ト孔にポリシリコン膜を埋め込んで、 下層メモリ セルプラグ 2 0 aとビヅ ト線プラグ 2 0 bとを形成する。
次に、 第 1層間絶縁膜 1 8の上に W/ T i積層膜を堆積した後、 エッチングに より W/ T i積層膜をパターニングして、 ビッ ト線プラグ 2 0 bに接続されるビ ッ ト線 2 1 aと、 この段階では他の部材と接続されずに孤立している局所配線 2 l bとを形成する。 その際、 W膜のパターニングの時には T i膜の表面が露出し た時を検出して W膜のエッチング終了時期を判定し、 T i膜のパ夕一ニングの時 には、 ポリシリコンよりなる第 1のメモリセルプラグ 2 0 aに対して高い選択比 が得られる条件でエッチングを行う。
次に、 基板上に、 プラズマ TE 0 S膜を堆積した後、 CMP (化学機械的研磨 ) による平坦化を行なって第 2層間絶縁膜 2 2を形成する。 さらに、 第 2層間絶 縁膜 2 2を貫通して、 下層メモリセルプラグ 2 0 aと局所配線 2 1 b ( 2箇所） とにそれそれ到達するコンタク ト孔を形成する。 次に、 コンタク ト孔内に W/T i N/T i膜を形成した後、 C MPにより平坦化を行なうことにより、 各コン夕 ク ト孔に W/T i /T i膜を埋め込んで、 下層メモリセルプラグ 2 0 aに接続 される上層メモリセルプラグ 3 0 aと、 2箇所で局所配線 2 1 bにそれそれ接触 するダミーセルブラグ 3 0 b及び配線プラグ 3 0 cとを形成する。
次に、 第 2層間絶縁膜 2 2の上に、 厚みが約 3 0 nmの T i A 1 N膜と、 厚み が約 3 0 nmの P t膜とを順次堆積する。 そして、 T i A I N膜と P t膜とをパ 夕一ニングすることにより、 第 2層間絶縁膜 2 2の上に、 上層ス トレージノード 3 0 aに接続される下部バリァメタル 3 2 a及びその上の P tからなる下部電極 3 3 aと、 ダミーセルプラグ 3 0 bに接続されるダミーバリアメタル 3 2 b及び その上のダミ一下部電極 3 3 bとを形成する。 ここで、 P七膜をパ夕一ニングす る時には、 下地である T i A 1 N膜に対して高い選択が得られる条件でェ ヅチン グを行ない、 T i A 1 N膜をパ夕一ニングする時には下地である Wからなる上層 メモリセルプラグ 3 0 aが掘れ下がらないように、 選択比の高い条件でェヅチン グを行なう。
次に、 図 2 (b) に示す工程で、 第 2層間絶縁膜 2 2， 下部電極 3 3 a及びダ ミ一下部電極 3 3 bを覆う厚みが約 3 0 ]1111の8311膜 （ （B a S r) T i 03 膜） と、 厚みが約 3 0 nmの P t膜と、 厚みが約 3 O nmの T i A I N膜と、 S i 02 膜とを順次堆積する。 そして、 S i 02 膜をパ夕一ニングしてハードマス ク 3 7を形成した後、 ハードマスク 3 7を用いたドライェヅチングにより、 T i A 1 N膜と、 P t膜と、 B S T膜とを順次パターニングして、 有効メモリセル領 域 Rec及びダミーセル領域 Rdcを覆う上部バリアメタル 3 6と、 上部電極 3 5 a 及び上部電極延長部 3 5 bを含む P t膜 3 5と、 容量絶縁膜 34 a及び容量絶縁 膜延長部 3 4 bを含む B S T膜 3 4とを形成する。
次に、 図 2 ( c ) に示す工程で、 基板上に、 厚みが約 5 0 n mの導体膜である T i A 1 N膜を堆積した後、 T I A 1 N膜を例えば異方性ドライエッチングによ りエッチバックして、 図 2 ( c ) に示す断面において、 ハードマスク 3 7 , 上部 バリアメタル 3 6， P t膜 3 5 , B S T膜 3 4 , ダミ一下部電極 3 3 b及びダミ —バリアメタル 3 2 bの各側面に亘つて、 導体サイ ドウオール 4 0を形成する。 ただし、 ダミーセル領域 R dcが存在しない断面においては、 導体サイ ドウォール 4 0は、 ハードマスク 3 7， 上部バリアメタル 3 6， P t膜 3 5及び B S T膜 3 の各側面に亘つて形成される。
さらに、 第 3層間絶縁膜 4 1の堆積と平坦化、 第 3眉間絶縁膜 4 1へのトレン チの形成、 トレンチへの C u配線 4 2の埋め込み （ダマシン法） などを行なうこ とにより、 図 1 ( a ) に示すメモリセルの断面構造が得られる。
本実施形態における製造方法によると、 従来のプロセスにおけるフオト リソグ ラフィ一工程を増やすことなく、 第 3眉間絶縁膜 4 1及びハードマスク 3 7に、 P t膜 3 5 (上部バリアメタル 3 6 ) の上に到達するコンタク ト孔を形成するェ 程を回避することができる。 すなわち、 第 3層間絶縁膜 4 1に配線埋め込み用ト レンチを形成する場合など、 一般に、 C u配線の形成工程においては、 還元雰囲 気でのァニールがよく用いられる。 したがって、 上部バリアメタル 3 6の上にコ ン夕ク ト孔が形成されると、 水素が薄い上部バリアメタル 3 6を通って、 あるい はオーバ一エッチングにより P t膜 3 5が露出した場合には直接に P七膜 3 5に 接触するので、 水素が P t膜 3 5を通過して B S T膜 3 4に達することがある。 その場合、 B S T膜 3 4中の酸素が失われて酸素欠損を生じるなど、 容量絶縁膜 3 4 aの特性の劣化を招くおそれがある。 それに対し、 本実施形態のごとく、 P t膜 3 5の上に到達するコンタク ト孔を形成する工程を回避することにより、 か かる原因による容量絶縁膜 3 4 aの特性の劣化を確実に抑制することができる。 そして、 C u配線 4 2を形成する工程は、 従来の上部電極にプラグを形成するェ 程に対応し、 局所配線 2 1 bや配線コンタク ト 3 0 cの形成はメモリセルを形成 する工程を利用して実施でき、 導体サイ ドウオール 4 0を形成する工程はフォ ト リソグラフィ一工程なしで実施できるので、 従来のプロセス， つまり P t膜 （上 部バリァメタル） 上に直接プラグを設けるプロセスよりもフォ トリソグラフィー 工程が増えることはない。
なお、 本実施形態においては、 上部電極 3 5 a及び下部電極 3 3 aを P tによ り構成し、 上部バリァメタル 3 6を T i A I Nにより構成したが、 これらの部材 を、 耐酸化性を持つ他の導体材料により構成してもよい。 また、 容量絶縁膜 3 4 aを B S Tにより構成したが、 他の高誘電体材料により構成してもよい。 特に、 構造式が A B 0 3 によって表されるぺロブスカイ ト構造を有する誘電体膜の場合 には、 酸素原子が還元によって失われやすいので、 本発明を適用することにより 、 大きな実効が得られる。
また、 本発明は、 本実施形態のような混載デバイスに限られず、 汎用の D R A Mあるいは F e R A M等の金属電極を用いるキャパシ夕を有する半導体記憶装置 にも適用できることはいうまでもない。
なお、 第 1の実施形態における T i膜からなる局所配線 2 1 b， ダミーセ ルプラグ 3 0 bを設けずに、 ダミー下部バリアメタル 3 2 b及びダミー下部電極 3 3 bを図中右方に延長して、 その延長部に接触する C u配線 4 2を設けてもよ い。 その場合にも、 上部電極 3 5と C u配線 4 2とが接続されるからである。 そ して、 この場合にも、 容量絶縁膜 3 4 aの特性劣化を防止することができる。 そ の場合、 ダミ一下部電極 3 3 bの下方にプラグが不要なので、 ダミー下部電極 3 3 bの面積を小さくできるという利点がある。 第 2の実施形態
図 3は、 第 2の実施形態における半導体記憶装置のうちメモリ部の一部の構造 を示す断面図である。
同図に示すように、 本実施形態のメモリ部の構造が第 1の実施形態と異なる点 は、 第 1の実施形態における W/ T i膜からなる局所配線 2 1 b , ダミ一セルプ ラグ 3 0 b , ダミー下部バリアメタル 3 2 b及びダミー下部電極 3 3 bが設けら れておらず、 第 2眉間絶縁膜 2 2に形成されたトレンチを埋める Wからなる局所 配線 2 3が設けられている点である。 この局所配線 2 3は、 上層ス トレージノー ド 3 0 aと同時に形成されている。 その他の部材は、 上記図 1 ( a ) に示す部材 と同じであり、 それらの部材には図 1 ( a ) と同じ符号が付されている。
本実施形態によると、 W/ T i N / T iからなる局所配線 2 3及び導体サイ ド ウォール 4 0を介して、 上部電極 3 5 aと C u配線 4 2 とが電気的に接続される 。 そして、 本実施形態においても、 第 3層間絶縁膜 4 1に、 上部電極 3 5 aを構 成する P七膜 3 5 (上部バリァメタル 3 6 ) に到達するコンタク ト孔を形成する 必要がない。 よって、 本実施形態により、 上記第 1の実施形態と同様に、 容量絶 縁膜 3 4 aの特性の劣化防止や、 メモリセル形成のための専用の設備不要化など の効果を発揮することができる。
それに加えて、 本実施形態では、 ダミー下部電極を設ける必要がないので、 第 1の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点 がある。 第 3の実施形態
図 4は、 第 3の実施形態における半導体記憶装置のうちメモリ部の一部の構造 を示す断面図である。
同図に示すように、 本実施形態のメモリ部の構造が第 1の実施形態と異なる点 は、 第 1の実施形態における W/ T i膜からなる局所配線 2 1 bの代わりに、 素 子分離用絶縁膜 1 1の上にポリシリコンからなる局所配線 2 4が設けられ、 さら に、 第 1層間絶縁膜 1 8を貫通して局所配線 2 4に接触する下層ダミーセルブラ グ 2 0 cと、 第 1層間絶縁膜 1 8を貫通して局所配線 2 4に接触する下層配線プ ラグ 2 0 dとが設けられている点である。 そして、 本実施形態においては、 ダミ —セルプラグ 3 0 bは下層ダミーセルブラグ 2 0 cに、 配線プラグ 3 0 cは下層 配線プラグ 2 0 dにそれぞれ接続されている。 局所配線 2 4は、 ゲート電極 1 5 と同時に形成されている。 その他の部材は、 上記図 1 ( a ) に示す部材と同じで あり、 それらの部材には図 1 ( a ) と同じ符号が付されている。
本実施形態によると、 ダミー下部電極 3 3 b， ダミ一下部バリアメタル 3 2 b ， ダミーセルプラグ 3 0 b， 下層ダミーセルプラグ 2 0 c， 局所配線 2 4， 下層 配線プラグ 2 0 d及び配線ブラグ 3 0 cを介して、 上部電極 3 5 aと C u配線 4 2とが電気的に接続される。 そして、 本実施形態においても、 第 3層間絶縁膜 4 1に、 上部電極 3 5 aを構成する P t膜 3 5 (上部バリァメタル 3 6 ) に到達す るコンタク ト孔を形成する必要がない。 よって、 本実施形態により、 上記第 1の 実施形態と同様に、 容量絶縁膜 3 4 aの特性の劣化防止や、 メモリセル形成のた めの専用の設備不要化などの効果を発揮することができる。 第 4の実施形態
図 5は、 第 4の実施形態における半導体記憶装置のうちメモリ部の一部の構造 を示す断面図である。
同図に示すように、 本実施形態のメモリ部の構造が第 1の実施形態と異なる点 は、 第 1の実施形態における W/ T i膜からなる局所配線 2 1 bの代わりに、 S i基板 1 0中に不純物拡散層からなる局所配線 2 5が設けられ、 さらに、 第 1層 間絶縁膜 1 8を貫通して局所配線 2 5に接触する下層ダミーセルブラグ 2 0 cと 、 第 1層間絶縁膜 1 8を貫通して局所配線 2 5に接触する下層配線プラグ 2 0 d とが設けられている点である。 そして、 本実施形態においては、 ダミーセルブラ グ 3 0 bは下層ダミ一セルブラグ 2 0 cに、 配線ブラグ 3 0 cは下層配線ブラグ 2 0 dにそれそれ接続されている。 局所配線 2 5は、 ソース ' ドレイン領域 1 2 ， 1 3と同時に形成されている。 その他の部材は、 上記図 1 ( a ) に示す部材と 同じであり、 それらの部材には図 1 ( a ) と同じ符号が付されている。
本実施形態によると、 ダミ一下部電極 3 3 b， ダミ一下部バリアメタル 3 2 b ， ダミ一セルブラグ 3 0 b， 下層ダミーセルプラグ 2 0 c， 局所配線 2 5， 下層 配線プラグ 2 0 d及び配線プラグ 3 0 cを介して、 上部電極 3 5 aと C u配線 4 2とが電気的に接続される。 そして、 本実施形態においても、 第 3層間絶縁膜 4 1に、 上部電極 3 5 aを構成する P t膜 3 5 (上部バリァメタル 3 6 ) に到達す るコンタク ト孔を形成する必要がない。 よって、 本実施形態により、 上記第 1の 実施形態と同様に、 容量絶縁膜 3 4の特性の劣化防止や、 メモリセル形成のため の専用の設備不要化などの 果を発揮することができる。 第 5の実施形態
上記第 1〜第 4の実施形態においては、 本発明をビッ ト線下置き型の D R A M メモリセル構造に適用した例について説明したが、 本実施形態においては、 本発 明を、 ビッ ト線が記憶容量部よりも上方に設けられたビッ ト線上置き型の D R A Mメモリセル構造に適用した例について説明する。 図 6は、 第 5の実施形態にお ける半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。 図 7 ( a ) 〜 （ c ) は、 第 5の実施形態における半導体記憶装置の製造工程を示す断面図 である。 以下、 本実施形態における半導体記憶装置の構造と製造方法とについて 、 順に説明する。 ここで、 本実施形態の各図においては、 メモリ部の構造のみを 示すが、 本実施形態の半導体記憶装置は、 第 1の実施形態と同様に、 図示されて いないロジック回路部においてロジック回路素子が設けられている混載型デバイ スである。 ただし、 ロジック回路素子の構造自体は、 直接本発明の本質とは関係 がないので、 図示を省略するものとする。
図 6に示すように、 本実施形態のメモリ部は、 第 3の実施形態と同様に、 第 1 の実施形態における WZ T i膜からなる局所配線 2 l bの代わりに、 素子分離用 絶縁膜 1 1の上にポリシリコンからなる局所配線 2 4が設けられ、 さらに、 第 1 層間絶縁膜 1 8を貫通して局所配線 2 4に接触する下層ダミーセルプラグ 2 0 c と、 第 1層間絶縁膜 1 8を貫通して局所配線 2 4に接触する下層配線プラグ 2 0 dとが設けられている。
また、 本実施形態においては、 記憶容量部 M Cやダミーセルが第 1層間絶縁膜 1 8の上に設けられており、 ダミー下部電極 （ダミー下部バリアメタル 3 2 b ) が直接下層ダミーセルブラグ 2 0 cに、 C u配線 4 2は直接下層配線ブラグ 2 0 dにそれぞれ接続されている。 局所配線 2 4は、 ゲート電極 1 5と同じポリシリ コン膜から形成されている。
さらに、 ビヅ ト線プラグ 2 0 bの上には、 第 2層間絶縁膜 2 2を貫通してビヅ ト線プラグ 2 0 bに到達する上層ビッ ト線プラグ 5 1 と、 上層ビヅ ト線プラグ 5 1の側面を覆う絶縁体サイ ドウオール 5 2と、 ハードマスク 3 7 , 上部バリァメ 夕ル 3 6 ， P t膜 3 5及び B S T膜 3 4の側面と、 絶縁体サイ ドウオール 5 2と の間に設けられた T i A 1 Nからなる導体サイ ドウオール 4 0と、 第 3層間絶縁 膜 4 1に埋め込まれた C u膜からなるビヅ ト線 5 3とが設けられている。 つまり 、 ビッ ト線が記憶容量部 M Cよりも上方に設けられたビット線上置き型 D R A M メモリセルの構造を備えている。
図 6における他の部材は、 上記図 1 ( a ) に示す部材と同じであり、 それらの 部材には図 1 ( a ) と同じ符号が付されている。
本実施形態によると、 ダミー下部電極 3 3 b， ダミー下部バリアメタル 3 2 b , ダミーセルプラグ 3 0 b， 下層ダミーセルプラグ 2 0 c , 局所配線 2 及び下 層配線プラグ 2 0 dを介して、 上部電極 3 5 aと C u配線 4 2とが電気的に接続 される。 そして、 本実施形態においても、 第 3層間絶縁膜 4 1に、 上部電極 3 5 aを構成する P t膜 3 5 (上部バリアメタル 3 6 ) に到達するコンタク ト孔を形 成する必要がない。 よって、 本実施形態により、 ビッ ト線上置き型の構造を採り ながら、 上記第 1の実施形態と同様に、 容量絶縁膜 3 4 aの特性の劣化防止や、 メモリセル形成のための専用の設備不要化などの効果を発揮することができる。 次に、 本実施形態における半導体記憶装置のメモリセルの製造工程について、 図 7 ( a ) 〜 （ c ) を参照しながら説明する。
図 7 ( a ) に示す工程で、 以下の処理を行なう。 まず、 p型の S i基板 1 0に 、 活性領域を囲む素子分離用絶縁膜 1 1を形成し、 活性領域に、 ソース領域 1 2 及びドレイン領域 1 3と、 ゲ一ト酸化膜 1 4と、 ゲート電極 1 5と、 酸化膜サイ ドウォール 1 6とからなるメモリセルトランジスタを形成する o このメモリセル トランジスタの形成工程は、 熱酸化， ポリシリコン膜の形成及びパ夕一ニング， イオン注入等の周知の技術を用いて周知の手順により行なわれる。 このとき、 ゲ ート電極 1 5を形成する際に、 同時に素子分離用絶縁膜 1 1の上にポリシリコン からなる局所配線 2 4を形成しておく。
次に、 メモリセルトランジスタの上に、 B P S G膜を堆積した後、 ァニールと C M P (化学機械的研磨） による平坦化とを行なって第 1層間絶縁膜 1 8を形成 する。 さらに、 第 1層間絶縁膜 1 8を貫通してソース領域 1 2 , ドレイ ン領域 1 3及び局所配線 2 4の 2箇所にそれぞれ到達するコンタク ト孔を形成する。 次に 、 コンタク ト孔内及び第 1層間絶縁膜 1 8の上に n型ポリシリコン膜を形成した 後、 C M Pにより平坦化を行なうことにより、 各コンタク ト孔にポリシリコン膜 を埋め込んで、 下層メモリセルプラグ 2 0 aと、 ビッ ト線プラグ 2 O bと、 下層 ダミーセルブラグ 2 0 cと、 下層配線ブラグ 2 0 dとを形成する。 次に、 第 1層間絶縁膜 1 8の上に、 厚みが約 3 0 nmの T i A 1 N膜と、 厚み が約 3 0 nmの P t膜とを順次堆積する。 そして、 T i A 1 N膜と P t膜とをパ ターニングすることにより、 第 1層間絶縁膜 1 8の上に、 下層メモリセルプラグ
2 0 aに接続される下部バリァメタル 3 2 a及びその上の P tからなる下部電極
3 3 aと、 下層ダミーセルプラグ 2 0 bに接続されるダミ一バリアメタル 3 2 b 及びその上のダミ一下部電極 3 3 bとを形成する。 ここで、 P七膜をパターニン グする時には、 下地である T i A 1 N膜に対して高い選択が得られる条件でエツ チングを行ない、 T i A 1 N膜をパ夕一ニングする時には下地であるポリシリコ ンからなる下層メモリセルプラグ 2 0 aが掘れ下がらないように、 選択比の高い 条件でエッチングを行なう。
次に、 第 1層間絶縁膜 1 8， 下部電極 3 3 a及びダミー下部電極 3 3 bを覆う 厚みが約 30 nmの B S T膜 （ （B a S r ) T i 03 膜） と、 厚みが約 3 0 nm の P t膜と、 厚みが約 3 0 nmの T i A 1 N膜と、 S i 02 膜とを順次堆積する o そして、 S i 02 膜をパターニングしてハードマスク 3 7を形成した後、 ハー ドマスク 3 7を用いたドライエッチングにより、 T i A I N膜と、 P t膜と、 B S T膜とを順次パターニングして、 有効メモリセル領域 Rec及びダミーセル領域 Rdcを覆う上部バリアメタル 3 6と、 上部電極 3 5 a及び上部電極延長部 3 5 b を含む P t膜 3 5と、 容量絶縁膜 34 a及び容量絶縁膜延長部 34 bを含む B S T膜 3 4とを形成する。 このとき、 ハードマスク 37のうちビヅ ト線プラグ 20 bの上方に位置する部分も削除されて、 開口 5 9が形成されている。
次に、 基板上に、 厚みが約 5 0 nmの導体膜である T i A 1 N膜を堆積した後 、 T I A I N膜を、 例えば異方性ドライェヅチングによりェヅチバックして、 図 7 ( a ) に示す断面において、 ハ一ドマスク 3 7 , 上部バリアメタル 3 6 , P七 膜 3 5 , B S T膜 34， ダミー下部電極 3 3 b及びダミーバリアメタル 3 2 bの 各側面に亘つて、 導体サイ ドウオール 4 0を形成する。 ただし、 開口 5 9内の側 壁など、 ダミーセル領域 Rdcが存在しない断面においては、 導体サイ ドウオール
4 0は、 ハードマスク 3 7 , 上部バリァメタル 3 6 , P t膜 3 5及び B S T膜 3 4の各側面に直って形成される。
次に、 図 7 (b) に示す工程で、 第 2層間絶縁膜 2 2を堆積した後、 CMPに より、 ハードマスク 3 7が露出するまで第 2層間絶縁膜 2 2の平坦化を行なう。 そして、 ハ一ドマスク 3 7を貫通してビヅ ト線プラグ 2 0 bに到達するコン夕ク ト孔 6 0を形成する。 このとき、 コンタク ト孔 6 0を、 図 7 ( a ) に示す工程で 形成された開口 5 9の側面上の導体サイ ドウオール 4 0の内径よりも十分小さく しておくことにより、 コンタク ト孔 6 0の側面と導体サイ ドウオール 4 0 との間 には、 絶縁体サイ ドウオール 5 2が介在することになる。 次に、 図 7 ( c ) に示 す工程で、 第 2層間絶縁膜 2 2を貫通して下層配線ブラグ 2 0 dに到達する トレ ンチを形成する。 そして、 C u膜の堆積と C M Pとを行なって、 コンタク ト孔 6 0と、 下層配線プラグ 2 0 d上のトレンチとに C u膜を埋め込むことにより、 上 層ビッ ト線プラグ 5 1 と C u配線 4 2とを形成する。
その後、 第 3層間絶縁膜 4 1の堆積及び平坦化と、 第 3層間絶縁膜 4 1へのコ ン夕ク ト孔及びトレンチの形成と、 コンタク ト孔及びトレンチ内への C U膜の埋 込により、 ビヅ ト線 5 3を形成する （デュアルダマシン法） 。 これにより、 図 6 に示すメモリセルの構造が得られる。
本実施形態における製造方法によると、 ハードマスク 3 7に、 上部電極 3 5 a を構成する P t膜 3 5 (上部バリアメタル 3 6 ) の上に到達するコンタク ト孔を 形成する工程を回避することができるので、 第 1の実施形態における製造方法と 同様に、 還元性雰囲気にさらされることに起因する容量絶縁膜 3 4 aの特性の劣 化を確実に抑制することができる。
なお、 本実施形態においては、 上部電極 3 5 a及び下部電極 3 3 aを P tによ り構成し、 上部バリァメタル 3 6を T i A I Nにより構成したが、 これらの部材 を、 耐酸化性を持つ他の導体材料により構成してもよい。 また、 容量絶縁膜 3 4 aを B S Tにより構成したが、 他の高誘電体材料により構成してもよい。 特に、 構造式が A B 0 3 によって表されるぺロブスカイ ト構造を有する誘電体膜の場合 には、 酸素原子が還元によって失われやすいので、 本発明を適用することにより 、 大きな実効が得られる。
また、 本発明は、 本実施形態のような混載デバイスに限られず、 汎用の D R A Mあるいは F e R A M等の金属電極を用いるキャパシ夕を有する半導体記憶装置 にも適用できることはいうまでもない。 第 6の実施形態
本実施形態においても、 第 5の実施形態と同様に、 本発明を、 ビッ ト線が記憶 容量部よりも上方に設けられたビッ ト線上置き型の D R A Mメモリセル構造に適 用した例について説明する。 図 8は、 第 5の実施形態における半導体記憶装置の うちメモリ部の一部の構造を示す断面図である。 図 9 ( a ) 〜 （c ) は、 第 6の 実施形態における半導体記憶装置の製造工程を示す断面図である。 以下、 本実施 形態における半導体記憶装置の構造と製造方法とについて、 順に説明する。 ここ で、 本実施形態の各図においては、 メモリ部の構造のみを示すが、 本実施形態の 半導体記憶装置は、 第 1の実施形態と同様に、 図示されていないロジック回路部 において口ジヅク回路素子が設けられている混載型デバイスである。 ただし、 口 ジック回路素子の構造自体は、 直接本発明の本質とは関係がないので、 図示を省 略するものとする。
図 8に示すように、 本実施形態のメモリ部は、 第 3の実施形態と同様に、 第 1 の実施形態における W/ T i膜からなる局所配線 2 l bの代わりに、 素子分離用 絶縁膜 1 1の上にポリシリコンからなる局所配線 2 4が設けられ、 さらに、 第 1 層間絶縁膜 1 8を貫通して局所配線 2 4に接触する下層ダミーセルプラグ 2 0 c と、 第 1層間絶縁膜 1 8を貫通して局所配線 2 4に接触する下層配線プラグ 2 0 dとが設けられている。
また、 本実施形態においては、 コンタク ト孔内において、 メモリセルプラグ 2 0 a , 下層ダミーセルプラグ 2 0 cの上にそれそれ T i A 1 Nからなる下部バリ ァメタル 5 4 a， 5 4 bが形成されている。 なお、 第 1層閬絶縁膜 2 2に設けら れた図中 1つの開口の底面から側面の全体に下部電極 3 3 aが設けられている。 一方、 第 1層間絶縁膜 2 2に設けられた別の開口の一部において、 当該開口の側 面から底面に亘つてダミー下部電極 3 3 bが設けられている。 そして、 第 2眉間 絶縁膜 2 2， 下部電極 3 3 a及びダミー下部電極 3 3 bの上に、 B S T膜 3 4， P t膜 3 5及び上部バリアメタル 3 6が設けられている。 B S T膜 3 4のうち下 部電極 3 3 aに接する部分が容量絶縁膜 3 4 aであり、 B S T膜 3 4のうちダミ —下部電極 3 3 bに接する部分が容量絶縁膜延長部 3 4 bである。 また、 P t膜 3 5のうち下部電極 3 3 aに対向する部分が上部電極 3 5 aであり、 P t膜 3 5 のうちダミー下部電極 3 3 bに対向する部分が上部電極延長部 3 5 bである。 つ まり、 筒状の記憶容量部 MCやダミーセルが第 1層間絶縁膜 1 8から第 2層間絶 縁膜 2 2に跨って設けられており、 ダミー下部電極 （ダミー下部バリアメタル 3 2 b) が直接下層ダミーセルプラグ 2 0 cに、 Cu配線 4 2は直接下層配線ブラ グ 2 0 dにそれぞれ接続されている。 局所配線 24は、 ゲート電極 1 5と同じポ リシリコン膜から形成されている。 なお、 筒状の記憶容量部 MCの平面形状は円 形， 四角形， その他の多角形のいずれであってもよいものとする。
そして、 上部バリァメタル 3 6， P t膜 3 5， B S T膜 34及びダミー下部電 極 3 3 bの側面上に T i A 1 Nからなる導体サイ ドウオール 4 0が設けられてい る。 なお、 ビッ ト線プラグダミー下部電極 3 3 bが設けられている開口のうちダ ミー下部電極 3 3 bによって覆われていない部位には、 下部電極 3 3 aを構成す る P t膜， 容量絶縁膜 34を構成する B S T膜， 上部電極 3 5を構成する P七膜 及び上部バリァメタル 3 6を構成する T i A 1 N膜の積層膜からなる積層膜サイ ドウオール 5 6が形成されており、 この積層膜サイ ドウオール 5 6の側面にも導 体サイ ドウオール 4 0が形成されている。
さらに、 ビヅ ト線プラグ 2 0 bの上には、 第 2層間絶縁膜 2 2及び第 3層間絶 縁膜 4 1を貫通してピヅ ト線プラグ 2 0 bに到達する上層ビヅ ト線プラグ 5 1と 、 上層ビッ ト線プラグ 5 1の側面を覆う絶縁体サイ ドウオール 5 2と、 第 4層間 絶縁膜 4 1に埋め込まれた C u膜からなるピッ ト線 5 3とが設けられている。 つ まり、 ビ ト線が記憶容量部 MCよりも上方に設けられたビッ ト線上置き型 D R AMメモリセルの構造を備えている。 なお、 上層ビヅ ト線プラグ 5 1の周囲にお いて、 上部バリアメタル 3 6， 上部電極 3 6 a及び容量絶縁膜 34の側面上にも 導体サイ ドウオール 4 0が設けられており、 導体サイ ドウオール 40と上層ビッ ト線プラグ 5 1との間に絶縁体サイ ドウオール 5 2が介在している。
図 8における他の部材は、 上記図 1 (a) に示す部材と同じであり、 それらの 部材には図 1 (a) と同じ符号が付されている。
本実施形態によると、 ダミ一下部電極 3 3 b, ダミ一下部バリアメタル 3 2 b , ダミーセルプラグ 3 0 b , 下層ダミ一セルプラグ 2 0 c , 局所配線 24及び下 層配線プラグ 2 0 dを介して、 上部電極 3 5 aと C u配線 4 2とが電気的に接続 される。 そして、 本実施形態においても、 第 3層間絶縁膜 4 1に、 上部電極 3 5 aを構成する P t膜 3 5 (上部バリアメタル 3 6 ) に到達するコンタク ト孔を形 成する必要がない。 よって、 本実施形態により、 ビッ ト線上置き型の構造を採り ながら、 上記第 1の実施形態と同様に、 容量絶縁膜 3 4 aの特性の劣化防止や、 メモリセル形成のための専用の設備不要化などの効果を発揮することができる。 次に、 本実施形態における半導体記憶装置のメモリセルの製造工程について、 図 9 ( a ) 〜 （ c ) を参照しながら説明する。
図 9 ( a ) に示す工程で、 以下の処理を行なう。 まず、 p型の S i基板 1 0に 、 活性領域を囲む素子分離用絶縁膜 1 1を形成し、 活性領域に、 ソース領域 1 2 及びドレイン領域 1 3 と、 ゲート酸化膜 1 4と、 ゲート電極 1 5と、 酸化膜サイ ドウォ—ル 1 6とからなるメモリセルトランジスタを形成する。 このメモリセル トランジスタの形成工程は、 熱酸化， ポリシリコン膜の形成及びパ夕一ニング， イオン注入等の周知の技術を用いて周知の手順により行なわれる。 このとき、 ゲ ート電極 1 5を形成する際に、 同時に素子分離用絶縁膜 1 1の上にポリシリコン からなる局所配線 2 4を形成しておく。
次に、 メモリセルトランジスタの上に、 B P S G膜を堆積した後、 ァニールと C M P (化学機械的研磨） による平坦化とを行なって第 1層間絶縁膜 1 8を形成 する。 さらに、 第 1層間絶縁膜 1 8を貫通してソース領域 1 2 , ドレイン領域 1 3及び局所配線 2 4の 2箇所にそれそれ到達するコンタク ト孔を形成する。 次に 、 コンタク ト孔内及び第 1層間絶縁膜 1 8の上に n型ポリシリコン膜を形成した 後、 C M Pにより平坦化を行なうことにより、 各コンタク ト孔にポリシリコン膜 を埋め込む。 さらに、 ドライエッチングにより、 コンタク ト孔に埋め込まされた ポリシリコン膜を掘り下げてから、 基板上に T i A 1 N膜を堆積した後、 C M P によって、 各コンタク トプラグの上に、 下部バリアメタル 5 4 a， 下部ダミーバ リアメタル を含む丁丄 丄 N層を形成する。
次に、 第 1層間絶縁膜 1 8の上に、 プラズマ T E 0 S膜を堆積した後、 C M P による平坦化を行なって、 第 2層間絶縁膜 2 2を形成する。 そして、 第 2層間絶 縁膜 2 2に下層メモリセルプラグ 2 0 a , ダミーセルプラグ 2 0 dを露出させる 開口を図中 2箇所に形成する。
次に、 基板上に、 厚みが約 3 0 nmの P t膜を堆積した後、 第 2層間絶縁膜 2 2の上面が露出するまで CMPを行なうことにより、 図中 2箇所の開口の底面及 び側面上に P七膜を残して、 下部電極 3 3 aとダミー下部電極 3 3 bとを形成す る。 次に、 基板上に、 厚みが約 3 0 nmの B S T膜 （ （B a S r ) T i 03 膜） と、 厚みが約 3 0 nmの P t膜と、 厚みが約 1 7 nmの T i A 1 N膜とを順次堆 積する。
次に、 図 9 ( b ) に示す工程で、 有効メモリセル領域 Rec及びダミーセル領域 Rdcを覆い、 他の領域を開口したハードマスク 3 7を形成する。 このとき、 ハー ドマスク 3 7は、 下層ビヅ ト線プラグ 2 0 bの上方に位置する領域に開口 6 1を 有している。 その後、 ハードマスク 3 7をエッチングマスクとして用いた ドライ ェヅチングにより、 T i A I N膜と、 P t膜と、 B S T膜とを順次パターニング して、 有効メモリセル領域 Rec及びダミーセル領域 Rdcを覆う上部バリアメタル
3 6と、 上部電極 3 5 a及び上部電極延長部 3 5 bを含む P t膜 3 5と、 容量絶 縁膜 3 4 a及び容量絶縁膜延長部 3 4 bを含む B S T膜 34とを形成する。 この とき、 有効メモリセル領域 Rec及びダミ一セル領域 Rdc以外の領域においては、 T i A I N膜と、 P t膜と、 B S T膜とが除去されるが、 第 2層間絶縁膜 2 2の 側面上には、 T i A I N膜， P t膜， B S T膜及び P t膜の積層膜からなる積層 膜サイ ドウオール 5 6が形成される。
次に、 図 9 ( c) に示す工程で、 基板上に、 厚みが約 5 0 nmの導体膜である T i A I N膜を堆積する。 そして、 T I A I N膜を、 例えば異方性ドライェヅチ ングによりェヅチバヅクして、 図 9 ( c ) に示す断面において、 ハードマスク 3 7， 上部バリァメタル 3 6 , P t膜 3 5 , B S T膜 34及びダミー下部電極 3 3 bの各側面に直って、 導体サイ ドウォール 40を形成する。 ただし、 開口 6 1の 側壁などダミーセル領域 Rdcが存在しない断面においては、 導体サイ ドウオール
4 0は、 上部バリアメタル 3 6， P t膜 3 5 , B S T膜 34及び P七膜 3 5の各 側面に亘つて形成される。 また、 ハードマスク 3 7の開口 6 1内においては、 上 部バリアメタル 3 6 , P t膜 3 5及び B S T膜 34の側面上に、 T i A I Nから なる導体サイ ドウオール 40が形成される。 次に、 第 3層間絶縁膜 4 1を堆積した後、 CMPにより第 3層間絶縁膜 4 1の 平坦化を行なう。 そして、 第 3層間絶縁膜 4 1及び第 2層間絶縁膜 2 2を貫通し てビヅ ト線プラグ 2 0 bに到達するコンタク ト孔を形成した後、 コンタク ト孔の 側面上に絶縁体サイ ドウオール 5 2を形成する。 次に、 第 3層間絶縁膜 4 1及び 第 2層間絶縁膜 2 2を貫通して下層配線プラグ 2 0 dに到達するコンタク ト孔を 形成する。 そして、 Cu膜の堆積と CMPとを行なって、 各コンタク ト孔に Cu 膜を埋め込むことにより、 上層ビッ ト線プラグ 5 1と Cu配線 42とを形成する その後、 第 4層間絶縁膜 5 5の堆積及び平坦化と、 第 4層間絶縁膜 55へのコ ン夕ク ト孔及びトレンチの形成と、 コンタク ト孔及びトレンチ内への Cu膜の埋 込により、 ビヅ ト線 5 3を形成する （デュアルダマシン法） 。 これにより、 図 8 に示すメモリセルの構造が得られる。
本実施形態における製造方法によると、 第 3層間絶縁膜 4 1に、 上部電極 3 5 aを構成する P t膜 3 5 (上部バリアメタル 3 6 ) の上に到達するコンタク ト孔 を形成する工程を回避することができるので、 第 1の実施形態における製造方法 と同様に、 還元性雰囲気にさらされることに起因する容量絶縁膜 34 aの特性の 劣化を確実に抑制することができる。
また、 記憶容量部 MCが筒状の構造をしていることから、 基板の単位面積当た りの容量が増大するので、 高密度にメモリセルを配置した D RAMを得ることが できる。
なお、 本実施形態においては、 上部電極 3 5 a及び下部電極 3 3 aを P tによ り構成し、 上部バリアメタル 3 6を T i A I Nにより構成したが、 これらの部材 を、 耐酸化性を持つ他の導体材料により構成してもよい。 また、 容量絶縁膜 34 aを B S Tにより構成したが、 他の高誘電体材料により構成してもよい。 特に、 構造式が AB 03 によって表されるぺロブスカイ ト構造を有する誘電体膜の場合 には、 酸素原子が還元によって失われやすいので、 本発明を適用することにより 、 大きな実効が得られる。
また、 本発明は、 本実施形態のような混載デバイスに限られず、 汎用の D RA Mあるいは F e RAM等の金属電極を用いるキャパシ夕を有する半導体記憶装置 にも適用できることはいうまでもない。
なお、 本実施形態においては、 筒状記憶容量部の構造をビッ ト線上置き型のメ モリセルに適用した例を説明したが、 図 9に示す筒状の記憶容量部の構造は、 ビ ヅ ト線下置き型のメモリセルに適用することも可能である。 その他の実施形態
上記第 5， 第 6の実施形態においては、 ゲート配線となるポリシリコン膜を局 所配線として用いたが、 第 5， 第 6の実施形態のようなビッ ト線上置き型構造を 有する D R A Mメモリセルにおいても、 第 2 , 第 4の実施形態と同様の構造を採 ることができる。 すなわち、 ビヅ ト線上置き型構造を有する D R A Mメモリセル において、 図 3に示す埋め込み W膜からなる局所配線 2 3や、 図 5に示す不純物 拡散層からなる局所配線 2 5を設けてもよい。
上記各実施形態においては、 本発明を D R A Mとロジ、ソク回路とを備えた混載 型半導体記憶装置に適用した例を示したが、 本発明はかかる実施形態に限定され るものではなく、 汎用 D R A Mに対しても適用することができる。
また、 本発明は、 F e R A M等の強誘電体膜を容量絶縁膜として用いた半導体 記憶装置に対しても適用することができる。 その場合にも、 汎用メモリ型又はメ モリ · 口ジヅク混載型のいずれであってもよい。
上記第 2〜第 6の実施形態においても、 導体サイ ドウオール 4 0は、 図 1 ( b ) に示すと同様に、 P t膜 3 5の全周囲において P七膜 3 5及び B S T膜 3 4の 側面を完全に覆っている。 これにより、 容量絶縁膜 3 4 aへの不純物の混入など を確実に防止するバリァ層としての機能を高く発揮することができる。 ただし、 本発明においては、 必ずしも導体サイ ドウオール 4 0が P七膜 3 5の全周囲にお いて P t膜 3 5及び B S T膜 3 4の側面を完全に覆っている必要はない。
なお、 上記第 1〜第 5の実施形態においては、 上部電極の上にハードマスクを 形成したが、 上部電極や下部電極の導体材料の種類によっては、 上記ハードマス クの代わりにレジス トマスクを形成してもよい。 ただし、 ハードマスクを用いる ことにより、 エッチング時におけるマスクパターンの崩れを抑制することができ るので、 パターニング精度の向上を図ることができる。 本発明によれば、 上部電極を露出させることなく確実に上部電極と上層配線と を電気的に接続することができるため、 容量絶縁膜の特性の劣化の小さい半導体 記憶装置を実現することができる。 産業上の利用分野
本発明は、 汎用 D RAMや、 D RAM， F e R AMなどと口ジヅク回路とを混 載した半導体デバイスに適用することができる。

Claims

言青求の範囲
1 . 半導体基板上の絶縁層の上に設けられ、 下部電極， 上部電極及び下部電極 と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上部電極， 容量絶縁膜にそれそれ連続して設けられた容量絶 縁膜延長部及び上部電極延長部と、
上記上部電極延長部及び上記容量絶縁膜延長部の下方に位置する部分を含むよ うに設けられたダミー導体部材と、
上記上部電極延長部及び容量絶縁膜延長部の側面に亘つて設けられ、 上記ダミ 一導体部材に接続される導体サイ ドウオールと、
上記ダミー導体部材に電気的に接続される上層配線と
を備えている半導体記憶装置。
2 . 請求項 1の半導体記憶装置において、
上記導体サイ ドウオールは、 上記上部電極延長部及び容量絶縁膜延長部の側面 を全周に亘つて覆っていることを特徴とする半導体記憶装置。
3 . 請求項 1又は 2の半導体記憶装置において、
上記ダミー導体部材は、 上記下部電極と同じ導体膜から形成されたダミー下部 電極であり、
上記導体サイ ドウオールは、 上記上部電極延長部と上記ダミー下部電極とを互 いに接続していることを特徴とする半導体記憶装置。
4 . 請求項 3の半導体記憶装置において、
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビッ ト線と、 上記ビッ ト線と同じ導体膜から形成された局所配線と、
上記絶縁層を貫通してダミー下部電極と上記局所配線とを接続する導体プラグ とをさらに備えていることを特徴とする半導体記憶装置。
5 . 請求項 3の半導体記憶装置において、 上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、 上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、 ゲ
―ト電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層 とを有するメモリセルトランジスタと、
上記素子分離用絶縁膜の上に設けられ、 上記ゲ一ト電極と同じ導体膜から形成 された局所配線と、
上記層間絶縁膜を貫通して上記局所配線に接続される導体プラグと
をさらに備えていることを特徴とする半導体記憶装置。
6 . 請求項 3の半導体記憶装置において、
上記半導体基板に設けられ、 ゲート電極と上記半導体基板内で上記ゲート電極 の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、 上記半導体基板の上記不純物拡散層とは離間して設けられたもう 1つの不純物 拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プラグと
をさらに備えていることを特徴とする半導体記憶装置。
7 . 請求項 1又は 2の半導体記憶装置において、
上記ダミー導体部材は、 上記絶縁層に設けられたトレンチを埋める導体膜から なる局所配線であることを特徴等する半導体記憶装置。
8 . 請求項 1又は 2の半導体記憶装置において、
上記ダミー導体部材は、 上記下部電極と同じ導体膜から形成されたダミー下部 電極であり、
上記導体サイ ドウオールは、 上記上部電極延長部と上記ダミー下部電極とに接 触しており、
上記上層配線は上記ダミー下部電極に接触していることを特徴とする半導体記
9 . 請求項 1〜 8のうちいずれか 1つの半導体記憶装置において、 上記記憶容量部は、 筒状の下部電極， 容量絶縁膜及び上部電極を有しているこ とを特徴とする半導体記憶装置。
1 0 . 下部電極， 上部電極及び下部電極と上部電極との間に介在する容量絶縁 膜から構成される記憶容量部と、 上記記憶容量部の上部電極に電気的に接続され る上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上の絶縁層の上に第 1の導体膜を形成した後、 第 1の導体膜をパ夕 —ニングして、 互いに離れた位置に下部電極とダミー用膜とを形成する工程 （a ) と、 '
上記下部電極及び上記ダミー下部電極用膜を覆う誘電体膜を形成する工程 （b ) と、
上記誘電体膜を覆う第 2の導体膜を形成する工程 （ c ) と、
上記第 2の導体膜の上に、 上記下部電極の全体及び上記ダミー用膜の一部を覆 ぅ ェヅチングマスクを形成する工程 （d ) と、
上記第 2の導体膜， 上記誘電体膜及び上記ダミー用膜をパ夕一ニングして、 上 記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を形成し、 上記第 2の導体 膜から上記上部電極及び上部電極延長部を形成し、 上記ダミ一用膜からダミ一下 部電極を形成する工程 （ e ) と、
上記工程 （e ) の後に、 基板上に第 3の導体膜を堆積した後、 異方性エツチン グにより第 3の導体膜をエッチバックして、 上記第 2の導体膜， 上記誘電体膜及 びダミー下部電極の側端面のうち露出している領域を覆う導体サイ ドウオールを 形成する工程 （： f ) とを含んでいる半導体記憶装置の製造方法。
1 1 . 請求項 1 0の半導体記憶装置の製造方法において、
上記工程 （d ) では、 上記ェヅチングマスクとしてハー ドマスクを形成するこ とを特徴とする半導体記憶装置の製造方法。
1 2 . 請求項 1 0の半導体記憶装置の製造方法において、 上記工程 （a ) の前に、
上記絶縁層の上に段差用絶縁膜を形成する工程と、
上記段差用絶縁膜に、 上記記憶容量部が形成される第 1の開口部と上記ダミー 下部電極が形成される第 2の開口部とを形成する工程とをさらに含み、
上記工程 （a ) では、 上記第 1の開口部の側面及び底面の上に上記下部電極を 形成し、 上記第 2の開口部の側面及び底面の上に上記ダミー下部電極を形成して おいて、
上記工程 （d ) では、 上記第 2の開口部の一部のみを覆うように上記エツチン グマスクを形成することを特徴とする半導体記憶装置の製造方法。
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