WO2002052649A1 - Dispositif semi-conducteur et dispositif electronique portatif - Google Patents

Dispositif semi-conducteur et dispositif electronique portatif Download PDF

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Akihide Shibata
Hiroshi Iwata
Seizo Kakimoto
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Sharp Kabushiki Kaisha
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    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Definitions

  • the present invention relates to a semiconductor device and a portable electronic device. More specifically, the present invention relates to a semiconductor device using a dynamic threshold transistor and a variable substrate bias transistor, and a portable electronic device using the semiconductor device. Background art
  • CMOS Complementary MOS
  • MOS FET Metal Oxide Semiconductor Field Effect Transistor
  • DTMOS dynamic threshold transistor
  • B-DTMOS MOSFET with Advanced Isolation (SIT0S) and Gate to Shallow Well
  • the above-mentioned DTMOS has the characteristic that a high drive current can be obtained at a low power supply voltage because the effective threshold value is reduced when it is turned on.
  • the effective threshold of the DTMOS is reduced at the on time because the gate electrode and the well region are electrically short-circuited.
  • the P-type DTMOS is The same operation is performed by reversing the polarity.
  • the potential of the gate electrode is at the low level (when off)
  • the potential of the P-type Ueno I ⁇ region is also at the oral level, and the effective threshold is that of a normal MOSFET. And no different. Therefore, the off-current value (off-leakage) is the same as in a normal MOSFET.
  • the gate electrode is electrically short-circuited with the U-S region. Therefore, when the potential of the gate electrode changes, the potential of the well also changes. Therefore, the phenol area of each DTMOS must be electrically separated from the ueno area of the adjacent MISFET. Therefore, the well region is composed of a shallow well region and a deep ueno region having different conductivity types from each other. In addition, the shallow p-type regions of each DTMOS are electrically isolated from each other by element isolation regions.
  • a MOSFET that changes the energy level between the standby state and the active state is referred to as a substrate bias variable transistor.
  • the P-type substrate bias variable transistor performs the same operation by reversing the polarity.
  • the N-type substrate bias variable transistor when the circuit is in the active state, 0V or a positive voltage is applied from the bias generation circuit to the P-type well region (based on the source potential).
  • a positive voltage is applied to the P-type band / ⁇ region, the effective threshold decreases due to the substrate bias effect, and the drive current increases compared to the case of a normal MOSFET.
  • a negative voltage is applied to the P-type well region by the noise generating circuit.
  • the effective threshold is increased by the substrate by ⁇ scan effect, the off-leak is reduced compared to conventional MOSFET or DTMOS
  • an active state or a standby state is selected for each circuit block. This is because if a bias generation circuit is provided for each element, the number of elements and the circuit area are significantly increased.
  • the P-type Ueno I ⁇ region of the N-type MOS FET is common (the same applies to the N-type well region of the P-type MOSFET).
  • the MOSFET region in the circuit block must be common. Therefore, the depth of the bottom surface of the element isolation region is set to be deeper than the junction depth between the source region and the drain region of the MOSFET and the shallow p-well region, and shallower than the depth of the lower end of the power region.
  • FIG. 10 shows a cross-sectional view of an element manufactured by this technique.
  • 11 is semiconductor
  • P-type substrate 12 is an N-type deep Wenole region
  • 13 is a P-type deep Wenole region
  • 14 is an N-type shallow
  • Gaell region 15 is a P-type shallow
  • ⁇ eno region 16 is an element isolation region
  • 1 7 is the source region of the N-type MOS FET
  • 18 is the drain region of the N-type MOSFET
  • 19 is the source region of the P-type MOSFET
  • 20 is the drain region of the P-type MOSFET
  • 21 is the contact with the shallow N-type region.
  • An N + diffusion layer for taking a contact 22 a P + diffusion layer for making contact with a shallow Ueno ⁇ S region of P type, 23 a gate insulating film, 24 a gate electrode, 25 a P type substrate bias variable transistor, 26 is an N-type variable substrate bias transistor, 27 is an N-type DTMOS, 28? OS of the type 0, 1 ⁇ OS, 29 is a Wenore bias input terminal to the P-type variable body bias transistor, 30 is a well bias input terminal to the N-type variable substrate bias transistor, 31 is a P-type deep ⁇ ⁇ Each shows a fixed bias input terminal.
  • the gate electrode 24 and the P-type shallow well region 15 of the N-type DTMOS 27 are electrically connected to the gate electrode 24 and the N-type shallow well region 14 of the P-type DTMOS 28, respectively. Is short-circuited.
  • the potentials of the shallow well regions 14 and 15 change according to the potential of the gate electrode 24.
  • the shallow jewel regions 14 and 15 are located below the shallow jewel regions 14 and 15. Then, deep-well regions 13 and 12 of the opposite conductivity type to that of the first and the second 15 are formed.
  • the element isolation region 16 is formed with a depth sufficient to electrically isolate shallow p-well regions 14 and 15 of adjacent elements. Thus, shallow region 14 and 15 are electrically separated from shallow region 14 and 15 of the adjacent element.
  • shallow Ueno regions 14 and 15 of the substrate bias variable transistors 25 and 26 in one circuit block must be common. Therefore, in FIG. 10, a P-type deep well region 13 is formed below the P-type shallow Ueno region 15 of the N-type substrate bias variable transistor 26, and this P-type deep Ueno region 1 is formed.
  • Numeral 3 forms a common Ueno B region integrally with the P type shallow Ueno region 15.
  • N-type deep ueno V g region 12 is formed further deep in the substrate.
  • the P-type deep ueno region 13 is electrically isolated.
  • an N-type deep ueno-S region 12 is formed below the N-type shallow p-type region 14 of the P-type substrate bias variable transistor 25.
  • the region 12 and the shallow N-type well region 14 together form a common Ueno region.
  • Different potentials are applied to the N-type common well region between an active state and a standby state via an input terminal 29 for providing a well-bias to a P-type substrate bias variable transistor 25.
  • FIG. 11 and FIG. 12 show a procedure for forming a deep level and a well region in the semiconductor device of the prior art.
  • an impurity is implanted to form a P-type deep well region 13, and then a deeper N-type deep well region 12 a is formed.
  • the photoresist 34 is used as a mask.
  • the N-type deep ueno region 12 b is formed. Impurity implantation for formation is performed.
  • the depth of the N-type deep well region 12 b is made substantially equal to the depth of the P-type deep well region 13.
  • the P-type deep level region 13 can be electrically separated, but the N-type deep level region 13 can be electrically separated.
  • the region 12 is common within one substrate 11. Therefore, a plurality of circuit blocks of N-type substrate bias variable transistors 26, 26,... Can be created in the same substrate 11, but P-type substrate bias variable transistors 25, 25,. ⁇ Multiple circuit blocks cannot be created. Therefore, the plurality of circuit blocks cannot be appropriately divided into an active circuit block and a standby circuit block. For example, even if only a part of the P-type substrate bias variable transistors 25, 25,... Needs to be in the active state, the entire P-type substrate bias variable transistors 25, 25,. It becomes active and the leakage current increases. For this reason, power consumption increases. Disclosure of the invention
  • the present invention has been made to solve the above problems, and an object of the present invention is to reduce the power consumption of a semiconductor device and a portable electronic device using a DTMOS and a substrate bias variable transistor.
  • the semiconductor device of the present invention is a semiconductor device of the present invention.
  • the depth of the second conductivity type A second shallow well region of the first conductivity type formed on the / well region;
  • the depth of the second conductivity type A second shallow gel region of the second conductivity type formed on the / ⁇ ⁇ eno region,
  • a dynamic threshold transistor of a second conductivity type formed on the second first conductivity type shallow well region, wherein a gate electrode and the second first conductivity type shallow layer region are electrically connected.
  • No. _________________________________________________ either the first conductive type dynamic threshold transistor formed on the second conductive type shallow well region, and electrically connected to the good electrode and the first second conductive type shallow well region.
  • the second first conductivity type shallow peg region is electrically isolated for each device by the element isolation region and the second conductivity type deep peg region,
  • the first second-conductivity-type shallow well region is separated for each device by the element isolation region and the first-conductivity-type deep well region.
  • a plurality of circuit blocks of a field effect transistor can be formed. Therefore, for each of the circuit block of the substrate bias field-effect transistor of the first conductivity type and the circuit block of the substrate bias field-effect transistor of the second conductivity type, the circuit block to be activated and the circuit block to be set to the standby state are provided. Can be appropriately divided, and the power consumption of the semiconductor device can be reduced.
  • the first conductivity type means a P-type or N-type.
  • the second conductivity type means N-type when the first conductivity type is P-type and P-type when the first conductivity type is N-type.
  • the plurality of second conductivity type deep plug regions are electrically separated by the first conductivity type semiconductor substrate.
  • the plurality of second conductive type deep peg regions are electrically separated by the first conductive type semiconductor substrate, the plurality of second conductive type deep peg regions are simple and inexpensive. To be electrically separated.
  • a first conductivity type impurity region is formed between the plurality of second conductivity type deep drain regions, and the plurality of second conductivity type deep well regions are The semiconductor substrate is electrically isolated by the first conductivity type semiconductor substrate and the first conductivity type impurity region.
  • the first conductivity type impurity region exists between the plurality of second conductivity type deep well regions, punch-through between the plurality of second conductivity type deep level regions is performed. Is suppressed. Therefore, the margin between the plurality of deep conductive regions of the second conductivity type is reduced, and the degree of integration can be improved.
  • an element isolation region is formed between the plurality of second conductivity type deep plug regions, and the plurality of second conductivity type deep plug regions is formed of the first conductivity type. It is electrically isolated by the semiconductor substrate and the element isolation region.
  • the element isolation region exists between the plurality of second conductivity type deep plug regions, the parasitic capacitance between the plug region (and the silicon substrate) and the gate wiring or metal wiring is reduced.
  • an impurity region of the first conductivity type and an element isolation region are formed between the plurality of deep conductivity regions of the second conductivity type, and the plurality of deep conductivity regions of the second conductivity type are formed. The region is electrically separated by the first conductivity type semiconductor substrate, the first conductivity type impurity region, and the element isolation region.
  • the first conductivity type impurity region and the element isolation region exist between the plurality of second conductivity type deep plug regions, a margin between the second conductivity type deep well region is provided. And the parasitic capacitance between the gate region and the metal wiring can be reduced.
  • the plurality of deep conductive regions of the second conductivity type are located between the field effect transistor of the first conductivity type and the field effect transistor of the second conductivity type, and It is separated between a field effect transistor and the first conductivity type dynamic threshold transistor or between the first conductivity type field effect transistor and the second conductivity type dynamic threshold transistor.
  • the deep gate region of the second conductivity type in the circuit block including the field effect transistor of the first conductivity type (variable substrate bias transistor) and the other element portion (the substrate bias variable of the second conductivity type) Circuit block consisting of transistors, a dynamic threshold transistor of the first conductivity type, and a dynamic threshold transistor of the second conductivity type).
  • the deep Ueno B region of the second conductivity type is electrically separated.
  • a plurality of circuit blocks of the first-conductivity-type substrate bias variable transistor and a plurality of circuit blocks of the second-conductivity-type substrate bias variable transistor can be formed on one substrate. Deep! The junction capacitance between the well region and another well region can be reduced. In addition, it is possible to suppress the latch-up phenomenon.
  • a conductivity type of a shallow plug region on one side and a conductivity type of a shallow plug region on the other side are different from each other;
  • the conductivity type of the deep well region on the other side is different from the conductivity type of the deep well region on the other side, and the width of the element isolation region in contact with the deep ueno region on both sides is A, and the shallowness on one side is
  • the conductivity type of the ⁇ ⁇ ⁇ region and the shallow groove on the other side The conductivity type of the deep region is the same as that of the deep region on one side, and the conductivity type of the deep region on the other side is the same.
  • the conductivity type of the deep ⁇ I region in the region is different from the conductivity type of the deep ⁇ region on the other side, and the width of the element isolation region in contact with the deep ⁇ region on both sides is A, 0.18 ⁇ ⁇ ⁇ ⁇ 0.
  • the element isolation region is made of STI (Shallow Trench Isolation).
  • the element isolation region is made of STI, element isolation regions having various widths can be easily formed, and a semiconductor device can be manufactured simply and inexpensively.
  • the first conductivity type dynamic threshold transistor and the second conductivity type dynamic threshold transistor or the first conductivity type field effect transistor and the second conductivity type field effect transistor, or The first conductivity type dynamic threshold transistor and the second conductivity type field effect transistor, or the first conductivity type field effect transistor and the second conductivity type dynamic threshold transistor constitute a complementary circuit. are doing.
  • a portable electronic device includes the above semiconductor device.
  • the portable electronic device includes the semiconductor device, the power consumption of an LSI (large-scale integrated circuit) unit and the like is significantly reduced, and the battery life can be greatly extended.
  • FIG. 1 is a sectional view showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a semiconductor device according to the second embodiment of the present invention.
  • FIG. 3 is a sectional view showing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 4 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 5 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 6 is a plan view schematically showing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a method of forming a deep peg region in the semiconductor device according to the fourth embodiment.
  • FIG. 8 is a diagram showing a method for forming a deep Ueno region in the semiconductor device according to the fourth embodiment.
  • FIG. 9 is a block diagram showing a portable electronic device of the present invention.
  • FIG. 10 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 11 is a view showing a method of forming a deep peg region of the conventional semiconductor device. .
  • FIG. 12 is a view showing a method of forming a deep peg region of the conventional semiconductor device.
  • the semiconductor substrate used in the present invention is not particularly limited, but a silicon substrate is preferable. Further, the semiconductor substrate may have a P-type or N-type conductivity. In the following embodiments, a case is described in which a P-type semiconductor substrate is used. In the case where an N-type semiconductor substrate is used, a semiconductor device having the same function can be formed if all the following implanted impurities are of the opposite conductivity type.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • the gate insulating film, gate electrode, source region, drain region, interlayer insulating film, and upper metal wiring are omitted.
  • reference numerals 25 and 26 represent variable body bias transistors having the same structure as the conventional example shown in FIG. 10
  • reference numerals 27 and 28 are shown in FIG. 5 shows a DTMOS having the same structure as the conventional example shown.
  • FIG. 1 the same components as those of the conventional example shown in FIG. 10 are denoted by the same reference numerals as those of the components in FIG. 10 and description thereof is omitted.
  • the N-type deep Ueno kl region 12 of the conventional semiconductor device shown in FIG. 10 is electrically connected to the region where the p-type impurity is not implanted (the P-type semiconductor substrate 11). Is divided into The region into which the well impurity has not been implanted may be masked with a photoresist at the time of implanting the well impurity.
  • An element isolation region 16 is formed on the semiconductor substrate 11.
  • the element isolation region 16 can be formed using, for example, the STI method.
  • the method of forming the element isolation region 16 is not limited to the STI method, and the element isolation region 16 may have a function of electrically isolating a shallow well region.
  • the material buried in the element isolation region may be a conductive material such as polysilicon / mono-reflective silicon in addition to the silicon oxide film and the silicon nitride film.
  • a conductive material such as polysilicon / morphomorph silicon
  • the depth of the element isolation region 16 is set so as to electrically isolate shallow well regions of adjacent devices and not electrically isolate deep well regions.
  • the depth of the element isolation region 16 is preferably, for example, 0.2 to 2 ⁇ .
  • a plurality of ⁇ -shaped deep ueno regions 12 and 12 are formed on the semiconductor substrate 11.
  • the difference from the procedure of the conventional example is that a photoresist is masked at a place where it is desired to divide the deep type p-type regions 12 and 12 so that the impurity is not implanted.
  • the conditions for impurity implantation may be the same as those described in a fourth embodiment described later.
  • the deep type well regions 12 and 12 are electrically separated by a semiconductor substrate (having a conductive type) 11, the impurity concentration of the semiconductor substrate 11 is low ( 10 15 cm—about 3 ), so punch between the N-type deep gel area 1 2 and 1 2 In order to prevent through, it is necessary to provide a sufficient separation width.
  • a P-type deep swell region 13 is formed on each of the N-type deep swell regions 12 and 12.
  • the conditions for impurity implantation may be the same as those described in a fourth embodiment described later.
  • the two P-type deep well regions 13 and 13 above each one N-type deep wenole region 12 are electrically separated by a shallow portion of the N-type deep region 12.
  • a first N-type shallow well region 14 is formed on the P-type deep well region 13, and a second N-type shallow ueno region 14 is formed on the N-type deep ueno region 12. It is formed.
  • 31 P + is given as an example of an impurity ion that gives N-type conductivity.
  • implantation energy one 130 ⁇ 900KeV, it can be formed by ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 2 conditions as injection volume.
  • a first P-type shallow plug region 15 is formed on the P-type deep plug region 13, and a second P-type shallow Ueno region 15 is formed on the N-type deep plug region 12. It is formed.
  • 11 B + is given as an example of an impurity ion that gives a P-type.
  • the 11 B 'Ion as an impurity Ion, 60 ⁇ 500KeV as implantation energy, 5 X 10 11 ⁇ as injection volume: it is possible to Development formed under conditions of LX 10 l4 cm- 2.
  • the order of impurity implantation for forming the anodic region is not limited to the above, and the order may be changed.
  • the depth of the junction between the shallow-layer regions 14 and 15 and the deep anodic regions 12 and 13 and the depth of the junction between the N-type deep eno! ⁇ S region 12 and the P-type deep ridge region 13 are as follows. It is determined by the implantation conditions of the shallow well regions 14 and 15, the implantation conditions of the deep u-H regions 12 and 13, and a thermal process performed thereafter. The depth of the element isolation region 16 is set so that the shallow peg regions 14 and 15 of adjacent elements are electrically isolated and the deep gage regions 12 and 13 are not electrically isolated.
  • a high-concentration buried region of the same conductivity type as the impurity ions of the shallow well regions 14 and 15 may be formed in the shallow layer regions 14 and 15. .
  • the resistance of the shallow well regions 14 and 15 decreases, the input to the gate electrode quickly propagates to the shallow well regions 14 and 15 to reduce the substrate bias effect. As a result, the operation of the DTMOS 27, 28 can be performed at a high speed.
  • the impurity ion is 11 B +
  • the implantation energy is L 0 0 to 40 OKe V
  • the implantation amount is 1 ⁇ 10 12 in ⁇ l X 1 0 "cnT 2 conditions or formed during N-type shallow Ueru, is 31 as an impurity Ion P +, 240 ⁇ 7 5 0K e as implantation energy
  • V in l X 1 0 12 ⁇ l X 1 0 14 cm- 2 condition as an injection quantity, can be formed.
  • impurity ions of the same conductivity type as the impurity ions in the shallow well regions 14 and 15 are introduced into the shallow well regions 14 and 15.
  • a punch-through stopper may be injected.
  • a gate insulating film and a gate electrode are formed in this order.
  • the material of the gut insulating film is not particularly limited as long as it has insulating properties.
  • a silicon oxide film, a silicon nitride film, or a laminate thereof can be used as a gate insulating film.
  • a high dielectric film such as an aluminum oxide film, a titanium oxide film, a tantalum oxide film, or a laminate thereof can be used.
  • the gate insulating film preferably has a thickness of 1 to 10 nm.
  • the gate insulating film can be formed by a method such as a chemical vapor deposition (CVD) method, a sputtering method, or a thermal oxidation method.
  • the material of the gate electrode is not particularly limited as long as it has conductivity.
  • a silicon substrate a silicon film such as polysilicon or single crystal silicon can be used.
  • metals such as aluminum and copper Membrane.
  • the gate electrode preferably has a thickness of 0.1 to 0.4 xm.
  • the gate electrode can be formed by a method such as a CVD method and an evaporation method.
  • a sidewall spacer may be formed on the side wall of the gate electrode.
  • the material of the sidewall spacer is not particularly limited as long as it is an insulating film, and examples thereof include silicon oxide and silicon nitride.
  • a gate-to-substrate connection region is formed in a portion to be a DTMOS.
  • a region other than the source region, the drain region and the channel region in order to form a gate-to-substrate connection region for electrically connecting the good electrode to the shallow Ueno region, a part of the good electrode and the gate oxide film is formed on the underlying substrate. Etch until is exposed. In this exposed region, a region with a high impurity concentration (a region with a high P-type impurity in the case of an NMOS and a region with a high N-type impurity in the case of a PMOS) is formed.
  • the gate electrode and the shallow well region are electrically connected in the gate-substrate connection region by a silicidation process performed later.
  • source and drain regions having conductivity types opposite to the conductivity types of the shallow tungsten W regions 14 and 15 are formed on the surface layers of the shallow well regions 14 and 15. .
  • the source region and the drain region can be formed in a self-aligned manner, for example, by implanting impurity ions of a conductivity type opposite to that of the shallow peg region using the gate electrode as a mask.
  • the source region and the drain region are, for example, when 75 As + ions are used as impurity ions, the implantation energy is 3 to: L 0 OKe V, and the implantation amount is 1 ⁇ 10 15 to 1 ⁇ 10 16 cm. — If the condition of 2 or 11 B + ion is used as the impurity ion, it can be formed under the conditions of 1 to 2 OKe V as the implantation energy and LX 10 15 to 1 ⁇ 10 16 cm " 2 as the implantation amount. Note that the surface layer in the shallow ueno region under the gate electrode functions as a channel region.
  • the source region and the drain region may include an LDD (Lightly Doped Drain) region on the gate electrode side.
  • the LDD region can be formed in a self-aligned manner by, for example, implanting impurity ions of a conductivity type opposite to that of the shallow gate region using the gate electrode as a mask.
  • the source region and The drain region may be formed in a self-aligned manner by forming a sidewall spacer on the side wall of the gate electrode after forming the LDD region, and ion-implanting the gate electrode and the sidewall spacer as a mask. it can.
  • the implantation energy is 3 to: LO OKeV, and the implantation amount is 5 ⁇ 10 13 to l ⁇ 10 ′′ cm. - 2 conditions or when using the 11 B + ions as impurity ions, can be formed in. 1 to 20 K e V, injection volume as 1 X 10 13 ⁇ 5X 10 14 cm- 2 conditions as implantation energy .
  • the source layer, the drain region, and the gate electrode are silicided in order to lower their resistance and to improve the conductivity with the wiring connected thereto.
  • the gate electrode and the shallow well region are electrically connected in the gate-substrate connection region.
  • the silicide include tungsten silicide and titanium silicide.
  • the source region and the drain region may be of a stacked type (see JP-A-2000-82815). In this case, the area of the source region and the drain region can be reduced, and high integration can be achieved.
  • active impurity annealing of impurities is performed.
  • the activation annealing is performed under such conditions that the impurities are sufficiently activated and the impurities are not excessively diffused. For example, if the N-type impurity is 75 A s + and the P-type impurity is 11 B + , after injecting 75 A s +, anneal for about 10 to 100 minutes at 800 to 1000 ° C and then 11 B + After injection, it can be annealed at 800-1000 ° C for 10-100 seconds. Note that, in order to make the impurity profiles in the shallow well region and the deep ueno region gentle, annealing may be separately performed before implanting the impurity in the source region and the drain region.
  • a semiconductor device can be formed by forming wirings and the like by a known method.
  • the substrate bias variable transistors 25 and 26 and the 13 TMOSs 27 and 28 are formed for convenience of description, but ordinary MOS FETs may be mixed.
  • a DTMOS and a normal MOSFET may be used.
  • the potential of a shallow U-B region may be fixed in a device to be a normal MOSFET.
  • the semiconductor device of the first embodiment not only can a plurality of N-type substrate bias variable transistors 26, 26,... A plurality of P-type substrate bias variable transistors 25, 25,... Circuit blocks can also be formed. Therefore, for each of the N-type and P-type circuit blocks, the circuit blocks to be set to the active state and the circuit blocks to be set to the stand-by state can be appropriately separated, and the power consumption of the semiconductor device can be reduced. Can be.
  • the P-type semiconductor substrate 11 is used in the first embodiment, the same operation and effect can be obtained even if the conductivity type of each well region is reversed by using an N-type semiconductor substrate. .
  • FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
  • the gate insulating film, gate electrode, source region, drain region, interlayer insulating film, and upper metal wiring are omitted.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and description thereof will be omitted.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that a P-type impurity region 35 is provided at a location where the N-type deep well regions 12 and 12 are separated. . Since the impurity concentration of the P-type impurity region 35 is higher than the impurity concentration of the P-type substrate 11, punch-through between the N-type deep well regions 12, 12 can be effectively suppressed. Therefore, the margin for electrically isolating the N-type deep ueno regions 12 and 12 can be reduced.
  • the procedure for creating the semiconductor device according to the second embodiment differs from the procedure for creating the semiconductor device according to the first embodiment. The only difference is that the number of steps for forming the P-type impurity region 35 increases.
  • the P-type impurity region 35 is for isolating the N-type deep peg regions 12 and 12, the P-type impurity region 35 should have the same depth as the N-type deep peg region 12. I like it. To this end, it is preferable to increase the number of photomasks for forming the P-type impurity region 35 by one.
  • the impurity implantation for forming the P-type impurity region 35 is performed, for example, when 11 B + ions are used as impurity ions, the implantation energy is 100 to 1500 KeV, and the implantation amount is SXl. OU l X l OM cm—Can be formed under the conditions of 2 .
  • the P-type impurity region 35 it is preferable to perform a shallow impurity implantation subsequent to the above-described impurity implantation (a two-stage implantation) in order to obtain a sufficient impurity concentration in a region near the substrate surface.
  • a shallow impurity implantation subsequent to the above-described impurity implantation (a two-stage implantation) in order to obtain a sufficient impurity concentration in a region near the substrate surface.
  • this shallow well implantation can be formed under the conditions of 60-500 KeV as the implantation energy and SX10U1X10 cm- 2 as the implantation amount.
  • the impurity implantation step of the P-type shallow p-type region 15 can also serve as this shallow impurity implantation. In that case, the number of impurity implantation steps can be reduced by one.
  • the formation of the P-type impurity region 35 suppresses the punch-through between the N-type deep wafer regions 12 and 12. Therefore, compared with the semiconductor device of the first embodiment, the margin between the N-type deep peg regions 12 and 12 is reduced, and the degree of integration can be improved.
  • FIG. 3 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
  • the gate insulating film, the gate electrode, the source region, the drain region, the interlayer insulating film, and the upper metal wiring are omitted.
  • the same components as those shown in FIG. 2 are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof will be omitted.
  • the semiconductor device of the third embodiment differs from the semiconductor device of the second embodiment only in the following points.
  • An element isolation region 161 having a width wider than that of the above-described element isolation region 16 is provided at a position where a P-type impurity region 35 for preventing the formation is formed.
  • the parasitic capacitance between the well region (silicon substrate) and the gate wiring or metal wiring can be reduced.
  • the shallow impurity implantation performed when forming the P-type impurity region 35 becomes unnecessary, and one impurity implantation is sufficient.
  • a wide element isolation region 162 is provided in a place other than the place where the P-type impurity region 35 is formed. The width of the element isolation region 162 is set as follows.
  • the conductivity type of the deep-level regions 12 and 13 is different on both sides of the element isolation region 16 2, for example, at the boundary between the N-type DTMOS 27 and the N-type substrate bias variable transistor 26,
  • the N-type DTMOS 27 has a deep p-type region 12 on the side of the N-type
  • the N-type substrate bias variable transistor 26 has a deep p-type region 13 and 12 on the side of the P-type ZN type laminated structure.
  • the N-type deep well region 12 on the deep side of the P-type / N-type stacked structure has no effect from the viewpoint of element isolation, the deep wafers 1 on both sides of the element isolation region 16 2 It can be said that the conductivity types of the ⁇ 1 regions 12 and 13 are opposite.
  • the conductivity types of the shallow Ueno regions 14 and 15 on both sides of the element isolation region 16 2 are opposite, the conductivity of the deep gall regions 12 and 13 on both sides of the element isolation region 16 2 If the types are opposite, and the shallow gel regions 12 and 13 on both sides of the isolation region 16 2 have opposite conductivity types In the case where the conductive types of the deep ueno regions 12 and 13 are also opposite, the width of the element isolation region 16 2 needs to be wide enough to prevent the above-described punch-through and threshold value change. .
  • the impurities even if the impurity implantation range in the deep well region is made extremely shallow, about 0.3 / m, the impurities also spread in the lateral direction during implantation, and further in the lateral direction due to the subsequent heat diffusion. Spread. Even under the above implantation conditions, when the width of the element isolation region was less than 0.18 / m, the change in threshold value could not be suppressed. When the width of the element isolation region is 0.7 nm or more, the margin required for element isolation cannot be ignored. Therefore, the width of the element isolation region 162 is preferably set to 0.18 to 0.7 ⁇ so that the above-described punch-through and the change in the threshold do not occur.
  • the conductivity type of the shallow well region 14 or 15 is the same, and the conductivity type of the deep well region 12 or 13 is the same (shallow or gail region).
  • the conductivity type of the deep eno region may be different
  • the width of the element isolation region 16 can be, for example, 0.05 to 0.35 ⁇ .
  • the wide element isolation region 16 1 is provided on the ⁇ -type impurity region 35 for separating the ⁇ -type deep peg regions 12 and 12.
  • the parasitic capacitance can be reduced. Therefore, the speed of the circuit can be increased or the power consumption can be reduced.
  • the impurity implantation step for forming the ⁇ -type impurity region 35 can be simplified. Therefore, manufacturing costs can be reduced.
  • the semiconductor devices of the first to third embodiments have the following problems.
  • the circuit block of No. 6 is integrated with the rectangular deep well region 12 in the circuit block of DTMOS 27, 28. Therefore, when the active / standby switching is performed in the circuit block of the substrate bias variable transistor 25 of ⁇ , the bias of the entire ⁇ deep region 12 changes, A large amount of charge is charged and discharged. As a result, power consumption increases. Further, in the semiconductor devices of the first to third embodiments, when the P-type substrate bias variable transistor 25 is activated (ie, when a potential lower than the power supply voltage is applied to the N-type deep well region 12), the latch There is a possibility that the up phenomenon is easily induced.
  • P-type DTMOS 28 N-type shallow eno l ⁇ g region 14, P-type deep gel region 13, N-type deep eno! ⁇
  • the bias below ground potential is applied to the N-type shallow Ueno region 14 of the P-type DTMOS 28 Consider what happens (undershoot).
  • the gate electrode is electrically connected to the shallow Ueno 1 ⁇ 1 regions 15 and 14, so the N-type shallow Ueno region 14 of the P-type DTMOS 28 is biased below the ground potential through the gate electrode. sell.
  • a forward voltage is applied to the junction between the n-type shallow U-region 14 of the p-type DTMOS 28 and the deep p-type region 13 of the p-type. Is injected with electrons. The electrons injected into the P-type deep well region 13 reach the N-type deep well region 12 and lower the potential of the N-type deep ueno region 12. When the potential of the N-type deep ueno region 12 decreases, holes are injected from the P-type shallow well region 15 of the N-type DTMOS 27 into the N-type deep ueno region 12. The holes injected into the N-type deep nano area 12 reach the P-type deep ueno area 13 and the P-type deep ueno!
  • the latch-up phenomenon can be easily induced.
  • the junction of the P-type shallow peg region 15 of the N-type DTMOS 27 with the N-type deep drape 1 shell region 12 and the P-type deep duck region 1 A large reverse bias is applied to the junction between 3 and the N-type deep enamel region 12. Therefore, punch-through occurs between the P-type shallow p-type region 15 and the P-type deep p-type region 13 of the N-type DTMOS 27, which leads to a latch-up phenomenon in the NPNP structure.
  • An NP structure and the like are also included. As described above, when the bias of the N-type deep peg region 12 is largely changed, it becomes difficult to control the latch-up phenomenon. For this reason, the reliability of the device is reduced.
  • Embodiment 4 of the present invention solves the above problem, and will be described with reference to FIGS.
  • FIGS. 4 and 5 are cross-sectional views of a semiconductor device according to the fourth embodiment of the present invention.
  • the interlayer insulating film and the upper metal wiring are omitted.
  • FIG. 6 is a schematic plan view.
  • the semiconductor device shown in FIG. 4 differs from the semiconductor device shown in FIGS. 1 to 3 in the following points. That is, the N-type deep well region 12 in the circuit block of the P-type substrate bias variable transistors 25, 25,.
  • an element isolation region 165 is provided at a location where the N-type deep peg regions 12 and 12 are isolated.
  • the location where the N-type deep layer is divided into the gate regions 12 and 12 is that the input potential from the well-bias input terminal 29 to the P-type substrate bias variable transistor 25 is the N-type substrate bias variable transistor 26, 26, It is preferable not to reach the circuit block and DTMOS section.
  • an N-type deep cell region 12 The location where 1 is divided is the boundary between the circuit block of the P-type substrate bias variable transistor 25 and the circuit block of the N-type substrate bias variable transistor 26 or the N-type substrate bias variable transistor 26 It is preferable to set the boundary between the circuit block and the DTMOS section.
  • FIG 5 shows a cross section of the boundary between the circuit block of the P-type substrate bias variable transistor 25 and the N-type DTMOS section (the area including the N-type DTMOS27).
  • the boundary between the circuit block of the P-type substrate bias variable transistor 25 and the P-type DTMOS section (the area including the P-type DTMOS 27) is the circuit of the P-type substrate bias variable transistor 25. This is similar to the boundary between the block and the circuit block of the N-type board bias variable transistor 26.
  • the block 53 composed of a P-type substrate bias variable transistor is connected to another block 53 composed of another P-type substrate bias variable transistor by an upper wiring 57 connecting the common well region of the substrate bias transistor. .
  • the blocks 53 and 53 composed of P-type substrate bias variable transistors connected to each other in this manner become one circuit block (consisting of P-type substrate bias variable transistors).
  • a power supply voltage or a voltage lower than the power supply voltage is supplied from the bias generation circuit to the common pail region of this circuit block when active, and a voltage higher than the power supply voltage during standby.
  • Block 54 consisting of an N-type substrate bias variable transistor is an N-type substrate bias.
  • the upper wiring 57 connecting the common transistors of the ground transistors is connected to a block 54 composed of another N-type substrate bias variable transistor.
  • the blocks 54, 54 of N-type variable body bias transistors thus connected together constitute one circuit block (comprising of N-type variable body bias transistors).
  • 0 V or a positive voltage is supplied from the bias generation circuit at the time of active, and a negative voltage is supplied at the time of standby.
  • CMOS complementary MOS
  • the procedure for fabricating the semiconductor device of the fourth embodiment is the same as that for fabricating the semiconductor device of the first embodiment.
  • the case of forming a deep ueno region of the semiconductor device shown in FIG. 4 will be described with reference to FIGS. 7 and 8.
  • FIG. 7 The case of forming a deep ueno region of the semiconductor device shown in FIG. 4 will be described with reference to FIGS. 7 and 8.
  • FIG. 7 The case of forming a deep ueno region of the semiconductor device shown in FIG. 4 will be described with reference to FIGS. 7 and 8.
  • an N-type deep wafer region 12a is formed on the semiconductor substrate 11 using the photoresist 33 as a mask.
  • 31 P + is given as an impurity ion that gives N-type.
  • the implantation energy is 500 to 3000 KeV, and the implantation amount is 5 to 10 "to 1 to 1
  • 11 B + is given as an example of an impurity ion that gives a P-type.
  • 11 B + ions when used as impurity ions, they can be formed under the conditions of an implantation energy of 10 ° to 1000 KeV and an implantation amount of 5 ⁇ 10 11 to: LX 10 14 cnT 2 .
  • an N-type deep well region 12b is formed.
  • the depth of impurity implantation in the deep N-type region 12b is shallower than that in the deep H-type region 12a of the N-type, and is about the same as that in the deep region 13 of the P-type. It is preferably a degree.
  • 31 P + is given as an impurity ion that gives N-type.
  • the region 12a and the region 12b are united to form an N-type deep region. Further, if the region 12b is divided (masked with the photoresist 34 so as not to implant impurities), the N-type deep well region can be electrically isolated.
  • the N-type deep well region 12 is electrically separated by a semiconductor substrate (having a P-type conductivity type) 11.
  • a semiconductor substrate having a P-type conductivity type
  • the impurity concentration of the semiconductor substrate 11 is low (about 10 15 cmf 3 )
  • the lithography mask is increased by one and the N-type P-type impurities may be implanted between deep gaps / regions 12 and 12.
  • MOSFETs of normal structure may be mixed.
  • the potential of a shallow gate / region should be fixed in the element to be a normal MOSFET.
  • the shallow well regions 15 and 14 of the DTMOS 27 and 28 are formed by the opposite conductive type deep layers, the well regions 12 and 13 and the device isolation region 162. Are electrically isolated from each other. Further, the common holes 12 and 14 of the P-type substrate bias variable transistor 25 are electrically isolated for each circuit block by the element isolation region 165 and the P-type semiconductor region 11. Furthermore, the common peg regions 13 and 15 of the N-type substrate bias variable transistor 26 are electrically isolated for each circuit block by the element isolation regions 162 and 165 and the N-type deep peg region 12.
  • any number of circuit blocks of the substrate bias variable transistors 25 and 26 can be formed for each conductivity type. This allows the circuit block to be activated and the standby state Therefore, the power consumption of the semiconductor device can be reduced.
  • the common well regions 12 and 14; 13 and 15 of the substrate bias variable transistors 25 and 26 can be reduced to about the area of the circuit block of the substrate bias variable transistors 25 and 26. Therefore, in the semiconductor device according to the fourth embodiment, the charge and discharge of the electric charge when the potential of the common diode 1 page area of the substrate bias variable transistors 25 and 26 changes is reduced. Thus, power consumption of the semiconductor device can be reduced.
  • the semiconductor device of Embodiment 4 in the block of the N-type substrate bias variable transistor 26 and the block of DTMOS 27, 28, the N-type deep well region 12 Is fixed. Therefore, control of the latch-up phenomenon becomes easy. Thereby, the reliability of the semiconductor device is improved.
  • CMOS circuit can be formed by using any of the semiconductor devices according to the first to fourth embodiments.
  • DTMOS which can provide high drive current with low voltage drive
  • substrate bias variable transistor which can minimize the off-frequency current
  • low power consumption and high-speed CMOS A circuit can be realized.
  • the power consumption of the CMOS circuit can be further reduced.
  • the semiconductor device according to any one of Embodiments 1 to 5 can be used for a battery-driven portable electronic device, particularly a portable information terminal.
  • the portable electronic device include a portable information terminal, a mobile phone, and a game device.
  • Figure 9 shows an example of a mobile phone.
  • the semiconductor device of the present invention is incorporated in the control circuit 111.
  • the control circuit 111 may be composed of an LSI (large-scale integrated circuit) in which a logic circuit including the semiconductor device of the present invention and a memory are mixed.
  • 1 1 2 is a battery
  • 1 1 3 is an RF (radio frequency) circuit section
  • 1 1 4 is a display section
  • 1 15 is an antenna unit
  • 1 16 is a signal line
  • 1 17 is a power line.
  • the semiconductor device of the present invention in a portable electronic device, it is possible to greatly reduce the power consumption of the LSI section while maintaining the function and operation speed of the portable electronic device. This can significantly extend battery life.
  • the semiconductor device of the present invention is a semiconductor device including a DTMOS and a variable substrate bias transistor, which electrically separates a deep Ueno region having a conductivity type opposite to that of the semiconductor substrate.
  • a plurality of circuit blocks of the substrate bias variable transistor can be formed for each of the different conductivity types. Therefore, for any conductivity type, a circuit block to be activated and a circuit block to be placed in the standby state can be appropriately divided, and the power consumption of the semiconductor device can be reduced.
  • the deep well region in the circuit block including the substrate bias variable transistor and the other element portions are used. It is electrically isolated from the deep well region. Therefore, it is possible to reduce the parasitic capacitance due to the PN junction at the boundary of the deep Ueno 1 ⁇ 1 region, and it is possible to reduce the power consumption of the semiconductor device. Furthermore, since the potential of the deep wafer region in the DTMOS portion can be fixed, it is possible to suppress the latch-up phenomenon.
  • the conductivity type of the shallow eno-S region on one side of the element isolation region and the conductivity type of the shallow eno-region on the other side are different. If the conductivity type of the deep gall region on one side of the region is different from the conductivity type of the deep gall region on the other side, the width of the element isolation region is the same as the conductivity type of the shallow Ueno region on both sides, and The width of the deep isolation region on both sides is wider than that of the element isolation region having the same conductivity type. Therefore, it is possible to suppress punch-through between the well regions and shift of the threshold value of the element due to diffusion of impurities.
  • the portable electronic device of the present invention incorporates the above-described semiconductor device of the present invention, the power consumption of the LSI section can be significantly reduced, and the battery life can be greatly extended.

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Description

明 細 書 半導体装置およぴ携帯電子機器 技術分野
本発明は、 半導体装置および携帯電子機器に関する。 より具体的には、 動的閾 値トランジスタおよび基板バイァス可変トランジスタを用いた半導体装置と、 こ の半導体装置を用いた携帯電子機器に関する。 背景技術
MO S F E T (Metal Oxide Semiconductor Field Effect Transistor) を用 いた CMOS (相補型 MO S) 回路において消費電力を減少させるには、 電源電 圧を下げることがもっとも有効である。 し力、し、 単に電源電圧を低下させると M OSFETの駆動電流が低下して、 回路の動作速度が遅くなる。 この現象は、 電 源電圧がトランジスタの閾値の 3倍以下になると顕著になることが知られている。 この現象を防ぐためには、 閾値を低くすればよいが、 そうすると MOSFETの オフ時のリーク電流が増大するという問題が生じることとなる。 そのため、 上記 問題が生じない範囲で閾値の下限が規定される。 この閾値の下限は、 電源電圧の 下限に対応するため、 低消費電力化の限界を規定することとなる。
従来、 上記問題を緩和するために、 バルタ基板を用いたダイナミック閾値動作 をする動的閾値トランジスタ （以下、 DTMOSと言う。 ） が提案されている (特開平 10-22462号公報、 Novel Bulk Threshold Voltage MOSFET (B - DTMOS) with Advanced Isolation (SIT0S) and Gate to Shallow Well
Contact (SSS-C) Processes for Ultra Low Power Dual Gate CMOS, H. Kotaki et al.， IEDM Tech. Dig., p459, 1996) 。 上記 DTMOSは、 オン時に実効的な閾 値が低下するため、 低電源電圧で高駆動電流が得られるという特徴を持つ。 DT MOSの実効的な閾値が、 オン時に低下するのは、 ゲート電極とゥェル領域が電 気的に短絡されているからである。
以下、 N型の DTMOSの動作原理を説明する。 なお、 P型の DTMOSは、 極性を逆にすることで同様の動作をする。 上記 N型の DTMOSにおいて、 ゲー ト電極の電位がローレべノレにあるとき （オフ時） は P型のウエノ I ^域の電位も口 一レベルにあり、 実効的な閾値は通常の MOSFETの場合と変わりない。 した がって、 オフ電流値 （オフリーク） は通常の MOSFETの場合と同じである。 一方、 ゲート電極の電位がハイレベルにある時 （オン時） は P型のゥエル領域 の電位もハイレベルになり、 基板バイァス効果により実効的な閾値が低下し、 駆 動電流は通常の MO SFE Tの場合に比べて増加する。 このため、 低電源電圧で 低リーク電流を維持しながら大きな駆動電流を得ることができる。
DTMOSはゲート電極とウエノ l^S域が電気的に短絡されている。 このため、 ゲート電極の電位が変ィ匕すると、 ゥエルの電位も同様に変化する。 したがって、 各 D TMO Sのゥェノレ領域は、 隣接する MO S F E Tのウエノ 域と互いに電気 的に分離されていなければならない。 そのため、 ゥェル領域は、 互いに導電型の 異なる浅いゥエル領域と深いウエノ ^域とからなる。 なおかつ、 各 DTMOSの 浅いゥエル領域は、 素子分離領域により互いに電気的に分離されている。
低電圧駆動でオフリークを抑え、 かつ高駆動電流を得るための従来の方法とし ては、 スタンバイ時とァクティプ時でゥエルバイァスを変化させる方法もある (特開平 6— 216346号公報、 特開 10— 340998号公報） 。
以下、 スタンバイ時とァクティブ時でゥェルバイ了スを変化させる MOSFE Tを、 基板バイアス可変トランジスタと言う。
以下、 N型の基板バイアス可変トランジスタの動作原理を説明する。 なお、 P 型の基板バイアス可変トランジスタは、 極性を逆にすることで同様の動作をする。 N型の基板バイァス可変トランジスタにおいて、 回路がアクティブ状態にあると きは、 バイアス発生回路より P型のゥエル領域に 0Vまたは正の電圧を印加する (ソースの電位を基準とする） 。 P型のゥェ /^域に正の電圧を印加した場合は、 基板バイアス効果により実効的な閾値が低下し、 駆動電流は通常の MO SFET の場合に比べて増加する。 また、 回路がスタンドバイ状態にあるときは、 ノ ィァ ス発生回路より P型のゥエル領域に負の電圧を印加する。 これにより、 基板バイ ァス効果により実効的な閾値が増大し、 オフリークは通常の MOSFETまたは DTMOSに比べて減少する π 通常、 基板バイアス可変トランジスタを用いた回路では、 回路プロック毎にァ クティブ状態かスタンドバイ状態かが選択される。 これは、 各素子毎にバイアス 発生回路を設けた場合、 素子数と回路面積が著しく増大するためである。 以上の 理由から、 回路ブロック内では、 N型 MOS FETの P型のウエノ I ^域は共通で ある （P型 MOSFETの N型のゥエル領域も同様である） 。 したがって、 ァク ティブ状態にある回路プロック内では、 全ての N型 MOSFETのウエノ l^R域に 0Vまたは正の電圧が印加されており、 通常の MOS FETまたは DTMOSに 比べてオフリークが増大する （P型 MOSFETも同様である） 。
基板バイアス可変トランジスタを用いた回路では、 回路プロック内の MOS F ETのウエノ^域は共通にしなければならなレ、。 そのため素子分離領域の底面の 深さは、 MO S F E Tのソース領域およびドレイン領域と浅いゥエル領域との接 合の深さよりも深く、 力つ、 ウエノ^域の下端の深さより浅く設定される。
上記 D TMO Sと上記基板バイァス可変トランジスタをaみ合わせて、 それぞ れの長所を生かす技術が開示されている （特開平 10— 340998号公報） 。 この技術で作成された素子の断面図を図 10に示す。 図 10中、 11は半導体
P型基板、 12は N型の深いウエノレ領域、 13は P型の深いウエノレ領域、 14は N型の浅 、ゥエル領域、 15は P型の浅レ、ゥエノ 域、 16は素子分離領域、 1 7は N型 MOS FETのソース領域、 18は N型 MOSFETのドレイン領域、 19は P型 MO S FETのソース領域、 20は P型 MO S F E Tのドレイン領域、 21は N型の浅いゥエル領域にコンタクトをとるための N+拡散層、 22は P型 の浅いウエノ^ S域にコンタクトをとるための P +拡散層、 23はゲート絶縁膜、 24はゲート電極、 25は P型の基板バイアス可変トランジスタ、 26は N型の 基板バイアス可変トランジスタ、 27はN型のDTMOS、 28は？型の0丁1^ OS、 29は P型の基板バイアス可変トランジスタへのウエノレバイアス入力端子、 30は N型の基板バイアス可変トランジスタへのウェルバィァス入力端子、 31 は P型の深 ヽゥエノ 域の固定バイァス入力端子をそれぞれ示している。 なお、 図示してはいないが、 N型の DTMOS 27ではゲート電極 24と P型の浅いゥ エル領域 15が、 P型の DTMOS 28ではゲート電極 24と N型の浅いゥエル 領域 14力 それぞれ電気的に短絡されている。 前記 D TMO S 2 7およぴ¾ 8では、 浅いゥエル領域 1 4および 1 5の電位が ゲート電極 2 4の電位に応じて変動する。 浅いゥエノ^ g域 1 4および 1 5の電位 の変動が他の素子の浅いゥエル領域に影響を与えるのを防ぐため、 浅いゥエル領 域 1 4および 1 5の下には、 浅いゥエル領域 1 4および 1 5とは反対導電型の深 ぃゥエル領域 1 3および 1 2を形成する。 かつ、 素子分離領域 1 6を、 互いに隣 接する素子の浅いゥエル領域 1 4， 1 5を電気的に分離するに足る深さで形成す る。 これにより、 浅いゥェ 域 1 4および 1 5は、 Ρ粦接する素子の浅いゥエル 領域 1 4および 1 5と電気的に分離される。 一方、 1つの回路ブロック内にある 基板バイアス可変トランジスタ 2 5 , 2 6の浅いウエノ 域 1 4 , 1 5は共通で なくてはならない。 そのため、 図 1 0中、 N型基板バイアス可変トランジスタ 2 6の P型の浅いウエノ 域 1 5の下部には P型の深いゥエル領域 1 3が形成され ており、 この P型の深いウエノ 域 1 3は P型の浅いウエノレ領域 1 5と一体とな つて共通のウエノ^ B域を構成している。 この P型の共通ゥエル領域には N型の基 板バイアス可変トランジスタ 2 6へのウェルバィァス入力 3 0を介してァクティ プ時とスタンドバイ時で異なる電位が与えられる。 他の回路ブロックもしくは D TMO S部の素子に影響を与えないために、 更に基板深くに N型の深いウエノ V g 域 1 2を形成している。 これにより、 P型の深いウエノ 域 1 3を電気的に分離 している。
図 1 0中、 P型基板バイアス可変トランジスタ 2 5の N型の浅いゥェノ 域 1 4の下部には N型の深いウエノ^ S域 1 2が形成されており、 この N型の深いゥェ ノ 域 1 2は N型の浅いゥェル領域 1 4と一体となって共通のウエノ 域を構成 している。 この N型の共通ウエノ^域には P型の基板バイアス可変トランジスタ 2 5へのウェルバィァスを与える入力端子 2 9を介してアクティブ時とスタンド バイ時で異なる電位が与えられる。
図 1 1および図 1 2は、 この従来技術の半導体装置の、 深レ、ゥエル領域の形成 手順を示す。 図 1 1に示すように、 フォトレジスト 3 3をマスクとして、 P型の 深いゥエル領域 1 3を形成するための不純物注入を行い、 次いで、 更に深く N型 の深いゥエル領域 1 2 aを形成するための不純物注入を行う。 次に、 図 1 2に示 すように、 フォトレジスト 3 4をマスクとして、 N型の深いウエノ 域 1 2 bを 形成するための不純物注入を行う。 このとき、 N型の深いゥェル領域 12 bの深 さは、 P型の深いゥエル領域 13の深さと同程度にする。 以上の工程で、 N型の 深いゥェル領域 12 aと 12 bは一体化し、 P型の深いゥエル領域 13が電気的 に分離される。
このようにして、 基板バイアス可変トランジスタ 25, 26と DTMOS 27,
28を同一基板 11上に形成し、 それぞれの長所を生かした回路を実現すること ができる。
図 10に示す DTMOS 27, 28と基板バイアス可変トランジスタ 25, 2 6を組み合わせた従来の半導体装置では、 P型の深レヽゥエル領域 13は電気的に 分離することができるが、 N型の深いゥエル領域 12は 1枚の基板 11内で共通 になっている。 したがって、 同一基板 11内に N型の基板バイアス可変トランジ スタ 26， 26, ····の回路ブロックを複数作成することはできるが、 P型の基 板バイアス可変トランジスタ 25， 25， ····の回路プロックを複数作成するこ とはできない。 そのため、 複数の回路ブロックを、 アクティブ状態の回路プロッ クとスタンドバイ状態の回路ブロックに適切に分けることができない。 例えば、 P型の基板バイアス可変トランジスタ 25， 25， ····の一部のみアクティブ状 態にする必要がある場合でも、 P型の基板バイアス可変トランジスタ 25， 2 5 ····の全体がアクティブ状態になってしまい、 リーク電流が増加する。 このた め、 消費電力が增加することとなる。 発明の開示
本発明は、 上記問題を解決するべくなされたものであり、 その目的は、 DTM O Sおよび基板バイァス可変トランジスタを用いた半導体装置および携帯電子機 器を低消費電力化することにある。
本発明の半導体装置は、
第 1導電型の半導体基板と、
前記半導体基板内に形成された複数個の第 2導電型の深 、ゥエノ^!域と、 前記第 2導電型の深レヽゥヱル領域内に形成された第 1導電型の深 、ゥエル領域 と、 前記第 1導電型の深いゥエル領域上に形成された第 1の第 1導電型の浅いゥェ ル領域と、
前記第 1導電型の深いゥヱル領域上に形成された第 1の第2導電型の浅いゥェ ル領域と、
前記第 2導電型の深！/ヽゥエル領域上に形成された第 2の第 1導電型の浅 ヽゥェ ル領域と、
前記第 2導電型の深！/ヽゥエノ^域上に形成された第 2の第 2導電型の浅いゥェ ル領域と、
素子分離領域と、
前記第 1の第 1導電型の浅いゥヱル領域上に形成された第 2導電型の電界効果 前記第 1の第 1導電型の浅いゥエル領域上に形成され、 前記第 2導電型の電界 効果トランジスタの基板バイァスを変化させるための入力端子と、
前記第 2の第 2導電型の浅いゥエル領域上に形成された第 1導電型の電界効果 前記第 2の第 2導電型の浅いゥエル領域上に形成され、 前記第 1導電型の電界 効果トランジスタの基板バイァスを変化させるための入力端子と、
前記第 2の第 1導電型の浅いゥエル領域上に形成され、 ゲート電極と前記第 2 の第 1導電型の浅レヽゥエル領域とが電気的に接続された第 2導電型の動的閾値ト ランジスタと、
前記第！_の第 2導電型の浅いゥェル領域上に形成され、 グート電極と前記第 1 の第 2導電型の浅いゥエル領域とが電気的に接続された第 1導電型の動的閾値ト ランジスタと
を具備し、
前記第 2の第 1導電型の浅いゥエル領域は、 前記素子分離領域と前記第 2導電 型の深いゥエル領域とにより、 素子毎に電気的に分離され、
前記第 1の第 2導電型の浅いゥエル領域は、 前記素子分離領域と前記第 1導電 型の深いゥェル領域とにより、 素子毎に分離されていることを特徴としている。 このように、 第 2導電型の深いゥエル領域を複数個形成することにより、 1つ の基板上に、 従来と同様に第 2導電型の基板バイアス電界効果トランジスタ （基 板バイァス可変トランジスタ） の回路プロックを複数個形成することができるこ とに加えて、 第 1導電型の基板バイアス電界効果トランジスタの回路ブロックを 複数個形成することができる。 したがって、 第 1導電型の基板バイアス電界効果 トランジスタの回路プロックと第 2導電型の基板バイァス電界効果トランジスタ の回路ブロックとの各々について、 アクティブ状態にすべき回路プロックとスタ ンドバイ状態にすべき回路プロックとを適切に分けることができ、 半導体装置を 低消費電力化することができる。
本明細書において、 第 1導電型とは、 P型またば N型を意味する。 また、 第 2 導電型とは、 第 1導電型が P型の場合は N型、 N型の場合は P型を意味する。
1実施の形態では、 前記複数個の第 2導電型の深いゥエル領域は、 前記第 1導 電型の半導体基板により電気的に分離されている。
前記実施の形態では、 複数個の第 2導電型の深いゥエル領域は、 第 1導電型の 半導体基板により電気的に分離されるので、 複数個の第 2導電型の深いゥエル領 域は簡単安価に電気的に分離される。
1実施の形態では、 前記複数個の第 2導電型の深レヽゥヱノレ領域間には、 第 1導 電型の不純物領域が形成され、 前記複数個の第 2導電型の深いゥエル領域は、 前 記第 1導電型の半導体基板および前記第 1導電型の不純物領域により電気的に分 離される。
前記実施の形態では、 前記複数個の第 2導電型の深いゥェル領域間に、 第 1導 電型の不純物領域が存在するので、 前記複数の第 2導電型の深レヽゥエル領域間の パンチスルーが抑制される。 したがって、 前記複数の第 2導電型の深いウエノ^ 域間のマージンが小さくなつて、 集積度を向上させることが可能となる。
1実施の形態では、 前記複数個の第 2導電型の深いゥエル領域間には、 素子分 離領域が形成され、 前記複数個の第 2導電型の深いゥェル領域は、 前記第 1導電 型の半導体基板および前記素子分離領域により電気的に分離されている。
前記実施の形態では、 前記複数個の第 2導電型の深いゥエル領域間に素子分離 領域が存在するから、 ゥエル領域 （およびシリコン基板） と、 ゲート配線やメタ ル配線との寄生容量を減らすことができる。 1実施の形態では、 前記複数個の第 2導電型の深いゥエル領域間には、 第 1導 電型の不純物領域および素子分離領域が形成され、 前記複数個の第 2導電型の深 ぃゥエル領域は、 前記第 1導電型の半導体基板、 前記第 1導電型の不純物領域お よび素子分離領域により電気的に分離されている。
前記実施の形態によれば、 前記複数の第 2導電型の深いゥヱル領域間に、 第 1 導電型の不純物領域および素子分離領域が存在するので、 前記第 2導電型の深い ウエノレ領域間のマージンが小さくでき、 かつ、 ウエノレ領域 （およびシリコン基 板） と、 ゲート配線やメタル配線との寄生容量を減らすことができる。
1実施の形態では、 前記複数個の第 2導電型の深いゥエル領域は、 前記第 1導 電型の電界効果トランジスタと前記第 2導電型の電界効果トランジスタとの間、 前記第 1導電型の電界効果トランジスタと前記第 1導電型の動的閾値トランジス タとの間、 または、 前記第 1導電型の電界効果トランジスタと前記第 2導電型の 動的閾値トランジスタとの間において分離されている。
前記実施の形態によれば、 第 1導電型の電界効果トランジスタ （基板バイアス 可変トランジスタ） からなる回路ブロックにおける第 2導電型の深いゥエル領域 と、 他の素子部 （第 2導電型の基板バイアス可変トランジスタからなる回路プロ ック、 第 1導電型の動的閾値トランジスタ、 および第 2導電型の動的閾値トラン ジスタ） における第 2導電型の深いウエノ 1^1域との間において、 複数個の第 2導 電型の深いウエノ^ B域は、 電気的に分離される。
したがって、 1つの基板上に、 第 1導電型の基板バイアス可変トランジスタの 回路プロックと第 2導電型の基板バイァス可変トランジスタの回路プロックとを 夫々複数形成することができる上に、 第 2導電型の深！ヽゥェル領域と他のゥエル 領域との接合容量を小さくすることができる。 また、 ラッチアップ現象を抑制す ることが可能となる。
1実施の形態では、 前記素子分離領域のうち、 一方の側にある浅いゥヱル領域 の導電型と他方の側にある浅いゥエル領域の導電型とが異なる素子分離領域、 ま たは、 一方の側にある深いゥェル領域の導電型と他方の側にある深いゥェ m の導電型とが異なると共に、 両側の前記深いウエノ^域に接する素子分離領域の 幅を Aとし、 一方の側にある浅いゥヱ Λ ^域の導電型と他方の側にある浅いゥェ ノ^域の導電型とが同一であり、 かつ、 一方の側にある深いゥエル領域の導電型 と他方の側にある深いゥエル領域の導電型とが同一であると共に、 両側の前記深 Vヽゥエノ I ^域に接する素子分離領域の幅を Bとするとき、 A > Bである。
前記実施の形態によれば、 ゥエル領域間のパンチスルーと、 不純物の拡散によ る素子の閾値シフトを抑制することができる。
1実施の形態では、 前記素子分離領域のうち、 一方の側にある浅いゥエル領域 の導電型と他方の側にある浅いゥエル領域の導電型とが異なる素子分離領域、 ま たは、 一方の側にある深いゥエノ I ^域の導電型と他方の側にある深いゥエル領域 の導電型とが異なると共に、 両側の前記深いウエノ 域に接する素子分離領域の 幅を Aとするとき、 0 . 1 8 ί ΐη< Α < 0 . である。
前記実施の形態によれば、 ウエノ 1^1域間のパンチスルーと、 不純物の拡散によ る素子の閾値シフトを抑制することができる。
1実施の形態では、 前記素子分離領域は S T I (Shallow Trench Isolation)か らなる。
前記実施の形態によれば、 前記素子分離領域が S T Iからなるので、 さまざま な幅の素子分離領域を容易に形成することができ、 ひいては、 半導体装置を簡単 安価に製造できる。
1実施の形態では、 前記第 1導電型の動的閾値トランジスタと前記第 2導電型 の動的閾値トランジスタ、 または前記第 1導電型の電界効果トランジスタと前記 第 2導電型の電界効果トランジスタ、 または前記第 1導電型の動的閾値トランジ スタと前記第 2導電型の電界効果トランジスタ、 もしくは前記第 1導電型の電界 効効果トランジスタと前記第 2導電型の動的閾値トランジスタで相補型回路を構成 している。
前記実施の形態によれば、 相補型回路を構成しているから、 一層消費電力を低 減できる。
1実施の形態の携帯電子機器は、 上記半導体装置を具備している。
前記携帯電子機器は、 前記半導体装置を具備するから、 L S I (大規模集積回 路） 部等の消費電力が大幅に減少して、 電池寿命を大幅にのばすことができる。 図面の簡単な説明
図 1は、 本発明の実施の形態 1の半導体装置を示す断面図である。
図 2は、 本宪明の実施の形態 2の半導体装置を示す断面図である。
図 3は、 本発明の実施の形態 3の半導体装置を示す断面図である。
図 4は、 本発明の実施の形態 4の半導体装置を示す断面図である。
図 5は、 本発明の実施の形態 4の半導体装置を示す断面図である。
図 6は、 本発明の実施の形態 4の半導体装置を模式的に示す平面図である。 図 7は、 前記実施の形態 4の半導体装置の深いゥエル領域を形成する方法を示 す図である。
図 8は、 前記実施の形態 4の半導体装置の深いウエノ 域を形成する方法を示 す図である。
図 9は、 本発明の携帯電子機器を示すプロック図である。
図 1 0は、 従来の半導体装置の断面図である。
図 1 1は、 前記従来の半導体装置の深いゥエル領域を形成する方法を示す図で ある。 .
図 1 2は、 前記従来の半導体装置の深いゥエル領域を形成する方法を示す図で ある。 発明を実施するための最良の形態
以下、 本発明を図示の実施の形態により詳細に説明する。
本発明に使用する半導体基板は、 特に限定されないが、 シリコン基板が好まし い。 また、 半導体基板は、 P型または N型の導電型を有していても良い。 なお、 以下の実施の形態では、 P型の半導体基板を用いた場合を示している。 N型の半 導体基板を用いた場合は、 以下の注入不純物を全て反対導電型にすれば、 同様な ■ 機能の半導体装置を形成することができる。
(実施の形態 1 )
本発明の実施の形態 1を、 図 1を用いて説明する。 図 1は、 本発明の実施の形 態ェの半導体装置の断面図である。 図 1では、 ゲート絶縁膜、 ゲート電極、 ソー ス镇域、 ドレイン領域、 層間絶縁膜、 上部メタル配線は省略している。 また、 図 1では構造が省略されているが、 参照番号 2 5， 2 6は図 1 0に示す従来例と同 じ構造を有する基板バイアス可変トランジスタを表し、 参照番号 2 7， 2 8は図 1 0に示す従来例と同じ構造を有する D TM O Sを表す。 また、 図 1において、 図 1 0に示した従来例の構成部と同一構成部は、 図 1 0における構成部と同一参 照番号を付して説明を省略する。
図 1の半導体装置では、 図 1 0に示す従来例の半導体装置における N型の深い ウエノ k l域 1 2が、 ゥェル不純物が注入されていない領域 （P型半導体基板 1 1 の部分） で電気的に分断されている。 ゥエル不純物が注入されていない領域は、 ゥエル不純物注入時に、 フォトレジストでマスクすればよい。
次に、 図 1に示す半導体装置の作成手順を述べる。 前記半導体基板 1 1上に、 素子分離領域 1 6を形成する。 素子分離領域 1 6は、 例えば S T I法を用いて形 成することができる。 しかし、 素子分離領域 1 6の形成方法は S T I法に限らず、 素子分離領域 1 6が浅いゥエル領域を電気的に分離する機能をもてばよい。 例え ば、 素子分離領域に埋めこまれる物質は、 シリコン酸ィヒ膜、 シリコン窒化膜の他 に、 ポリシリコンゃァモノレファスシリコンなどの導電性物質でもよい。 ただし、 ポリシリコンゃァモルファスシリコンなどの導電性物質を埋めこむ場合は、 素子 分離領域 1 6の側壁をあらかじめ酸化しておくなどして、 素子分離領域の絶縁性 を確保しておく必要がある。
前記素子分離領域 1 6の深さは、 互いに隣り合う素子の浅いゥェル領域を電気 的に分離し、 かつ深いゥヱル領域は電気的に分離しないように設定される。 素子 分離領域 1 6の深さは、 例えば、 0 . 2〜2 μ πιとするのが好ましい。
次に、 前記半導体基板 1 1には、 複数個の Ν型の深いウエノ 域 1 2， 1 2が 形成される。 従来例の手順と異なるのは、 Ν型の深いゥエル領域 1 2， 1 2を分 断したい場所では、 フォトレジストで不純物注入がされないようにマスクすると いう点である。 不純物注入の条件は、 後述する実施の形態 4に記載のものと同じ でよい。
なお、 前記 Ν型の深いゥェル領域 1 2 , 1 2は半導体基板 （Ρ型の導電型をも つ） 1 1によって電気的に分離されているが、 半導体基板 1 1の不純物濃度は薄 い （1 0 1 5 c m—3程度） ので、 N型の深いゥェル領域 1 2 , 1 2間でのパンチ スルーを防止するためには十分な分離幅をもたせる必要がある。
次に、 前記 N型の深いウエノ 域 12, 12の各々の上に P型の深いウエノレ領 域 13， 13が形成される。 不純物注入の条件は、 後述する実施の形態 4に記載 のものと同じで良い。 各 1つの N型の深いウエノレ領域 12の上の 2つの P型の深 ぃゥエル領域 13, 13は、 N型の深いゥェ 域 12の浅い部分によって電気 的に分断されている。 更に、 P型の深いゥェル領域 13上に第 1の N型の浅いゥ エル領域 14が形成されると共に、 N型の深いウエノ 域 12上に第 2の N型の 浅いウエノ^ g域 14が形成される。 N型を与える不純物イオンとしては31 P+が 挙げられる。 例えば、 不純物イオンとして31 P+を使用した場合、 注入エネルギ 一として 130〜900KeV、 注入量として δ Χ Ι θΗ Ι Χ Ι θ οπ 2 の条件で形成することができる。
次に、 前記 P型の深いゥエル領域 13上に第 1の P型の浅いゥエル領域 15が 形成されると共に、 N型の深いゥエル領域 12上に第 2の P型の浅いウエノ^域 15が形成される。 P型を与える不純物イオンとしては11 B+が挙げられる。 例 えば、 不純物ィオンとして11 B'ィオンを使用した場合、 注入エネルギーとして 60〜500KeV、 注入量として 5 X 1011〜： L X 10l4 cm— 2 の条件で开 成することができる。
ゥエノ 域を形成するための不純物注入の順番は上記の限りではなく、 順番を 入れ替えてもよい。
なお、 前記浅レヽゥエル領域 14， 15と深いゥエノ 域 12, 13との接合の 深さ、 および N型の深いウエノ!^ S域 12と P型の深いゥエル領域 13との接合の 深さは、 上記浅いゥエル領域 14, 15の注入条件、 深いウエノ^ H域 12， 13 の注入条件およびこれより後に行われる熱工程により決定される。 上記素子分離 領域 16の深さは、 隣接する素子の浅いゥエル領域 14， 15が電気的に分離さ れ、 かつ深いゥエル領域 12， 13は電気的に分離されないように設定される。 更に、 前記浅いゥエル領域 14， 15の抵抗を低減するため、 浅いゥェル領域 14， 15の不純物ィオンと同じ導電型の高濃度埋込領域を浅レヽゥエル領域 14， 15中に形成しても良い。 浅いゥエル領域 14， 15の抵抗が減少すると、 ゲー ト電極への入力が速やかに浅いゥエル領域 14, 15に伝播し、 基板バイアス効 果を十分に得ることができ、 DTMOS 2 7， 28の動作の高速ィヒが実現される。 高濃度埋込領域は、 例えば、 P型の浅いゥェル中に形成する場合は、 不純物ィォ ンとして11 B+、 注入エネルギーとして: L 0 0〜40 OKe V、 注入量として 1 X 1 012〜l X 1 0" cnT 2の条件で、 または N型の浅いゥエル中に形成する 場合は、 不純物ィオンとして31 P +、 注入エネルギーとして 240〜7 5 0K e
V、 注入量として l X 1 012〜l X 1 014 c m— 2 の条件で、 それぞれ形成する ことができる。
更にまた、 基板表面領域で不純物濃度が薄くなり過ぎるのを防ぐために、 浅い ゥエル領域 1 4， 1 5の不純物イオンと同じ導電型の不純物イオンを、 浅いゥェ ル領域 1 4， 1 5内にパンチスルーストッパー注入しても良い。 パンチスルース トッパー注入は、 例えば、 P型の浅いゥヱル領域 1 5中に形成する場合は、 不純 物イオンとして11 B+、 注入エネルギーとして 1 0〜60Ke V、 注入量として 5 X 1 011〜； L X 1 013 cm— 2の条件で、 また、 N型の浅いゥエル領域 1 4中 に形成する場合は、 不純物イオンとして31 P 注入エネルギーとして 30〜 1 5 O Ke V、 注入量として 5 X 1 θη〜1 X 1 013 cm' 2 の条件で、 それぞれ 行うことができる。
次に、 図示しないが、 ゲート絶縁膜とゲート電極 （図 1 0に示す従来例のグー ト絶縁膜 2 3とゲート電極 24を参照） がこの順で形成される。
前記グート絶縁膜としては、 絶縁性を有する限りその材質は特に限定されない。 この実施の形態 1のように、 シリコン基板 1 1を使用した場合は、 ゲート絶縁膜 として、 シリコン酸化膜、 シリコン窒化膜またはそれらの積層体を使用すること ができる。 また、 酸化アルミニウム膜、 酸化チタニウム膜、 酸化タンタル膜など の高誘電膜またはそれらの積層体を使用することもできる。 グート絶縁膜として シリコン酸化膜を用いた場合、 ゲート絶縁膜は 1〜 1 0 nmの厚さを有すること が好ましい。 ゲート絶縁膜は、 CVD (化学的気相成長） 法、 スパッタ法、 熱酸 化法等の方法で形成することができる。
次に、 前記ゲート電極としては、 導電性を有する限りその材質は特に限定され な V、。 ここで、 シリコン基板を使用した場合は、 ポリシリコン、 単結晶シリコン 等のシリコン膜が挙げられる。 また、 前記以外にも、 アルミニウム、 銅等の金属 膜が挙げられる。 ゲート電極は、 0. 1~0. 4 xmの厚さを有することが好ま しい。 ゲート電極は、 CVD法、 蒸着法等の方法で形成することができる。
更に、 ゲート電極の側壁に、 サイドウォールスぺーサ一を形成しても良い。 こ のサイドウォールスぺーサ一の材質は絶縁膜である限りは特に限定されず、 酸化 シリコン、 窒化シリコン等が挙げられる。
次に、 図示しないが、 DTMOSとなるべき部分に、 ゲート一基板接続領域を 形成する。 ソース領域、 ドレイン領域およびチヤネノ 域以外の領域において、 グート電極と浅いウエノ^域を電気的に接続するゲート一基板接続領域を形成す るために、 グート電極およびゲート酸化膜の一部を下地基板が露出するまでエツ チングする。 この露出した領域には、 不純物濃度が濃い領域 （NMOSの場合は P型の不純物が濃い領域、 PMOSの場合は N型の不純物が濃い領域） が形成さ れる。 後に行うシリサイド化工程により、 ゲート一基板接続領域において、 ゲー ト電極と浅いゥエル領域が電気的に接続される。
次に、 前記浅いゥエル領域 14, 15の表面層には、 図示しないが、 浅いゥェ ノ W貝域 14， 1 5の導電型とは反対導電型のソース領域およびドレイン領域が形 成される。
前記ソース領域およびドレイン領域の形成方法は、 例えば、 ゲート電極をマス クとして浅いゥエル領域とは反対導電型の不純物イオンを注入することにより自 己整合的に形成することができる。 前記ソース領域おょぴドレイン領域は、 例え ば、 不純物イオンとして75 A s +ィオンを使用した場合、 注入エネルギーとして 3〜： L 0 OKe V、 注入量として 1 X 1015〜1 X 1016 cm—2 の条件、 また は、 不純物イオンとして11 B+イオンを使用した場合、 注入エネルギーとして 1 〜2 OKe V、 注入量として； L X 1015~1 X 1016 cm"2 の条件で形成する ことができる。 なお、 ゲート電極の下の浅いウエノ^域の表面層はチヤネノ^域 として機能する。
更に、 前記ソース領域およびドレイン領域は、 ゲート電極側に L D D (Lightly Doped Drain) 領域を備えていてもよい。 LDD領域の形成方法は、 例えば、 ゲ 一ト電極をマスクとして浅いゥエル領域とは反対導電型の不純物イオンを注入す ることにより自己整合的に形成することができる。 この場合、 ソース領域および ドレイン領域は、 LDD領域を形成した後、 ゲート電極の側壁にサイドウォール スぺーサーを形成し、 ゲート電極とサイドウオールスぺーサーをマスクとしてィ オン注入することにより自己整合的に形成することができる。 LDD領域を形成 するための不純物ィオンの注入は、 例えば、 不純物イオンとして75 A s +イオン を使用した場合、 注入エネルギーとして 3〜： L O OKeV、 注入量として 5 X 1013〜l X 10" cm-2の条件、 または不純物イオンとして11 B+イオンを 使用した場合、 注入エネルギーとして 1〜 20 K e V、 注入量として 1 X 10 13〜5X 1014 cm— 2の条件で形成することができる。
なお、 前記ソース領域、 ドレイン領域おょぴ LDD領域形成用の不純物イオン として上記11 B +イオンや75 A s +イオン以外にも、 31 P +イオン、 122 Sb +ィォ ン、 115 I n +イオン、 49BF2 +イオン等も使用することができる。
ところで、 前記ソース領域、 ドレイン領域およびゲート電極は、 それぞれの抵 抗を下げ、 それぞれと接続する配線との導電性を向上させるために、 その表面層 がシリサイドィ匕される。 このシリサイド化により、 ゲート一基板接続領域におい てゲート電極と浅いゥエル領域が電気的に接続される。 シリサイドとしては、 タ ングステンシリサイド、 チタンシリサイド等が挙げられる。
なお、 前記ソース領域およびドレイン領域は積上げ型にしてもよい （特開 20 00-8281 5号公報参照） 。 この場合は、 ソース領域およびドレイン領域の 面積を小さくでき、 高集積化が可能となる。
この後、 不純物の活性ィヒアニールを行う。 活性化ァニールは、 不純物が十分に 活性化され、 かつ不純物が過度に拡散しないような条件で行う。 例えば、 N型の 不純物が75 A s +で P型の不純物が11 B+である場合は、 75 A s +を注入後に 80 0〜1000°Cで 10〜100分程度ァニールし、 その後11 B+を注入してから 800〜1000°Cで 10〜100秒ァニーノレすることができる。 なお、 浅いゥ エル領域、 および、 深いウエノ 域の不純物プロファイルをなだらかにするため に、 ソース領域およびドレイン領域の不純物を注入する前に別にァニールをして あよい。
この後、 公知の手法により、 配線等を形成することにより半導体装置を形成す ることができる。 なお、 上記では説明の便宜上、 基板バイアス可変トランジスタ 25, 26と13 TMOS 27, 28のみを形成しているが、 通常の MOS FETが混在していて も良い。 もしくは、 DTMOSと通常の MOSFETのみでもよい。 この場合は、 通常の MO SFETとすべき素子においては浅いウエノ^ B域の電位を固定すれば よい。
かくして、 本実施の形態 1の半導体装匱では、 1つの基板 11上に N型の基板 バイアス可変トランジスタ 26, 26， ····の回路ブロックを複数個形成するこ とができるのみならず、 P型の基板バイアス可変トランジスタ 25, 25, ···· の回路ブロックをも複数個形成することができる。 したがって、 N型と P型の 各々の回路プロックについて、 アクティブ状態にすべき回路ブロックとスタンド ノ ィ状態にすべき回路プロックとを適切に分けることができ、 半導体装置を低消 費電力化することができる。
前記実施の形態 1では、 P型の半導体基板 11を用いたが、 N型の半導体基板 を用いて、 各ゥエル領域の導電型を前述と反対にしても、 全く同様な作用、 効果 が得られる。
(実施の形態 2)
本発明の実施の形態 2を、 図 2を用いて説明する。 図 2は、 本発明の実施の形 態 2の半導体装置の断面図である。 この図 2では、 ゲート絶縁膜、 ゲート電極、 ソース領域、 ドレイン領域、 層間絶縁膜、 上部メタル配線は省略している。 また、 図 2において、 図 1に示した構成部と同一構成部は、 図 1における構成部と同一 参照番号を付して、 説明を省略する。
本実施の形態 2の半導体装置が、 実施の形態 1の半導体装置と異なるのは、 N 型の深いゥェル領域 12, 12を分断する個所に、 P型の不純物領域 35を設け ている点である。 この P型の不純物領域 35の不純物濃度は、 P型の基板 11の 不純物濃度よりも濃いので、 N型の深いゥエル領域 12， 12間のパンチスルー を効果的に抑制することができる。 したがって、 N型の深いウエノ^域 12, 1 2間を電気的に分離するためのマージンを小さくすることができる。
次に、 図 2に示す半導体装置の作成手順を述べる。 本実施の形態 2の半導体装 置を作成する手順が、 実施の形態 1の半導体装置を作成する手順と異なるのは、 P型の不純物領域 3 5を形成するための工程が増えるという点のみである。
前記 P型の不純物領域 3 5は、 N型の深いゥエル領域 1 2， 1 2を分離するた めのものであるから、 N型の深いゥエル領域 1 2と同程度の深さをもつのが好ま しい。 そのためには、 P型の不純物領域 35を形成するためのフォトマスクを 1 枚増やすのが好ましい。
前記 P型の不純物領域 3 5を形成するための不純物注入は、 例えば、 不純物ィ オンとして11 B +イオンを使用した場合、 注入エネルギーとして 1 00~1 50 0 K e V、 注入量として S X l OU l X l OM cm— 2 の条件で形成すること ができる。
なお、 P型の不純物領域 35を形成する際、 基板表面に近い領域で十分な不純 物濃度を得るために、 上記不純物注入に続いて浅い不純物注入も行う （2段注入 となる） のが好ましい。 この、 浅いゥエル注入は、 例えば、 不純物イオンとして 11 B +イオンを使用した場合、 注入エネルギーとして 60〜500KeV、 注入 量として S X l OU l X l O cm—2 の条件で形成することができる。 なお、 P型の浅いゥエル領域 1 5の不純物注入工程が、 この浅い不純物注入を兼ねるこ ともできる。 その場合、 不純物注入工程を 1工程減らすことができる。
かくして、 P型の不純物領域 3 5が形成されることにより、 N型の深いウエノレ 領域 1 2， 1 2間のパンチスルーが抑制される。 したがって、 実施の形態 1の半 導体装置に比べて、 N型の深いゥエル領域 1 2， 1 2間のマージンが小さくなつ て、 集積度を向上させることができる。
(実施の形態 3)
本発明の実施の形態 3を、 図 3を用いて説明する。 図 3は、 本発明の第 3の形 態である半導体装置の断面図である。 図 3では、 ゲート絶縁膜、 ゲート電極、 ソ ース領域、 ドレイン領域、 層間絶縁膜、 上部メタル配線は省略している。 また、 図 3において、 図 2に示した構成部と同一構成部は、 図 2における構成部と同一 参照番号を付して、 詳しい説明を省略する。
本実施の形態 3の半導体装置が、 実施の形態 2の半導体装置と異なるのは、 次 の点のみである。
第 1に、 N型の深いゥエル領域 1 2， 1 2を分離すると共に、 パンチスルーを 防止するための P型の不純物領域 3 5を形成する場所に、 前述の素子分離領域 1 6の幅よりも広い幅を有する素子分離領域 1 6 1を設けている。 これにより、 ゥ エル領域 （シリコン基板） と、 ゲート配線やメタル配線との寄生容量を減らすこ とができる。 更に、 実施の形態 2の半導体装置において、 P型の不純物領域 3 5 を形成する際行った浅い不純物注入が不要となり、 1回の不純物注入で足りる。 第 2に、 P型の不純物領域 3 5を形成する場所以外の場所でも、 広い素子分離 領域 1 6 2を設けている。 この素子分離領域 1 6 2の幅は、 以下のように設定さ れる。 前記素子分離領域 1 6 2の両側で深レヽゥエル領域 1 2 , 1 3の導電型が異 なる場合、 例えば、 N型 D TMO S 2 7と N型基板バイアス可変トランジスタ 2 6との境界では、 N型 D TMO S 2 7側の深いゥエル領域 1 2が N型で、 N型基 板バイァス可変トランジスタ 2 6側の深いゥエル領域 1 3， 1 2が P型 ZN型の 積層構造となる。 ここでは、 P型/ N型積層構造の深い側である N型の深いゥェ ル領域 1 2は素子分離という観点では影響を与えていないので、 素子分離領域 1 6 2の両側で深いウエノ 1^1域 1 2， 1 3の導電型が反対であると言える。 この場 合、 N型 D TMO S 2 7の P型の浅いウエノレ領域 1 5と、 N型基板バイアス可変 トランジスタ 2 6の P型の深いゥエル領域 1 3との間のパンチスルーが問題とな る。 更に、 N型 D TMO S 2 7の N型の深いウエノ 域 1 2にある不純物が拡散 し、 Ν型基板バイァス可変トランジスタ 2 6の閾値が変化する可能性がある。 別 の例としては、 Ν型 D TMO S 2 7と P型 D TMO S 2 8との境界が挙げられ、 同様な問題が起こる。 この場合、 境界にある素子分離領域 1 6 2の両側では、 浅 ぃゥエル領域 1 5， 1 4の導電型が互いに反対であり、 かつ、 深いゥエル領域 1 2 , 1 3の導電型も互いに反対である。 その他、 図示しないが、 P型 D TMO S と P型基板バイァス可変トランジスタとの境界、 P型 D TMO Sと N型基板バイ ァス可変トランジスタとの境界、 N型 D TMO Sと P型基板バイアス可変トラン ジスタとの境界、 および N型基板バイアス可変トランジスタと P型基板バイアス 可変トランジスタとの境界においても、 同様な問題が起こる。 そのため、 素子分 離領域 1 6 2の両側で浅いウエノ^域 1 4， 1 5の導電型が反対である場合、 素 子分離領域 1 6 2の両側で深いゥエル領域 1 2 , 1 3の導電型が反対である場合、 および、 素子分離領域 1 6 2の両側で浅いゥェル領域 1 2， 1 3の導電型が反対 で、 力つ深いウエノ 域 1 2， 1 3の導電型も反対である場合は、 素子分離領域 1 6 2の幅は、 上述のパンチスルーおよび閾値の変化が起こらない程度に広い必 要がある。 例えば、 深 ヽゥエル領域の不純物注入飛程を、 0 . 3 / m程度と非常 に浅くしたとしても、 不純物は注入時に横方向にも広がり、 更にはその後の熱拡 散により、 さらに横方向に拡散する。 上記の注入条件でも、 素子分離領域の幅が 0 . 1 8 / m未満の時は、 閾値の変化を抑制することができなかった。 また、 素 子分離領域の幅が 0 . 7 n m以上では、 素子分離に要するマージンが無視できな くなる。 したがって、 上述のパンチスルー及び閾値の変化が起こらないためには、 素子分離領域 1 6 2の幅は 0 . 1 8〜0 . 7 μ ιηとするのが好ましい。 一方、 素 子分離領域 1 6の両側で、 浅いゥエル領域 1 4または 1 5の導電型が同じであり、 かつ、 深 ヽゥエル領域 1 2または 1 3の導電型も同じ場合 （浅 、ゥエル領域と深 いウエノ 域の導電型は異なっていても良い） は、 素子分離領域 1 6の幅は小さ い方が、 マージンを小さくすることができる。 したがって、 加工の限界の寸法に 近くするのが普通である。 この場合、 素子分離領域 1 6の幅は、 例えば、 0 . 0 5〜0 . 3 5 μ ιηとすることができる。
本実施の形態 3の半導体装置においては、 Ν型の深いゥエル領域 1 2 , 1 2を 分離するための Ρ型の不純物領域 3 5の上に、 広い素子分離領域 1 6 1を設けて いるために、 寄生容量を低減することができる。 したがって、 回路の高速化、 ま たは低消費電力化を図ることができる。 また、 Ρ型の不純物領域 3 5を形成する 際の不純物注入工程を簡略化することができる。 したがって、 製造コストを削減 することができる。
(実施の形態 4 )
実施の形態 1〜 3の半導体装置では、 以下に述べる問題がある。
実施の形態 1〜 3の半導体装置では、 Ρ型基板バイァス可変トランジスタ 2 5， 2 5， · · · ·の回路ブロックにおける Ν型の深いゥエル領域 1 2は、 Ν型基板バイ ァス可変トランジスタ 2 6の回路プロックゃ D TMO S 2 7 , 2 8の回路プロッ クにおける Ν型の深いゥェル領域 1 2と一体になっている。 したがって、 Ρ型の 基板バイアス可変トランジスタ 2 5の回路ブロックにおいてアクティブ ·スタン ドバイ切り替えを行うと、 Ν型の深いゥエル領域 1 2全体のバイアスが変化し、 多量の電荷を充放電することになる。 このため、 消費電力が増加することとなる。 更にまた、 実施の形態 1〜3の半導体装置では、 P型の基板バイアス可変トラ ンジスタ 25をアクティブ状態にすると （すなわち、 N型の深いゥェル領域 12 に電源電圧より低い電位を与えると） 、 ラッチアップ現象を誘発しやすくする可 能性がある。 P型 DTMOS 28の N型の浅いウエノ l^g域 14、 P型の深いゥェ ル領域 13、 N型の深いウエノ！^頁域 12、 および N型 DTMO S 27の P型の浅 いウエノレ領域 15を通る経路からなる NPNP構造において、 P型 DTMOS 2 8の N型の浅いウエノ^域 14に接地電位以下のバイアスがかかった場合 （アン ダーシュート） を考える。 DTMOS 27, 28はゲート電極と浅いウエノ 1^1域 15， 14が電気的に接続されているので、 ゲート電極を通じて P型 DTMOS 28の N型の浅いウエノレ領域 14に接地電位以下のバイアスがかかりうる。 この とき、 P型 DTMOS 28の N型の浅いウエノ l^S域 14と、 P型の深いゥエル領 域 13との間の接合には順方向電圧がかかるので、 P型の深いゥエル領域 13に は電子が注入される。 P型の深いゥェル領域 13に注入された電子は、 N型の深 ぃゥエル領域 1 2に到達し、 N型の深いウエノ 域 12の電位を下げる。 N型の 深いウエノ 域 12の電位が下がると、 N型 DTMOS 27の P型の浅いゥェル 領域 15から N型の深いウエノ 域 12にホールが注入される。 N型の深いゥェ ノ^域 12に注入されたホールは、 P型の深いウエノ 域 13に到達し、 P型の 深いウエノ！ ^域 13の電位を上げる。 P型の深いゥェル領域 13の電位が上がる と、 P型 DTMOS 28の N型の浅いゥェル領域 14から P型の深いウエノ^ S域 13への電子注入がますます増加する。 以上の過程が繰り返されて （正の帰還が かかり） 、 上記 NPNP構造に異常電流が流れ、 ラッチアップ現象が発生する。 ここで、 最初から N型の深いウエノ 1 H域 12に電源電圧より低い電圧がかかって いれば （すなわち、 P型の基板バイアス可変トランジスタ 25がアクティブ状態 にあれば） 、 よりラッチアップ現象が起こりやすい。 また、 P型の基板バイアス 可変トランジスタ 25がスタンドバイ状態になっても （すなわち、 N型の深いゥ エル領域 12に電源電圧より高い電位を与えても） 、 ラッチアップ現象を誘発し やすくする可能性がある。 この場合は、 N型 DTMOS 27の P型の浅いゥエル 領域 15と N型の深レヽウエノ 1貝域 12との接合、 および P型の深いウエノ 域 1 3と N型の深いウエノレ領域 12との接合に大きな逆バイアスがかかる。 そのため、 N型 DTMOS 27の P型の浅いゥエル領域 15と P型の深いゥエル領域 13と の間でパンチスルーが起こり、 上記 NPNP構造でラツチアップ現象が起こる引 きがねとなる。 なお、 ラッチアップの経路としては、 上記の他に、 N型 DTMO S 27のドレイン領域、 N型 DTMOS 27の P型の浅いウエノ 域 1 5、 N型 の深いゥェ 域 12および P型の深いゥエル領域 13を通る経路からなる NP NP構造なども挙げられる。 このように、 N型の深いゥエル領域 12のバイアス が大きく変化すると、 ラッチアップ現象の制御が難しくなる。 このため、 素子の 信頼性が低下することとなる。
本発明の実施の形態 4は、 以上の問題を解決したものであり、 図 4〜8を用い て説明する。
図 4および図 5は、 本発明の実施の形態 4の半導体装置の断面図である。 図 4 および図 5では、 層間絶縁膜、 上部メタル配線は省略している。 図 6は、 平面の 模式図である。
まず、 本実施の形態の半導体装置を、 図 4を用いて説明する。 図 4に示す半導 体装置が図 1〜図 3に示す半導体装置と異なるのは、 次の点である。 すなわち、 P型基板バイアス可変トランジスタ 25， 25, ····の回路ブロックにおける N 型の深いゥエル領域 12と、 N型基板バイアス可変トランジスタ 26, 2
6, ····の回路プロックや DTMOS部 （DTMOS 27, 28を含む領域） に おける N型の深いゥエル領域 12とは、 電気的に分離されている点である。 N型 の深いゥエル領域 12， 1 2を分離する場所には、 図 4に描かれているように、 素子分離領域 165を設けている。 このように、 N型の深いウエノ 域 12， 1 2を分離する場所に素子分離領域 165を設けておくことにより、 素子分離領域 165がない場合に比べて、 ゲート配線や上部メタル配線との寄生容量を減少す ることができる。
N型の深レ、ゥェ 域 12, 12を分断する場所は、 P型の基板バイァス可変 トランジスタ 25へのウェルバィァス入力端子 29からの入力電位が、 N型の基 板バイアス可変トランジスタ 26， 26， ····の回路ブロックおよび DTMOS 部に及ばないようにするのが好ましい。 すなわち、 N型の深いゥヱル領域 12， 1 2を分断する場所は、 P型の基板バイアス可変トランジスタ 2 5の回路プロッ クと N型の基板バイアス可変トランジスタ 2 6の回路ブロックとの境界、 または、 N型の基板バイアス可変トランジスタ 2 6の回路プロックと D TMO S部との境 界にするのが好ましい。 図 5は、 P型の基板バイアス可変トランジスタ 2 5の回 路ブロックと N型の D TMO S部 （N型の D TMO S 2 7を含む領域） との境界 の断面を示す。 P型の基板バイアス可変トランジスタ 2 5の回路ブロックと P型 の D TMO S部 （P型の D TMO S 2 7を含む領域） との境界は、 P型の基板バ ィァス可変トランジスタ 2 5の回路プロック部と N型の基板バイァス可変トラン ジスタ 2 6の回路ブロックとの境界の場合に類似している。
次に、 本実施の形態 4の半導体装置を、 図 6を用いて説明する。 なお、 図 6で は回路を構成するための個々の配線やバイァス発生回路は省略している。 半導体 基板上には、 電位が変動する N型の深いウエノ 域 （P型の基板バイアス可変ト ランジスタへのウエノレバィァス入力端子と接続されている N型の深いウエノレ頃 域） が形成された領域 5 1がある。 更に、 半導体基板上には、 電位が固定された N型の深いゥェノ 域が形成された領域 5 2がある。 電位が変動する N型の深い ゥエル領域が形成された領域 5 1内には、 P型の基板バイアス可変トランジスタ からなるブロック 5 3が形成されている。 電位が固定された N型の深いゥエル領 域 5 2内には、 N型の基板バイアス可変トランジスタからなるブロック 5 4、 N 型の D TMO Sからなるブロック 5 5および P型の D TMO Sからなるブロック 5 6が形成されている。
P型の基板バイアス可変トランジスタからなるブロック 5 3は、 基板バイアス トランジスタの共通のゥエル領域を結ぶ上部配線 5 7で、 他の P型の基板バイァ ス可変トランジスタからなるブロック 5 3と接続されている。 こうして互いに接 続された P型の基板バイアス可変トランジスタからなるプロック 5 3 , 5 3は、 ( P型の基板バイアス可変トランジスタからなる） 1つの回路プロックとなる。 この回路ブロックの共通のゥエル領域には、 バイアス発生回路から、 アクティブ 時には電源電圧または電源電圧より低い電圧が与えられ、 スタンドバイ時には電 源電圧より高い電圧が与えられる。
N型の基板バイアス可変トランジスタからなるプロック 5 4は、 N型の基板バ ィァストランジスタの共通のゥエノ 域を結ぶ上部配線 57で、 他の N型の基板 バイアス可変トランジスタからなるブロック 54と接続されている。 こうして互 いに接続された N型の基板バイアス可変トランジスタからなるプロック 54， 5 4は、 （N型の基板バイアス可変トランジスタからなる） 1つの回路プロックと なる。 この回路プロックの共通のウエノ 域には、 バイアス発生回路から、 ァク ティプ時には 0 Vまたは正の電圧が与えられ、 スタンドバイ時には負の電圧が与 えられる。
図 4およぴ図 5で示すゥェル構造を用い、 更に、 図 6で示すように配置するこ とにより、 基板バイァス可変トランジスタと D TMO Sが混在する回路にお!/、て、 容易に複数の基板バイアス可変トランジスタの回路プロックを形成することがで きる。 また、 N型の素子と P型の素子を上部配線で接続して相補型 MOS (CM OS) 回路を組むことができる。
次に、 図 4〜 6に示された半導体装置の作成手順を述べる。
本実施の形態 4の半導体装置を作成する手順は、 実施の形態 1の半導体装置を 作成する場合と同じである。 図 4に示された半導体装置の深いウエノ^域を形成 する場合を、 図 7およぴ図 8で説明する。
図 7に示すように、 半導体基板 11には、 フォトレジスト 33をマスクとして、 N型の深いウエノ^域 12 aが形成される。 N型を与える不純物イオンとしては 31 P+が挙げられる。 例えば、 不純物イオンとして31 P+を使用した場合、 注入 エネルギーとして 500〜3000KeV、 注入量として 5 Χ 10"〜1 Χ 1
014 cm—2 の条件で形成することができる。 つづいて、 同じマスク 33を用い て、 P型の深いゥェル領域 13を、 N型の深いゥエル領域 12 aより浅い位置に 形成する。 P型を与える不純物イオンとしては11 B+が挙げられる。 例えば、 不 純物イオンとして11 B +イオンを使用した場合、 注入エネルギーとして 10◦〜 1000 K e V、 注入量として 5X 1011〜： L X 1014 cnT2 の条件で形成す ることができる。
次に、 図 8に示すように、 フォトレジスト 34をマスクとして、 N型の深いゥ エル領域 12 bが形成される。 N型の深いウエノレ領域 12 bの不純物注入の深さ は、 N型の深いウエノ 1 H域 12 aよりも浅く、 P型の深いウエノ 域 13と同程 度であるのが好ましい。 N型を与える不純物イオンとしては31 P+が挙げられる。 例えば、 不純物イオンとして31 P+を使用した場合、 注入エネルギーとして 24 0〜1500KeV、 注入量として 5 X 1011〜： L X 1014 cm_2 の条件で形 成することができる。 領域 12 aと領域 12 bは一体となって N型の深いゥエル 領域となる。 また、 領域 12 bを分断すれば （不純物注入がされないようにフォ トレジスト 34でマスクする） 、 N型の深いゥェル領域を電気的に分離すること ができる。
なお、 N型の深いゥエル領域 12は半導体基板 （P型の導電型をもつ） 11に よって電気的に分離されている。 通常、 半導体基板 11の不純物濃度は薄い （1 015 cmf3程度） ので、 N型の深いゥエル領域 12, 12間でのパンチスルーを 防止するためには十分な分離幅をもたせる必要がある。 N型の深 、ゥェル領域 1 2, 12間でのパンチスルーを防止するためには、 実施の形態 2または実施の形 態 3で行ったように、 リソグラフィマスクを 1枚増やして、 N型の深いゥェ / 域 12， 12間に P型の不純物を注入してもよい。
なお、 上記では説明の便宜上、 基板バイアス可変トランジスタ 25， 26と D
TMOS 27, 28のみを形成しているが、 通常構造の MOSFETが混在して いても良い。 この場合は、 通常の MOSFETとすべき素子においては浅いゥェ / 域の電位を固定すればよ 、。
図 4, 5に示すように、 上記半導体装置において、 DTMOS 27， 28の浅 ぃゥエル領域 15， 14は、 反対導電型の深レ、ゥエル領域 12, 13と素子分離 領域 162とによって、 素子毎に電気的に分離されている。 また、 P型の基板バ ィァス可変トランジスタ 25の共通ゥエノ 域 12, 14は、 素子分離領域 16 5および P型半導体領域 1 1によって、 回路ブロック毎に電気的に分離されてい る。 更にまた、 N型の基板バイアス可変トランジスタ 26の共通ゥエル領域 13， 15は、 素子分離領域 162， 165および N型の深いゥエル領域 12によって、 回路プロック毎に電気的に分離されている。
したがって、 本実施の形態 4の半導体装置によれば、 各導電型について、 基板 バイァス可変トランジスタ 25， 26の回路プロックを任意の数形成することが できる。 これにより、 アクティブ状態にすべき回路プロックとスタンドバイ状態 にすべき回路プロックとを適切に分けることができ、 半導体装置の消費電力を減 少することができる。
更に、 本実施の形態 4の半導体装置によれば、 基板バイアス可変トランジスタ 2 5， 2 6の共通ゥエル領域 1 2， 1 4 ; 1 3， 1 5と、 それに接する反対導電 型のウエノ 域との P N接合の面積は、 基板バイアス可変トランジスタ 2 5， 2 6の回路ブロックの面積程度に抑えることができる。 したがって、 本実施の形態 4の半導体装置では、 基板バイァス可変トランジスタ 2 5， 2 6の共通ゥエノ 1 頁 域の電位が変化した時の電荷の充放電が減少する。 これにより、 半導体装置の消 費電力を減少することができる。
更にまた、 本実施の开態 4の半導体装置によれば、 N型の基板バイアス可変ト ランジスタ 2 6のブロックおよび D TMO S 2 7 , 2 8のプロックにおいては、 N型の深いゥエル領域 1 2の電位が固定されている。 そのため、 ラッチアップ現 象の制御が容易になる。 これにより、 半導体装置の信頼性が向上する。
(実施の形態 5 )
実施の形態 1〜4のいずれかの半導体装置を用いて、 図示しないが， CMO S 回路を組むこともできる。 低電圧駆動で高駆動電流が得られる D TMO Sと、 ォ フリーク電流を非常に小さくできる基板バイァス可変トランジスタとの、 それぞ れの利点を適切に組み合わせることにより、 低消費電力かつ高速な CMO S回路 を実現することができる。 更に、 基板バイアス可変トランジスタの回路ブロック を複数個形成して、 アクティブ状態にすべき回路ブロック以外はスタンドバイ状 態にすれば、 CMO S回路をより低消費電力化することが可能となる。
(実施の形態 6 )
実施の形態 1〜5のいずれ力の半導体装置を、 電池駆動の携帯電子機器、 特に 携帯情報端末に用いることができる。 携帯電子機器としては、 携帯情報端末、 携 帯電話、 ゲーム機器などが挙げられる。
図 9は、 携帯電話の例を示している。 制御回路 1 1 1には、 本発明の半導体装 置が組み込まれている。 なお、 前記制御回路 1 1 1は、 本発明の半導体装置から なる論理回路と、 メモリとを混載した L S I (大規模集積回路） から成っていて もよレヽ。 1 1 2は電池、 1 1 3は R F (無線周波数） 回路部、 1 1 4は表示部、 1 1 5はアンテナ部、 1 1 6は信号線、 1 1 7は電源線である。
本発明の半導体装置を携帯電子機器に用いることにより、 携帯電子機器の機能 と動作速度を保ったまま L S I部の消費電力を大幅に下げることが可能になる。 これにより、 電池寿命を大幅にのばすことが可能になる。
本発明の半導体装置は、 D TMO Sと基板バイアス可変トランジスタとを含む 半導体装置において、 半導体基板とは反対導電型をもつ深いウエノ 域を電気的 に分離するものである。
これにより、 異なる導電型の各々について、 基板バイアス可変トランジスタの 回路プロックを複数個形成することができる。 したがって、 いずれの導電型につ いても、 アクティブ状態にすべき回路ブロックとスタンドバイ状態にすべき回路 ブロックとを適切に分けることができ、 半導体装置の消費電力を減少することが できる。
また、 本発明の 1実施の形態では、 基板バイアス可変トランジスタからなる回 路ブロックにおける深いゥェル領域と、 他の素子部 （反対導電型の基板バイアス 可変トランジスタからなる回路ブロックおよび D TMO S部） における深いゥェ ル領域とを、 電気的に分離している。 したがって、 深いウエノ 1^1域の境界での P N接合による寄生容量を減少することが可能であり、 半導体装置の消費電力を減 少することができる。 更にまた、 D TMO S部の深いウエノレ領域の電位を固定す ることができるから、 ラッチアツプ現象を抑制することが可能である。
更にまた、 本発明の 1実施の形態の半導体装置では、 素子分離領域の一方の側 にある浅いウエノ^ S域と他方の側にある浅いゥエノ^域の導電型が異なり、 また は、 素子分離領域の一方の側にある深いゥエル領域と他方の側にある深いゥエル 領域の導電型が異なる場合は、 その素子分離領域の幅を、 両側の浅いウエノ ι 貢域 の導電型が同じで、 かつ、 両側の深いゥエル領域の導電型が同じである素子分離 領域の幅よりも広くしている。 したがって、 ゥエル領域間のパンチスルーや、 不 純物の拡散による素子の閾値シフトを抑制することができる。
また、 本発明の携帯電子機器は、 本発明の上記半導体装置が組み込まれている ので、 L S I部の消費電力を大幅に減少して、 電池寿命を大幅にのばすことがで さる。

Claims

請 求 の 範 囲
1. 第 1導電型の半導体基板 （1 1) と、
前記半導体基板 （1 1) 内に形成された複数個の第 2導電型の深いゥヱル領域 (12) と、
前記第 2導電型の深いゥェル領域 （12) 内に形成された第 1導電型の深いゥ エル領域 (13) と、
前記第 1導電型の深いゥエル領域 （13) 上に形成された第 1の第 1導電型の 浅いゥヱル領域 (15) と、
前記第 1導電型の深 ヽゥエル領域 （13) 上に形成された第 1の第 2導電型の 浅いウエノ 域 (14) と、
前記第 2導電型の深いゥヱ /^域 （12) 上に形成された第 2の第 1導電型の 浅いゥ ル領域 (15) と、
前記第 2導電型の深いゥヱル領域 （12) 上に形成された第 2の第 2導電型の 浅いゥヱル領域 （14) と、
素子分離領域 （16， 162) と、
前記第 1の第 1導電型の浅いゥエル領域 （15) 上に形成された第 2導電型の 電界効果トランジスタ （26) と、
前記第 1の第 1導電型の浅いゥエル領域 （15) 上に形成され、 前記第 2導電 型の電界効果トランジスタ （26) の基板バイアスを変化させるための入力端子 (30) と、
前記第 2の第 2導電型の浅いゥエル領域 (14) 上に形成された第 1導電型の 電界効果トランジスタ （25) と、
前記第 2の第 2導電型の浅いゥエル領域 (14) 上に形成され、 前記第 1導電 型の電界効果トランジスタ （25) の基板バイアスを変化させるための入力端子 (29) と、
前記第 2の第 1導電型の浅いゥエル領域 （15) 上に形成され、 ゲート電極と 前記第 2の第 1導電型の浅いゥェゾ^域 （15) とが電気的に接続された第 2導 電型の動的閾値トランジスタ （27) と、 前記第 1の第 2導電型の浅いゥエル領域 (14) 上に形成され、 ゲート電極と 前記第 1の第 2導電型の浅いウエノ^域 （14) とが電気的に接続された第 1導 電型の動的閾値トランジスタ （28) と
を具備し、
前記第 2の第 1導電型の浅いゥエル領域 （15) は、 前記素子分離領域 （16， 162) と前記第 2導電型の深いウエノ 域 （12) とにより、 素子 （27) 毎 に電気的に分離され、
前記第 1の第 2導電型の浅いゥエル領域 （14) は、 前記素子分離領域 （16， 162) と前記第 1導電型の深いゥエル領域 （13) とにより、 素子 （28) 毎 に分離されている
ことを特徴とする半導体装置。
2. 前記複数個の第 2導電型の深いゥエル領域 （12) は、 前記第 1導電型の 半導体基板 （1 1) により電気的に分離されていることを特徴とする請求項 1に 記載の半導体装置。
3. 前記複数個の第 2導電型の深いゥエル領域 (12) 間には、 第 1導電型の 不純物領域 （35) が形成され、 前記複数個の第 2導電型の深いゥエル領域 (1 2) は、 前記第 1導電型の半導体基板 (11) および前記第 1導電型の不純物領 域 （35) により電気的に分離されていることを特徴とする請求項 1に記載の半
4. 前記複数個の第 2導電型の深いゥェル領域 (12) 間には、 素子分離領域 (165) が形成され、 前記複数個の第 2導電型の深いゥヱノレ領域 (12) は、 前記第 1導電型の半導体基板 （11) および前記素子分離領域 （165) により 電気的に分離されていることを特徴とする請求項 1に記載の半導体装置。
5. 前記複数個の第 2導電型の深いゥエル領域 （12) 間には、 第 1導電型の 不純物領域 （35) および素子分離領域 （161) が形成され、 前記複数個の第 2導電型の深いゥエル領域 （12) は、 前記第 1導電型の半導体基板 （11) 、 前記第 1導電型の不純物領域 （35) および素子分離領域 （161) により電気 的に分離されていることを特徴とする請求項 1に記載の半導体装置。 6. 前記複数個の第 2導電型の深いゥェル領域 （12) は、 前記第 1導電型の 電界効果トランジスタ （25) と前記第 2導電型の電界効果トランジスタ （2 6) との間、 前記第 1導電型の電界効果トランジスタ （25) と前記第 1導電型 の動的閾値トランジスタ （28) との間、 または、 前記第 1導電型の電界効果ト ランジスタ (25) と前記第 2導電型の動的閾値トランジスタ （27) との間に おいて分離されていることを特徴とする請求項 1に記載の半導体装置。
7. 前記素子分離領域 （16， 162) のうち、 一方の側にある浅いゥ ル領 域の導電型と他方の側にある浅いゥェル領域の導電型とが異なる素子分離領域
(162) 、 または、 一方の側にある深いゥエル領域の導電型と他方の側にある 深いウエノ^域の導電型とが異なると共に、 両側の前記深いウエノ^ B域に接する 素子分離領域 （162) の幅を Aとし、 一方の側にある浅いゥエル領域の導電型 と他方の側にある浅いゥエル領域の導電型とが同一であり、 かつ、 一方の側にあ る深いゥエル領域の導電型と他方の側にある深いゥエノ 域の導電型とが同一で あると共に、 両側の前記深いウエノ^域に接する素子分離領域 （16) の幅を B とするとき、 A >Bであることを特徴とする請求項 1に記載の半導体装置。
8. 前記素子分離領域 （16, 162) のうち、 一方の側にある浅いゥェル領 域の導電型と他方の側にある浅いゥェノ^域の導電型とが異なる素子分離領域
(162) 、 または、 一方の側にある深いウエノ^域の導電型と他方の側にある 深 、ゥエノ 1^貝域の導電型とが異なると共に、 両側の前記深レ、ゥエル領域に接する 素子分離領域 （162) の幅を Aとするとき、 0. 18/ m<A<0. で あることを特徴とする請求項 1に記載の半導体装置。
9. 前記素子分離領域 （16, 162) は ST Iからなることを特徴とする請 求項 1に記載の半導体装置。
10. 前記第 1導電型の動的閾値トランジスタ （28) と前記第 2導電型の動 的閾値トランジスタ （27) 、 または前記第 1導電型の電界効果トランジスタ
(25) と前記第 2導電型の電界効果トランジスタ （26) 、 または前記第 1導 電型の動的閾値トランジスタ （28) と前記第 2導電型の電界効果トランジスタ
(26) 、 もしくは前記第 1導電型の電界効果トランジスタ （25) と前記第 2 導電型の動的閾値トランジスタ （ 27 ) で相補型回路を構成していることを特徴 とする請求項 1に記載の半導体装置。
1 1. 請求項 1に記載の半導体装置を具備したことを特徴とする携帯電子機器。
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