WO2001082304A1 - Dispositif de stockage a semi-conducteur - Google Patents

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WO2001082304A1
WO2001082304A1 PCT/JP2001/003156 JP0103156W WO0182304A1 WO 2001082304 A1 WO2001082304 A1 WO 2001082304A1 JP 0103156 W JP0103156 W JP 0103156W WO 0182304 A1 WO0182304 A1 WO 0182304A1
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WO
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circuit
address
latch
signal
address signal
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PCT/JP2001/003156
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English (en)
French (fr)
Inventor
Hiroyuki Takahashi
Masatoshi Sonoda
Original Assignee
Nec Corporation
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G—PHYSICS
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Definitions

  • the present invention relates to a semiconductor memory device that latches an externally applied address and uses it for operations inside a chip, and in particular, detects a change in an externally provided address and latches the address to trigger an internal operation.
  • the present invention relates to a semiconductor memory device used for the semiconductor device. Background art
  • FIG. 10 is a circuit diagram showing a schematic configuration of a path of such a semiconductor memory device until an externally input address is latched.
  • the address buffers 100 are provided in a number corresponding to the number of bits of the input address IN supplied from the outside of the semiconductor memory device, and the latch circuit 101 is constituted by the same number of latches as the address buffers 100. ing. Then, the output of the latch circuit 101 is used for the operation of each section connected to the subsequent stage.
  • the input address I N is buffered in the address buffer 100 and then input to the latch circuit 101.
  • the latch circuit 101 allows the address transmitted from the address buffer 100 to pass through while the address latch signal AL is at a low level (hereinafter abbreviated as “L”). Then, when the value of the input address IN is determined, a timing signal generating circuit (not shown) generates a pulse in the address latch signal AL. The latch circuit 101 latches the address output from the address buffer 100 with the rising edge of the pulse as a trigger, and outputs the address to each circuit (not shown) located after the latch circuit 101. Each of these circuits also starts operating based on the output of the latch circuit 101, triggered by the pulse of the address latch signal AL. Thus, the semiconductor memory device according to the background art has a circuit configuration in which the output of the address buffer 100 is directly input to the latch circuit 101.
  • the latch circuit 101 latches the address on which the noise is loaded, and the magnitude of the noise is increased. Depending on the address, there is a risk that the address will be wrong.
  • an apparatus for removing noise such as glitches from a memory address for example, there is an information processing apparatus disclosed in Japanese Patent Application Laid-Open No. 8-203273.
  • a noise canceling circuit is provided between the memory control circuit and the semiconductor storage device (memory). Then, the noise canceling circuit is operated by a strobe signal for predicting a change in the memory address, and noise on the memory address supplied from the memory control circuit to the memory is removed.
  • this information processing device can only remove the noise on the memory address supplied from the memory control circuit unit to the memory, and does not take any measures against the noise generated inside the memory.
  • the information processing apparatus cannot be applied to a mopile product or the like that requires low power consumption, such as a mobile phone to which the present invention is applied.
  • the above information processing apparatus requires a timing design between the strobe signal and the memory address, thereby complicating the system design.
  • the strobe signal itself has a noise. There are various problems such as becoming a source of noise. Disclosure of the invention
  • the present invention has been made in view of the above points, and its purpose is to prevent a malfunction caused by taking in an erroneous address containing noise even when noise occurs inside or outside a chip. To provide a semiconductor memory device. Other objects of the present invention will become apparent from the embodiments of the present invention described below.
  • a latch circuit that latches a second address signal for a predetermined period and outputs the first address signal to a predetermined circuit; And a filter circuit for outputting a signal having reduced sensitivity to an input address signal as the second address signal to the latch circuit during a period including a timing at which the latch circuit latches the second address signal.
  • the predetermined circuit including a memory cell operates in response to the first address signal.
  • the filter circuit is configured to perform a process from a predetermined timing after the input address signal is determined to at least a timing at which the latch circuit latches the second address signal.
  • the sensitivity to the input address signal may be reduced.
  • the system is more resistant to external system noise.
  • the change can be transmitted at high speed to each part of the subsequent stage of the latch circuit.
  • the input address signal is determined, its change will be high. Since it is not necessary to transmit the signal quickly, the sensitivity to the input address signal can be reduced and the effect of noise generated inside and outside the chip can be eliminated.
  • the filter circuit may be configured such that a timing at which the sensitivity to the input address signal starts to decrease and a timing at which noise is superimposed on the second address signal supplied to the latch circuit overlap. Then, based on the timing at which the latch circuit latches the second address signal, the input address signal on which the noise is present is regarded as an incorrect address signal by the latch circuit in a state where the sensitivity is lowered.
  • the sensitivity to the input address signal may be reduced at least before the time necessary to return to the unrecognized level. As a result, even when the timing at which the sensitivity to the input address signal starts to be reduced and the timing at which noise appears on the input address signal overlap, the address signal which is not affected by the noise is latched. It is possible to prevent the device from malfunctioning.
  • the semiconductor memory device further includes a sense circuit that senses data stored in a memory cell, wherein the filter circuit is provided before a timing for activating the sense circuit.
  • the sensitivity to the input address signal may be started to decrease. As a result, it is possible to prevent an erroneous address from being latched due to power supply noise generated when a sense circuit such as a sense amplifier is activated.
  • the filter circuit may be configured to have a sensitivity to the input address signal after a change in the input address signal is transmitted to the predetermined circuit located downstream of the latch circuit. Therefore, even if the input address signal is delayed due to manufacturing variations or system causes, the change is transmitted to the circuits downstream of the latch circuit at high speed. It is possible to do.
  • the semiconductor memory device includes a latch circuit that latches an input address signal for a predetermined period and outputs a first address signal to a predetermined circuit;
  • the predetermined circuit including a memory cell is operated in response to the first address signal.
  • the latch circuit that latches the input address signal for a predetermined period and outputs the first address signal to a predetermined circuit generates noise inside the chip.
  • the latch circuit After the possible timing (for example, after the output operation of one or more data read from the memory cell is completed, or after the timing of activating the sense circuit such as the sense amplifier), the latch circuit is activated.
  • a change in the input address signal can be transmitted to each unit in the semiconductor memory device at high speed in preparation for the next access request.
  • the refresh and the read or write operation on the memory cell may be performed within one memory recycling period.
  • this type of semiconductor memory device it operates in twice the memory cycle as seen from the outside, and the peak value of the noise increases accordingly, increasing the possibility of malfunction.
  • malfunctions due to noise can be prevented beforehand without taking measures such as strengthening the power supply with an increase in chip area.
  • control circuit of the present invention is constituted by a circuit in which at least a memory cell portion is excluded from the above-described semiconductor memory device of the present invention, and has the same effects as the above-described semiconductor memory device.
  • FIG. 1 is a block diagram showing a configuration of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the semiconductor memory device according to the first embodiment.
  • FIG. 3 is a circuit diagram showing a first configuration example of the input filter according to the embodiment.
  • FIG. 4 is a circuit diagram showing a second configuration example of the input filter according to the embodiment.
  • FIG. 5 is a graph showing the relationship between the input voltage V in and the output voltage V out for the address buffer 21 and the input filter 39 shown in FIG.
  • Fig. 6 shows the output waveform obtained when the value of the resistor is changed when the address with noise is input to the input filter shown in Fig. 3 and the output waveform without the resistor. This is a graph shown in comparison, in which a certain bit of an address changes from "0" to "1".
  • Fig. 7 shows the output waveform obtained when the value of the resistance element is changed when an address with noise is input to the input filter shown in Fig. 3 and the output waveform without the resistance element. This is a graph in comparison, in which a certain bit of the address changes from "1" to "0".
  • FIG. 8 is a block diagram showing the configuration of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 9 is a timing chart showing the operation of the semiconductor memory device according to the same embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of a path until an externally input address is latched in a semiconductor memory device according to the background art.
  • first related invention This embodiment is based on the semiconductor memory device proposed by the inventors of the present invention (Japanese Patent Application No. The present invention has been applied to the first related invention (hereinafter, referred to as “first related invention”).
  • the semiconductor memory device of the first related invention uses the same memory cell as a general-purpose DRAM (dynamic random access, memory), but has a general-purpose SRAM (static RAM) when viewed from the outside.
  • a general-purpose SRAM static RAM
  • CE chip enable
  • CE chip enable
  • MSRAM Mobile Specified RAM
  • MSRAM Unlike a synchronous semiconductor memory device, MSRAM does not take in an address according to a clock, but senses an externally applied access address and a change in a chip select signal, and uses this change as a trigger to read the access address. At the same time, the internal operation is started. For this reason, MSRAM is very sensitive especially to noise in addresses, and noise countermeasures for that are important. At that time, it is not appropriate to take noise countermeasures in individual circuits in which noise on the address has propagated to various parts of the chip.It is appropriate to take noise countermeasures in the first-stage circuit to which addresses are input externally. Most desirable.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment. is there.
  • FIG. 2 is a timing chart showing the operation of the semiconductor memory device according to the present embodiment.
  • the timing at which noise becomes a problem will be described with reference to FIGS. 1 and 2 as needed. Therefore, first, a circuit related to the noise filter, which is the most characteristic of the present embodiment, will be described, and other circuits will be described in detail later.
  • the address Address is an access address supplied from outside the semiconductor memory device, and includes a row address and a column address corresponding to the memory cell array 6 (described later) being arranged in a matrix.
  • the address buffer 1 buffers the address Address and outputs it to the input filter 19.
  • the latch control signal LC is “L” (that is, from the time when the latch control signal LC falls to the time when it rises next)
  • the latch 2 receives the signal from the address buffer 1 through the input filter 19.
  • the input address is output through as the internal address L-ADD.
  • Latch 2 captures the address supplied from address buffer 1 through input filter 19 at the rising edge of latch control signal LC, and latches it while latch control signal LC is high (hereinafter abbreviated as "H"). While holding, outputs the held address as internal address L_ADD. This is because if the address supplied to the subsequent sections of the latch 2 changes while reading or writing to the memory cell array 6, a different code from the one that is originally activated is used. This is because the line is activated and data is destroyed. Therefore, the address is taken into the latch 2 so that the address supplied to the subsequent stage of the latch 2 during reading or writing does not change.
  • an input filter 19 that functions as a noise filter is provided between the address buffer 1 and the latch 2.
  • the timing immediately before latch 2 is latched is the time when the risk of malfunctioning due to latching the address with noise is particularly high, and noise immunity must be provided. There is a timing. For this reason, in the present embodiment, an input filter 19 is provided to prevent noise from being applied to the address supplied to the latch 2 at this time.
  • the input filter 19 is controlled by the level of the input sensitivity control signal IC, If the input sensitivity control signal I is "H”, the sensitivity to the input address is reduced to remove or reduce noise and output a waveform free from noise. On the other hand, if the input sensitivity control signal IC signal is "L”, the input filter 19 sends the input address to the latch 2 through. Note that a specific configuration example of the input filter 19 will be described later.
  • MSRAM uses the same memory cells as the general-purpose DRAM, the memory cells need to be refreshed. For this reason, MSRAM performs self-refresh in the same way as general-purpose DRAM, and also receives external normal read or write requests (hereinafter referred to as normal read or normal write) as shown in Figure 2. At that time, normal read or normal write requested after refresh is performed.
  • the ATD Address Transition Detector circuit 3 detects these changes and changes the address.
  • a positive one-shot pulse is generated in the detection signal ATD to activate the refresh first.
  • the address Address determined up to that point is taken into the latch 2, and the normal read or normal to the memory cell array 6 is performed based on the internal address L-ADD output from the latch 2.
  • Perform Write
  • noise that can be a particular problem in MSRAM can be broadly classified into system noise generated outside the chip and internal noise such as power supply noise generated inside the chip.
  • External system noise can be a problem not only in MSRAM but also in general semiconductor memory devices, and can occur at any timing regardless of the internal operation of the semiconductor memory device.
  • the noise generated inside the chip is such that the power supply potential and ground potential inside the chip fluctuate due to the flow of the peak current. There is power supply noise that occurs.
  • the timing of occurrence can be predicted at the time of design.
  • the peak currents due to these factors are all generated at specific timings derived from the operation inside the MSRAM, and the noise caused by these peak currents is one of the largest noises.
  • the first factor is that when the sense amplifier enable signal SE rises, the sense amplifier is activated and the current consumption increases sharply, causing the power supply potential ⁇ ground potential to fluctuate and generate large power supply noise. Can be considered.
  • the sense amplifier enable signal SE is activated at the time of refresh or normal ReadZ normal write.However, in refresh or normal read for amplifying data read from a memory cell, an increase in peak current becomes a problem. sell. Also, in MSRAM , refresh and normal read-write may be performed during one memory cycle (time T SK EW + cycle time T cyc in Fig. 2). Can occur twice in a memory cycle. In the case of normal write, since the write potential is externally applied, the peak current does not increase as much as in the case of refresh or normal read.
  • MSRAM especially when a normal read is performed after a refresh, the sense amplifier is activated during refresh, the sense amplifier is activated during normal read, and the data output operation during normal read. Big power supply The noise may occur continuously, and the risk of causing malfunctions is higher than that of general-purpose SRAM or general-purpose DRAM.
  • noise removing means a noise filter that reduces the possibility of the subsequent latch 2 sensing noise by reducing the sensitivity to the address output from the address buffer 1 (the input filter shown in FIG. 1). ) Is considered.
  • the noise removal timing should be such that the noise on the address is removed or reduced during the period from the point before the latch timing by a predetermined time to the latch timing (period 1 shown in FIG. 2). good. This can prevent malfunction due to power supply noise or external system noise caused by activation of the sense amplifier during refresh.
  • how long the period (1) shown in Fig. 2 should be set may be determined in consideration of the following points.
  • the sensitivity of the input filter 19 is decreased while the address Address is changing normally, the change of the 7-address and the determination of the address are transmitted to the subsequent circuit. I will be late. For this reason, the sensitivity of the input filter 19 must be reduced at least after the address Address is determined. That is, since the address Address and the chip select signal / CS have skew, they are not changed until the time T SKEW shown in FIG. 2 elapses from the first change of the address Address (hereinafter referred to as “address skew period”). All of them are not fixed. Therefore, the starting timing of the period 1 should be set at least one address skew period later.
  • the period (2) so as to include the rising timing of the sense amplifier enable signal SE (time t7 in FIG. 2).
  • the rising timing of the sense amplifier enable signal SE may vary depending on the specifications of the semiconductor memory device, an approximate timing can be calculated at the time of designing the semiconductor memory device. However, since this timing may fluctuate due to temperature, power supply voltage, manufacturing variations in the process, etc. It is sufficient to set the period of 1 to be longer by using.
  • the rising edge of the sense amplifier enable signal SE it is not essential that the rising edge of the sense amplifier enable signal SE be included in the period (1). That is, if the influence of noise due to the activation of the sense amplifier has been eliminated by the latch timing (time t10 in FIG. 2), the start timing of the period (1) is changed to the timing of the sense amplifier enable signal SE. It is also conceivable to set it after startup (after time t7 in Fig. 2). In short, in this case, it is sufficient that the latch timing and the timing of occurrence of the internal power supply noise are sufficiently separated. Therefore, in this case, the period of 1 is set when external measures against system noise are required.
  • the time required for the waveform of the address with the noise to return to the original waveform without noise is longer than that when the input filter 19 is not provided by an amount corresponding to the desensitization of the input filter 19.
  • the length of period 1 is set so that the waveform of the address with the noise returns to the original waveform and is taken into Latch 2. Need to be kept.
  • the period (1) is started after the rise of the sense amplifier enable signal SE, if the influence of noise due to the activation of the sense amplifier remains, the sensitivity of the input filter 19 is reduced. As a result, it takes extra time until the address waveform returns to the original waveform. Therefore, also in this case, it is necessary to pay attention to the length of the period ⁇ ⁇ as in the case of external system noise.
  • the latch control signal LC may be dropped to release the latch state of the latch 2. In other words, the fall timing of the latch control signal LC is set so that the latch 2 keeps holding the address at both the timing when the sense amplifier is activated and the timing when the read data is output to the outside. You can extend it.
  • the ATD circuit 3 mistakenly recognizes this as a new address change and generates a one-shot pulse in the address change detection signal ATD. In this case, a new internal operation is started by the one-shot pulse, resulting in a malfunction. Therefore, do not release the latch state of Latch 2 until the data output operation is completed, and supply the noise-free address held in Latch 2 to each section after Latch 2 even if noise is present in the address. In this case, no malfunction can occur.
  • FIG. 3 is a circuit diagram showing a first example of the configuration of the input filter 19, and shows a circuit on the path from the address buffer 1 to the latch 2 in the configuration shown in FIG.
  • the address buffer 21, the input filter 22, and the latch circuit 23 have a configuration corresponding to one bit of the address Address of the address buffer 1, the input filter 19, and the latch 2 shown in FIG.
  • the input filter 22 includes an inverter 24, a transfer gate 25, and a resistance element 26.
  • the transfer gate 25 is connected in parallel with the resistance element 26 between the address buffer 21 and the latch circuit 23, and its on / off is controlled according to the level of the input sensitivity control signal I C.
  • the resistance element 26 is a resistance element having a high resistance value (for example, 50 3 ⁇ 4: ⁇ ), and forms a CR filter together with the parasitic capacitance 27 shown in the figure.
  • the input sensitivity control signal IC becomes " ⁇ ” when the output of the address buffer 21 is dulled to reduce noise by reducing the noise, and the output of the address buffer 21 is latched at high speed. "L” when it should be transmitted to 3. That is, when the input sensitivity control signal IC becomes “ ⁇ ”, the ⁇ -channel and ⁇ -channel MOS (metal oxide semiconductor) transistors (hereinafter sometimes abbreviated as “T r”) constituting the transfer gate 25 ) Cuts off both.
  • MOS metal oxide semiconductor
  • FIG. 4 is a circuit diagram showing a second configuration example of the input filter 19 shown in FIG. 1, and the same components as those shown in FIG. 3 are denoted by the same reference numerals.
  • Tr 31 to Tr 33 are p-channel MOS transistors
  • Tr 34 to Tr 36 are n-channel MS transistors. Of these, Tr 31 and Tr 34 constitute the address buffer 21 shown in FIG.
  • the input filter 39 is composed of Tr32, Tr33, Tr35, Tr36 and Invar 37, 38.
  • the inverters 37 and 37 which are composed of the cotters 33 and 35, are connected in a closed loop, so that the output of the inverter 37 can be fed back to its own input.
  • Tr 32 and Tr 36 operate according to the level of the input sensitivity control signal IC. If the signal is “L”, both transistors are cut off and the input filter 39 filters the input signal. Output through. On the other hand, if the signal is "H”, both transistors are turned on, and the input filter 39 functions as a hysteresis circuit.
  • the power supply voltage is assumed to be V DD
  • the threshold voltage of the latch circuit 23 is assumed to be (1 2) V DD .
  • the output of the address buffer 21 is directly input to the latch circuit 23 as in the semiconductor memory device according to the background art, noise is put on the address output from the address buffer 21 and the noise is (1). 2) If it becomes higher than V DD , the latch circuit 23 will latch the wrong address.
  • the input filter 39 since the input filter 39 has a hysteresis characteristic, such a malfunction does not occur.
  • the voltage Vout when transitioning the voltage Vin from “L” to “H”, the voltage Vout must be equal to or higher than the threshold voltage VTHschreib[> (1/2) VDD ].
  • the threshold voltage VTH Grant when the voltage Vin is “L”, the p-channel transistors Tr 31 and Tr 33 are both on, and the states of these two transistors must be inverted.
  • the voltage Vout cannot be set to “L.” Therefore, the voltage Vin must be higher than (1Z2) V DD as shown in Fig. 5.
  • the voltage Vout when transitioning the voltage Vin from “H” to “L”, the voltage Vout must be lower than the threshold voltage VTHL [ ⁇ (1/2) VDD ].
  • the ATD circuit 3 applies a positive one-shot pulse to the address change detection signal ATD if any one bit of the internal address L-ADD changes. Output.
  • the ATD circuit 3 also generates a positive one-shot pulse in the address change detection signal ATD even when the chip select signal ZCS is validated.
  • the chip select signal / CS is a selection signal that is enabled when the semiconductor memory device shown in FIG. 1 is accessed. The symbol at the beginning of the signal name means that it is a signal of negative logic.
  • the ATD circuit 3 first generates a one-shot pulse for the bit that has changed first among the bits of the address Address. During the period in which the first one-shot pulse is generated, other bits are generated. If there is a change, the already generated one-shot pulse is combined with the newly generated one-shot pulse. In this way, if there is a skew in the address Address, the pulse width of the one-shot pulse will be longer by the skew of the address Address, but multiple one-shot pulses will be changed by one address change. There is no risk of the detection signal ATD occurring. This prevents a plurality of address change detection signals ATD from being generated and simultaneously activating a plurality of word lines, thereby preventing data in a memory cell from being destroyed.
  • the chip select signal / CS is used to select / deselect the semiconductor memory device (chip).
  • This is an activation signal used to select a desired semiconductor memory device in a system including a plurality of semiconductor memory devices.
  • a chip select signal is used as an activation signal for determining whether a chip is selected or not.
  • an activation signal that can be used in the present invention is not limited to a chip select signal, and has an equivalent function. Any signal may be used as long as the signal has.
  • chip enable signal instead of the chip select signal.
  • some so-called chip enable signals have an address latch timing control function in addition to the chip activation function, such as the chip enable signal in the existing pseudo SRAM.
  • the semiconductor memory device of the present invention can operate without inputting a signal for triggering an internal operation every cycle like a clock signal. For this reason, when the chip enable signal is used as the activation signal in the present invention, a signal having a chip activation function and not having an address latch timing control function is used.
  • the refresh control circuit 4 has an address counter (refresh counter) and a refresh counter.
  • the address counter sequentially generates refresh addresses R-ADD for refreshing DRAM memory cells. Note that the refresh address R-ADD has the same bit width as the row address included in the address Address.
  • the refresh control circuit 4 automatically controls the refresh address and the refresh timing inside the semiconductor memory device in order to control the refresh inside the semiconductor memory device using these signals, the address change detection signal ATD, and the write enable signal ZWE. It realizes refresh similar to self-refresh in general-purpose DRAM.
  • the refresh timer measures the time elapsed since the last access request from the outside of the semiconductor memory device, and when the time exceeds a predetermined time (hereinafter referred to as “refresh time”), the self-timer inside the semiconductor memory device. Activate the refresh.
  • the refresh timer is configured to be reset and restart timing each time the address change detection signal ATD becomes valid.
  • the “predetermined time” may be set based on the data retention characteristics of the memory cell (for example, the data retention time).
  • the refresh control circuit 4 generates refresh control signals REFA and REFB for controlling the refresh timing.
  • the refresh control signal REFA is a signal for controlling whether or not refresh is performed in response to an access request from outside the semiconductor memory device. If the signal is "H”, refresh is performed. , "L", no refresh is performed.
  • the following implementation is assumed as the refresh operation triggered by the generation of the address change detection signal ATD. That is, in the present embodiment, when the refresh operation accompanying the reading or writing is continuous, the refresh is continuously performed by each of these memory recycling, and the entire memory cell is refreshed. Then, when all the memory cells have been refreshed, a state in which no refresh occurs once is set. After that, when approaching the limit state (cell hold limit) where the data of the memory cell can be held, the state is changed to the state where the refresh is continuously performed in consecutive memory cycles. For this reason, the cause of the fall of the refresh control signal REFA is that although refresh for one refresh cycle has been completed by a refresh associated with an external access request, there is still time to activate the refresh for the next refresh cycle. In other cases, the self-refresh has been activated, and it is no longer necessary to perform a refresh in response to an external access request until the self-refresh is completed.
  • a latch circuit that holds the refresh control signal REFA is provided inside the refresh control circuit 4, and the latch change is set by the output signal of the address change detection signal ATD and the refresh timer.
  • a configuration that controls reset is conceivable. Specifically, a refresh operation is required to generate a timing just before the refresh operation (cell hold limit), and the refresh control circuit 4 internally generates a timing based on the output signal. Generate the set signal of the switch circuit, set the latch circuit, and output "H" to the refresh control signal REFA. The timing for generating the set signal should be determined by using the maximum cycle time as a guide.
  • the row control circuit 13 (described later) performs a memory cell refresh operation in word line units, triggered by the address change detection signal ATD or the refresh control signal REFB generated based on the refresh control signal REF A. Go on. Then, when the refresh operation of all the memory cells is performed, the reset signal of the latch circuit is generated inside the refresh control circuit 4 to reset the latch circuit, and the refresh control signal REFA outputs "L". .
  • the reset of the latch circuit may be performed in a refresh cycle for refreshing the last word line in accordance with the time when the refresh operation ends.
  • the row control circuit 13 generates a refresh operation completion signal when the refresh operation is completed, and the refresh control circuit 4 receives the refresh operation completion signal in the refresh cycle for the last read line.
  • the latch circuit may be reset. However, between the time when the refresh control signal RE FA rises and the time when the first refresh performed after this rise ends, the address change detection signal ATD is generated or write enabled. If the signal / WE is not input or not, the latch circuit is reset after the completion of the first refresh.
  • the refresh control signal REFB is a signal for self-refresh. That is, by applying a negative one-shot pulse to the refresh control signal REFB, a positive one-shot pulse can be forcibly generated in the low enable signal RE to start refresh.
  • a delay circuit for delaying the refresh control signal REFA and a pulse generation circuit for generating a negative one-shot pulse are provided inside the refresh control circuit 4, and the pulse generation circuit A configuration is conceivable in which control is performed by a refresh control signal REF A in which a negative one-shot pulse is generated is delayed by a delay circuit using a refresh control signal REF A and an address change detection signal ATD.
  • the refresh control signal REFB is "H". Riff in this state When the refresh control signal REFA rises and becomes “H”, the rise of the refresh control signal REFA is delayed by a predetermined time by a delay circuit, and the address change detection signal ATD is not generated during this delay. In some cases, the pulse generation circuit is activated at the rising edge of the delayed refresh control signal REFA, and a negative one-shot pulse is output to the refresh control signal REFB.
  • the above-mentioned delay of the predetermined time is for measuring until the time required for refreshing the memory cell reaches the limit time because a trigger for generating the address change detection signal ATD is not externally given.
  • the write enable signal ZWE falls during the above-mentioned delay, self-refresh is performed after writing, so that the refresh control signal REF A rises taking into account the time required for this write.
  • the rising timing and the delay of the predetermined time are set.
  • the present invention is not limited to the above-described embodiment of the refresh operation.
  • the embodiment may be such that a memory cell is refreshed at a constant period for one or more word lines.
  • the refresh control signal REF A falls in each memory cycle.
  • the circuit configuration for generating the refresh control signal REFB may be the same as that described above, but the circuit configuration for generating the refresh control signal REFA is as follows, for example.
  • the refresh timer generates a trigger signal for activating the refresh at a constant cycle.
  • a latch circuit is provided inside the refresh control circuit 4 in the same manner as in the above case, and based on the trigger signal output from the refresh timer, the set generated at a timing slightly before the refresh operation is required.
  • the signal sets the latch circuit and sets the refresh control signal REFA to "H". Also in this case, the timing for setting the latch circuit is determined based on the maximum value of the cycle time.
  • the refresh control circuit 4 switches the latch circuit with the generated reset signal. Reset, and set the refresh control signal REFA to "L".
  • the resetting of the latch circuit may be performed at a timing delayed by a certain time from when the latch circuit is set.
  • a refresh operation completion signal may be generated when the row control circuit 13 completes the refresh operation, and the latch circuit may be reset when the refresh control circuit 4 receives the refresh operation completion signal. good.
  • the multiplexer 5 in FIG. 1 (“MUX” in the figure) sets the address change detection signal ATD to “L” and the refresh control signal REFB to “H”. ”, After a predetermined time has elapsed from the fall of the address change detection signal ATD (that is, after the period in which the refresh operation is to be performed and the period in which the normal ReadZ normal write operation is to be performed). Before the start), select the row address included in the internal address L_ADD (may be simply referred to as “internal address L-ADD” because it is complicated) and output this as address M-ADD.
  • the address change detection signal ATD is "H"
  • a predetermined time elapses from the rise of the address change detection signal ATD as a starting point, and a predetermined time starts from the fall of the address change detection signal ATD.
  • the refresh address R_ADD is selected and output as the address] VL ADD. If the refresh control signal REFB is "L”, the multiplexer 5 outputs the refresh address R_ADD as the address M_ADD.
  • the memory cell array 6 is a memory cell array similar to that used in general-purpose DRAM, in which word lines and bit lines (or bit line pairs; the same applies hereinafter) run in the row and column directions, respectively.
  • word lines and bit lines or bit line pairs; the same applies hereinafter
  • a memory cell composed of, for example, one transistor and one capacitor is arranged in a matrix at the intersection of a word line and a bit line.
  • the row decoder 7 decodes the address M-ADD when the low enable signal RE is "H”, and activates the word line specified by the address M-ADD. When the enable signal RE is “L”, the row decoder 7 does not activate any word line.
  • the column decoder 8 decodes the column address included in the internal address L ADD when the column enable signal CE is “H”, A column selection signal for selecting a bit line specified by a column address is generated. If the column enable signal CE is "L”, the column decoder 8 does not generate a column selection signal corresponding to any of the bit lines.
  • the sense amplifier / reset circuit 9 includes a sense amplifier, a column switch, and a precharge circuit (not shown).
  • the column switch connects between the sense amplifier designated by the column selection signal output from the column decoder 8 and the bus WRB.
  • the sense amplifier is activated when the sense amplifier enable signal SE is "H”, senses and amplifies the potential of the bit line connected to the memory cell specified by the address Address, and outputs the amplified signal to the bus WRB. Alternatively, the write data supplied to the bus W RB is written to the memory cell via the bit line.
  • the precharge circuit is activated when the precharge enable signal PE is at “H”, and precharges the bit line potential to a predetermined potential (eg, (1 ⁇ 2) V DD ).
  • the I / (input / output) buffer 10 buffers the read data on the bus WRB in the output buffer according to the level of the control signal CWO if the signal is "H", and stores the semiconductor memory from the bus IZO. Output to the outside of the device. If the signal is "L”, the IZO buffer 10 puts the output buffer into a floating state, buffers write data supplied from outside the semiconductor memory device on the bus I / O to the input buffer, and transfers it to the bus WRB. Send out. In other words, if the control signal CWO is "H”, it is read, and if it is "L", it is write.
  • the R / W (Read / Write) control circuit 11 generates a control signal CW ⁇ based on the chip select signal / CS, the write enable signal ZWE and the output enable signal OE.
  • data writing acquisition
  • data is determined at the rising edge of the write enable signal ZWE
  • the data is written. (Import) also ends.
  • the switching timing of the control signal CWO will be clarified in the operation description.
  • the latch control circuit 12 generates positive one-shot pulses for the latch control signal LC and the input sensitivity control signal IC based on the falling edge of the address change detection signal ATD. The timing for generating these one-shot pulses and the pulse width are determined by the latch control signal LC and the input sensitivity control signal. This is different from the IC, but this will be described in detail in the operation explanation.
  • the row control circuit 13 Based on the refresh control signal REFA, the refresh control signal REFB, the address change detection signal ATD, and the write enable signal ZWE, the row control circuit 13 generates a row enable signal RE, a sense amplifier enable signal SE, and a precharge enable signal PE. And the control signal CC is generated. Further, the column control circuit 14 generates a column enable signal CE based on the control signal CC.
  • the row control circuit 13 At the time of reading or writing, the row control circuit 13 generates a positive one-shot pulse in the low enable signal RE, triggered by the fall of the address change detection signal ATD.
  • the refresh control signal REFA is “H”
  • the row control circuit 13 uses the rising edge of the address change detection signal ATD as a trigger to enable a positive one-shot pulse required for the refresh operation. Generates signal RE.
  • the row control circuit 13 when the refresh control signal REFA is "H", the row control circuit 13 generates a one-shot pulse in the row enable signal RE at the rising edge of the address change detection signal ATD generated by the access request to activate the refresh. On the other hand, if the refresh control signal REFA is "L”, the row control circuit 13 generates a one-shot pulse in the low enable signal RE even if a one-shot pulse is generated in the address change detection signal ATD. Do not let.
  • the row control circuit 13 outputs a positive one-shot pulse obtained by inverting the negative one-shot pulse supplied to the refresh control signal REFB as the low enable signal RE.
  • the row control circuit 13 delays the low enable signal RE to generate a positive one-shot pulse in the sense amplifier enable signal SE, and also uses the falling edge of the one-shot pulse generated in the low enable signal RE as a trigger to enable the precharge enable signal RE. Generates a positive one-shot pulse on signal PE.
  • the sense amplifier enable signal SE and the precharge enable signal PE are generated regardless of normal read, normal write, and refresh.
  • the row control circuit 16 outputs the control signal CC by delaying the low enable signal RE. Since the control signal CC is not generated in the case of refresh, the control signal
  • the generated column enable signal CE is also generated only in case of normal read or normal write, and not generated in case of refresh.
  • the column control circuit 14 further delays the control signal CC and outputs it as a column enable signal CE.
  • the width of the one-shot pulse of the low enable signal RE determines the time during which normal read, normal write, and refresh are performed, so that a pulse width necessary and sufficient for these operations is set.
  • a boost power supply 15 is a power supply for supplying a boosted potential applied to a word line in the memory cell array 6 to the row decoder 7.
  • the substrate voltage generating circuit 16 is a circuit for generating a substrate voltage applied to a well or a semiconductor substrate on which the memory cells constituting the memory cell array 6 are formed.
  • the reference voltage generation circuit 17 generates a reference voltage [eg, (1/2) V DD ] used by the sense amplifier / precharge circuit / equalize circuit in the memory cell array 6, the sense amplifier / reset circuit 9.
  • a power down control signal PowerDown is supplied to the refresh control circuit 4, the boost power supply 15, the substrate voltage generation circuit 16 and the reference voltage generation circuit 17.
  • the power-down control signal PowerDown is a signal for designating a mode for putting the semiconductor memory device into a power-down state (standby state) from outside the semiconductor memory device.
  • the refresh control circuit 4, the boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17 control power supply to themselves according to a power-down control signal PowerDown.
  • the memory cell itself is the same as the DRAM, it is not possible to simply stop the power supply to each circuit in the semiconductor memory device in the standby state like the SRAM. Even in the standby state, it is necessary to keep supplying power to the circuits required for the refresh operation in order to maintain the memory cell data. That is, the semiconductor memory device of the present embodiment does not completely maintain compatibility with the SRAM in the standby state. However, in the present embodiment, several modes in the standby state are provided to ensure compatibility with SRAM as much as possible, and a mode that does not exist in the existing semiconductor memory device is also provided.
  • standby mode 1 is a mode in which power is supplied to all four types of circuits.
  • Standby mode 2 is a mode in which only the refresh control circuit 4 of the four types of circuits is stopped and power is supplied to the other three types of circuits. In this mode, power supply to all four circuits is stopped.
  • the circuit for supplying the power-down control signal PowerDown includes, for example, a first power supply line for supplying power to the refresh control circuit 4, a boost power supply 15, a substrate voltage generation circuit 16 and a reference voltage. What is necessary is just to comprise the 2nd power supply line for supplying power to the generator circuit 17.
  • Standby mode 1 is a power supply mode equivalent to a normal DRAM, and consumes the largest current among the three types of standby modes. However, in this case, power is still supplied to all the circuits necessary for refreshing the memory cell. Therefore, the data of the memory cell immediately before the transition to the standby state is retained, and the time required for the semiconductor memory device to transition from the standby state to the active state is the most time among the three types of standby modes. short. Note that power can be supplied to both the first power supply line and the second power supply line to set the standby mode 1. On the other hand, in standby mode 2, power is not supplied to circuits required for refresh.
  • this standby mode is a change in concept from the pre-existing concept of retaining data in the standby state. After transitioning from the standby state to the active state, writing to the entire memory cell array is performed. It is assumed that it is only necessary to be able to perform the embedding. In other words, at the time of returning to the active state, the data of the memory cell at the time of shifting to the standby state is not retained. For this reason, standby mode 2 and standby mode 3 described below are used when the semiconductor memory device is used as a buffer. Are suitable.
  • the power supply to the refresh control circuit 4 is stopped without supplying power to the first power supply line.
  • the standby mode 3 requires the boost voltage, the substrate voltage, and the reference voltage to rise, so the time required to transition from the standby state to the active state is the longest of the three types of standby mode. The current consumption in the standby mode can be minimized.
  • the refresh control circuit 4, the boost power supply 15, and the substrate voltage generation circuit 1 are supplied without supplying power to either the first power supply line or the second power supply line. 6. It is sufficient to stop all power supply to the reference voltage generation circuit 17.
  • the circuits other than the above four types need only be supplied with power to necessary circuits. For example, if only refreshing is performed, address buffer 1, input fill 19, latch 2, ATD circuit 3, column decoder 8, IZO buffer 10, RZW control circuit 11, latch control circuit 12, column control circuit Since 14 mag is not used, power supply may be stopped.
  • the standby mode By providing the standby mode as described above, the necessity of data retention in the standby state, the time to return to the active state, the current consumption, etc. can be determined according to the equipment to which the semiconductor memory device is applied and the usage environment. Fine control can be performed from outside the semiconductor memory device. Since the power-down control signal PowerDown is not an essential function, it may be omitted, and the compatibility between the general-purpose SRAM and the I / ⁇ pin can be completely maintained. .
  • the address Address starts changing from the previous value "A ⁇ ," to "An”, and the chip select signal ZCS (not shown) is enabled.
  • the latch control circuit 12 outputs "L” to the latch control signal. are doing.
  • the latch control circuit 12 also outputs "L” to the input sensitivity control signal IC because it is necessary to transmit a change in the address Address to each unit in the semiconductor memory device at a high speed. Therefore, the address Address is buffered by the address buffer 1, then passes through the input filter 19 and the latch 2 sequentially, and is supplied to the ATD circuit 3, the multiplexer 5, and the column decoder 8 as an internal address L_ADD. You.
  • the address change detection signal ATD rises in this way, the multiplexer 5 selects the refresh address R-ADD side and outputs this as the address M-ADD.
  • the rise of the address change detection signal ATD causes the row control circuit 13 to generate a positive one-shot pulse in the low enable signal RE.
  • the row decoder 7 catches the rising edge of the row enable signal RE and decodes the value of the address M_ADD.
  • the word line corresponding to the refresh address R_ADD (hereinafter referred to as the “refresh (Referred to as “Shward line”).
  • W or cl the voltage waveform of the refresh line and the voltage waveform of the word line activated during normal read or normal write. It is shown as However, the refresh word line in each memory cycle is generally different from the read line activated by a normal read Z normal write.
  • the ATD circuit 3 causes the positive one-shot pulse generated in the address change detection signal ATD to fall.
  • the latch control circuit 12 generates a positive one-shot pulse in the input sensitivity control signal IC at time t6 with the fall as a trigger.
  • the input filter 19 lowers the sensitivity to the address output from the address buffer 1 and becomes the noise filter. Will work. Therefore, even if external system noise or internally generated power noise is present in the address Address, the address from which these noises have been removed or reduced is supplied to the latch 2. At this point, the address Address has been determined, and it is no longer necessary to transmit the change in the Address Address to each part in the semiconductor memory device at high speed. Therefore, the sensitivity to the address output from the address buffer 1 is reduced. There is no problem with lowering it.
  • the row control circuit 13 generates a positive one-shot pulse in the sense amplifier enable signal SE from time t7.
  • the sense amplifier / reset circuit 9 activates the internal sense amplifier, thereby starting the refresh of the memory cell connected to the refresh line corresponding to the refresh address R-ADD.
  • the waiting period skew period T SK EW
  • the waiting period in which the value of the address Address supplied from the outside is not determined is used for the refresh, and the waiting period in which the internal operation is not originally performed in the general-purpose SRAM Is used effectively.
  • the control signal CC and the column enable signal CE remain at “L”, and the column decoder 8 does not generate the column selection signal.
  • the row control circuit 13 falls the sense amplifier enable signal SE in response to the fall of the low enable signal RE, and the sense amplifier / reset circuit 9 deactivates the activated internal sense amplifier.
  • the row control circuit 13 generates a positive one-shot pulse in the precharge enable signal PE in response to the falling of the low enable signal RE. This allows the sense amplifier and reset
  • the precharge circuit in the circuit 9 performs a precharge operation in preparation for the next access.
  • the refresh control circuit 4 updates the refresh address R-ADD in preparation for the subsequent refresh.
  • the latch control circuit 12 generates a positive one-shot pulse in the latch control signal LC in response to the fall of the address change detection signal ATD at time t5.
  • the latch 2 latches the address output from the input filter 19.
  • external system noise is present at the address output from the address buffer 1.
  • Latch 2 can latch the correct address value "A n" with reduced or reduced noise.
  • the latch control circuit 12 has appropriate timing (time t in FIG. 2) so that the address change in the next memory cycle (after time t18 described later) can be transmitted from the address buffer 1 to the latch 2 at high speed.
  • the input sensitivity control signal IC is turned off.
  • FIG. 2 shows a case of a normal read in which noise frequently occurs in the chip, and the normal read will be described here.
  • the output enable signal OE is made valid, so that the RZW control circuit 11 sets the control signal CWO to "H" in preparation for reading from the memory cell.
  • the I / O buffer 10 is ready to send the read data sent from the sense amplifier / reset circuit 9 to the bus I via the bus WRB.
  • the multiplexer 5 selects the internal address L_ADD side.
  • the value “A n” (accurately, the row address portion) is the address M ⁇ .
  • the row control circuit 13 Generates a positive one-shot pulse on the row enable signal RE.
  • the row decoder 7 sets the word line corresponding to the value “A n” of the address M-ADD (hereinafter, the word line to be read may be referred to as “read word line”) at time t 11. Activate.
  • the data held by the memory cells connected to the read word line will appear as potentials on each bit line thereafter.
  • the row control circuit 13 in response to the rise of the low enable signal RE, the row control circuit 13 generates a positive one-shot pulse in the sense amplifier enable signal SE at time t13.
  • the sense amplifier / reset circuit 9 activates the internal sense amplifier, senses the data of the memory cell read out on each bit line, and changes this to the logical level of "0" / "1". Amplify up to
  • the column control circuit 14 when the row control circuit 13 generates a positive one-shot pulse in the control signal CC, the column control circuit 14 generates a positive one-shot pulse in the column enable signal CE.
  • the column enable signal CE becomes' ' ⁇ ', the column decoder 8 decodes the column address portion included in the value “A n” of the internal address L_ADD and outputs a column selection signal corresponding to the column address. Generates a positive one-shot pulse.
  • the sense amplifier / reset circuit 9 selects the output of the sense amplifier corresponding to the column address and connects it to the bus WRB, so that the data held in the memory cell to be read appears on the bus WRB. come.
  • the 1-node buffer 10 outputs the data read onto the bus WRB to the bus IZO at time t14, and the data output operation is started from this point.
  • This data output operation causes a power supply noise, which causes noise to appear on the output of the address buffer 1.
  • the latch control signal LC is "H" and the address of the latch 2 is latched, an address with noise is provided after the latch 2. It will not be supplied and will not interfere with operation.
  • the row decoder 7 When reading from the memory cell array 6 is completed in this way and the row control circuit 13 lowers the portal enable signal RE, the row decoder 7 turns off the read word line activated for normal read at time t16. Activate. In addition, the mouth control circuit 13 falls the sense amplifier enable signal SE in response to the fall of the low enable signal RE, and ends the sensing operation. Further, when the row control circuit 13 makes the control signal CC fall in response to the fall of the low enable signal RE, the column control circuit 14 makes the column enable signal CE fall.
  • the column decoder 8 invalidates the column selection signal and disconnects the selected sense amplifier from the bus WRB.
  • the row control circuit 13 performs a precharge operation by generating a positive one-shot pulse in the precharge enable signal PE in response to the fall of the row enable signal RE.
  • the output operation of the read data is completed, and the influence of the power supply noise by the operation is eliminated.
  • the latch control circuit 12 drops the latch control signal LC at time t17 to release the latch state of the latch 2.
  • a change in the address in the next memory cycle is transmitted to each section in the semiconductor memory device at a high speed through the address buffer 1, the input filter 19, and the latch 2.
  • the next memory cycle is entered and the address starts to change. If the access request is a read, the same operation as at times t1 to t18 is performed.
  • the operation when performing a normal write after a refresh is basically the same as the case of a normal read.
  • the write enable signal ZWE and the write data are given asynchronously to the address Address, as in the general-purpose SRAM. Therefore, when a negative pulse is input to the write enable signal / WE, the RZW control circuit 11 falls the control signal CWO to write data on the bus I input from the I / O buffer 10. To start the operation of loading the data into the bus WR B.
  • the sense amplifier is finally activated as in the case of normal read, Writing is performed from the bus WRB to the specified memory cell. Then, when the write enable signal WE rises, the write data is determined and the write is completed.
  • the refresh is always performed in accordance with the access from the outside.
  • the refresh is not actually performed in every memory cycle. For example, if refresh is performed intermittently,
  • the refresh may be performed once every several S with 111 5 to several tens of 11 13 as one refresh cycle. Then, in a memory cycle in which refreshing is not required, the refresh control circuit 4 sets the refresh control signal REFA to "L" while keeping the refresh control signal REFB at "H". As a result, the row control circuit 13 does not generate the row enable signal RE and the corresponding sense amplifier enable signal SE and precharge enable signal PE, so that normal read or normal write can be performed without refresh. Will be That is, in this case, power supply noise is not generated at a timing corresponding to time t7 in FIG. Therefore, it is only necessary to consider the case where normal reading is performed after refreshing as a countermeasure against noise.
  • the latch control circuit 12 does not generate a one-shot pulse in the latch control signal LC, and a malfunction due to an erroneous address latch cannot occur.
  • the page mode used in the general-purpose DRAM and the like can be realized in the present embodiment.
  • the externally supplied address Address is logically divided into an upper bit address UAddress and a lower bit address PageAddress.
  • data is continuously input / output to and from a plurality of memory cells having the same address UAddress while sequentially changing only the address PageAddress. For example, if four memory cells are to be accessed consecutively, the width of the bus WRB should be quadrupled, and the sense amplifier in the sense amplifier / reset circuit 9 should be 4 One bit line is selected at a time. Further, a bus selector is provided between the sense amplifier / reset circuit 9 and the IZO buffer 10, and any one of simultaneously read data is selected and input / output according to the address PageAddress.
  • a burst mode is similar to the page mode.
  • the address PageAddress can be randomly specified from the outside.
  • burst mode on the other hand, only the address StartAddress, which is the lower address at the start of the burst operation, is given instead of the address PageAddress.
  • the second and subsequent lower addresses are generated inside the semiconductor memory device according to a predetermined order.
  • the latch control signal LC falls after the last data output operation as in the page mode.
  • the latch 2 goes back by a predetermined time from the timing of latching this address (time t 10).
  • the sensitivity to the address is lowered by input filter 19.
  • Latch 2 latches the address by securing the period indicated by 2 in Figure 2. If the system noise from the outside, the power supply noise due to the activation of the sense amplifier during normal read or normal write, and the power supply noise due to the data output operation during normal read are generated during the twitch period, however, the noise is still present. Address is not propagated to the subsequent stage of latch 2. For this reason, it is possible to prevent malfunction due to noise.
  • the rising of the latch control signal LC to take in the address into the latch 2 may be performed simultaneously with the address determination.
  • the timing of address determination may be delayed due to manufacturing variations or system causes. For this reason, a manufacturing margin is secured for the address skew period, and the latch operation is performed after all bits of the address Address are surely propagated to the individual latch circuits constituting the latch 2. Thus, it is desirable to set the latch timing.
  • the delay in latching the address delays the completion of normal read or normal write. Therefore, it is desirable that the address be latched by two latches before the refresh operation is completed and a new word line can be activated for normal read and normal write.
  • the input sensitivity control signal I C falls at time t 12, but may be earlier than time t 12 as long as it is after time t 10 when the address is fetched by the latch 2.
  • the timing at which the power supply noise is not affected by the activation of the sense amplifier during the refresh (that is, the timing before the activation of the sense amplifier, Alternatively, the latch control signal LC may be raised at the time of the evening after the influence of the power supply noise due to the activation of the sense amplifier is eliminated.
  • FIG. 6 and FIG. 7 are graphs showing simulation waveforms of respective parts in a case where the configuration example shown in FIG. In the figure, horizontal axis Is the relative time (unit: second), and the vertical axis is the voltage value (unit: volt) of each waveform.
  • horizontal axis Is the relative time (unit: second)
  • the vertical axis is the voltage value (unit: volt) of each waveform.
  • the waveform input to the latch circuit 23 is W0.
  • the resistance value of the resistance element 26 shown in FIG. 3 is changed from 10 kQ to 50 kQ in steps of 10 kQ
  • the waveforms input to the latch circuit 23 are W1 to W5, respectively.
  • the address buffer 21 is an inversion buffer as shown in FIG. 3, the polarity of the waveform of a certain bit (“AX0” in the figure) of the address “Address” and the waveforms W 0 to W 5 are reversed.
  • Fig. 6 shows that after the value of address AX0 transitions from “0" B (B means binary representation) to "1" B, the voltage value of address AX0 changes from time 0.155
  • the figure shows a case where the voltage falls linearly from 2.3 to 0.6 V from 0.160 IS, and linearly increases from 0.6 V to 2.3 V from time 160 to 0.1655.
  • the input sensitivity control signal IC becomes "H" over the period from time 0.156 to 0.170 xs, the input filter 22 slows down the input sensitivity, and latches from time 0.165 s. It is assumed that the latch circuit 23 starts the capture operation when the control signal LC rises.
  • the noise at address AX0 causes the voltage value at the peak to be close to the maximum amplitude, and if there is no noise, the address that should be "L” is latched. Circuit 23 will definitely recognize it as “H”.
  • the threshold voltage of the latch circuit 23 is, for example, 1.25 V, the latch circuit 23 recognizes the address as “L” by setting the resistance value to 30 k ⁇ or more.
  • Fig. 7 shows the case where the value of the address AXO transits from "' ⁇ " to "0" ⁇ . As shown in the figure, the voltage value of the address ⁇ 0 changes at time 0 due to the influence of noise.
  • the bottom voltage value supplied to the latch circuit 23 is almost 0 V, and if there is no noise, the address AX0, which should be "H” originally, is definitely “L”. ".
  • the threshold voltage of the latch circuit 23 is, for example, 1.25 V, the latch circuit 23 recognizes "H” by setting the resistance value to 50. Focusing on the waveform at the time between 0.100 and 0.102 / zs, the address buffer 21 and the input filter 22 also transmit the change of the address AX0 to the latch circuit 23 with almost no delay.
  • the present inventor proposes another form of the MS RAM different from the first related invention (Japanese Patent Application No. 2000-109689). Hereinafter referred to as “second related invention”).
  • the present invention can be applied to not only the first related invention but also the second related invention in a similar manner.
  • an embodiment based on the second related invention is described as follows. The following mainly describes differences from the first embodiment.
  • the normal read or the normal write is performed after the refresh.
  • the normal read or the late write (details will be described later) is exchanged with the first embodiment. Refresh after going.
  • the access (address access time T AA in the case of reading) is faster than in the first embodiment.
  • the write enable signal is asynchronous with respect to the address.
  • the write enable signal is provided within the address skew period for the following reason. To speed up the read operation, it is necessary to start the read operation as soon as possible after the elapse of the address skew period. For this reason, in the specification in which the write enable signal is given asynchronously to the address, unless the write enable signal is given within the address skew period, either writing or reading will not be possible at the elapse of the address skew period. Absent. Therefore, in order to speed up the reading operation, the reading operation is started for the time being. However, if the external access is a writing operation, the write enable signal is activated with a delay. For this reason, the read operation started after the elapse of the address skew period becomes a dummy read, and the original write is performed after this read is performed.
  • writing to the memory cells is performed by Late Write.
  • late write in a memory cycle to which a write request is given from the outside, a write address and write data also given from the outside are taken into the semiconductor memory device. Thereafter, in the memory cycle to which the next write request is given, writing is performed to the memory cells using the write address and the write data that have been fetched in the previous memory cycle. In other words, late writing delays writing to a memory cell until the next memory cycle to which a write request is given.
  • the write enable signal is transmitted in the same manner as the general-purpose SRAM. Since the address is given asynchronously with respect to the address, there is a disadvantage that the write operation to the memory cell is not started until both the write enable signal and the write data are determined, so that an idle time occurs.
  • the write address and write data are determined from the beginning in the memory cycle for actually writing, and writing becomes possible immediately after the address skew period has elapsed.
  • the operation of capturing the write data input with a delay with respect to the address can be performed in parallel with the operation of the late write and the subsequent refresh, thereby shortening the memory cycle accordingly. can do.
  • normal read or late write is started immediately after the address skew period has elapsed and the address is determined.
  • two noise measures are taken as in the first embodiment. First, if there is a possibility of malfunction due to noise, provide a period to lower the sensitivity of the input filter 19 after one address skew period to eliminate or reduce noise before performing normal read or late write. become.
  • the access is delayed by the time period for removing or reducing the noise, but it is effective to take such measures if the access delay is within a range that does not hinder the access.
  • the peak value of the noise varies depending on the individual specifications of the semiconductor memory device and the applied system. Therefore, when it is assumed that the peak value of the noise is not so large, the access delay can be reduced by shortening the period for desensitizing the input filter 19 as much as possible. If access delay is not preferable, it is conceivable that only the second measure for extending the end of the latch state is provided without providing a period for lowering the sensitivity of the input filter 19. In short, a trade-off between the possibility of malfunction due to the noise on the address and the access delay due to the desensitization of the input filter 19 determines whether to provide a period to desensitize the input filter 19. Will decide.
  • the normal Read or In order to perform refresh after late write the latch control signal LC rises before normal read or late write, and the latch control signal LC falls after the sense amplifier enable signal SE rises during refresh. .
  • the effects of external system noise can be eliminated while the latch control signal LC is active.
  • FIG. 8 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment.
  • the same components as those shown in FIG. 1 (first embodiment) are denoted by the same reference numerals, and the configuration different from FIG. 1 will be described below.
  • the address output from the latch 2 is an internal address LC-ADD
  • the output of the register circuit 61 described later is an internal address L-ADD.
  • the sense amplifier * reset circuit 9 and the IZO buffer 10 are not directly connected to the bus WR B, but are connected via the bus WR B, a register circuit 62 described later, and the bus WR BX. are doing.
  • control signal LW1 and the control signal LW2 are signals for controlling the late write operation, and are set to “H” when performing late write, and are set to “L” otherwise.
  • the register circuit 61 incorporates a register (hereinafter, referred to as an “address register”) equal to the bit width of the address “Address” to hold an access address. If the control signal LW1 is "L”, the register circuit 61 outputs the input internal address LC_ADD as it is as the internal address L_ADD.
  • the register circuit 61 outputs not the internal address LC_ADD but the address held in the address register as the internal address L-ADD. Further, the register circuit 61 captures the falling edge of the control signal LW1 and takes in the internal address LC-ADD into the address register for the next late write. Further, the register circuit 61 compares the input internal address LC ADD with the address held by the address register for each bit. Equipped with Lei Yu. This comparator outputs "H” to the hit signal HI if all the bits match, and outputs "L” to the hit signal HI if there is a mismatch in any one of the bits. "Is output.
  • the hit signal HIT is used for a bypass operation for maintaining data coherency as viewed from outside the semiconductor memory device.
  • writing to a memory cell is actually performed in a memory cycle after a memory cycle in which a write request is made. Therefore, in a memory cycle in which a write request is made, a write address and write data are once taken into an address register in the register circuit 61 and a data register in a register circuit 62 (described later).
  • the data is output from the register circuit 62 by bypassing the memory cell array 6.
  • the internal address LC-ADD is compared with the address register to detect that a read request has been issued for an address that has not been written to the memory cell array 6 yet. Note that although the register circuit 61 generates the hit signal HIT without distinction between read and write, there is no particular problem because the bypass operation is performed only when a read request is made as described later.
  • the latch control circuit 52 has the same configuration as the latch control circuit 12 of FIG. 1, and differs in the generation timing of the latch control signal LC and the input sensitivity control signal IC. The timing of these signals will be described in the operation.
  • the ATD circuit 53 has the same configuration as the ATD circuit 3 in FIG. 1, except that the one-shot pulse is generated in the address change detection signal ATD after the elapse of the address skew period. In that it differs from the ATD circuit 3.
  • a normal read or late write to the address Address is started when the one-shot pulse of the address change detection signal ATD rises, and thereafter, a refresh is started when the one-shot pulse falls. For this reason, the pulse width of the one-shot pulse is set to be longer than the time required to complete normal read or late write.
  • the length of the address skew period is set to be equal to the maximum value of the skew existing between each bit of the address Address and the chip select signal / CS, or is set to a value larger than the maximum value of the skew in consideration of a margin. Should be set to a slightly larger value.
  • the maximum value of the skew can be calculated in advance based on the characteristics of the entire system to which the semiconductor memory device is applied. Therefore, the address skew period should be variable according to the system to which the semiconductor memory device is applied, or a system in which the semiconductor memory device is mounted in accordance with a predetermined address skew period should be designed. become.
  • the register circuit 62 and the hit control circuit 63 realize the late write operation together with the above-mentioned register circuit 61.
  • the hit control circuit 63 receives the hit signal HIT at the rise of the address change detection signal ATD and sends it to the register circuit 62 as a hit enable signal HE. That is, since the value of the address Address is not determined during the address skew period, the hit control circuit 63 takes in the hit signal HIT when the address Address is determined.
  • the hit enable signal HE is used only in the read operation, but the control is performed by the register circuit 62, and the hit control circuit 63 performs the hit regardless of whether the access request is write or read. Generate the enable signal HE.
  • the register circuit 62 has a built-in data register having the same bit width as that transmitted and received on the bus WRB. Then, the register circuit 62 receives the write data supplied from the outside onto the bus WRBX through the bus IZO and the I / O buffer 10 into the data register, triggered by the falling edge of the control signal LW2. In other words, when there is a write request, the write data given in the relevant memory cycle is temporarily fetched into the data register, and the next write request is made. The data to be written, which was taken in the data register evening by recycling, is written to the memory cell array 6.
  • the register circuit 62 When the control signal LW2 is "H", the register circuit 62 outputs the write data given at the time of the immediately preceding write request from the data register to the bus WRB. On the other hand, when the control signal LW2 is "L”, the register circuit 62 performs a different operation according to the level of the hit enable signal HE. That is, if the hit enable signal HE is "L” indicating a mishit, the register circuit 62 outputs the read data on the bus WRB to the bus WRBX as it is. On the other hand, if the hit enable signal HE is "H” indicating a hit, the register circuit 62 sends out write data not yet written to the memory cell array 6 onto the bus WR BX from the overnight register. .
  • the RZW control circuit 54 differs from the RZW control circuit 11 of FIG. 1 in that control signals LW1 and LW2 are generated in addition to the control signal CWO.
  • the row control circuit 55 differs from the row control circuit 13 of FIG. 1 in the following points.
  • the row control circuit 55 initializes the flag to off when the semiconductor memory device starts up, and turns on the flag when the first write request is made.
  • the row control circuit 55 outputs a low enable signal RE only when the flag is on.
  • the row control circuit 55 and the column control circuit 14 generate a control signal CC, a sense amplifier enable signal SE, a column enable signal CE, and a precharge enable signal PE required for writing.
  • the value of the address Address starts to change from " ⁇ ⁇ —,”.
  • the input sensitivity control signal IC and the latch control signal LC are both “L” and the control signal LW1 is also "L” as in the first embodiment. Therefore, the address Address passes through the address buffer 1, the input filter 19, and the latch 2 to become the internal address LC_ADD, and the internal address LC—ADD further passes through the register circuit 61 through the internal address L_ADD. Becomes
  • the ATD circuit 53 detects that the address has started to change from the change of the internal address LC-ADD.
  • the value of the address Address is not necessarily determined at this time as in the case of the general-purpose SRAM. For this reason, at time t31, the address Address is not fetched into the latch 2, but after the time T SKEW has elapsed and the value of the address Address is determined to be "An", the address Address is fetched. become.
  • the output enable signal OE is enabled during the address skew period.
  • the R control circuit 54 sets the control signal CWO to "H” in preparation for reading from the memory cell, and keeps the control signals LW1 and LW2 at "L".
  • the I / O buffer 10 sends the data on the bus WRBX to the bus I0.
  • the address skew period is still in progress, and the hit enable signal HE is still in the previous memory cycle, and whether the data on the WRB is read out on the bus WR BX or the data Holding de —It is uncertain whether evening will be read.
  • the value of the address Address (and thus the internal address LC-ADD) is determined to be "An”.
  • the control signal LW1 is "L”
  • the value of the internal address LC-ADD is output as it is as the internal address L-ADD.
  • the register circuit 61 outputs “L” as the hit signal HIT.
  • the ATD circuit 53 generates a positive one-shot pulse in the address change detection signal ATD at the time t33, whereby the normal read operation is started.
  • the refresh control circuit 4 updates the value of the refresh address R-ADD.
  • the multiplexer 5 selects the internal address L_ADD and outputs it to the row decoder 7 as the address M.ADD.
  • the hit control circuit 63 takes in the hit signal HIT and outputs “L” as the hit enable signal HE. This allows the register circuit 62 to connect the bus WRB and the bus WRBX. Then, the sense result by the sense amplifier in the sense amplifier and reset circuit 9 can be output to the outside through the I / O buffer 10 and the bus IZO.
  • the latch control circuit 52 Since the change in the address Address propagates to each section, the latch control circuit 52 generates a positive one-shot pulse in the input sensitivity control signal IC at time t34. As a result, the sensitivity of the address to which the input filter 19 is input is reduced. Therefore, for example, even if an external system noise appears on the output of the address buffer 1 at time t35, which is the timing immediately before the latch 2 takes in the address, the address from which noise has been removed or reduced is present in the latch 2. Supplied. Therefore, when the latch control circuit 52 subsequently raises the latch control signal LC at time t36 and the latch 2 takes in the address, the erroneous address with the noise is not taken in.
  • the latch control circuit 52 causes the input sensitivity control signal IC to fall at time t37.
  • the row control circuit 55 generates a positive one-shot pulse for the row enable signal RE
  • the row decoder 7 activates the read word line corresponding to the address "An" at time t38.
  • the row control circuit 55 When the sense amplifier enable signal SE rises, power supply noise is generated inside the chip due to activation of the sense amplifier. However, since the latch 2 is in the state where the address is latched, the address with the noise is not transmitted to the circuit after the latch 2 and malfunctions.
  • the column control circuit 14 when the row control circuit 55 generates a positive one-shot pulse in the control signal CC, the column control circuit 14 generates a positive one-shot pulse in the column enable signal CE.
  • the column decoder 8 activates the column selection signal corresponding to the column address in the address "A n", and connects the corresponding sense amplifier to the bus WRB.
  • the sense amplifier senses and amplifies the data of each memory cell connected to the read word line, and this data is transferred to the bus I through the bus WRB, the register circuit 62, the bus WRBX, and the IZ ⁇ buffer 10. Output from 0 to the outside. Power supply noise is generated at time t40 accompanying this data output operation. However, in this case, similarly to time t39, the address with the noise does not propagate to the subsequent stage of the latch 2 and does not malfunction.
  • the row control circuit 55 lowers the low enable signal RE to deactivate the read word line at time t41, and then lowers the sense amplifier enable signal SE. The sense operation ends. Further, the column control circuit 14 drops the column enable signal CE to disconnect the sense amplifier from the bus WRB. Next, the row control circuit 55 generates a one-shot pulse for the precharge enable signal PE to precharge the bit line.
  • the refresh word line is activated at time t43 and the row control circuit 55 generates a positive one-shot pulse in the sense amplifier enable signal SE at time t44, the sense amplifier is activated. Power supply noise is generated as the refresh starts. However, even at this time, the latch 2 is in the state where the address is latched, so that the address with the noise does not propagate to the subsequent stage of the latch 2 and does not malfunction.
  • the normal read is performed.
  • a new memory cycle follows, and the refresh operation is completed by the end of the address skew period of the new memory cycle.
  • the refresh word line is deactivated, and at time t47, the latch control signal LC falls. Note that while the address Address is undetermined, the address change detection signal ATD rises and normal read or late write does not start, and the internal address L-ADD retains the value of the immediately preceding memory cycle, so refresh is performed. There is no problem if it extends until the end of the address skew period of the next memory cycle.
  • the word line to be written is referred to as a “write word line”.
  • the data is not written in the memory cell array 6 but the externally applied write address and write data are taken into the address register and the data register, respectively.
  • the operation when there is a second or subsequent write request is as follows.
  • a negative pulse is input to the write enable signal ZWE within the address skew period.
  • the RZW control circuit 54 sets the control signal CWO to "L” and sets both the control signals LW1 and LW2 to "H".
  • the IO buffer 10 sends out write data on the bus I / O onto the bus WRBX.
  • the write data is not necessarily determined at this point.
  • the register circuit 61 outputs the address "A x" held in the address register as the internal address L_ADD, and the register circuit 62 outputs the data "Q x" held in the register Output on bus WR B.
  • the write operation is started after the sensitivity to the address is reduced for a predetermined time before the address is latched by the action of the input filter 19. Therefore, the sense amplifier is selected in the same manner as in the case of normal read, and writing of data "Qx" to the memory cell specified by the address "Ax" starts.
  • the row enable signal RE, the write word line, the sense enable signal SE, the column enable signal CE, and the column select signal are deactivated in the same manner as in the normal read.
  • the bit line is precharged in preparation for the next access.
  • the refresh is performed following the late write, and the write data for the address “An” (here, data “Qn”) is written before the write enable signal ZWE rises during this refresh. Is determined, and transmitted to the bus WRBX through the bus I / O and IZO buffer 10. However, at this time, the bus WRBX is not connected to the bus WRB, and the data "Qn" has no relation to the writing to the memory cell array 6. Then, the RZW control circuit 54 falls the control signals LW1 and LW2 together in response to the rise of the write enable signal ZWE.
  • the register circuit 61 takes in the value “An” of the internal address LC_ADD into the address register, and the register circuit 62 receives the fall of the control signal LW2 to read the data on the bus WRBX. Capture “Qn” in the data register.
  • the register circuit 61 outputs "H” as the hit signal HIT. Thereafter, when the input sensitivity control signal IC falls, the hit control circuit 63 takes in the hit signal HIT and outputs "H” as the hit enable signal HE. At this time, since the RZW control circuit 54 outputs "L” for the control signal LW2, the register circuit 62 stores the data "Qn” held in the data register on the bus WR BX. This is output to the outside through the IO buffer 10.
  • the page mode / burst mode can be applied as in the first embodiment.
  • normal read or late write is performed prior to refresh.
  • the memory cell array 6 is not accessed and becomes empty. Therefore, the operation of sequentially outputting the plurality of data to the outside and the refresh operation associated with the normal read can be performed in parallel.
  • the latch control signal is synchronized with the later of the sense amplifier activation timing during refresh or the final data overnight output timing of multiple data read by normal read. LC will be shut down.
  • the input sensitivity control signal IC falls at time t37 in FIG. 9, but if it is after time t36 when the address is taken in by the latch 2, it will be longer than time t37. It may be in front.
  • the MSRAM has been mainly described.
  • the present invention is not limited to this, and any semiconductor storage device including a general-purpose DRAM, a general-purpose SRAM, a pseudo-SRAM, and the like can be used.
  • the present invention is not limited to the RAM, and may be a ROM (read only memory).
  • the semiconductor memory device may be, for example, a configuration in which the entire circuit illustrated in FIG. 1 is mounted on a single chip.
  • a form in which the function blocks are divided into function blocks and each function block is mounted on a separate chip may be adopted.
  • An example of the latter is a control section that generates various control signals and address signals (for example, a circuit including a part or all of a circuit excluding the memory cell array 6, the input filter 19 and the latch 2,
  • An integrated IC integrated circuit in which the sense amplifier and the reset circuit 9 or the I / O buffer 10 at least as a source and the memory cell part are mounted on separate chips (control chip and memory chip) Conceivable. That is, a configuration in which various control signals are supplied to the memory chip from a control chip provided outside the memory chip also belongs to the category of the present invention.
  • the present invention is particularly useful when applied to a semiconductor memory device capable of performing refresh and writing or reading continuously within one memory cycle.

Landscapes

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Description

明 細 書 半導体記憶装置
技術分野
本発明は、 外部から与えられるアドレスをラッチしてチップ内部の動作に使用 する半導体記憶装置に関し、特に、外部から与えられるアドレスの変化を検出し、 これをトリガに該アドレスをラッチして内部動作に用いる半導体記憶装置に関す るものである。 背景技術
従来の半導体記憶装置の中には、 外部から与えられたァドレスをラッチした後 に、 ラッチされたアドレスを後段の回路の動作に使用するものがある。 図 1 0は こうした半導体記憶装置について外部から入力されたァドレスがラッチされるま での経路についてその概略構成を示した回路図である。
アドレスバッファ 1 0 0は、 半導体記憶装置の外部から供給される入力アドレ ス I Nのビット数に相当する個数だけ設けられ、 ラッチ回路 1 0 1はアドレスバ ッファ 1 0 0と同数のラッチから構成されている。 そして、 ラッチ回路 1 0 1の 出力が後段に接続された回路各部の動作に使用される。 また、 入力アドレス I N は、 アドレスバッファ 1 0 0でバッファリングされてからラッチ回路 1 0 1に入 力される。
ラッチ回路 1 0 1はアドレスラッチ信号 A Lがローレベル （以下 " L " と略記 する） の間、 アドレスバッファ 1 0 0から送出されるアドレスをスルーで通過さ せる。 そして、 入力アドレス I Nの値が確定すると、 図示しないタイミング信号 生成回路がアドレスラッチ信号 A Lにパルスを発生させる。 ラッチ回路 1 0 1は このパルスの立ち上がりをトリガとしてアドレスバッファ 1 0 0から出力される アドレスをラッチし、 ラッチ回路 1 0 1の後段に位置する図示しない各回路へ出 力する。また、これら各回路もァドレスラッチ信号 A Lのパルスをトリガとして、 ラッチ回路 1 0 1の出力に基づいて動作を開始する。 このように、 背景技術による半導体記憶装置ではアドレスバッファ 1 0 0の出 力がラッチ回路 1 0 1にそのまま入力される回路構成となっている。 このため、 チップ内外で発生したノィズが入力アドレス I Nに載っている間にアドレスラッ チ信号 A Lが立ち上がると、 ラッチ回路 1 0 1はノイズの載ったアドレスをラッ チしてしまい、 ノイズの大きさによってはァドレスが誤った値となる危険性があ る。
特に、 ラッチ回路 1 0 1がアドレスをラッチする直前のタイミングでアドレス にノィズが載つてしまうと， ノィズによる影響が残っているうちにラッチ動作が 行われてしまうため、 誤ったアドレスがラッチされてしまう危険性がいっそう高 くなる。 ラッチ回路 1 0 1の後段の回路はアドレスラッチ信号 A Lが発生するこ とで動作を開始するため、 ラッチ回路 1 0 1から送出される誤ったアドレスを使 用して誤動作してしまう。
このほか、 メモリアドレスからグリツチ等のノイズを除去するものとしては、 例えば特開平 8— 2 0 3 2 7 3号公報に開示された情報処理装置が挙げられる。 この情報処理装置ではメモリ制御回路部と半導体記憶装置 （メモリ） の間にノィ ズキャンセル回路部を設けている。 そして、 メモリアドレスの変化を予測するた めのストローブ信号によりノイズキャンセル回路部を動かして、 メモリ制御回路 部からメモリへ供給されるメモリアドレスに載ったノイズを除去している。 しか しながら、 この情報処理装置はメモリ制御回路部からメモリに供給されるメモリ アドレス上のノイズを除去できるに過ぎず、 メモリ内部で発生したノイズに対す る対策は全く施されていない。 したがって、 例えばメモリ内部で発生した電源ノ ィズ等がメモリアドレスに載つた場合に誤動作してしまうという問題がある。 また、 仮にノイズキャンセル回路部とメモリを統合して 1チップ化し、 メモリ 内部で発生したノイズをノイズキヤンセル回路部で除去しょうとしても、 チップ 内部の回路からチップの入口にあたるノィズキヤンセル回路部へフィ一ドバック されるノイズの対策にはならない。 このため、 例えばノイズキャンセル部に供給 されるストローブ信号自体にノイズが載って誤動作してしまう可能性がある。 さらに、 ストローブ信号を用いる構成では、 同期式半導体記憶装置でクロック を用いるのとほぼ同じ動作がシステム内で行われるため、 システム内の消費電力 増加を招いてしまう。 このため上記情報処理装置は、 本発明の適用対象の一つで ある携帯電話のように、 低消費電力であることが要求されるモパイル製品などに は適用できないという問題がある。 のみならず、 上記情報処理装置では、 スト口 ーブ信号とメモリアドレスとの間のタイミング設計が必要になってくるためシス テム設計が複雑化してしまうという問題があるほか、 ストローブ信号自体がノィ ズ発生源になってしまうなど様々な問題がある。 発明の開示
本発明は上記の点に鑑みてなされたものであり、 その目的は、 チップの内部又 は外部でノィズが発生した場合にも、 ノイズの載った誤ったアドレスを取り込ん でしまって誤動作することのない半導体記憶装置を提供することにある。 本発明 の他の目的は以下に述べる本発明の実施形態から明らかとなる。
以上の課題を解決するため、 本発明の第 1の態様による半導体記憶装置では、 第 2のアドレス信号を所定期間ラッチして、 第 1のアドレス信号を所定の回路へ 出力するラッチ回路と、 前記ラッチ回路が前記第 2のアドレス信号をラッチする タイミングを含む期間において、 入力ァドレス信号に対する感度を下げた信号を 前記第 2のァドレス信号として前記ラッチ回路に出力するフィル夕回路とを具備 した制御回路を備え、 前記第 1のアドレス信号に応答して、 メモリセルを含む前 記所定の回路が動作するようにしている。 これにより、 チップの内部又は外部で 発生したノイズがアドレスに載っても、 ラッチ回路が誤った入力アドレス信号を ラッチして誤動作してしまう恐れがなくなる。
上記第 1の態様による半導体記憶装置において、 前記フィル夕回路は、 前記入 力アドレス信号が確定したとき以降の所定のタイミングから、 少なくとも前記ラ ツチ回路が前記第 2のァドレス信号をラッチするタイミングまでの期間に、 前記 入力アドレス信号に対する感度を下げるようにしても良い。 これにより、 ノイズ が載った誤ったアドレスをラッチする危険性が最も高いラッチ直前においても、 外部からのシステムノイズなどに対して強くなる。 また、 スキューのために入力 アドレス信号が変化している間は、 その変化をラッチ回路の後段各部へ高速に伝 達することが可能となる。 さらに、 入力アドレス信号が確定すればその変化を高 速に伝える必要がなくなるため、 入力ァドレス信号に対する感度を下げてチップ 内外で発生するノィズの影響を排除することができる。
また、 上記第 1の態様による半導体記憶装置において、 前記フィルタ回路は、 前記入力ァドレス信号に対する感度を下げ始めるタイミングと前記ラッチ回路に 供給される前記第 2のアドレス信号にノイズが載るタイミングが重なったとした ときに、 前記ラッチ回路が前記第 2のァドレス信号をラッチするタイミングを基 準として、 前記ノイズの載った入力アドレス信号が、 感度を下げられた状態で前 記ラツチ回路により誤つたアドレス信号として認識されないレベルまで戻るのに 必要な時間だけ少なくとも前から、 前記入力アドレス信号に対する感度を下げ始 めるようにしても良い。 これにより、 入力アドレス信号に対する感度を下げ始め るタイミングと入力ァドレス信号にノイズが載るタイミングとが重なった場合で あっても、ノイズによる影響のないァドレス信号がラッチされるようになるため、 半導体記憶装置が誤動作することを防ぐことができる。
また、 上記第 1の態様による半導体記憶装置において、 メモリセルに記憶され ているデータのセンスを行うセンス回路を具備し、 前記フィル夕回路は、 前記セ ンス回路を活性化させるタイミングよりも前に、 前記入力ァドレス信号に対する 感度を下げ始めるようにしても良い。 これにより、 センスアンプ等のセンス回路 の活性化に伴って発生する電源ノイズにより誤ったァドレスがラッチされてしま うのを防止できる。
また、 上記第 1の態様による半導体記憶装置において、 前記フィル夕回路は、 前記入力ァドレス信号の変化が前記ラッチ回路の後段に位置する前記所定の回路 へ伝達された後に、 前記入力アドレス信号に対する感度を下げるようにしても良 レ^ これにより、 製造上のバラツキやシステム上の原因によって入力アドレス信 号の確定が遅れた場合にも、 その変化をラッチ回路の後段にある各回路へ高速に 伝達することが可能となる。
また、 本発明の第 2の態様による半導体記憶装置は、 入力アドレス信号を所定 期間ラッチして、 第 1のアドレス信号を所定の回路へ出力するラッチ回路と、 前 記入力アドレス信号に載るノイズの影響が解消されるタイミング （例えば、 セン
'。等のセンス回路を活性化させることによって生じるノイズの影響のない タイミング） で前記入力ァドレス信号を前記ラッチ回路にラッチさせるタイミン グ設定回路とを具備し、 前記第 1のアドレス信号に応答して、 メモリセルを含む 前記所定の回路が動作するようにしている。 これにより、 外部からのシステムノ ィズの大きさが問題ない程度であれば、 本発明の第 1の態様による半導体記憶装 置のようにフィル夕回路を設けることなく、 チップ内部で発生する電源ノィズに よる誤動作を回避することができる。
また、 本発明の第 3の態様による半導体記憶装置は、 入力アドレス信号を所定 期間ラッチして、 第 1のアドレス信号を所定の回路へ出力するラッチ回路と、 チ ップ内部でノイズの発生する可能性があるタイミングよりも後 （例えば、 メモリ セルから読み出される 1ないし複数のデータの出力動作終了後、 あるいは、 セン スアンプ等のセンス回路を活性化させる夕イミングょりも後） に前記ラツチ回路 のラッチ状態を解除させるタイミング設定回路とを具備し、 前記第 1のァドレス 信号に応答して、 メモリセルを含む前記所定の回路が動作するようにしている。 これにより、 ラッチ状態では、 外部からのシステムノイズによる誤動作とチップ 内部で発生する電源ノイズといった事前に予測しうるノイズによる誤動作とを防 止しつつ、 ラッチ状態の解除後は、 外部から入力される次のアクセス要求に備え て入力アドレス信号の変化を高速に半導体記憶装置内の各部へ伝達することが可 能となる。
本発明の半導体記憶装置としては、 リフレッシュが行われるメモリサイクルで は、 前記リフレッシュとメモリセルに対する読み出し又は書き込み作とが 1メモ リサイクルの期間内に行われるものであっても良い。 この種の半導体記憶装置の 内部では、外部から見たメモリサイクルの 2倍のサイクルで動作することになり、 その分ノイズのピーク値が大きくなつて誤動作の可能性も高まる。 しかし本発明 を適用することにより、 チップ面積の増大を伴う電源強化といった対策をとるこ となく、 ノィズによる誤動作を未然に防止することができる。
また、 本発明の制御回路は、 上述した本発明の半導体記憶装置から少なくとも メモリセルの部分を除外した回路によって構成されており、 上述した半導体記憶 装置と同様の効果を奏する。 図面の簡単な説明
図 1は、 本発明の第 1実施形態による半導体記憶装置の構成を示すブロック図 である。
図 2は、 同実施形態による半導体記憶装置の動作を示すタイミングチヤ一卜で ある。
図 3は、同実施形態による入力フィル夕の第 1の構成例を示した回路図である。 図 4は、同実施形態による入力フィル夕の第 2の構成例を示した回路図である。 図 5は、 図 4に示したアドレスバッファ 2 1及び入力フィル夕 3 9について入 力電圧である電圧 V i nと出力電圧である電圧 V o u tの関係を示したグラフで ある。
図 6は、 図 3に示した入力フィル夕へノィズが載つたァドレスを入力した場合 に、 抵抗素子の値を変化させていったときに得られる出力波形を抵抗素子なしの 場合の出力波形と対比して示したグラフであって、ァドレスの或るビッ卜が" 0 " から " 1 " に変化した場合についてのものである。
図 7は、 図 3に示した入力フィル夕へノイズが載ったアドレスを入力した場合 に、 抵抗素子の値を変化させていったときに得られる出力波形を抵抗素子なしの 場合の出力波形と対比して示したグラフであって、ァドレスの或るビッ卜が" 1 " から " 0 " に変化した場合についてのものである。
図 8は、 本発明の第 2実施形態による半導体記憶装置の構成を示すプロック図 である。
図 9は、 同実施形態による半導体記憶装置の動作を示すタイミングチヤ一卜で ある。
図 1 0は、 背景技術による半導体記憶装置において外部から入力されるァドレ スがラッチされるまでの経路についての構成を示した回路図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の各実施形態について説明する。
〔第 1実施形態〕
本実施形態は、 本発明の発明者らが先に提案した半導体記憶装置 （特願平 1 1 一 3 4 5 3 4 5号；以下 「第 1の関連発明」 という） に対して本発明を適用した ものである。
第 1の関連発明の半導体記憶装置は、 汎用の D R AM (ダイナミック · ランダ ム ·アクセス， メモリ） と同じメモリセルを用いながら、 外部から見たときに汎 用の S R AM (スタティック R AM) と同様の仕様で動作する。 このため、 既存 の疑似 S R AMのように、 アドレスラッチタイミング制御機能を備えた C E (チ ップィネーブル）信号をアクセスの度に変化させる必要がなく低消費電力である。 また、 S R AMのように扱いが簡便であるとともに、 チップサイズを大きくする ことなく大容量化が可能である。 したがって、 これから登場してくる次世代の携 帯電話などに適した仕様となっている。 なお、 本明細書ではこの種の半導体記憶 装置を 「S R AM仕様の D R AMJ 又は 「M S R AM (Mobile Specified RAM) J と呼ぶことにする。
後述するように、 M S R AMでは 1メモリサイクル内でリフレッシュと読み出 し Z書き込みとを行うため、 半導体記憶装置内部では外部から見たメモリサイク ルの 2倍のサイクルで動作することになる。 このため、 同じメモリセルを用いな がら、 汎用の D R AMなどに比べて内部動作を高速化させる必要があり、 発生す るノイズのピーク値もそれだけ大きくなつて誤動作しやすくなる。 こうしたノィ ズのピーク値は電源を強化するなどしても低減可能であるが、 そうした対策では どうしてもチップ面積が増大してしまう。 したがって、 回路上の工夫を凝らすこ とでノイズのピーク値が増大しても誤動作しないようにすることが望ましい。 また、 M S R AMは同期式の半導体記憶装置のようにクロックに従ってァドレ スを取り込むわけではなく、 外部から与えられるアクセスァドレス及びチップセ レク卜信号の変化を感知し、 この変化を卜リガとしてアクセスァドレスを取り込 むとともに内部動作を開始させている。 このため、 M S R AMは特にアドレスに 載るノィズに対して非常に敏感であつて、 そのためのノィズ対策が重要となって くる。 その際、 アドレスに載ったノイズがチップ内の各部へ伝搬していった個々 の回路でノィズ対策を施すのは適当でなく、 外部からアドレスが入力される初段 の回路でノィズ対策を施すのが最も望ましい。
ここで、 図 1は本実施形態による半導体記憶装置の構成を示したブロック図で ある。 また、 図 2は本実施形態による半導体記憶装置の動作を示したタイミング チャートである。 ここでは図 1及び図 2を随時参照してノィズが問題となるタイ ミングについて説明することにする。 そこでまず本実施形態が最も特徴としてい るノイズフィルタに関連する回路について言及し、 これら以外の回路については 後で詳しく述べることにする。
まず、 アドレス Address は半導体記憶装置外部から供給されるアクセスアド レスであって、 メモリセルアレイ 6 (後述） が行列状に配列されていることに対 応して行アドレスおよび列アドレスを含んでいる。 次に、 アドレスバッファ 1は アドレス Address をバッファリングしてからこれを入力フィル夕 1 9へ出力す る。 次に、 ラッチ 2は、 ラッチ制御信号 L Cが " L " の間 （つまり、 ラッチ制御 信号 L Cが立ち下がったときから次に立ち上がるまでの間）、入力フィル夕 1 9を 通じてァドレスバッファ 1から入力されるアドレスを内部ァドレス L一 ADD と してスルーで出力する。
また、 ラッチ 2は入力フィル夕 1 9を通じてアドレスバッファ 1から供給され るアドレスをラッチ制御信号 L Cの立ち上がりで取り込み、 ラッチ制御信号 L C がハイレベル （以下 "H" と略記する） である間これを保持するとともに、 保持 されているアドレスを内部アドレス L_ADD として出力する。 これは、 メモリセ ルアレイ 6との間で読み出し又は書き込みを行っている最中にラッチ 2の後段各 部へ供給されるァドレスが変化してしまうと、 本来活性化されるのとは別のヮー ド線が活性化されてデータ破壊に至ってしまうからである。 そこでラッチ 2にァ ドレス Address を取り込んでおいて、 読み出し又は書き込み中にラッチ 2の後 段へ供給されるァドレスが変化しないようにしている。
次に、 アドレスバッファ 1とラッチ 2の間にはノイズフィル夕として機能する 入力フィル夕 1 9が設けられている。 上述したように、 ラッチ 2がラッチをかけ る直前のタイミングは、 ノイズの載ったァドレスをラッチして誤動作してしまう 危険性が特に高まる時期であって、 ノイズに対して耐性をつけておく必要がある タイミングである。 このため、 本実施形態では入力フィル夕 1 9設けて、 この時 期にラッチ 2へ供給されるァドレスへノイズが載らないようにしている。
ここで、入力フィル夕 1 9は入力感度制御信号 I Cのレベルによって制御され、 入力感度制御信号 Iじが "H" であれば入力されたアドレスに対する感度を低げ てノイズを除去ないし低減させ、ノイズによる影響のない波形を出力する。一方、 入力感度制御信号 I C信号が " L " であれば、 入力フィル夕 1 9は入力されたァ ドレスをラッチ 2ヘスルーで送出する。 なお、 入力フィルタ 1 9の具体的な構成 例については後述する。
次に、 M S R AMでは汎用の D R AMと同じメモリセルを用いていることから メモリセルのリフレッシュが必要となってくる。 このため、 M S R AMでは汎用 の D R AMと同様にセルフリフレッシュを行うのに加えて、図 2に示したように、 外部から通常の読み出し又は書き込み （以下、 ノーマル Read またはノーマル Write という） 要求があつたときに、 リフレッシュを行ったのちに要求のあった ノーマル Read又はノーマル Write を行っている。
このため、 外部から与えられたアドレス Address が変化するかチップセレク 卜信号 C Sが有効化されると、 A T D (Address Transition Detector ；ァド レス変化検出） 回路 3はこれらの変化を検出してアドレス変化検出信号 A T Dに 正のワンショットパルスを発生させて、 まずリフレッシュを起動させる。 そして このリフレッシュが終了したならば、 その時点までに確定しているアドレス Address をラッチ 2に取り込み、 ラッチ 2から出力される内部アドレス L一 ADD をもとにメモリセルアレイ 6に対するノ一マル Read又はノーマル Write を行う。 ここで、 M S R AMにおいて特に問題となりうるノイズはチップ外部で発生す るシステムノイズとチップ内部で発生する電源ノイズ等の内部ノイズに大別され る。 もっとも、 外部からのシステムノイズが例えばアドレスバッファ 1から出力 されるアドレスに載ることと、 内部で発生した電源ノイズが例えばアドレスバッ ファ 1にフィードバックされてその出力にノイズが載ることとは等価であると見 なせる。 このため、 両者の違いはノイズがどのようなタイミングで発生しうるか にある。
外部からのシステムノィズは M S R AMに限らず一般的な半導体記憶装置でも 同様に問題となりうるものであって、 半導体記憶装置内部の動作とは無関係に任 意のタイミングで発生しうる。 一方、 チップ内部で発生するノイズとしては、 ピ 一ク電流が流れることによってチップ内部の電源電位やグランドの電位が揺れて 発生する電源ノイズなどがある。 ピーク電流を生じる要因は半導体記憶装置の仕 様に応じて幾つか考えられるが、 その発生タイミングは設計時に予測することが 可能である。
M S R AMではピーク電流を発生させる原因として主に 2つの要因が考えられ る。 これらの要因によるピーク電流は何れも M S R AM内部の動作に由来する特 有のタイミングで発生するものであって、 これらピーク電流によって生じるノィ ズは最も大きなノイズの一つとなっている。
第 1の要因として、 センスアンプィネーブル信号 S Eを立ち上げることでセン スアンプが活性されて消費電流が急激に増加し、 それによつて電源電位ゃグラン ド電位が揺れて大きな電源ノイズの発生する場合が考えられる。 ここで、 センス アンプィネーブル信号 S Eはリフレッシュ又はノーマル ReadZノーマル Write の際に活性化されるが、 特にメモリセルから読み出したデータの増幅を行うリフ レッシュ又はノーマル Readにおいて、 ピーク電流の増大が問題となりうる。 ま た、 M S R AMでは 1メモリサイクル中 （図 2中の時間 T S K EW +サイクルタイム T c y c ) にリフレッシュ及びノーマル Read —マル Write が行われる場合が あるため、 センスアンプ活性化による電源ノイズが 1メモリサイクルに 2回発生 する可能性がある。 なお、 ノーマル Write の場合には外部から書き込み電位が与 えられるため、 リフレッシュやノーマル Readの場合ほどピーク電流は大きくな らない。
次に、 第 2の要因として、 ノーマル Readにおいてメモリセルから読み出され たデータを半導体記憶装置外部に出力する際に消費電流が急激に増加する場合が 考えられる。 すなわち、 データ出力動作にあたっては I /Oバッファ 1 0がバス Iノ Oおよびその先に接続されたチップ外のシステムバスを充放電することにな る。 このため、 消費電流のピーク値が非常に大きくなる可能性があり、 センスァ ンプィネーブル信号 S Eの立ち上がりのときと同様にチップ内部で大きな電源ノ ィズの発生する危険性がある。
以上のように、 M S R AMでは特にリフレツシュに続いてノーマル Readが行 われる場合に、 リフレッシュ中のセンスアンプ活性化時， ノーマル Read中のセ ンスアンプ活性化時およびノーマル Read中のデ一タ出力動作時に大きな電源ノ ィズが連続的に発生する可能性があり、 汎用の S R AMや汎用の D R AMに比べ て誤動作を誘発する危険性がいっそう高くなつている。
こうしたノィズによる誤動作を防ぐには 2つの対策を施すことが有用である。 まず、 アドレス Address が変化してからこれをラッチ 2へ取り込むまでの間に ついてであるが、 上述したようにノイズ対策は半導体記憶装置内の入力初段で行 うのが好ましい。 このため、 ノイズ除去手段としては、 アドレスバッファ 1が出 力するァドレスに対する感度を鈍らせて後段のラッチ 2がノイズを感知する可能 性を低減させるノイズフィル夕 （図 1に示す入力フィル夕 1 9 ) が考えられる。 また、 ノイズ除去のタイミングについては、 ラッチタイミングよりも所定時間 だけ前の時点からラッチタイミングまでの間 （図 2に示した①の期間） にァドレ スに載るノイズを除去ないし低減させるようにすれば良い。 これによつて、 リフ レッシュ中にセンスアンプが活性化されることで生じる電源ノイズまたは外部か らのシステムノイズによって誤動作してしまうことを防止できる。
ここで、 図 2に示す①の期間をどの程度に設定するかは次の点を考慮に入れて 決めれば良い。 まず、 アドレス Address が正常に変化している最中に入力フィ ル夕 1 9の感度を鈍らせると、 7ドレス Address の変化およびァドレス Address の確定したことが後段の回路へ伝達されるのが却って遅れてしまう。 このため、 入力フィルタ 1 9の感度を鈍らせるのは少なくともアドレス Address が確定し てからにする必要がある。 すなわち、 アドレス Address 及びチップセレクト信 号/ C Sはスキューを持っているため、 アドレス Address が変化し初めてから 図 2に示した時間 T S K E Wが経過するまで（以下「アドレススキュー期間」 という） はこれらが全て確定していない状態にある。 したがって、 ①の期間の開始夕イミ ングは少なくともアドレススキュ一期間後に設定すべきことになる。
また、 チップ内部のノイズに関しては、 センスアンプィネーブル信号 S Eの立 ち上がりタイミング （図 2における時刻 t 7 ) を含むように①の期間を設定して おくのが望ましい。 ここで、 センスアンプィネーブル信号 S Eの立ち上がりタイ ミングは半導体記憶装置の仕様によっても変わりうるものの、 半導体記憶装置の 設計時におおよそのタイミングを算出できる。 ただ、 このタイミングは、 温度， 電源電圧， プロセス上の製造ばらつきなどによっても変動しうるため、 マージン をとつて①の期間を長めに設定しておけば良い。
もっとも、 センスアンプイネ一ブル信号 S Eの立ち上がりを①の期間内に含ま せることが必須条件というわけではない。 すなわち、 センスアンプの活性化によ るノイズの影響がラッチタイミング （図 2の時刻 t 1 0 ) までに解消しているの であれば、 ①の期間の開始タイミングをセンスアンプィネーブル信号 S Eの立ち 上がり後 （図 2の時刻 t 7以降） に設定することも考えられる。 要するに、 この 場合はラツチタイミングと内部電源ノイズの発生タイミングとが十分離れていれ ば良い。 したがつてこの場合は外部からのシステムノィズ対策が必要な場合に① の期間を設定することになる。
外部からのシステムノイズは何時でも発生しうるため、 これを考慮すると①の 期間の開始タイミングをあまり遅くすることはできない。 というのも、 ①の期間 内では外部からのシステムノイズを除去ないし低減できるが、 ①の期間よりも前 にシステムノイズが発生した場合に問題となる可能性があるためである。 すなわ ち、 入力フィル夕 1 9の感度が良い状態から悪い状態に移行するタイミングと外 部からのシステムノイズが発生するタイミングが重なると、 感度が鈍った分、 ァ ドレスに載ったノィズの影響が解消されるまでに逆に時間が掛かつてしまう。 この場合、 入力フィルタ 1 9の感度が良い状態のときにアドレス Address に ノイズが載り、 その直後に入力フィル夕 1 9の感度が鈍ったときがワーストケー スとなる。 つまり、 ノイズの載ったアドレスの波形がノイズの無い本来の波形に 戻るまでの時間は、 入力フィルタ 1 9を設けないときに比べて、 入力フィル夕 1 9の感度を鈍らせた分だけ長くなつてしまう。 したがって、 いま述べたように両 者のタイミングが重なった場合を考慮すると、 ノイズの載ったァドレスの波形が 本来の波形に戻ってからラッチ 2へ取り込まれるように①の期間の長さを設定し ておく必要がある。
なお、 先に述べたように、 センスアンプィネーブル信号 S Eを立ち上げてから ①の期間を開始させる場合、 センスアンプ活性化によるノイズの影響が残ってい ると、 入力フィルタ 1 9の感度を鈍らせたことでアドレスの波形が本来の波形に 戻るまでの時間が余計にかかる。 したがってこの場合にも、 外部からのシステム ノイズと同様に①の期間の長さに対する配慮が必要となる。 次に、 ラッチ 2ヘアドレスを取り込んでからメモリサイクルの終了時までにつ いては、 図 2に②で示した期間を確保することが考えられる。 すなわち、 ノーマ ル Readによって読み出したデ一夕のデータ出力動作が完了してから、 ラッチ制 御信号 L Cを立ち下げてラッチ 2のラッチ状態を解除すれば良い。 言い換えるな らば、 センスアンプが活性化されるタイミングおよび読み出しデータが外部へ出 力される夕イミングの双方のタイミングでラッチ 2がァドレスを保持し続けるよ うに、 ラツチ制御信号 L Cの立ち下げタイミングを延ばしてやれば良い。
ここで、 M S R AMの本来の動作では、 センスアンプによってメモリセルァレ ィ 6から読み出されたデータが I ZOバッファ 1 0に取り込まれていれば、 外部 へのデ一夕出力動作が完了していないうちにメモリセルアレイ 6に対するァクセ スを終了させてラッチ制御信号 L Cを立ち下げても支障はない。 すなわち、 次の メモリサイクルが開始される時点 （時刻 t 1 8 ) までアドレス Address の値は 保持されているため、 ラッチ 2のラッチ状態が解除されてァドレスをスルーで通 過させるようになっても、 内部アドレス L— ADD には相変わらずそれまでと同じ ァドレスの値が出力される。
ところが、 データ出力動作に伴ってチップ内部で発生した電源ノイズが例えば アドレスバッファ 1の出力にフィードバックされた場合に問題が生じる。 すなわ ち、 後述するようにこの時点では次のメモリサイクルに備えて入力フィル夕 1 9 がアドレスをスルーで通過させる状態にある。 このため、 ラッチ 2がアドレスを 保持した状態にないと、 ノイズの載ったアドレスが入力フィル夕 1 9及びラッチ 2をスルーで通過して半導体記憶装置内の各部に供給されてしまう。
ノイズの載ったァドレスが例えば A T D回路 3に供給されると、 A T D回路 3 はこれを新たなァドレス変化と誤認してァドレス変化検出信号 A T Dにワンショ ットパルスを発生させてしまう。 そうすると、 ワンショットパルスによって新た な内部動作が起動されてしまい誤動作となってしまう。 そこで、 データ出力動作 が完了するまでラッチ 2のラッチ状態を解除しないようにして、 たとえァドレス にノイズが載ってもラッチ 2に保持されているノイズの無いアドレスをラッチ 2 後段の各部へ供給するようにすれば誤動作は起こり得ない。
次に、 入力フィル夕 1 9の具体的な構成例について説明する。 入力フィル夕 1 9としては様々な構成が考えられるが、 ここでは 2種類の構成例を挙げておく。 図 3は入力フィルタ 1 9の第 1の構成例を示した回路図であって、 図 1に示した 構成のうちアドレスバッファ 1からラッチ 2までの経路にある回路を取り上げて いる。 アドレスバッファ 2 1， 入力フィル夕 2 2， ラッチ回路 2 3は、 図 1に示 したアドレスバッファ 1 ,入力フィル夕 1 9 , ラッチ 2のうち、アドレス Address の 1ビット分に相当する構成である。
入力フィル夕 2 2はインバ一夕 2 4 , トランスファゲ一ト 2 5及び抵抗素子 2 6から構成されている。 トランスファゲ一卜 2 5はァドレスバッファ 2 1とラッ チ回路 2 3の間で抵抗素子 2 6と並列に接続されており、 入力感度制御信号 I C のレベルに応じてそのオンノオフが制御される。 抵抗素子 2 6は高抵抗値 （例え ば 5 0 ¾: Ω ) の抵抗素子であって、 図示した寄生容量 2 7とともに C Rフィル夕 を構成している。
先に触れたように、 入力感度制御信号 I Cはアドレスバッファ 2 1の出力を鈍 らせてノイズを除去 '低減する場合に "Η" となり、 アドレスバッファ 2 1の出 力を高速にラッチ回路 2 3へ伝達すべき場合に " L " となる。 すなわち、 入力感 度制御信号 I Cが " Η" になると、 トランスファゲート 2 5を構成する ηチヤネ ル及び ρチャネルの MO S (金属酸化膜半導体） トランジスタ （以下 「T r」 と 略記することがある） が何れもカットオフする。
このため、 アドレスバッファ 2 1から出力されるアドレスにノイズが載ってい ても、 C Rフィル夕によって波形がつぶれるため、 誤ったアドレスがラッチ回路 2 3に入力されることはなくなる。 一方、 入力感度制御信号 Iじが " L " になる とトランスファゲート 2 5がオンするため、 抵抗素子 2 6の両端が短絡されてァ ドレスバッファ 2 1の出力が低インピーダンスでラッチ回路 2 3に伝達される。 これにより、 アドレス Address の変化をラッチ回路 2 3の後段の回路に伝える 場合に、 波形が鈍ってァドレス変化の伝わるのが遅れることのないようにしてい る。 なお、 入力感度制御信号 I Cおよびラッチ制御信号 L Cのタイミングについ ては後述する。
次に、 図 4は図 1に示した入力フィルタ 1 9の第 2の構成例を示した回路図で あって、 図 3に示したものと同じ構成要素については同一の符号を付してある。 図 4において、 T r 31〜T r 33は pチャネルの MOSトランジスタ， Tr 3 4〜T r 36は nチャネルの M〇Sトランジスタである。 このうち、 T r 31及 び T r 34は図 3に示したァドレスバッファ 21を構成している。
図 4の構成例では入力フィルタ 39が T r 32， T r 33, T r 35, T r 3 6及びインバ一夕 37， 38で構成されている。 このうち、 丁 33及び丁 3 5から成るィンバ一夕とィンバ一夕 37が閉ループ状に接続されており、 ィンバ —夕 37の出力を自身の入力にフィードバック可能に構成している。 次に、 T r 32， T r 36は入力感度制御信号 I Cのレベルに応じて動作し、 同信号が" L" であれば両トランジスタがカツ卜オフして入力フィルタ 39は入力された信号を スルーで出力する。 一方、 同信号が "H" であれが両トランジスタがオンして入 力フィル夕 39はヒステリシス回路として機能する。
ここで、 電源電圧を VDDとおき、 また、 ラッチ回路 23の閾値電圧が（ 1 2) VDDであるものとする。 この場合、 背景技術による半導体記憶装置のように、 ァ ドレスバッファ 2 1の出力をそのままラッチ回路 23に入力する構成であると、 アドレスバッファ 21から出力されるアドレスにノイズが載ってそれが（1 2) VDDよりも高くなると、 ラッチ回路 23は誤ったァドレスをラッチしてしまう。 これに対して、 本実施形態では入力フィルタ 39がヒステリシス特性を持って いるため、 こうした誤動作を生じることがなくなる。 いま、 アドレスバッファ 2 1に入力される電圧を電圧 V i n, 入力フィル夕 39から出力される電圧を電圧 Vou tとしたとき、 入力感度制御信号 I Cが "H" となっているならば、 アド レスバッファ 21及び入力フィルタ 39から成る回路の入出力特性はおおよそ図 5に示されるものとなる。
まず、 電圧 V i nを "L" から "H" に遷移させる場合には、 電圧 V i nを閾 値電圧 VTH„ 〔> (1/2) VDD〕 以上にしないと電圧 Vo u tを " L" に遷移 させることができない。 すなわち、 電圧 V i nが "L" の場合には pチャネルの T r 31及び T r 33が何れもオンとなっているため、 これら両トランジスタの 状態を反転させなければ電圧 Vou tを "L" にすることができない。 したがつ て、 図 5に示したように電圧 V i nを （1Z2) VDDよりも高くしなければなら なくなる。 一方、 電圧 V i nを "H" から "L" に遷移させる場合には、 電圧 V i nを閾 値電圧 VTHL 〔< (1/2) VDD〕 以下にしないと電圧 Vo u tを "H" に遷移 させることができない。 すなわち、 電圧 V i nが "H" の場合には nチャネルの T r 34及び T r 35が何れもオンとなっているため、 これら両トランジスタの 状態を反転させなければ電圧 Vou tを "H" にすることができない。 したがつ て、 図 5に示したように電圧 V i nを （1/2) VDDよりも低くしなければなら ない。 このように、 図 4の構成では闊値電圧 VTHL〜VTHHの領域はノイズとして 感知しないようにしてノイズマ一ジンを確保している。
〈構成の説明〉
次に、 図 1に示した構成のうち入力フィル夕 19に関連する回路以外の回路に ついて説明する。 まず、 ATD回路 3はチップセレクト信号 ZCSが有効 （"L") な場合に、 内部ァドレス L— ADD の何れか 1ビッ卜にでも変化があればァドレス 変化検出信号 ATDに正のワンショットパルスを出力する。 また、 ATD回路 3 はチップセレクト信号 ZCSが有効化された場合にもアドレス変化検出信号 AT Dに正のワンショットパルスを発生させる。 なお、 チップセレクト信号/ CSは 図 1に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。 また、 信号名の先頭に付与した記号 はそれが負論理の信号であることを意 味している。
さらに詳述すると、 ATD回路 3はアドレス Address の各ビットのうち最初 に変化があったビッ卜についてまずワンショットパルスを発生させ、 この最初の ワンショットパルスが発生している期間中に他のビットに変化があった場合は、 既に発生しているワンショットパルスと新たに発生したワンショッ卜パルスを合 成している。 こうすることで、 アドレス Address にスキューがあった場合、 ヮ ンショットパルスのパルス幅がアドレス Address のスキュー分だけ長くなるも のの、 1回分のァドレス変化によって複数個のワンショットパルスがァドレス変 化検出信号 ATDに発生してしまう恐れはなくなる。 これにより、 複数のァドレ ス変化検出信号 ATDが発生して複数のワード線が同時に活性化されてメモリセ ルのデータが破壊されることがなくなる。
また、 チップセレクト信号/ CSは半導体記憶装置 （チップ） の選択/非選択 を決定するための信号であって、 特に、 複数の半導体記憶装置から構成されるシ ステムにおいて、 所望の半導体記憶装置を選択するために用いられる活性化信号 である。 以下の説明では、 チップの選択 非選択を決める活性化信号としてチッ プセレクト信号を用いるが、 本発明で使用可能な活性化信号はチップセレク卜信 号に限られるものではなく、 これと同等の機能を持った信号であればどのような 信号であっても良い。
このため、 チップセレク卜信号に代えて例えばチップィネーブル信号を用いる ことが考えられる。 ただし、 いわゆるチッブイネーブル信号の中には、 既存の疑 似 S R A Mにおけるチップィネーブル信号のように、 チップの活性化機能に加え てアドレスラッチタイミング制御機能を有するものがある。 すなわち、 既存の疑 似 S R A Mでは、 アドレス取り込みのタイミングを制御するためにチッブイネー ブル信号をク口ック信号のように毎サイクル入力しており、 それによる消費電力 の増加が問題となっている。 これに対して、 本発明の半導体記憶装置は、 内部動 作のトリガとなる信号をクロック信号のように毎サイクル入力しなくとも動作可 能である。 こうしたことから、 本発明でチップィネーブル信号を活性化信号とし て使用する場合には、 チップの活性化機能を持ち、 なおかつ、 アドレスラッチ夕 イミング制御機能を持たない信号を使用することになる。
リフレッシュ制御回路 4はアドレスカウン夕 （リフレッシュカウン夕） 及びり フレッシュ夕イマを内蔵している。 ァドレスカウン夕は D R AMメモリセルをリ フレッシュするためのリフレッシュアドレス R— ADD を順次生成する。 なお、 リ フレッシュアドレス R一 ADD はアドレス Address に含まれる行アドレスと同じ ビット幅を持っている。 そして、 リフレッシュ制御回路 4はこれらとアドレス変 化検出信号 A T D , 書き込みィネーブル信号 ZWEを利用して半導体記憶装置内 部のリフレッシュを制御するために、 リフレッシュァドレス及びリフレッシュ夕 イミングを半導体記憶装置内部で自動的に発生させて、 汎用 D R AMにおけるセ ルフリフレッシュと同様のリフレッシュを実現している。
リフレッシュタイマは半導体記憶装置の外部から最後にアクセス要求があつて からの経過時間を計時し、 それが所定の時間 （以下では 「リフレッシュ時間」 と いう） を越えた場合に半導体記憶装置内部でセルフリフレッシュを起動させる。 そのために、 リフレッシュタイマはァドレス変化検出信号 A T Dが有効となる度 にリセットされて計時を再開するように構成される。 なお、 上記 「所定の時間」 は、 メモリセルのデータ保持特性 （例えばデ一夕保持時間） に基づいて設定すれ ば良い。
このほか、 リフレッシュ制御回路 4はリフレッシュタイミングを制御するため のリフレッシュ制御信号 R E F A, R E F Bを生成する。 ここで、 リフレッシュ 制御信号 R E F Aは半導体記憶装置外部からのアクセス要求に付随してリフレツ シュを行うか否かを制御するための信号であって、 同信号が " H" であればリフ レッシュを行い、 " L " であればリフレッシュを行わない。
ここで、 本実施形態ではァドレス変化検出信号 A T Dの発生をトリガとするリ フレツシュ動作として以下の実現形態を前提としている。 すなわち本実施形態で は、 読み出し又は書き込みに伴うリフレッシュ動作が連続する場合、 これら各メ モリサイクルでリフレッシュを連続的に行ってゆき、 メモリセル全体をリフレツ シュする。 そして、 全てのメモリセルをリフレッシュした時点で、 いったんリフ レッシュを発生させない状態とする。 その後、 メモリセルのデータを保持できる 限界の状態 （セルホールドリミット） に近づいたときに、 連続するメモリサイク ルで継続的にリフレッシュを行ってゆく状態に再び移行するようにしている。 こうしたことから、リフレッシュ制御信号 R E F Aを立ち下げる要因としては、 外部からのアクセス要求に伴うリフレッシュによって 1リフレッシュサイクル分 のリフレッシュが完了したものの、 次のリフレッシュサイクルのリフレッシュを 起動するにはまだ時間がある場合、 あるいは、 セルフリフレッシュを起動させた ためにこれが完了するまでは外部からのアクセス要求に伴うリフレッシュを行う 必要がなくなつた場合である。
リフレッシュ制御信号 R E F Aを生成するには、 リフレッシュ制御回路 4内部 にリフレッシュ制御信号 R E F Aを保持するラツチ回路を設けて、 ァドレス変化 検出信号 AT D及びリフレッシュ夕イマの出力信号によってこのラッチ回路のセ ット · リセットを制御する構成などが考えられる。 具体的には、 リフレッシュ動 作が必要になる （セルホールドリミットの） 少し前のタイミングをリフレッシュ 夕イマで生成し、 その出力信号に基づいてリフレッシュ制御回路 4の内部でラッ チ回路のセット信号を生成してラッチ回路をセットし、 リフレッシュ制御信号 R EFAに "H" を出力する。 なお、 セット信号を生成するタイミングはサイクル タイムの最大値を目安にして決めるようにする。 その後、 アドレス変化検出信号 ATD、 または、 リフレッシュ制御信号 REF Aに基づいて生成されるリフレツ シュ制御信号 REFBをトリガとして、 ロウ制御回路 13 (後述） が、 ワード線 単位でメモリセルのリフレッシュ動作を行ってゆく。 そして、 全てのメモリセル のリフレッシュ動作が行われたときに、 リフレッシュ制御回路 4内部でラッチ回 路のリセット信号を生成してラッチ回路をリセットし、 リフレッシュ制御信号 R EFAに "L" を出力する。
なお、 ラッチ回路のリセットは、 最後のワード線をリフレッシュするリフレツ シュサイクルで、 リフレッシュ動作の終わる時間に合わせて行えば良い。 あるい は、 リフレッシュ動作を完了させたときにロウ制御回路 13がリフレッシュ動作 完了信号を生成するようにし、 リフレッシュ制御回路 4がこのリフレッシュ動作 完了信号を最後のヮード線に対するリフレッシュサイクルで受け取ったときにラ ツチ回路をリセットするようにしても良い。 ただし、 リフレッシュ制御信号 RE FAを立ち上げたときから、 この立ち上がりののちに最初に行われるリフレツシ ュが終了するときまでの間に、 ァドレス変化検出信号 ATDが発生するか書き込 みィネ一ブル信号/ W Eが入力されるかしていなければ、 この最初のリフレツシ ュが終了した後にラッチ回路をリセッ卜する。
一方、 リフレツシュ制御信号 R EFBはセルフリフレツシュのための信号であ る。 すなわち、 リフレッシュ制御信号 REFBに負のワンショットパルスを与え ることで、 ロウィネーブル信号 REへ強制的に正のワンショットパルスを発生さ せてリフレッシュを起動することができる。 ここで、 リフレッシュ制御信号 RE FBを生成するには、 リフレッシュ制御信号 REFAを遅延させる遅延回路と負 のワンショッ卜パルスを発生させるパルス発生回路とをリフレッシュ制御回路 4 内部に設けて、 パルス発生回路から負のワンショッ卜パルスを発生させる夕イミ ングを遅延回路で遅延させたリフレッシュ制御信号 REF Aとァドレス変化検出 信号 ATDとで制御する構成などが考えられる。
通常、 リフレッシュ制御信号 REFBは " H" となっている。 この状態でリフ レッシュ制御信号 REFAが立ち上げられて "H" となった場合に、 このリフレ ッシュ制御信号 R E F Aの立ち上がりを遅延回路で所定時間遅延させ、 この遅延 の間にァドレス変化検出信号 ATDが発生しなかったときには、 遅延されたリフ レッシュ制御信号 RE F Aの立ち上がりでパルス発生回路を起動し、 リフレツシ ュ制御信号 REFBに負のワンショットパルスを出力させる。 上記所定時間の遅 延は、 ァドレス変化検出信号 ATDを発生させるトリガが外部から与えられない ためにメモリセルのリフレッシュに要求されるリミットの時間になってしまうま でを計測するためのものである。 また、 上記遅延の間に書き込みィネーブル信号 ZWEが立ち下げられた場合には書き込みを行ってからセルフリフレッシュを行 うため、 この書き込みに要する時間も考慮に入れて、 上記リフレッシュ制御信号 REF Aを立ち上げるタイミング及び上記所定時間の遅延を設定する。
なお、 本発明は上述したリフレッシュ動作の実現形態に限定されるものではな く、 例えば、 メモリセルを 1本ないし複数本のワード線毎に一定周期でリフレツ シュするような形態としても良い。 この形態では、 アドレス変化検出信号 ATD をトリガとするリフレツシュ動作が終了すると、 各メモリサイクルでリフレツシ ュ制御信号 REF Aが立ち下がるようになる。 また、 リフレッシュ制御信号 RE FBを発生させる回路構成は上述したものと同じで良いが、 リフレッシュ制御信 号 REF Aを発生させるための回路構成は例えば次のようになる。
まず、 リフレッシュ夕イマはリフレッシュを起動するためのトリガ信号を一定 周期で発生させる。 次に、 上記の場合と同様にして、 リフレッシュ制御回路 4内 部にラッチ回路を設け、 リフレッシュタイマの出力する卜リガ信号に基づいて、 リフレツシュ動作が必要になる少し前のタイミングで発生させたセット信号によ りラッチ回路をセットしてリフレッシュ制御信号 R E F Aを "H"にする。なお、 この場合も、 ラッチ回路をセッ卜するタイミングはサイクルタイムの最大値を目 安にして決定する。
その後、 ァドレス変化検出信号 AT Dまたはリフレツシュ制御信号 R E F Bを 受けたロウ制御回路 13がメモリセルに対するリフレッシュ動作を完了させる夕 ィミングに合わせて、 リフレツシュ制御回路 4は発生させたリセット信号でラッ チ回路をリセットし、 リフレッシュ制御信号 REFAを "L" とする。 なお、 こ の場合のラッチ回路のリセットは、 ラッチ回路をセットしたときから一定時間遅 れたタイミングで行えば良い。 あるいは、 ロウ制御回路 13がリフレッシュ動作 を完了させたときにリフレッシュ動作完了信号を生成するようにして、 リフレツ シュ制御回路 4がこのリフレッシュ動作完了信号を受け取ったときにラッチ回路 をリセッ卜しても良い。
次に、 図 1のマルチプレクサ 5 (図中 「MUX」） はアドレス変化検出信号 AT D及びリフレツシュ制御信号 R E F Bのレベルに応じて、 アドレス変化検出信号 ATDが "L" かつリフレッシュ制御信号 REFBが "H" であれば、 アドレス 変化検出信号 AT Dの立ち下がりから予め決められた時間が経過したのち （すな わち、 リフレッシュ動作が行われるべき期間後かつノーマル ReadZノーマル Write動作が行われるべき期間の開始前） に、 内部アドレス L_ADD に含まれる 行アドレス （煩雑であるため単に 「内部アドレス L一 ADD」 という場合がある） を選択してこれをアドレス M— ADD として出力する。一方、 アドレス変化検出信 号 ATDが "H" であれば、 アドレス変化検出信号 ATDの立ち上がりから予め 決められた時間が経過したときを起点とし、 アドレス変化検出信号 ATDの立ち 下がりから予め決められた時間が経過するまで (要するに、リフレッシュ動作中）、 リフレッシュアドレス R_ADD を選択してこれをアドレス ] VL ADD として出力 する。 またリフレッシュ制御信号 REFBが " L" であれば、 マルチプレクサ 5 はリフレッシュアドレス R_ADD をアドレス M_ADD として出力する。
次に、 メモリセルアレイ 6は汎用 DRAMで用いられているのと同様のメモリ セルアレイであって、 行方向， 列方向にそれぞれワード線， ビット線 （またはビ ット線対；以下同じ） が走っており、 汎用 DRAMと同様に例えば 1 卜ランジス 夕 1キャパシ夕から成るメモリセルがワード線及びビット線の交点の位置に行列 状に配置されて構成されている。
ロウデコーダ 7はロウィネーブル信号 REが "H" のときにアドレス M— ADD をデコードし、 このアドレス M— ADD で指定されたワード線を活性化させる。口 ウイネーブル信号 REが "L" であるとき、 ロウデコーダ 7は何れのワード線も 活性化させない。 カラムデコーダ 8はカラムィネーブル信号 CEが " H" となつ ているときに、 内部アドレス L ADD に含まれる列アドレスをデコードし、 この 列ァドレスで指定されたビット線を選択するためのカラム選択信号を生成する。 カラムィネーブル信号 CEが "L" であれば、 カラムデコーダ 8は何れのビッ卜 線に対応するカラム選択信号も生成しない。
センスアンプ · リセット回路 9は図示を省略したセンスアンプ， カラムスイツ チおよびプリチャージ回路から構成されている。 このうち、 カラムスィッチは力 ラムデコーダ 8の出力するカラム選択信号で指定されたセンスアンプとバス WR Bの間を接続する。 センスアンプはセンスアンプイネ一ブル信号 SEが "H" で あるときに活性化されて、 アドレス Address で特定されるメモリセルの接続さ れたビット線の電位をセンス ·増幅してバス WRBに出力し、 あるいは、 バス W RBに供給された書き込みデータをビット線経由でメモリセルに書き込む。 プリ チャージ回路はプリチャージイネ一ブル信号 PEが" H"のときに活性化されて、 ビット線の電位を所定電位 〔例えば （1ノ2) VDD〕 にプリチャージする。
I / (入出力） ノ ッファ 10は、 制御信号 CWOのレベルに応じて同信号が "H" であればバス WRB上の読み出しデ一夕を出力バッファでバッファリング してバス I ZOから半導体記憶装置外部に出力する。 また、 IZOバッファ 10 は同信号が "L" であれば、 出力バッファをフローティング状態として、 半導体 記憶装置外部からバス Iノ O上に供給される書き込みデータを入力バッファでバ ッファリングしてバス WRBに送出する。 つまり制御信号 CWOが "H" であれ ば読み出し， "L" であれば書き込みである。
次に、 R/W (Read/Write) 制御回路 1 1はチップセレクト信号 /C S， 書き 込みイネ一ブル信号 ZWEおよび出力イネ一ブル信号 O Eに基づいて制御信号 C W〇を生成する。 なお、 本発明による半導体記憶装置の仕様では、 書き込みイネ 一ブル信号/ WEの立ち下がりエッジでデータの書き込み （取り込み） が開始さ れ、 書き込みィネーブル信号 ZWEの立ち上がりエッジでデータが確定し、 書き 込み （取り込み） も終了する。 また、 制御信号 CWOの切換タイミングは動作説 明で明らかにする。 ラッチ制御回路 12はアドレス変化検出信号 AT Dの立ち下 がりエッジに基づいて、 ラッチ制御信号 LC及び入力感度制御信号 I Cにそれぞ れ正のワンショットパルスを発生させる。 なお、 これらワンショットパルスを発 生させるタイミング及びそのパルス幅は、 ラッチ制御信号 LCと入力感度制御信 号 I Cとで異なっているが、 これについては動作説明のところで詳述する。
次に、 ロウ制御回路 13はリフレッシュ制御信号 REFA， リフレッシュ制御 信号 R EFB, アドレス変化検出信号 ATD及び書き込みィネーブル信号 ZWE に基づいて、 ロウィネーブル信号 RE, センスアンプィネーブル信号 S E, プリ チャージィネーブル信号 PEおよび制御信号 CCを生成する。 また、 カラム制御 回路 14は制御信号 C Cに基づいてカラムィネーブル信号 C Eを生成する。
さらに詳述すると、 読み出し又は書き込み時において、 ロウ制御回路 13はァ ドレス変化検出信号 ATDの立ち下がりをトリガとしてロウィネーブル信号 RE に正のワンショットパルスを発生させる。 またロウ制御回路 13は、 リフレツシ ュ制御信号 REFAが "H" の場合に、 アドレス変化検出信号 ATDの立ち上が りを卜リガとして、 リフレッシュ動作に必要となる正のワンショッ卜パルスを口 ウイネーブル信号 R Eに発生させる。
つまりロウ制御回路 13は、 リフレッシュ制御信号 REFAが" H"であれば， アクセス要求により生じるァドレス変化検出信号 ATDの立ち上がりでロウイネ —ブル信号 REにワンショッ卜パルスを発生させてリフレッシュを起動する。 こ れに対してリフレッシュ制御信号 REFAが "L" であれば、 アドレス変化検出 信号 ATDにワンショットパルスが発生していても、 ロウ制御回路 13はロウィ ネ一ブル信号 REにワンショットパルスを発生させない。
さらにロウ制御回路 13は、 リフレッシュ制御信号 REFBに供給される負の ワンショットパルスを反転させて得た正のワンショットパルスをロウィネーブル 信号 REとして出力する。
また、 ロウ制御回路 13はロウィネーブル信号 REを遅延させてセンスアンプ ィネーブル信号 SEに正のワンショッ卜パルスを生成するとともに、 ロウィネー ブル信号 R Eに生じたワンショットパルスの立ち下がりをトリガとしてプリチヤ ージイネ一ブル信号 PEに正のワンショットパルスを発生させる。 なお、 これら センスアンプィネーブル信号 S E及びプリチヤ一ジィネ一ブル信号 P Eはノーマ ル Read, ノーマル Write ， リフレッシュを問わず生成される。 このほか、 ロウ 制御回路 16はロウィネーブル信号 REを遅延させて制御信号 CCを出力する。 制御信号 CCはリフレッシュの場合には生成されないため、 制御信号 から 生成されるカラムィネーブル信号 C Eもノーマル Read又はノーマル Write の場 合にだけ生成され、 リフレッシュの場合には生成されない。 次に、 カラム制御回 路 1 4は制御信号 C Cをさらに遅延させてカラムィネーブル信号 C Eとして出力 する。なお、ロウィネーブル信号 R Eのワンショッ卜パルスの幅はノーマル Read, ノーマル Write , リフレッシュがそれぞれ行われる時間を決定するため、 これら の動作のために必要十分なパルス幅が設定される。
次に、 ブース卜電源 1 5はメモリセルアレイ 6内のワード線に印加される昇圧 電位をロウデコーダ 7に供給する電源である。 また、 基板電圧発生回路 1 6はメ モリセルアレイ 6を構成するメモリセルが形成されているゥエルまたは半導体基 板に印加される基板電圧を発生させる回路である。 さらに、 リファレンス電圧発 生回路 1 7はメモリセルアレイ 6， センスアンプ' リセット回路 9内のセンスァ ンプゃプリチャージ回路 ·ィコライズ回路が使用するリファレンス電圧 〔例えば ( 1 / 2 ) VD D〕 を発生させる。
ここで、 リフレッシュ制御回路 4， ブースト電源 1 5， 基板電圧発生回路 1 6 およびリファレンス電圧発生回路 1 7にはパワーダウン制御信号 PowerDown が供給されている。 このパワーダウン制御信号 PowerDown は半導体記憶装置を パワーダウン状態 （スタンバイ状態） にするときのモードを半導体記憶装置外部 から指定するための信号である。 リフレッシュ制御回路 4 , ブースト電源 1 5 , 基板電圧発生回路 1 6およびリファレンス電圧発生回路 1 7はパワーダウン制御 信号 PowerDown に従ってそれぞれ自身に対する電源供給を制御する。
本実施形態ではメモリセル自体が D R AMと同様のものであるため、 S R AM のようにスタンバイ状態で単純に半導体記憶装置内の回路各部への電源供給を止 めてしまうことはできない。 スタンバイ状態であってもメモリセルのデ一夕を保 持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要が ある。 つまり、 本実施形態の半導体記憶装置はスタンバイ状態に関しては S R A Mとの互換性を完全にとってはいない。 しかしながら、 本実施形態ではスタンバ ィ状態におけるモードを幾つか設けて S R AMとの互換性をできる限りとるとと もに、 既存の半導体記憶装置には存在しないモードも設けている。
すなわち、 本実施形態ではリフレッシュ制御回路 4， ブースト電源 1 5， 基板 電圧発生回路 1 6 , リファレンス電圧発生回路 1 7のうちの何れを動作させるか に応じて 3種類のスタンバイモードを用意してある。 本明細書ではこれらのス夕 ンバイモードを便宜上スタンバイモード 1〜3と呼ぶことにする。 スタンバイモ 一ド 1は 4種類の回路全てに電源を供給するモード、 スタンバイモード 2は 4種 類の回路のうちリフレツシュ制御回路 4だけ電源供給を止めてこれ以外の 3種類 の回路に電源を供給するモード、 スタンバイモード 3は 4種類の回路全てに対す る電源供給を止めるモードである。
パワーダウン制御信号 PowerDown を供給するための回路としては例えば、 リ フレッシュ制御回路 4に電源を供給するための第 1の電源供給線と、 ブースト電 源 1 5 , 基板電圧発生回路 1 6及びリファレンス電圧発生回路 1 7に電源を供給 するための第 2の電源供給線で構成すれば良い。
次に、 各スタンバイモードについてさらに詳述すると、 スタンバイモード 1は 通常の D R AMと同等の電源供給モードであって、 3種類あるスタンバイモード の中では最も消費電流が大きい。 しかし、 この場合にはメモリセルのリフレツシ ュに必要な全ての回路へ電源が供給されたままになっている。 このため、 スタン バイ状態に移行する直前におけるメモリセルのデータが保持されているほか、 半 導体記憶装置をス夕ンバイ状態からァクティブ状態へ移行させるまでの時間が 3 種類のスタンバイモードの中では最も短い。 なお、 スタンバイモード 1に設定す るには第 1の電源供給線及び第 2の電源供給線の双方へ電源を供給すれば良い。 一方、 ス夕ンバイモード 2ではリフレッシュに必要とされる回路に対して電源 が供給されない。 このため、 スタンバイ状態においてメモリセルのデ一夕を保持 しておくことはできないが、 その分スタンバイモード 1に比べて消費電流を低減 させることができる。 つまりこのスタンバイモードは、 スタンバイ状態でデータ を保持しておくという既成概念から発想の転換を図ったものであって、 スタンバ ィ状態からアクティブ状態に移行したのちに、 メモリセルアレイ全体に対して書 き込みを行える状態になってさえすれば良いことを前提としている。 つまり、 ァ クティブ状態に復帰した時点では、 スタンバイ状態に移行した時点のメモリセル のデータは保持されていない。 こうしたことから、 スタンバイモード 2と次に述 ベるスタンバイモード 3は半導体記憶装置をバッファとして使用する場合などに 適している。 なお、 スタンバイモード 2に設定するには、 第 1の電源供給線に電 源を供給せずにリフレッシュ制御回路 4への電源供給を停止させるようにする。 他方、 スタンバイモード 3はブースト電圧， 基板電圧， リファレンス電圧を立 ち上げる必要があるため、 スタンバイ状態からアクティブ状態に移行するまでの 時間が 3種類あるスタンバイモードの中で最も長くなるが、 その分、 スタンバイ モードにおける消費電流を最も小さくすることができる。 なお、 スタンバイモー ド 3に設定するには、 第 1の電源供給線及び第 2の電源供給線の何れにも電源を 供給せずに、 リフレッシュ制御回路 4, ブースト電源 15, 基板電圧発生回路 1 6， リファレンス電圧発生回路 17への電源供給をすベて停止させれば良い。 スタンバイモード 1〜3の何れの場合においても、 上述した 4種類以外の回路 については必要な回路だけに電源を供給すれば良い。 例えば、 リフレッシュを行 うだけであれば、 アドレスバッファ 1， 入力フィル夕 19, ラッチ 2, ATD回 路 3, カラムデコーダ 8, IZOバッファ 10， RZW制御回路 11， ラッチ制 御回路 12, カラム制御回路 14等は使われないので電源供給を停止しても構わ ない。
以上のようなス夕ンバイモードを設けることで、 半導体記憶装置が適用される 機器やその使用環境などに応じて、 スタンバイ状態におけるデータ保持の要否， ァクティブ状態への復帰時間， 電流消費量などを半導体記憶装置外部からきめ細 かく制御できるようになる。 なお、 パワーダウン制御信号 PowerDownは必須の 機能というわけではないことからこれを省略してしまっても良く、 そうすること で汎用 SRAMと I /〇ピンの互換性を完全に保つことが可能となる。
〈動作の説明 （ノーマル Read)〉
次に、 図 2に示したタイミングチヤ一卜に沿って上記構成による半導体記億装 置の動作を説明する。 まず時刻 t 1になると、 アドレス Addressがそれまでの 値 "A^,"から "An" に変化を開始するとともに、 図示していないがチップ セレクト信号 ZCSが有効化される。 但しアドレス Address の各ビットおよび チップセレクト信号 ZCSの間にはスキューがあるため、汎用 SRAMと同様に、 この時点でアドレス Address の各ビッ卜が全て確定しているとは限らない。 こうしたことから、 ラッチ制御回路 12はラッチ制御信号しじに "L" を出力 している。 またこの時点では、 アドレス Address の変化を半導体記憶装置内の 各部へ高速に伝達する必要があるため、 ラッチ制御回路 1 2は入力感度制御信号 I Cにも " L " を出力している。 このため、 アドレス Address はアドレスバッ ファ 1でバッファリングされたのち、 入力フィルタ 1 9およびラッチ 2を順次ス ルーで通過し、 内部アドレス L_ADD として A T D回路 3， マルチプレクサ 5及 びカラムデコーダ 8に供給される。
この後の時刻 t 2において、 A T D回路 3はアドレス Address (=内部アド レス L一 ADD ) が変化したことを検出してアドレス変化検出信号 AT Dに正のヮ ンショットパルスを発生させる。 こうしてァドレス変化検出信号 A T Dが立ち上 がると、 マルチプレクサ 5はリフレッシュアドレス R— ADD 側を選択してこれを アドレス M一 ADD として出力する。 また、 アドレス変化検出信号 A T Dが立ち上 がったことで、 ロウ制御回路 1 3はロウィネーブル信号 R Eに正のワンショット パルスを発生させる。
ロウデコーダ 7はこのロウイネ一ブル信号 R Eの立ち上がりを捉えてァドレス M_ADD の値をデコードし、 時刻 t 3になった時点でリフレッシュアドレス R_ADD に対応したワード線 （以下、 リフレッシュ対象のワード線を 「リフレツ シュワード線」 と呼ぶ） を活性化させる。 なお、 図 2においては図示を簡単にす るために、リフレッシュヮ一ド線の電圧波形とノーマル Read又はノーマル Write の際に活性化されるワード線の電圧波形を一括して 「W o r cl」 として図示して ある。し力 し、各メモリサイクルにおけるリフレッシュワード線とノーマル Read Zノーマル Write によって活性化されるヮード線とは一般に異なっている。
次に、 アドレス Address が変化し始めた時刻 t 1から時間 T S K EWが経過して 時刻 t 4になると、 アドレス Address の全ビッ 卜の値が確定して、 アドレス Address の値をラッチ 2へ取り込んでも良い状態となる。 次に、 時刻 t 5になる と AT D回路 3はァドレス変化検出信号 AT Dに発生させていた正のワンショッ トパルスを立ち下げる。 ラッチ制御回路 1 2はこの立ち下がりをトリガとして時 刻 t 6で入力感度制御信号 I Cに正のワンショッ卜パルスを発生させる。
こうして入力感度制御信号 I Cが " H" になると、 入力フィル夕 1 9はァドレ スバッファ 1から出力されるァドレスに対する感度を下げてノイズフィル夕とし て機能するようになる。 このため、 外部からのシステムノイズや内部で発生する 電源ノイズがアドレス Address に載っていても、 これらノイズが除去ないし低 減されたアドレスがラッチ 2へ供給される。なお、この時点ではアドレス Address が確定しており、 アドレス Address の変化を半導体記憶装置内の各部へ高速に 伝達させる必要がなくなつているため、 ァドレスバッファ 1から出力されるァド レスに対する感度を下げても支障はない。
この後、 ロウ制御回路 1 3は時刻 t 7からセンスアンプィネーブル信号 S Eに 正のワンショットパルスを発生させる。 これにより、 センスアンプ · リセット回 路 9は内部のセンスアンプを活性化させ、 これによつてリフレッシュァドレス R— ADD に対応するリフレッシュヮード線に接続されたメモリセルのリフレツシ ュが開始される。 このように本実施形態では、 外部から供給されるアドレス Address の値が確定していない待機期間（スキュー期間 T S K EW) をリフレッシュ に充てて、 汎用 S R AMでは本来内部動作が行われない待機期間を有効利用して いる。 なお、 リフレッシュ動作ではノーマル Readの場合のように読み出しデ一 夕を外部へ出力する必要がない。 このため、 制御信号 C C及びカラムィネーブル 信号 C Eは "L " のままであって、 カラムデコーダ 8もカラム選択信号を生成し ない。
そして、 図 2に示したように時刻 t 7近辺ではセンスアンプ活性化による電源 ノイズが発生して、 ァドレスバッファ 1から出力されるァドレスにこの電源ノィ ズが重畳する。 しかし、 入力フィル夕 1 9の作用によってラッチ 2に供給される アドレスに載っていたノイズが除去ないし低減されて、 外部から供給された本来 のアドレス Address の値となる。 この後、 ロウ制御回路 1 3がリフレッシュ動 作に必要な時間が経過してからロウイネ一ブル信号 R Eを立ち下げると、 ロウデ コーダ 7は時刻 t 8でリフレッシュワード線を非活性化させる。
次に、 ロウ制御回路 1 3はロウィネーブル信号 R Eの立ち下がりを受けてセン スアンプイネ一ブル信号 S Eを立ち下げ、 センスアンプ · リセット回路 9は活性 化させていた内部のセンスアンプを非活性化させる。 また、 ロウ制御回路 1 3は ロウィネーブル信号 R Eの立ち下がりを受けてプリチャージィネーブル信号 P E に正のワンショットパルスを発生させる。 これにより、 センスアンプ · リセット 回路 9内のプリチャージ回路が次のアクセスに備えてプリチャージ動作を行う。 そして時刻 t 1 0になると、 時刻 t 5におけるアドレス変化検出信号 A T Dの 立ち下がりを受けて、 リフレッシュ制御回路 4がこれ以後に行われるリフレツシ ュに備えてリフレッシュアドレス R— ADD を更新する。 また、 ラッチ制御回路 1 2は時刻 t 5におけるアドレス変化検出信号 AT Dの立ち下がりを受けて、 ラッ チ制御信号 L Cに正のワンショットパルスを発生させる。 これにより、 ラッチ 2 は入力フィル夕 1 9から出力されたアドレスをラッチする。 このとき、 時刻 t l 0の直前の時刻 t 9では外部からのシステムノイズがアドレスバッファ 1から出 力されるアドレスに載っている。 しかし、 このシステムノイズは入力フィル夕 1 9でフィルタリングされるため、 ラッチ 2はノイズの除去ないし低減された正し いアドレスの値 "A n " をラッチすることができる。
こうしてラッチ 2にァドレスが正しくラッチされたのであれば、 これ以後はァ ドレスバッファ 1から出力されるァドレスにノイズが載っても動作に支障はなく なる。 そこで、 次のメモリサイクル （後述する時刻 t 1 8以降） におけるァドレ ス変化をァドレスバッファ 1からラッチ 2へ高速に伝達できるように、 ラッチ制 御回路 1 2は適当なタイミング （図 2では時刻 t 1 2としてある） で入力感度制 御信号 I Cを立ち下げる。
そして時刻 t 1 1からはリフレツシュに続くノーマル Read 又はノーマル Write が行われることになる。 図 2においては、 チップ内部でノイズが発生する 頻度が高いノーマル Readの場合について示してありここでもノーマル Readに ついて説明する。 ノーマル Readの場合には、 図示していないが出カイネーブル 信号 O Eが有効にされるため、 RZW制御回路 1 1はメモリセルからの読み出し に備えて制御信号 CWOを "H" にする。 これにより、 I /Oバッファ 1 0はセ ンスアンプ · リセット回路 9から送られてくる読み出しデータをバス WR Bを通 じてバス I へ送出できる状態となる。
また、 マルチプレクサ 5は内部アドレス L_ADD側を選択するようになり、 こ の時点ではアドレス Address の値が確定しているため、 その値 "A n " (正確に はその行ァドレス部分）がァドレス M— ADD としてロウデコーダ 7に出力される。 次に、 アドレス変化検出信号 A T Dの立ち下がりを受けて、 ロウ制御回路 1 3は ロウイネ一ブル信号 R Eに正のワンショットパルスを発生させる。 これにより、 ロウデコーダ 7はアドレス M— ADD の値 " A n " に対応したワード線 （以下、 読 み出し対象のワード線を 「読み出しワード線」 と呼ぶことがある） を時刻 t 1 1 で活性化させる。 これにより、 読み出しワード線に接続されたメモリセルの保持 するデータがその後に各ビット線上の電位として現れるようになる。
一方、 ロウィネーブル信号 R Eの立ち上がりを受けて、 ロウ制御回路 1 3は時 刻 t 1 3でセンスアンプイネ一ブル信号 S Eに正のワンショッ卜パルスを発生さ せる。 これにより、 センスアンプ · リセット回路 9は内部のセンスアンプを活性 化させ、 個々のビット線上に読み出されたメモリセルのデ一夕をセンスしてこれ を " 0 " / " 1 " の論理レベルまで増幅する。
このとき、 センスアンプの活性化によって時刻 t 7と同様に電源ノイズがアド レスバッファ 1の出力に載るようになる。 しかしこの場合はラッチ 2が既にァド レスをラッチした状態にあるため、 ァドレスバッファ 1から出力されるァドレス にノィズが載つてこれが入力フィル夕 1 9をスルーで通過してラツチ 2に供給さ れても動作に支障はない。
次に、 ロウ制御回路 1 3が制御信号 C Cに正のワンショッ卜パルスを発生させ ると、 カラム制御回路 1 4はカラムィネーブル信号 C Eに正のワンショットパル スを発生させる。 こうしてカラムィネーブル信号 C Eが ' 'Η" となると、 カラム デコーダ 8は内部アドレス L_ADD の値 " A n " に含まれている列アドレス部分 をデコードして、 当該列アドレスに対応するカラム選択信号に正のワンショット パルスを発生させる。
この結果、 センスアンプ · リセット回路 9は当該列アドレスに対応するセンス アンプの出力を選択してバス WR Bに接続するので、 読み出し対象のメモリセル に保持されたデータがバス WR B上に現れてくる。 これにより、 1ノ〇バッファ 1 0はバス WR B上に読み出されたデータを時刻 t 1 4でバス I ZOに出力し、 この時点からデータ出力動作が開始される。 このデータ出力動作によって電源ノ ィズが発生し、その影響でァドレスバッファ 1の出力にノイズが載るようになる。 しかしこの場合もラッチ制御信号 L Cは "H" であってラッチ 2はアドレスをラ ツチしたままの状態にあるため、 ラッチ 2の後段にノイズの載ったァドレスが供 給されることはなく動作に支障が生じることはない。
こうしてメモリセルアレイ 6からの読み出しが終わってロウ制御回路 1 3が口 ウイネーブル信号 R Eを立ち下げると、 ロウデコーダ 7はノーマル Readのため に活性化されていた読み出しワード線を時刻 t 1 6で非活性化させる。 また、 口 ゥ制御回路 1 3はロウィネーブル信号 R Eの立ち下げに対応してセンスアンプィ ネーブル信号 S Eを立ち下げてセンス動作を終了させる。 さらに、 ロウ制御回路 1 3がロウィネーブル信号 R Eの立ち下げに対応して制御信号 C Cを立ち下げる と、 カラム制御回路 1 4はカラムイネ一ブル信号 C Eを立ち下げる。
これにより、 カラムデコーダ 8はカラム選択信号を無効化して、 選択されてい たセンスアンプとバス WR Bの間を切り離す。 次いで、 ロウ制御回路 1 3はロウ イネ一ブル信号 R Eの立ち下げに対応してプリチャージイネ一ブル信号 P Eに正 のワンショットパルスを発生させてプリチャージ動作を行う。 一方、 時刻 t 1 5 になった時点で読み出しデータの出力動作が完了して当該動作による電源ノィズ の影響はなくなつている。
そこでラッチ制御回路 1 2は時刻 t 1 7でラッチ制御信号 L Cを立ち下げてラ ツチ 2のラッチ状態を解除する。 これにより、 次のメモリサイクルにおけるアド レス Address の変化がアドレスバッファ 1， 入力フィル夕 1 9 , ラッチ 2を通 じて半導体記憶装置内の各部へ高速に伝達されるようにする。 この後、 時刻 t l 8になると次のメモリサイクルに入ってアドレス Address が変化を開始して、 アクセス要求が読み出しであれば時刻 t l〜 t 1 8における動作と同様の動作が 為される。
〈動作の説明 （ノーマル Read以外)〉
リフレッシュ後にノーマル Write を行う場合の動作は基本的にノーマル Read の場合と同様である。 M S R AMでは汎用 S R AMと同じく、 書き込みイネーブ ル信号 ZWE及び書き込みデ一夕がアドレス Address に対して非同期に与えら れる。 このため、 書き込みィネーブル信号/ WEに負のパルスが入力されると、 R ZW制御回路 1 1は制御信号 CWOを立ち下げて I /Oバッファ 1 0から入力 されるバス Iノ〇上の書き込みデータをバス WR Bに取り込む動作を開始させる。 ノーマル Readの場合と同様にして最終的にセンスアンプが活性化されると、 指定されたメモリセルに対してバス WR Bから書き込みが行われる。 そして、 書 き込みイネ一ブル信号ノ WEが立ち上げられた時点で書き込みデータが確定し書 き込みが終了する。 このように、 ノーマル Write ではノーマル Readのときのよ うなデータ出力動作が存在しないため、 図 2の時刻 t 1 4に相当するタイミング で電源ノイズが発生することはない。 したがって、 アドレスの載るノイズに対す る対策としてはノーマル Readの場合を考慮しておけば良い。
次に、 上述した説明では、 外部からのアクセスに付随して必ずリフレッシュを 行うかのように説明していたが、 実際には全てのメモリサイクルでリフレッシュ を行うわけではない。 また、 例えばリフレッシュを間欠的に行うのであれば、 数
111 5〜数十111 3を 1リフレッシュサイクルとして数 S毎に 1回リフレッシュを 行えば良い。 そして、 リフレッシュを行う必要のないメモリサイクルでは、 リフ レッシュ制御回路 4がリフレッシュ制御信号 R E F Bを "H" にしたままリフレ ッシュ制御信号 R E F Aを " L " にする。 これにより、 ロウ制御回路 1 3はロウ ィネーブル信号 R Eおよびこれに対応したセンスアンプイネ一ブル信号 S E及び プリチヤ一ジィネーブル信号 P Eを発生させなくなり、 リフレッシュを伴うこと なくノ一マル Read又はノーマル Write が行われる。 つまり、 この場合は図 2の 時刻 t 7に相当するタイミングで電源ノイズが発生しなくなる。 したがって、 ノ ィズ対策に関してはリフレッシュ後にノーマル Readを行う場合について考慮し ておけば良い。
なお、 外部からのアクセスがー定時間ないとリフレッシュ制御信号 R E F Bに 負のパルスが生成されてセルフリフレッシュが行われる。 この場合はラッチ制御 回路 1 2がラッチ制御信号 L Cにワンショットパルスを発生させず、 アドレスの 誤ラッチによる誤動作も起こり得ない。
次に、 第 1の関連発明と同様に、 本実施形態でも汎用 D R AMなどで採用され ているページモードを実現することができる。 ページモードでは外部から与えら れるアドレス Address を論理的に上位ビット側のアドレス UAddress と下位ビ ッ卜側のァドレス PageAddress に分割する。 そして、 アドレス UAddressが同 一の複数メモリセルに対してアドレス PageAddress だけを順次変化させながら データを連続的に入出力する。 そのための構成として、 例えば 4つのメモリセルを連続的にアクセスするので あればバス WR Bの幅を 4倍に拡げておき、 これに合わせてセンスアンプ · リセ ット回路 9内のセンスアンプが 4本のビット線を同時に選択するようにしておく。 また、 センスアンプ · リセット回路 9と I ZOバッファ 1 0の間にバスセレクタ を設けて、 同時に読み出されたデータのうちの何れかをアドレス PageAddress に従って選択して入出力させる。
ページモードによるノーマル Readでは、 例えば 4つのメモリセルのデ一夕が メモリセルアレイ 6から同時に読み出され、 その後に外部から入力されるァドレ ス PageAddress に従ってデ一夕を外部へ順次出力してゆくことになる。 したが つてページモードを実現する場合には、 例えば 4つのデータのうちの最後のデ一 夕の出力動作後にラッチ制御信号 L Cを立ち下げる必要がある。
なお、 ぺ一ジモードに類似するものとしてバーストモードが存在する。 ページ モードではアドレス PageAddress を外部からランダムに指定可能となっている。 これに対して、 バーストモードではアドレス PageAddress の代わりにバースト 動作開始時の下位アドレスであるアドレス StartAddressだけを与える。 そして 2番目以降の下位ァドレスについては予め決められた順序に従って半導体記憶装 置内部で発生させるようにしている。 こうしたことから、 バーストモードの場合 にもページモードのときと同じく最後のデータの出力動作後にラッチ制御信号 L Cを立ち下げることになる。
〈まとめ〉
以上のように、 本実施形態ではァドレススキュー期間が経過してァドレス Address が確定 （時刻 t 4 ) した後において、 ラッチ 2がこのアドレスをラッチ するタイミング （時刻 t 1 0 ) から所定時間だけ遡ったタイミング （時刻 t 6 ) 力、ら入力フィル夕 1 9でアドレスに対する感度を下げている。 これにより、 時刻 t 4〜 t 1 0の期間内に外部から入力されたシステムノイズやセンスアンプ活性 化による電源ノイズが発生しても、 ァドレスバッファ 1に載ったこれらノイズが 除去ないし低減されるため、 ラッチ 2で誤ったアドレスがラッチされることはな くなる。
また、 図 2に②で示した期間を確保しておくことで、 ラッチ 2がアドレスをラ ツチしている期間内において、 外部からのシステムノイズ， ノーマル Read又は ノーマル Write 中のセンスアンプの活性化による電源ノイズ， ノーマル Read中 のデータ出力動作による電源ノイズがそれぞれ発生しても、 ノイズの載ったァド レスがラッチ 2の後段へ伝搬されることがなくなる。 このため、 ノイズによる誤 動作を未然に防止することが可能となる。
〈変形例〉
なお、 ラッチ制御信号 L Cを立ち上げてラッチ 2にァドレスを取り込む夕イミ ングは、 理論的にはアドレス確定と同時であっても構わない。 しかし、 実際には 製造上のバラツキやシステム上の原因によってァドレス確定のタイミングが遅れ る場合も考え得る。 こうしたことから、 アドレススキュー期間に対して製造上の マージンを確保しておいて、 アドレス Address の全てのビットがラッチ 2を構 成する個々のラッチ回路に確実に伝搬してからラツチ動作がなされるように、 ラ ツチタイミングを設定することが望ましい。
もっとも、 ァドレスをラッチするタイミングが遅れてしまうとそれだけノーマ ル Read又はノーマル Write が完了するのが遅延することになる。 そこで、 リフ レッシュ動作が終了してノーマル Read,ノーマル Write のために新たにワード 線を活性化できる状態となるまでには、 ァドレスをラッチ 2ヘラツチしておくこ とが望ましい。 また、 図 2では時刻 t 1 2で入力感度制御信号 I Cを立ち下げて いるが、 ラッチ 2によってアドレスが取り込まれる時刻 t 1 0以降であれば時刻 t 1 2よりも前であって良い。
さらに、 外部からのシステムノイズによる影響があまり問題とならない場合も 考えられる。 そうした場合には、 入力フィル夕 1 9を用いてアドレスに対する感 度を鈍らせる代わりに、 リフレッシュ中のセンスアンプ活性化による電源ノイズ の影響が無いタイミング （すなわち、 センスアンプ活性化前のタイミングか， あ るいは、 センスアンプ活性化による電源ノイズの影響がなくなった以降の夕イミ ング） でラッチ制御信号 L Cを立ち上げても良い。
〈シミュレーション結果〉
ここで、 図 6及び図 7は入力フィル夕 1 9として図 3に示した構成例を採用し た場合について各部のシミュレーション波形を示したグラフである。 図中、 横軸 は相対的な時刻 （単位：秒)， 縦軸は各波形の電圧値 （単位：ボルト） である。 こ れらの図では、 図 3に示した入力フィル夕 22を設けなかった場合 （背景技術に よる半導体記憶装置） にラッチ回路 23へ入力される波形を W0としている。 また、 図 3に示した抵抗素子 26の抵抗値を 10 kQ〜50 kQまで 10 kQ 刻みで変化させたときにラッチ回路 23へ入力される波形をそれぞれ W 1〜 W 5 としている。 なお、 図 3に示したようにアドレスバッファ 21は反転バッファで あるため、 アドレス Address のあるビット （図中の 「AX0」） の波形と波形 W 0〜W 5の極性が逆になつている。
まず、 図 6はアドレス AX0の値が " 0" B (Bは 2進表現を意味する） から "1" Bへ遷移した後において、 ノイズの影響でアドレス AX0の電圧値が時刻 0. 155〜0. 160 i Sにかけて 2. 3 から0. 6 Vまで直線的に下降し、 時刻 160〜0. 165 5にかけて0. 6Vから 2. 3 Vまで直線的に上 昇した場合を示している。 また図 6では、 時刻 0. 156〜0. 170 x sの期 間にわたって入力感度制御信号 I Cが "H" となって入力フィル夕 22が入力感 度を鈍らせるとともに、 時刻 0. 165 sからラッチ制御信号 LCが立ち上が つてラッチ回路 23が取り込み動作を開始するものとしている。
図示したように、波形 W0の場合にはアドレス AX0に載ったノイズによって、 ピーク時の電圧値が最大振幅に近い値にまでなっており、 ノイズが無ければ本来 "L" のはずのアドレスをラッチ回路 23は確実に "H" と認識してしまう。 こ れに対して、 抵抗素子 26の抵抗値を増加させてゆくにつれて、 ラッチ 2に入力 される波形がつぶれてそのピーク電圧値が低くなつてゆく。 このため、 ラッチ回 路 23の閾値電圧が例えば 1. 25 Vであるとした場合、 抵抗値を 30 k Ω以上 にすることでラッチ回路 23はアドレスを "L" と認識する。
また、 図 6において時刻 0. 150〜0. 152 μ sにおける波形に着目する と、 アドレス AX0の値が "0" Βから "1" Βに変化を開始した時点では、 入 力感度制御信号 I Cが "L" であるため、 アドレスバッファ 21及び入力フィル 夕 22はアドレス AX0をほとんど遅延なくラッチ回路 23に供給しており、 こ の時点ではアドレス Address の変化が高速にラッチ回路 23及びその後段の回 路へ伝達されていることが分かる。 次に、 図 7はアドレス AXOの値が " ' Βから "0" Βへ遷移した場合につ いて示したものである。 図示したように、 ノイズの影響でアドレス ΑΧ0の電圧 値が時刻 0. 105〜0. 110 w sにかけて 0 Vから 1. 7 Vまで直線的に上 昇し、 時刻 0. 110〜0. 115 / 3にかけて1. 7 Vから 0Vまで直線的に 下降するものとしている。 また図 7では、 時刻 0. 105〜0. 120 Sの期 間にわたって入力感度制御信号 I Cが " H" となり、 時刻 0. 115 sからラ ッチ制御信号 L Cが立ち上がるものとしている。
この場合も、 波形 W0ではラッチ回路 23に供給される底の電圧値がほぼ 0V になっており、 ノイズが無ければ本来 " H" のはずのアドレス AX 0をラッチ回 路 23は確実に "L" と認識してしまう。 これに対して、 抵抗素子 26の抵抗値 を増加させてゆくにつれて波形がつぶれて底の電圧値が高くなつてゆく。 このた め、 ラッチ回路 23の閾値電圧が例えば 1. 25Vであるとした場合、 抵抗値を 50 にすることでラッチ回路 23は "H" と認識するようになる。 また、 時 刻 0. 100〜0. 102 /z sにおける波形に着目すると、 この場合もアドレス バッファ 21及び入力フィル夕 22はほとんど遅延なしにァドレス AX 0の変化 をラッチ回路 23に伝達している。
〔第 2実施形態〕
第 1実施形態では先に掲げた第 1の関連発明を基礎としていたが、 本発明者は 第 1の関連発明とは別の形態の MS RAMを提案している （特願 2000- 10 9689号；以下「第 2の関連発明」 という）。 そして、 本発明は第 1の関連発明 のみならず第 2の関連発明にもほぼ同様に適用することが可能であって、 本実施 形態では第 2の関連発明を基礎とした実施形態について、 第 1実施形態との相違 点を中心にして以下に説明する。
上述したように第 1実施形態ではリフレッシュ後にノーマル Read又はノーマ ル Write を行っていたが、 本実施形態では第 1実施形態と順序を入れ替えて、 ノ —マル Read又はレイトライト （詳細は後述） を行ってからリフレッシュを行つ ている。 こうすることで、 本実施形態では第 1実施形態に比べてアクセス （読み 出しの場合はァドレスアクセス時間 TAA) の高速化を図っている。
また、 汎用 SRAMでは書き込みィネーブル信号がアドレスに対して非同期的 に与えられるが、 本実施形態では以下のような理由からアドレススキュー期間内 に書き込みィネーブル信号を与える仕様としている。 読み出しを高速化するため には、 アドレススキュー期間経過後にできる限り早く読み出し動作を開始させる 必要がある。 このため、 書き込みィネーブル信号がアドレスに対して非同期的に 与えられる仕様では、 ァドレススキュー期間内に書き込みイネ一ブル信号が与え られない限り、 ァドレススキュー期間の経過時点で書き込み/読み出しのいずれ かは分からない。 そこで、 読み出しを高速化するために取りあえず読み出し動作 を開始させることになるが、 もし外部からのアクセスが書き込みであった場合、 書き込みイネ一ブル信号が遅れて有効化される。 このため、 アドレススキュー期 間経過後に開始させた読み出し動作はダミーの読み出しとなり、 この読み出しが 行われてから本来の書き込みが行われることになる。
ところが、 M S R AMでは D R AMと同様に破壊読み出しでメモリセルから読 み出しを行っているため、 ダミーの読み出しを中断してしまうとデータ破壊につ ながってしまう。 つまり M S RAMでは、 書き込みィネーブル信号が与えられて もダミーの読み出しが完了するまでは書き込み動作を開始させることができない。 そのため、 書き込みィネーブル信号がアドレスに対して完全に非同期的に与えら れる仕様にしてしまうと、メモリサイクルが長くなつてしまうという問題がある。 こうしたことから、 外部からのアクセス要求が読み出し 書き込みの何れである かをァドレススキュー期間内で確定させておくことで、 ァドレスが確定した時点 でダミーの読み出しを行うことなく書き込みを開始できるようにしている。
また、 本実施形態ではメモリセルに対する書き込みをレイトライト （Late Write) で行っている。 レイトライトでは、 外部から書き込み要求が与えられた メモリサイクルにおいては、 同じく外部から与えられる書き込みァドレスおよび 書き込みデータを半導体記憶装置内部に取り込んでおく。 この後に、 次の書き込 み要求が与えられたメモリサイクルで、 先のメモリサイクルで取り込んでおいた 書き込みァドレスおよび書き込みデータを用いてメモリセルへ書き込みを行う。 つまり、 メモリセルに対する書き込みを次に書き込み要求が与えられたメモリサ ィクルまで遅延させるのがレイトライトである。
ここで、 ノーマル Write では汎用 S R AMと同様に書き込みィネーブル信号が アドレスに対して非同期的に与えられるため、 書き込みィネーブル信号及び書き 込みデータの双方が確定するまでメモリセルへの書き込み動作は開始されずに空 き時間が生じてしまうという欠点がある。 一方、 レイトライ卜によると、 実際に 書き込みを行うメモリサイクルでは最初から書き込みアドレス及び書き込みデー 夕が確定しており、 アドレススキュー期間が経過した段階ですぐに書き込み可能 となる。 またレイトライトの採用によって、 本実施形態では、 アドレスに対して 遅れて入力される書き込みデータの取り込み動作とレイトライト及びこれに続く リフレッシュの動作とを並行して行えるため、 れだけメモリサイクルを短縮す ることができる。
以上のようなことから、 本実施形態ではアドレススキュー期間が経過してァド レス Address が確定した直後からノーマル Readまたはレイトライトを開始する ことになる。 そして本実施形態でも第 1実施形態と同じく 2つのノイズ対策を講 ずることになる。 まず、 ノイズによる誤動作の可能性がある場合には、 入力フィ ル夕 1 9の感度を下げる期間をアドレススキュ一期間後に設けてノイズを除去な いし低減させてからノーマル Readまたはレイトライトを行うことになる。
ここで、 ノイズを除去ないし低減させる期間を設ける分だけアクセスが遅れる ことになるが、 アクセスの遅れが支障のない範囲内であればこうした対策を施す ことが有効である。 また、 ノイズのピーク値は半導体記憶装置の個々の仕様や適 用されるシステムによっても変化する。 したがって、 ノイズのピーク値がそれほ ど大きくないことが想定される場合には、 入力フィル夕 1 9の感度を鈍らせる期 間をできる限り短くすることによってアクセス遅れをそれだけ小さくできる。 また、 アクセスの遅れが好ましくない場合には、 入力フィルタ 1 9の感度を鈍 らせる期間を設けることなく、 ラツチ状態の終わりを延ばす第 2の対策だけを行 うことも考えられる。 要するに、 アドレスに載るノイズによって誤動作が生じる 可能性と、 入力フィル夕 1 9の感度を鈍らせることによるアクセス遅れとの間の トレードオフによって、 入力フィルタ 1 9の感度を鈍らせる期間を設けるかどう かを決定することになる。
次に、 ラツチ制御信号 L Cの立ち下げタイミングを延ばす対策に関しては第 1 実施形態とほぼ同様に適用することができる。 本実施形態ではノーマル Read又 はレイトライト後にリフレッシュを行うため、 ノ一マル Read又はレイトライト に先立ってラッチ制御信号 L Cを立ち上げるとともに、 リフレッシュ中にセンス アンプィネーブル信号 S Eが立ち上がつてからラッチ制御信号 L Cを立ち下げる。 これにより、 ノーマル Readおよびリフレッシュの際のセンスアンプ活性化によ つて発生する電源ノイズと、 ノーマル Read時のデータ出力動作に伴う電源ノィ ズによる影響を抑えることが可能となる。 また、 ラッチ制御信号 L Cを立ち上げ ている間は外部からのシステムノイズの影響も排除することができる。
〈構成の説明〉
図 8は本実施形態による半導体記憶装置の構成を示したプロック図である。 同 図では、 図 1 (第 1実施形態） に示したものと同じ構成要素については同一の符 号を付してあり、 以下では図 1と相違する構成について説明する。 まず、 本実施 形態ではラッチ 2の出力するアドレスを内部アドレス LC一 ADD とし、 後述する レジス夕回路 6 1の出力を内部アドレス L一 ADD としている。 また本実施形態で は、 バス WR Bでセンスアンプ * リセット回路 9と I ZOバッファ 1 0を直接接 続するのではなく、 バス WR B , 後述するレジスタ回路 6 2及びバス WR B Xを 介して接続している。
次に、 制御信号 L W 1および制御信号 L W 2はレイトライ卜動作を制御するた めの信号であって、 何れもレイトライトを行う場合に "H" に設定され、 そうで ない場合に " L " に設定される。 次に、 レジスタ回路 6 1はアクセスアドレスを 保持するためにアドレス Address のビット幅に等しいレジスタ （以下 「ァドレ スレジスタ」 という） を内蔵している。 制御信号 L W 1が " L " であれば、 レジ ス夕回路 6 1は入力された内部アドレス LC_ADD をそのまま内部アドレス L_ADD として出力する。
一方、 制御信号 L W 1が "H" であれば、 レジス夕回路 6 1は内部アドレス LC_ADD ではなくアドレスレジスタに保持されているァドレスを内部ァドレス L— ADD として出力する。 また、 レジス夕回路 6 1は制御信号 LW 1の立ち下が りエッジを捉えて、 次のレイトライトのために内部アドレス LC—ADD をァドレ スレジス夕に取り込む。 さらに、 レジスタ回路 6 1は入力された内部アドレス LC ADD とァドレスレジス夕が保持するァドレスをビット毎に比較するコンパ レー夕を備えている。 このコンパレー夕は両者の各ビッ卜が全て一致した場合に はヒット信号 H I丁に "H" を出力し、 両者の間の何れか 1ビッ卜にでも不一致 があればヒット信号 H I丁に "L " を出力する。
以下に述べるように、 このヒット信号 H I Tは半導体記憶装置外部から見たデ —夕コヒ一レンシ (Coherency) を保っためのバイパス動作に用いられる。 すなわ ち、 レイトライトでは書き込み要求があったメモリサイクルよりも後のメモリサ ィクルで実際にメモリセルへの書き込みが行われる。 このため、 書き込み要求の あったメモリサイクルでは、 書き込みァドレス及び書き込みデータを一旦レジス 夕回路 6 1内のアドレスレジス夕及びレジス夕回路 6 2 (後述） 内のデータレジ ス夕に取り込んでおく。
そして、 次に書き込みの要求が入力されたメモリサイクルで、 2つのレジス夕 に取り込んでおいたァドレス及びデータを用いてメモリセルアレイ 6へ書き込み を行っている。 したがって、 現実にメモリセルアレイ 6へ書き込みが行われるま での間に、 書き込み要求のあったアドレスに対して読み出し要求があった場合、 この時点ではデ一夕が未だメモリセルアレイ 6には書かれておらずレジス夕回路 6 2にのみ存在する。 このため、 メモリセルアレイ 6から読み出しを行ってしま うと、 書き込み前の古いデータを外部へ出力してしまって誤動作となる。
そこでこのような場合には、 メモリセルアレイ 6をバイパスしてレジス夕回路 6 2からデータの出力を行うようにする。 以上のような状況を検出するために、 内部アドレス LC— ADD とアドレスレジス夕を照合して、 未だメモリセルアレイ 6に書き込まれていないァドレスに対して読み出し要求があったことを検出して いる。 なお、 レジスタ回路 6 1は読み出し ·書き込みの区別なくヒット信号 H I Tを生成しているが、 後述するようにバイパス動作は読み出し要求があった場合 にのみ作動するため、 特に問題は生じない。
次に、ラッチ制御回路 5 2は図 1のラッチ制御回路 1 2と同様の構成であつて、 ラッチ制御信号 L C及び入力感度制御信号 I Cの生成タイミングが異なっている。 なお、 これら信号のタイミングについては動作説明に譲る。 次に、 A T D回路 5 3も図 1の A T D回路 3と同様の構成であるが、 ァドレス変化検出信号 A T Dに ワンショッ卜パルスを発生させるタイミングをアドレススキュ一期間の経過後と している点で、 A T D回路 3と異なっている。 また、 後述するように、 アドレス 変化検出信号 A T Dのワンショッ 卜パルスが立ち上がった時点からァドレス Address に対するノーマル Readまたはレイトライ卜が開始され、 その後にワン ショットパルスが立ち下がった時点からリフレッシュが開始される。 このため、 ワンショットパルスのパルス幅はノーマル Readまたはレイトライトを完了させ るのに必要な時間以上に設定される。
ここで、 アドレススキュー期間の長さは、 アドレス Address の各ビットおよ びチップセレクト信号/ C Sの間に存在するスキューの最大値と一致させるか、 あるいは、 余裕を見込んでこのスキューの最大値よりも若干大きな値に設定して おくようにすれば良い。 スキューの最大値は半導体記憶装置が適用されるシステ ム全体の特性に基づいて予め試算しておくことが可能である。 したがって、 半導 体記憶装置が適用されるシステムに応じてァドレススキュー期間を可変とするか、 あるいは、 予め決められたアドレススキュー期間に合わせて半導体記憶装置が搭 載されるシステムの設計を行うことになる。
次に、 レジスタ回路 6 2及びヒット制御回路 6 3は上述したレジス夕回路 6 1 とともにレイトライト動作を実現する。 このうち、 ヒット制御回路 6 3はァドレ ス変化検出信号 A T Dの立ち上がりでヒット信号 H I Tを取り込み、 これをヒッ トイネーブル信号 H Eとしてレジス夕回路 6 2に送出する。 すなわち、 アドレス スキュー期間内ではアドレス Address の値が確定していないため、 ヒット制御 回路 6 3はァドレス Address が確定した時点でヒット信号 H I Tを取り込む。 なお、 ヒットィネーブル信号 H Eは読み出し動作の場合にのみ用いられるが、 そ の制御はレジスタ回路 6 2が行っており、 ヒット制御回路 6 3はアクセス要求が 書き込み ·読み出しであるかを問わずヒットイネーブル信号 H Eを生成する。
次に、 レジス夕回路 6 2はバス WR B上で授受されるデ一夕と同じビット幅の デ一夕レジス夕を内蔵している。 そしてレジス夕回路 6 2は、 制御信号 L W 2の 立ち下がりエッジをトリガとして、 バス I ZO , I /Oバッファ 1 0を通じて外 部からバス WR B X上に供給される書き込みデータをデータレジスタに取り込む。 つまり、 書き込み要求があった場合に、 当該メモリサイクルで与えられる書き込 みデータを一旦データレジス夕に取り込んでおき、 次の書き込み要求のあったメ モリサイクルでデ一タレジス夕に取り込んでおいた書き込みデー夕をメモリセル アレイ 6へ書き込むことになる。
また、 制御信号 LW2が " H" である場合、 レジス夕回路 62は直前の書き込 み要求の際に与えられた書き込みデ一夕をデータレジス夕からバス WRB上に出 力する。 一方、 制御信号 LW2が "L" である場合、 レジス夕回路 62はヒット ィネーブル信号 HEのレベルに応じて異なる動作を行う。 すなわち、 ヒットイネ 一ブル信号 HEがミスヒットを示す "L" であれば、 レジス夕回路 62はバス W RB上の読み出しデータをそのままバス WRBX上に出力する。 これに対し、 ヒ ットイネーブル信号 HEがヒットを示す "H" であれば、 レジスタ回路 62は未 だメモリセルアレイ 6に書き込まれていない書き込みデータをデ一夕レジス夕か らバス WR B X上に送出する。
次に、 RZW制御回路 54は制御信号 CWOのほかに制御信号 LW1, LW2 を生成する点で図 1の RZW制御回路 11と相違する。 次に、 ロウ制御回路 55 は以下の点で図 1のロウ制御回路 13と相違する。 半導体記憶装置を立ち上げて から初めて書き込み要求が与えられた場合には、 直前の書き込みが存在しない。 したがって、 当該書き込み要求のあったメモリサイクルでは、 書き込みアドレス 及び書き込みデータの取り込みを行うだけにとどめ、 メモリセルアレイ 6に対す るレイトライトは行わない。 これを実現するために、 ロウ制御回路 55の内部に フラグを設けて、 チップセレク卜信号 ZCSが有効な状態で書き込みィネーブル 信号 ZWEがー度でも有効化されたかどうかをフラグに記憶する。
そのために、 ロウ制御回路 55は半導体記憶装置の立ち上げ時にフラグをオフ に初期化しておき、 最初の書き込み要求が行われた時点でフラグをオンとする。 また、 ロウ制御回路 55は書き込み要求があった場合 （書き込みィネーブル信号 /WE= "L"かつチップセレクト信号 ZCS= "L") には、 フラグがオンにな つている場合にだけロウィネーブル信号 REにワンショッ卜パルスを発生させる。 これによつて、 ロウ制御回路 55及びカラム制御回路 14は、 書き込みに必要と なる制御信号 CC， センスアンプィネーブル信号 SE， カラムィネーブル信号 C E, プリチャージイネ一ブル信号 PEを発生させる。
〈動作の説明 （ノーマル Read)〉 次に、 図 9のタイミングチャートを参照して本実施形態による半導体記憶装置 の動作を説明する。 なお、 アドレスに載るノイズに関してはノーマル Readにつ いて説明することが好ましいため、 レイトライ卜の動作については後述すること とする。またここでは、図 9に示したよりも以前のメモリサイクルでアドレス "A X" に対するデ一夕 "Qx" の書き込み要求があって、 レジスタ回路 61内のァ ドレスレジスタにアドレス "Ax" が取り込まれ、 レジスタ回路 62内のデータ レジス夕にデータ "Qx" が取り込まれていることを想定する。 さらに、 チップ セレクト信号 ZCSは "L" に固定されていて図 8に示す半導体記憶装置が選択 された状態にあるものとする。
まず、 時刻 t 31でアドレス Address の値が "Αη— , " から変化し始める。 この時点では第 1実施形態と同様に入力感度制御信号 I C, ラッチ制御信号 LC がともに "L" であるとともに制御信号 LW1も "L" である。 このため、 アド レス Address はアドレスバッファ 1， 入力フィルタ 19， ラッチ 2をスルーで 通過して内部アドレス LC_ADDとなり、内部アドレス LC— ADDはさらにレジス 夕回路 61をスルーで通過して内部アドレス L一 ADD となる。
そして、 AT D回路 53は内部ァドレス LC— ADDの変化からァドレス Address が変化し始めたことを検知するようになる。 もっとも時刻 t 31からはアドレス スキュー期間に入るため、 汎用 S RAMの場合と同じくこの時点でァドレス Address の値が確定しているとは限らない。 このため、 時刻 t 31ではアドレス Address をラッチ 2に取り込むことはせず、この後に時間 TSKEWが経過してアド レス Address の値が "An" に確定した時点以降にアドレス Address を取り込 むことになる。 なお、 図 9には示していないがアドレススキュー期間では出カイ ネーブル信号 O Eが有効化される。
そして、 R 制御回路 54はメモリセルからの読み出しに備えて制御信号 C WOを " H"とするほ力、、 制御信号 LW1, LW2を何れも " L"のままとする。 これによつて I /Oバッファ 10はバス WRBX上のデ一夕をバス Iノ 0へ送出 するようになる。 もっともこの時点ではまだアドレススキュー期間であって、 ヒ ットイネーブル信号 HEも直前のメモリサイクルのままになっており、 バス WR BX上にデ一夕 WRB上のデータが読み出されるのか、 デ一夕レジス夕の保持デ —夕が読み出されるのかは確定していない。
次に、アドレススキュ一期間が終了して時刻 t 32になると、アドレス Address (したがって内部アドレス LC— ADD) の値が " An" に確定する。 このとき、 制 御信号 LW1は "L" であるため、 内部アドレス LC— ADDの値がそのまま内部 アドレス L— ADD として出力される。 また、 内部アドレス LC_ADDの値 " An" はアドレスレジス夕に保持されているアドレス "Ax" と一致しないため、 レジ ス夕回路 61はヒット信号 H I Tとして "L" を出力する。
次に、 ATD回路 53は時刻 t 33でァドレス変化検出信号 ATDに正のワン ショットパルスを発生させ、 これによつてノーマル Read動作が開始される。 そ してリフレッシュ制御回路 4はリフレッシュアドレス R— ADD の値を更新する。 また、 マルチプレクサ 5は内部アドレス L_ADD 側を選択してこれをアドレス M.ADD としてロウデコーダ 7に出力する。 さらに、 ヒット制御回路 63はでヒ ッ卜信号 H I Tを取り込んでヒッ卜イネ一ブル信号 HEとしで' L"を出力する。 これにより、 レジスタ回路 62はバス WRBとバス WRBXを接続するようにな り、 センスアンプ. リセット回路 9内のセンスアンプによるセンス結果が I /O バッファ 10およびバス IZOを通じて外部に出力可能な状態となる。
この後、 アドレス Address の変化が各部に伝搬するので、 ラッチ制御回路 5 2は時刻 t 34で入力感度制御信号 I Cに正のワンショットパルスを発生させる。 これにより、 入力フィルタ 19が入力されるアドレスの感度を鈍らせる。 このた め、 例えばラッチ 2がァドレスを取り込む直前のタイミングである時刻 t 35で 外部からのシステムノィズがァドレスバッファ 1の出力に載ったとしても、 ラッ チ 2にはノイズが除去ないし低減されたアドレスが供給される。 したがって、 こ の後にラッチ制御回路 52が時刻 t 36でラッチ制御信号 LCを立ち上げてラッ チ 2がァドレスを取り込んだ場合に、 ノィズが載つた誤つたアドレスを取り込む ことはなくなる。
この後、 ラッチ制御回路 52は時刻 t 37で入力感度制御信号 I Cを立ち下げ る。 次に、 ロウ制御回路 55がロウイネ一ブル信号 REに正のワンショットパル スを発生させると、 ロウデコーダ 7は時刻 t 38でアドレス "An" に対応した 読み出しワード線を活性化させる。 この後に時刻 t 39でロウ制御回路 55がセ ンスアンプィネーブル信号 S Eを立ち上げると、 センスアンプの活性化によって チップ内部で電源ノイズが発生する。 しかし、 ラッチ 2はアドレスをラッチした 状態にあるため、 ノイズの載ったアドレスがラッチ 2の後段の回路へ伝達されて 誤動作することはない。
次に、 ロウ制御回路 5 5が制御信号 C Cに正のワンショットパルスを発生させ ると、 カラム制御回路 1 4はカラムィネーブル信号 C Eに正のワンショットパル スを発生させる。 これにより、 カラムデコーダ 8はアドレス "A n " 中の列アド レスに対応したカラム選択信号を活性化させて対応するセンスアンプをバス WR Bと接続する。 そして、 センスアンプは読み出しワード線に接続された各メモリ セルのデ一夕をセンス ·増幅し、 このデータがバス WR B , レジス夕回路 6 2， バス WR B X , I Z〇バッファ 1 0を通じてバス I 0から外部に出力される。 このデータ出力動作に伴って時刻 t 4 0で電源ノイズが発生するが、 この場合も 時刻 t 3 9と同様にノィズの載つたアドレスがラッチ 2の後段に伝搬して誤動作 することはない。
この後にノーマル Readを終了させるために、 ロウ制御回路 5 5はロウィネー ブル信号 R Eを立ち下げて読み出しワード線を時刻 t 4 1で非活性化し、次いで、 センスアンプイネ一ブル信号 S Eを立ち下げてセンス動作を終了させる。 また、 カラム制御回路 1 4はカラムィネーブル信号 C Eを立ち下げてセンスアンプとバ ス WR Bの間を切り離す。 次いで、 ロウ制御回路 5 5はプリチャージィネーブル 信号 P Eにワンショットパルスを生成してビット線をプリチャージする。
次に、 時刻 t 4 2で A T D回路 5 3がァドレス変化検出信号 A T Dを立ち下げ ると、 ノーマル Readに付随したリフレツシュが第 1実施形態と同様の動作によ つて行われる。 このため、 時刻 t 4 3でリフレッシュワード線が活性化されると ともに、 ロウ制御回路 5 5が時刻 t 4 4でセンスアンプィネーブル信号 S Eに正 のワンショットパルスを生成すると、 センスアンプが活性化されてリフレッシュ が始まるのに伴って電源ノイズが発生する。 しかし、 この時点でもラッチ 2はァ ドレスをラッチした状態にあるため、 ノイズの載ったアドレスがラッチ 2の後段 に伝搬して誤動作することはない。
この後、 リフレッシュ中に時刻 t 4 5になると、 ノーマル Readが行われたメ モリサイクルが終了してこれに続く新たなメモリサイクルに移行し、 リフレツシ ュ動作はこの新たなメモリサイクルのァドレススキュー期間終了までに完了する。 そして、 時刻 t 4 6でリフレッシュワード線が非活性化され、 時刻 t 4 7でラッ チ制御信号 L Cが立ち下げられる。 なお、 アドレス Address が未確定の間は、 アドレス変化検出信号 A T Dが立ち上がってノーマル Read又はレイトライ卜が 始まることはなく、 内部アドレス L— ADD も直前のメモリサイクルの値が保持さ れるため、 リフレッシュが次のメモリサイクルのァドレススキュー期間終了まで 延びても問題はない。
〈動作の説明 （レイトライト）〉
レイトライ卜の動作はおおむねノーマル Readの場合と同じであるため、 ここ ではノーマル Readとの相違点を中心に概説する。 なお、 以下では書き込み対象 のワード線を 「書き込みワード線」 と呼ぶ。 まず、 半導体記憶装置の立ち上げ後 における最初の書き込みでは、 メモリセルアレイ 6には書き込まれず、 外部から 与えられた書き込みァドレス及び書き込みデータがそれぞれァドレスレジス夕， データレジス夕に取り込まれる。
次に、 2回目以降の書き込み要求があった場合の動作は次のようになる。まず、 ァドレススキュー期間内で書き込みィネーブル信号 ZWEに負のパルスが入力さ れる。 R ZW制御回路 5 4は書き込みィネーブル信号 ZWEの立ち下がりを受け て、制御信号 C WOを" L "にするとともに制御信号 L W 1 , L W 2をともに" H " にする。 この結果 I Oバッファ 1 0はバス I /O上の書き込みデータをバス W R B X上に送出する。 ただしこの時点で書き込みデータが確定しているとは限ら ない。 一方、 レジス夕回路 6 1はアドレスレジスタに保持しているアドレス "A x " を内部アドレス L_ADD として出力し、 レジス夕回路 6 2はデ一夕レジス夕 に保持しているデータ "Q x " をバス WR B上に出力する。
そして、 ァドレススキュー期間が経過してアドレスが確定した時点で書き込み /読み出しの何れであるかも確定する。 このとき、 書き込みアドレスおよび書き 込みデータは直前に書き込み要求のあったメモリサイクル中で既に確定している。 このため、 入力フィル夕 1 9の作用によってアドレスをラッチする一定時間前か らアドレスに対する感度を鈍らせた後に、 書き込み動作が開始される。 このため、 ノーマル Readの場合と同様にしてセンスアンプが選択されて、 ァ ドレス "Ax" で指定されたメモリセルに対してデ一夕 "Qx" の書き込みが始 まる。そして、メモリセルアレイ 6に対する書き込みが終了すると、ノーマル Read の場合と同様にして、 ロウイネ一ブル信号 RE, 書き込みワード線， センスアン ブイネーブル信号 SE, カラムィネーブル信号 CE, カラム選択信号が非活性化 されるほか、 次のアクセスに備えてビット線がプリチャージされる。
次に、 レイトライトに続いてリフレッシュが行われ、 このリフレッシュ中に書 き込みイネ一ブル信号 ZWEが立ち上げられるまでに、 アドレス "An" に対す る書き込みデータ （ここではデ一夕 "Qn" とする） が確定して、 バス I/O, I ZOバッファ 10を通じてバス WRBX上に送出される。 もっとも、 このとき バス WRBXはバス WRBに接続されておらず、 データ "Qn" はメモリセルァ レイ 6への書き込みには関係しない。 そして、 RZW制御回路 54は書き込みィ ネーブル信号 ZWEの立ち上がりを受けて制御信号 LW1， LW2をともに立ち 下げる。
この制御信号 LW1の立ち下がりを受けて、 レジスタ回路 61は内部アドレス LC_ADDの値 " An"をアドレスレジス夕に取り込み、 レジス夕回路 62は制御 信号 LW2の立ち下がりを受けて、 バス WRBX上のデータ "Qn" をデータレ ジス夕に取り込む。 これらアドレス "An" 及びデータ "Qn" は、 次の書き込 み要求が行われた時点のメモリサイクルでレイトライ卜に使用される。 以上のよ うに、 レイトライ卜の場合にはノーマル Readのようにデータ出力動作がないた め、 それによる電源ノイズが発生することもない。 したがって、 アドレスに載る ノィズに関してはノーマル Readの場合について考慮すれば良い。
〈動作の説明 （その他)〉
次にバイパス動作について概説する。 例えば、 連続するメモリサイクルでアド レス" An"に対する書き込みと読み出しが行われることを想定する。この場合、 書き込み要求のあったメモリサイクルで、 アドレス "An" に対して与えられた 書き込みデータ "Q n"は未だメモリセルァレイ 6に反映されていない。そして、 読み出しのメモリサイクルでァドレススキュー期間が経過してァドレス Address の値が " An" に確定すると、 この時点でアドレスレジスタはアドレス Address (=内部アドレス LC_ADD) と同じ "A n " を保持している。
したがって、 レジス夕回路 6 1はヒット信号 H I Tとして " H" を出力する。 この後、 入力感度制御信号 I Cが立ち下げられると、 ヒット制御回路 6 3はヒッ ト信号 H I Tを取り込んでヒットィネーブル信号 H Eに "H" を出力する。 この とき、 RZW制御回路 5 4は制御信号 LW 2に " L " を出力しているため、 レジ ス夕回路 6 2はデータレジス夕に保持しているデータ "Q n " をバス WR B X上 に出力し、 これが I Oバッファ 1 0を通じて外部に出力される。
以上の説明から分かるように、 バイパス動作の場合もノィズ対策の観点からは 上述したノーマル Readの場合と同様の考慮をしておけば良い。
次に、 ノーマル Readまたはレイトライ卜に伴うリフレッシュを行わない場合 は、 第 1実施形態で説明した通りであって、 例えば図 9の時刻 t 4 4で電源ノィ ズが発生しなくなる。 したがって、 アドレスに載るノイズに関してはリフレツシ ュを伴う場合を考慮しておけば良い。 次に、 セルフリフレッシュが行われる場合 は、 第 1実施形態と同様にラッチ制御信号 L Cにワンショッ卜パルスを発生しな いため、 誤ったァドレスをラッチすることも起こり得ない。
次に、 上述した説明では、 書き込み又は読み出しに伴ってリフレッシュを 1回 だけ行っているが、 1メモリサイクルがもっと長く設定されているのであれば、 1メモリサイクルに収まる範囲内で複数回のリフレッシュを行うことができる。 したがって、 この場合にはラッチ制御信号 L Cの立ち下げタイミングを 1メモリ サイクル中の最後のリフレッシュ後とすれば良い。 次に、 書き込みィネーブル信 号 ZWEに加えて書き込みデ一夕をァドレススキュー期間内に確定させる仕様と することで、 書き込み要求のあったメモリサイクル内においてレイトライトでは なくノーマル Write を行うことが可能となる。 この場合はレイトライ卜の代わり にノーマル Write となるだけであって、 ノイズ対策の観点からは上記同様にノー マル Readの場合について考慮しておけば良い。
次に、 本実施形態でも第 1実施形態と同様にページモードゃバーストモードを 適用することができる。 ここで、 本実施形態ではリフレッシュに先行してノーマ ル Read又はレイトライトを行っている。 このためノーマル Readを行う場合、 メモリセルアレイ 6から複数のデ一夕を同時に読み出した後はメモリセルアレイ 6に対してアクセスが行われず空きとなる。 したがって、 これら複数のデ一夕を 外部へ順次出力してゆく動作とノーマル Readに付随するリフレツシュ動作を並 行して行うことができる。 こうしたことから、 リフレッシュ中のセンスアンプ活 性化タイミング又はノーマル Readで読み出された複数のデー夕のうちの最終デ 一夕出力タイミングのうち、 何れか遅い方のタイミングに合わせてラッチ制御信 号 L Cを立ち下げることになる。
なお、 本実施形態において、 図 9では時刻 t 3 7で入力感度制御信号 I Cを立 ち下げているが、 ラッチ 2によってァドレスが取り込まれる時刻 t 3 6以降であ れば時刻 t 3 7よりも前であって良い。
また、 上述した各実施形態では M S R AMを中心に説明してきたが、 本発明は これに限定されるものではなく、 汎用 D R AM, 汎用 S R AM, 疑似 S R AMな どを含めた如何なる半導体記憶装置に適用しても良く、 また、 R AMに限らず R OM (読み出し専用メモリ） であっても良い。
また、 上述した各実施形態による半導体記憶装置は、 例えば図 1に示した回路 全体が単一のチップ上に実装されている形態であって良いのはもちろんであるが、 回路全体が幾つかの機能プロックに分割されていて各機能プロックが別々のチッ プに実装されているような形態であっても良い。 後者の例としては、 各種の制御 信号やアドレス信号を発生させる制御部分 （例えば、 メモリセルアレイ 6を除く 回路の一部または全部からなる回路であって、 入力フィル夕 1 9およびラッチ 2 と、 ノイズ発生源となるセンスアンプ · リセット回路 9または I /Oバッファ 1 0とを少なくとも含む回路） とメモリセル部分とが別々のチップ （コントロール チップとメモリチップ） に搭載された混載 I C (集積回路） が考えられる。 つま り、 メモリチップの外部に設けたコントロールチップから各種の制御信号をメモ リチップへ供給するような構成も本発明の範疇に属する。 産業上の利用の可能性
チップの内部におけるセンスアンプ活性化動作やデータ出力動作による電源ノ ィズ、 あるいは、 チップ外部からのシステムノイズが発生した場合にも、 ノイズ の載った誤ったァドレスを取り込んでしまって誤動作することのない半導体記憶 装置を実現する。 本発明は、 1メモリサイクル内でリフレッシュと書き込み又は 読み出しとを連続して行うことが可能な半導体記憶装置に適用した場合に特に有 用である。

Claims

請求の範囲
1 . 第 1のアドレス信号に応答して動作する所定の回路へ前記第 1のァドレス 信号を供給する制御回路であって、
第 2のアドレス信号を所定期間ラツチして、 前記第 1のァドレス信号を前記所 定の回路へ出力するラッチ回路と、
前記ラッチ回路が前記第 2のアドレス信号をラッチするタイミングを含む期間 において、 入力ァドレス信号に対する感度を下げた信号を前記第 2のァドレス信 号として前記ラッチ回路に出力するフィルタ回路と
を具備する制御回路。
2 . 前記フィルタ回路は、 前記入力アドレス信号が確定したとき以降の所定の タイミングから、 少なくとも前記ラッチ回路が前記第 2のアドレス信号をラッチ するタイミングまでの期間に、 前記入力ァドレス信号に対する感度を下げる請求 項 1記載の制御回路。
3 . 前記フィル夕回路は、 前記入力アドレス信号に対する感度を下げ始める夕 イミングと前記ラッチ回路に供給される前記第 2のァドレス信号にノイズが載る タイミングが重なったとしたときに、 前記ラッチ回路が前記第 2のアドレス信号 をラッチするタイミングを基準として、前記ノイズの載った入力ァドレス信号が、 感度を下げられた状態で前記ラッチ回路により誤ったアドレス信号として認識さ れないレベルまで戻るのに必要な時間だけ少なくとも前から、 前記入力アドレス 信号に対する感度を下げ始める請求項 1記載の制御回路。
4. メモリセルに記憶されているデータのセンスを行うセンス回路を具備し、 前記フィル夕回路は、 前記センス回路を活性化させるタイミングょりも前に、 前記入力ァドレス信号に対する感度を下げ始める請求項 1記載の制御回路。
5 . 前記フィルタ回路は、 寄生容量との作用によって前記入力ァドレス信号の波形を鈍らせて前記ラッチ 回路に出力する抵抗素子と、
前記入力ァドレス信号に対する感度を下げる期間では、 前記入力ァドレス信号 を前記抵抗素子を介して前記ラッチ回路に出力し、 該期間以外では前記抵抗素子 を介さずに前記入力アドレス信号を前記ラッチ回路に出力するスィッチ回路と を具備した請求項 1記載の制御回路。
6 . 前記フィル夕回路は、 前記入力アドレス信号のレベルが変化する態様に応 じて閾値を変化させるヒステリシス特性を備えた回路である請求項 1記載の制御 回路。
7 . 前記フィルタ回路は、 前記入力アドレス信号の変化が前記ラッチ回路の後 段に位置する前記所定の回路へ伝達された後に、 前記入力ァドレス信号に対する 感度を下げる請求項 1記載の制御回路。
8 . 第 1のアドレス信号に応答して動作する所定の回路へ前記第 1のァドレス 信号を供給する制御回路であって、
入力ァドレス信号を所定期間ラッチして、 前記第 1のアドレス信号を前記所定 の回路へ出力するラッチ回路と、
前記入力ァドレス信号に載るノイズの影響が解消されるタイミングで前記入力 アドレス信号を前記ラッチ回路にラッチさせるタイミング設定回路と
を具備する制御回路。
9 . メモリセルに記憶されているデータをセンスするセンス回路を具備し、 前記タイミング設定回路は、 前記センス回路を活性化させることによって生じ るノイズの影響のないタイミングで、 前記入力ァドレス信号を前記ラッチ回路に ラッチさせる請求項 8記載の制御回路。
1 0 . 第 1のアドレス信号に応答して動作する所定の回路へ前記第 1のァドレ ス信号を供給する制御回路であって、
入力ァドレス信号を所定期間ラッチして、 前記第 1のァドレス信号を前記所定 の回路へ出力するラッチ回路と、
チップ内部でノイズの発生する可能性があるタイミングよりも後に前記ラッチ 回路のラッチ状態を解除させるタイミング設定回路と
を具備する制御回路。
1 1 . 入力される読み出し要求に応答してメモリセルから読み出されたデ一夕 を出力する出力回路を具備し、
前記タイミング設定回路は、 前記出力回路による出力動作が終了してから、 前 記ラッチ回路のラッチ状態を解除する請求項 1 0記載の制御回路。
1 2 . 前記出力回路は、 前記読み出し要求に応答してデータが連続的に出力さ れるように制御し、
前記タイミング設定回路は、 連続的に出力されるデ一夕のうち最後のデータの 出力動作が終了してから、 前記ラッチ回路のラッチ状態を解除する請求項 1 1記 載の制御回路。
1 3 . メモリセルに記憶されているデータのセンスを行うセンス回路を具備し、 前記タイミング設定回路は、 前記センス回路を活性化させるタイミングょりも 後に、 前記ラッチ回路のラッチ状態を解除する請求項 1 0記載の制御回路。
1 4 . 前記メモリセルのリフレッシュは所定回数連続して行われ、
前記タイミング設定回路は、連続して行われる所定回数のリフレツシュのうち、 最後のリフレッシュにおいて前記センス回路を活性化させるタイミングよりも後 に、 前記ラッチ回路のラッチ状態を解除する請求項 1 3記載の制御回路。
1 5 . 前記第 1のアドレス信号に応答してアドレス変化検出信号を生成する検 出回路と、 該ァドレス変化検出信号に応答して、 前記ラッチ回路のラッチタイミングを指 示するためのラッチ信号を生成するラッチ信号生成回路と
を具備する請求項 1， 8， 1 0のいずれかの項記載の制御回路。
1 6 . 前記検出回路は、 前記第 1のアドレス信号、 または、 前記第 1のァドレ ス信号を使用してメモリセルへアクセスするときに有効化される活性化信号に応 答して前記ァドレス変化検出信号を生成する請求項 1 5項記載の制御回路。
1 7 . リフレッシュが行われるメモリサイクルでは、 前記リフレッシュとメモ リセルに対する読み出し又は書き込みとを 1メモリサイクルの期間内に行うよう に制御する回路を具備した請求項 1 , 8， 1 0のいずれかの項記載の制御回路。
1 8 . 請求項 1ないし 1 4の何れかの項記載の制御回路と、
メモリセルを少なぐとも備え、 前記制御回路内の前記ラッチ回路から出力され る前記第 1のァドレス信号に応答して動作する回路と
を具備する半導体記憶装置。
1 9 . 前記制御回路は、
前記第 1のァドレス信号に応答してァドレス変化検出信号を生成する検出回路 と、
該ァドレス変化検出信号に応答して、 前記ラッチ回路のラッチタイミングを指 示するラッチ信号を生成するラッチ信号生成回路と
を具備する請求項 1 8記載の半導体記憶装置。
2 0 . 前記検出回路は、 前記第 1のアドレス信号、 または、 前記第 1のァドレ ス信号を使用してメモリセルへアクセスするときに有効化される活性化信号に応 答して前記ァドレス変化検出信号を生成する請求項 1 9項記載の半導体記憶装置。
2 1 . 前記制御回路は、 リフレッシュが行われるメモリサイクルでは、 前記リ フレッシュとメモリセルに対する読み出し又は書き込みとを 1メモリサイクルの 期間内に行うように制御する回路を具備する請求項 1 8記載の半導体記憶装置。
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