WO2001057936A1 - Matrice d'elements electroluminescents - Google Patents

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WO2001057936A1
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light emitting
light
transistor
group
semi
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PCT/JP2001/000074
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Seiji Ohno
Yukihisa Kusuda
Shunsuke Ohtsuka
Yasunao Kuroda
Takahisa Arima
Hideaki Saitou
Original Assignee
Nippon Sheet Glass Co., Ltd.
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
    • B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
    • B41J2/45—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using light-emitting diode [LED] or laser arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H01L33/0016—Devices characterised by their operation having p-n or hi-lo junctions having at least two p-n junctions

Definitions

  • the present invention relates to a light emitting element matrix array, and in particular, to a light emitting element matrix array capable of controlling a light emitting state of a light emitting element with a small control current.
  • a light emitting element array used in an optical printer basically, as many wires as the number of light emitting elements need to be extracted from the light emitting elements.
  • the wire bonding method is usually used to remove this wiring. For this reason, the following problems occur as the density of the light-emitting elements increases.
  • the LED matrix array shown in Fig. 1 has multiple LEDs on an insulating substrate.
  • the optical diode By making the optical diode in a straight line and forming a matrix on the anode side and the cathode side, the number of terminals taken out from the array is reduced, and Solving the problem.
  • a light emitting thyristor / matrix array using a light emitting thyristor having a pnpn structure instead of a light emitting diode has been proposed.
  • Fig. 2 shows this light-emitting thyristor matrix array.
  • Li click Suarei a plurality of light emitting sub Lee Li scan evening T i, T 2, T 3 , ... is that are linearly arranged.
  • These light-emitting thyristors are divided into groups of four, and the anodes of the light-emitting thyristors of each group are commonly connected to the anode terminals A i, A 2 , A 3,....
  • the gates of the light emitting thyristors of each group are connected to the gate selection lines G i to G 4 , respectively, and the cathode of each light emitting thyristor is a cathode.
  • Level of the gate selection lines ⁇ G 4, anode mode pin A, A 2, A a, I'm ... on the combination of the level of the light-emitting rhino re-scan evening, T 2, T 3, is ... lighting state of Kemah You. Since this matrix array is of the power source common type, the power source wire K is set to the L level, one of the gate selection lines G is set to the L level, and the others are set to the H level. When the ground terminal A, is set to the H level in this state, the light emitting thyristor T lights up.
  • the gate select lines provide the trigger signal. Since the light emission state can be controlled with a small current drive capability, the cost of the drive IC can be reduced.
  • the matrix array using the light-emitting thyristor is based on the proposal of the present applicant, and has already been patented (Japanese Patent No. 2870910).
  • An object of the present invention is to provide a light emitting element matrix array in which a function equivalent to that of a light emitting silicon is realized by another element.
  • the function of the light-emitting thyristor is realized by combining a transistor and a light-emitting diode (LED).
  • the LED can be made of a transistor emitter layer or a base collector layer, so that the combination of the transistor and the LED is It can be realized with a three-layer structure of npn or pnp. For this reason, the thickness of the epitaxial film becomes thinner than that of a light emitting thyristor requiring a pnpn four-layer structure, and the product cost can be reduced.
  • FIG. 1 is a diagram showing a conventional LED matrix array.
  • FIG. 2 is a diagram showing a conventional light emitting thyristor / matrix array.
  • FIG. 3A is a plan view of the combination element.
  • FIG. 3B is a cross-sectional view taken along the line XX ′ of FIG. 3A.
  • Figure 4 is an equivalent circuit diagram of the combination element.
  • FIG. 5 is a diagram showing a fabrication process of the combination element.
  • FIG. 6 is a diagram showing the light emitting element matrix array of the first embodiment.
  • FIG. 7 is a diagram showing the light emitting element matrix array of the second embodiment.
  • FIG. 8 is a diagram showing the light emitting matrix of the third embodiment.
  • FIG. 3A is a plan view
  • FIG. 3B is a cross-sectional view taken along the line XX ′ of FIG. 3A.
  • FIG. 4 is an equivalent circuit diagram of the combination element.
  • the transistor has an npn structure composed of a first n-type semiconductor layer 21, a p-type semiconductor layer 22, and a second n-type semiconductor layer 23 on a semi-insulating GaAs substrate 20.
  • 10 is an emitter terminal
  • 11 is a base terminal
  • 24 is an omnidirectional electrode (emitter electrode) for an n-type layer
  • 25 is an omnidirectional electrode (emitter electrode) for a p-type layer.
  • Reference numeral 26 denotes an ohmic electrode (collector electrode) for the n-type layer.
  • the LED is manufactured by removing the second n-type semiconductor layer 23 from the formed npn structure (21, 22, 23).
  • 12 is the anode terminal
  • 27 is the ohmic electrode for the n-type layer (force source electrode)
  • 28 is the ohmic electrode for the p-type layer (the anode electrode).
  • Wiring 30 connects the LED source electrode 27 and the collector electrode 26 of the transistor. Is done.
  • Figure 5 shows the process for fabricating the above combination element.
  • a semi-insulated GaAs substrate 20 an npn structure composed of a first n-type semiconductor layer 21, a P-type semiconductor layer 22, and a second n-type semiconductor layer 23 is formed.
  • a layer of epitaxial film is formed.
  • a collector electrode 26 is formed on the n-type layer 23.
  • the n-type layer 23 is etched away except for the portion where the collector electrode 26 is located.
  • a transistor base electrode 25 and an LED anode electrode 28 are formed on the exposed p-type layer 22.
  • the p-type layer 22 is removed by etching to form a transistor and LED islands 32 and 34, respectively.
  • an annealing process is performed.
  • the n-type layer 21 is removed by etching, and the transistor and the LED are separated by a mesa structure.
  • a protective film 40 is formed as a whole, and contact holes are formed on the electrodes 24, 25, 26, 27, 28, and then the wiring is formed on the protective film 40.
  • the materials using the epitaxal films shown in Table 1 below are all GaAs.
  • AuGeNi / Au was used for the electrode for the n-type layer, and AuZn / Au was used for the ⁇ electrode for the p-type layer.
  • the first n-type layer is used as an emitter of a transistor and the second n-type layer is used as a collector of a transistor.
  • the first n-type layer is a transistor collector and the second n-type layer is a transistor collector. It can also be used as an evening.
  • the embodiment has been described by taking the pnp structure as an example, the pnp structure can be similarly realized.
  • the emitter terminal 10 is set to 0 V, and the base terminal 11 and the anode terminal 12 are both connected.
  • the LED can emit light.
  • FIG. 6 shows an embodiment in which a plurality of combination elements are linearly arranged to form a light-emitting element matrix array.
  • the combination elements of the transistor Tr and the light emitting diode L are divided into four groups, and the bases of the transistors in each group are respectively connected to the base selection lines of the bus structure.
  • B i to B are connected in order, and the emitters of all the transistors are commonly connected to the bus structure of the emitter line.
  • the LEDs of each group are connected to the common anode terminals A i, A 2 , A a ,... Of each group.
  • the level of the base selection lines ⁇ B 4 and the anode mode pin A! , A 2 , A ;,, ..., Can be selected from the light emitting diodes L 1 to L 12 .
  • the light emitting diode L10 is selected.
  • the base side of the transistor has a bus structure, but the anode side of the LED may have a bus structure.
  • FIG. 7 shows a second embodiment in which the anode side of the LED side has a bus structure.
  • the LED nodes of each group are connected to the node selection lines A to Aj of the bus structure in order, and the base of the transistor of each group is connected to the common base terminal, B 2 , B 3 , ... respectively.
  • FIG. 8 is a modification of the second embodiment.
  • this embodiment instead of providing a transistor for each LED, as shown in the figure, one transistor T r ⁇ , T r r 2 , T r ,,, ... are provided.
  • the base of each transistor is base terminal B! , B 2 , B,,, ....
  • the product cost can be reduced.
  • a function equivalent to that of a light-emitting thyristor is realized by a combination element of a transistor and a light-emitting diode, and the combination circuit has a three-layer structure of npn or pnp Therefore, the cost of the light-emitting element matrix array can be reduced.

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Description

明 細 書
発光素子マ ト リ クスア レ イ 技 術 分 野
本発明は、 発光素子マ ト リ クスアレイ 、 特に、 小さい制御電流で 発光素子の発光状態を制御で き る発光素子マ 卜 リ クスアレイ に関す る。 背 景 技 術
光プリ ン夕 に使われる発光素子アレイ は、 基本的に発光素子の数 と同じだけの配線を発光素子から取り 出す必要があ る。 この配線の 取り 出 しには、 通常、 ワイ ヤボンディ ン グ法が使われる。 このため ¾光素子の密度が大き く なるにつれて、 次のよ う な問題を生 じさせ る。
( 1 ) 発光素子アレイ チ ッ プ上のワイ ヤボンディ ングパ ッ ド面積の 増大、 すなわちチ ッ プ面積の増大によ り 、 製品コス ト が増大する。
( 2 ) ワイ ヤボンディ ング本数が増え るため、 製造コス ト が増大す る。
( 3 ) ワイ ヤボンディ ングのピ ッチが狭 く な るため、 製造が困難に なる。
( ) 通常、 駆動回路も発光素子の数だけ必要なため、 製品コス ト が増大する。
特に 、 通常、 ボンディ ングパ ッ ド 1 個の面積は発光素子 1 個の面 積に比ベて数倍以上あるので、 発光素子密度の増大はそのままチ ッ プ面積の増加につながる。
これらの問題点を回避するために、 シフ ト レ ジス夕 を内蔵した発 光素子アレ イ 、 発光ダイ オー ド （ L E D ) ' マ ト リ クスアレイ、 発 光サイ リ ス夕 · マ ト リ ク スアレイ などが提案されている。
図 1 に示す L E Dマ ト リ クスアレイ は、 絶縁基板上に複数個の発 光ダイ ォー ド を直線状に作製し、 ァノ 一 ド側とカ ソー ド側でマ ト リ クスを組むこ とで、 アレイ からの取 り 出 し端子数を減少させて、 前 述の問題を解決している。
図 1 において、 アノ ー ド電極 A i ， A 2 , A 3 , …， 力 ソー ド選 択線 K t 〜 K 4 の レベル組み合わせで発光ダイ オー ド , L 2 ， L 3 , …を選択的に点灯で き る。 アノ ー ド電極 A , がハイ （ H ) レ ベルで、 カ ゾー ド選択線 K j がロー （ L ) レベルの と き、 発光ダイ オー ド L ; + 4 . が点灯する。 しか し、 電流はアノ ー ド ド ラ イ ノ ' （図 示せず） か ら発光ダイ オー ド、 さ ら に力 ソー ド ド ラ イ バ （図示せ ず） に至る経路で流れるため、 両方の ド ラ イ バと も大きな電流駆動 能力が必要であ り、 ドライ ノ I Cのコス ト を引き上げていた。
このよ う な問題を回避するために、 発光ダイ ォー ドの代わ り に、 p n p n構造の発光サイ リ ス夕 を使った発光サイ リ ス夕 · マ 卜 リ ク スアレイ が提案されている。 図 2 は、 この発光サイ リ ス夕 · マ ト リ クスアレイ を示す。 このマ ト リ ク スアレイ によれば、 複数の発光サ イ リ ス夕 T i , T 2 , T 3 , …が直線状に配列されてい る。 これら 発光サイ リ ス夕は、 4個ずつのグループに分けられ、 各グループの 発光サイ リ ス 夕のアノ ー ドは、 アノ ー ド端子 A i , A 2 ， A 3 ， … にそれぞれ共通に接続され、 各グループの発光サイ リ ス 夕の各ゲー ト は、 ゲー ト選択線 G i 〜 G 4 にそれぞれ対応して接続され、 各発 光サイ リ ス夕のカ ソ一 ドはカ ソ一 ド線 Kに共通に接続されている。 ゲー ト選択線 〜 G 4 のレベル、 アノ ー ド端子 A , A 2 , A a , …のレベルの組み合わせによ って、 発光サイ リ ス 夕 , T 2 , T 3 , …の点灯状態が決ま る。 このマ ト リ クス アレ イ は、 力 ソー ドコ モン型であるので、 力ソー ド線 K を L レベルと し、 ゲー ト選択線の う ちの 1 本 G」 を L レベルに、 他を H レベルに した状態で、 ァノ 一 ド端子 A , を H レベルと する と、 発光サイ リ ス 夕 T が点灯す る。
このマ ト リ クスア レイ では、 ゲー ト選択線は、 ト リ ガ信号を与え るだけなので小さい電流駆動能力で発光状態をコ ン ト ロールで き る ため、 駆動 I Cのコス ト を引 き下げるこ とがで き る。
なお、 発光サイ リ ス夕 を用いたこのマ ト リ クスア レ イ は、 本出願 人の提案に係る ものであ り 、 既に特許されている （特許第 2 8 0 7 9 1 0号） 。
しかし、 このよう な発光サイ リ ス夕は、 p n p n構造を用いてい るので製品コス 卜が高い という 問題がある。 発 明 の 開 示
本発明の目的は、 発光サイ リ ス夕 と同等の機能を他の素子で実現 した発光素子マ ト リ クスア レ イ を提供する こ とにある。
本発明によれば、 発光サイ リ ス夕の機能は、 ト ラ ンジスタ と発光 ダイ オー ド （ L E D ) を組合わせて実現する。 この場合、 L E Dは, ト ラ ンジスタのエ ミ ッ 夕一べ一ス層、 またはべ一ス一コ レ ク タ層で 作製する こ とができ るため、 ト ラ ンジスタ と L E Dの組合わせは、 n p nまたは p n pの 3層構造で実現で き る。 このため p n p nの 4層構造を必要とする発光サイ リ ス夕 よ り もェピタキシャル膜の膜 厚が薄く な り、 製品コス ト を低 く するこ とがで き る。
さ らには、 ト ラ ンジスタ と L E Dを同一ウェフ ァ内に集積する こ とによ り 、 少ない制御電流で多数の発光状態を制御で き る発光素子 マ ト リ ク ス ア レ イ を実現で き る 。 このこ と によ り 、 発光素子ァ レ ィ ' チ ッ プからの取 り 出 し端子数を減らすこ とができ、 チッ プ面積 を低減する と と もに、 高解像度の発光素子マ ト リ クスアレイ · チ ヅ プの実装が容易となる。 図面の簡単な説明
図 1は、 従来の L E Dマ ト リ クスアレイ を示す図である。
図 2は、 従来の発光サイ リ ス 夕 · マ ト リ クスアレイ を示す図であ る。 図 3 Aは、 組合せ素子の平面図であ る。
図 3 Bは、 図 3 Aの X— X ' 線断面図であ る。
図 4 は、 組合せ素子の等価回路図であ る。
図 5 は、 組合せ素ナの作製プロセスを示す図であ る。
図 6 は、 実施例 1 の発光素子マ ト リ クスア レイ を示す図であ る 図 7 は、 実施例 2 の発光素子マ ト リ クスアレイ を示す図であ る 図 8 は、 実施例 3の発光素子マ ト リ クスアレイ を示す図である 発明を実施するための最良の形態
以下、 本発明の発光素子マ ト リ クスアレイ の実施例を図面を参照 して説明する。
(実施例 1 )
まず、 本実施例の発光素子マ ト リ クスアレイ を構成する、 卜 ラ ン ジス夕 と発光ダイ オー ド （ L E D ) を組合わせよ り な る半導体素子 (以降、 組合せ素子という ） を図 3 A , 図 3 Bに示す。 図 3 Aは平 面図、 図 3 Bは図 3 Aの X— X ' 断面図であ る。 また、 図 4 は、 組 合せ素子の等価回路図である。 ト ラ ンジス タは、 半絶縁型 G a A s 基板 2 0 上に、 第 1 の n型半導体層 2 1 , p型半導体層 2 2 , 第 2 の n型半導体層 2 3 よ り なる n p n構造の 3層のェピ夕キシャル膜 を形成し、 エ ッチングによ り、 メ サ構造に分離するこ とによ り作製 されている。 1 0 はェ ミ ツ 夕端子、 1 1 はベース端子、 2 4 は n型 層用ォ一 ミ ヅ ク電極 （エ ミ ッ 夕電極） 、 2 5 は p型層用ォ一 ミ ッ ク 電極 （ベース電極） 、 2 6は n型層用ォー ミ ッ ク電極 （コ レ ク タ電 極） である。
一方、 L E Dは形成された前記 n p n構造 （ 2 1， 2 2， 2 3 ) から第 2の n型半導体層 2 3 を除去して作製する。 1 2 はアノ ー ド 端子、 2 7 は n型層用ォーミ ッ ク電極 （力 ソー ド電極） 、 2 8 は p 型層用ォー ミ ッ ク電極 （アノ ー ド電極） である。 L E Dの力 ソー ド 電極 2 7 と 卜 ラ ンジス 夕のコ レ ク タ電極 2 6 とは、 配線 3 0 で接続 される。
以上の組合せ素子を作製する プロセス を図 5 に示す。 まず、 半絶 縁型 G a A s基板 2 0 上に、 第 1 の n型半導体層 2 1 ， P型半導体 層 2 2 , 第 2の n型半導体層 2 3 よ り な る n p n構造の 3層のェピ タキシャル膜を形成する。 次に、 n型層 2 3 上に、 コ レ ク タ電極 2 6 を形成する。 次に、 上にコ レ ク 夕電極 2 6 があ る部分を残して、 n型層 2 3 をエ ツチ ン グ除去する。 次に、 露出された p型層 2 2 上 に、 ト ラ ンジスタ用のベース電極 2 5 と、 L E D用のァノ ー ド電極 2 8 と を形成する。 次に、 p型層 2 2 をェ ッチン グ除去 して、 ト ラ ンジス夕および L E Dの島 3 2 , 3 4 をそれぞれ形成する。 次に、 露出した n型層 2 1 上にエ ミ ッ 夕電極 2 4およびカ ソ一 ド電極 2 7 を形成した後、 ァニール処理を行う。 次に、 n型層 2 1 をエ ツチ ン グ除去 して、 ト ラ ン ジス 夕 および L E Dをメ サ構造で分離する。 次 に、 全体に保護膜 4 0 を形成し、 各電極 2 4 ， 2 5 , 2 6 , 2 7 , 2 8 上にコ ンタ ク ト ホールを形成した後、 配線を保護膜 4 0 上に形 成する。
本実施例では、 以下に示す表 1 のェピタ キシ ャル膜を用いた 材 料はすべて G a A sであ る。 また、 n型層用電極には A u G e N i /A uを、 p型層用 ΐβ極には A u Z n /A uを用いた。
M 1
Figure imgf000007_0001
本実施例では、 第 1 の n型層を ト ラ ンジス タのェ ミ ッ タ、 第 2 の n型層を ト ラ ンジス タのコ レ ク タ と して用いてい るが、 逆に、 第 1 の n型層を ト ラ ン ジス タのコ レ ク タ、 第 2 の n型層を ト ラ ン ジス タ のエ ミ ッ 夕 と して用いる こ と もで き る。
また、 実施例を、 n p n構造を例に説明 してい るが、 p n p構造 でも 同様に実現可能であ る。
以上のよ う に して作製 した ト ラ ンジス タおよび L E Dの組合わせ 素子では、 エ ミ ッ 夕端子 1 0 を 0 V と し、 ベース端子 1 1 およびァ ノ ー ド端子 1 2 がと も に H レベルのと き、 L E D は発光で き る。 複数の組合わせ素子を直線状に配列 して、 発光素子マ ト リ クス ァ レイ を構成した実施例を図 6 に示す。 この実施例では、 ト ラ ンジス 夕 T r および発光ダイ ォー ド Lの組合わせ素子を 4 つずつのグルー プに分け、 各グループの ト ラ ンジスタのベースを、 それぞれバス構 造のベース選択線 B i 〜 B , に順に接続 し、 全部の ト ラ ン ジス タの エ ミ ッ 夕 をバス構造のエ ミ ッ 夕線に共通に接続している。 そ して、 各グループの L E Dのァノ ー ド を、 各グループに共通のァノ ー ド端 子 A i , A 2 , A a , …にそれぞれ接続してい る。
このよ う に、 ベース選択線 〜 B 4 の レベルとアノ ー ド端子 A ！ , A 2 ， A ;ί , …の レベルの組み合わせに よ って、 発光ダイ ォー ド Lェ 〜 L 1 2のいずれかが選択で き る。 た とえば、 アノ ー ド端子 A , とべ一ス選択線 B , が H レ ベル とな っ た と き、 発光ダイ オー ド L 十 が選択される。
実施例 2
実施例 1 では、 ト ラ ン ジス タのベース側をバス構造と したが、 逆 に、 L E Dのアノ ー ド側をバス構造に して も良い。 図 7 は、 L E D 側のアノ ー ド側をバス構造と した実施例 2 を示す。 各グループの L E D のア ノ ー ド を、 それぞれバス構造のア ノ ー ド選択線 A 〜 A j に順に接続し、 各グループの 卜 ラ ンジス 夕のベースを、 各グループ に共通のベース端子 , B 2 , B 3 , …にそれぞれ接続してい る。
この発光素子マ ト リ クスアレ イ によれば、 た とえば、 アノ ー ド選 択線 A , とベース端子 B , が H レ ベル とな っ た と き、 発光ダイ ォー ド L 1 + l u . uが選択される。 (実施例 3 )
図 8 は、 実施例 2 の変形例であ る。 この実施例では、 各 L E D毎 に ト ラ ン ジス タ を設けるのではな く 、 図示のよ う に、 グループを構 成する複数の L E D に対し 1 個の ト ラ ン ジス タ T r^ ， T r 2 ， T r ,, , …を設ける。 各 ト ラ ン ジ ス タ のベースは、 ベース端子 B ！ ， B 2 , B ,, ， …に接続される。 この実施例では、 卜 ラ ン ジス 夕の数 が減る分、 素子面積が減るので、 製品コ ス ト を低減する こ とがで き る。 産業上の利用可能性
本発明によれば、 発光サイ リ ス 夕 と同等の機能を ト ラ ンジス タ と 発光ダイ ォ一 ド との組合わせ素子によ って実現し、 こ の組合せ回路 を n p nまたは p n pの 3層構造で作製で き るので、 発光素子マ ト リ クスアレイ のコ ス ト を低減する こ とが可能となる。

Claims

請 求 の 範 囲
1 . 半絶縁性基板と、
前記半絶縁性基板上に形成され、 それぞれが ト ラ ンジスタ と発光 ダイ ォー ド とからな り 、 直線状に配列された複数の組合わせ素子と を備え、
前記複数の組合わせ素子を n個 （ nは 2 以上の整数） ずつのグル ープに分け、 各グループに含まれる ト ラ ンジスタのベースを、 共通 のバス構造の n本のべ一ス選択線に接続し、 前記グループに含まれ る発光ダイ ォ一 ドのァノ ー ド ま たはカ ソー ド を、 グループ毎に 1 個 の端子に接続する こ と を特徴とする発光素子マ ト リ クスアレ イ 。
2 . 半絶縁性基板と、
前記半絶縁性基板上に形成され、 それそれが ト ラ ンジス タ と発光 ダイ ォ一 ド とからな り 、 直線状に配列された複数の組合わせ素子と を備え、
前記複数の組合わせ素子を n個 （ nは 2 以上の整数） ずつのグル ープに分け、 各グループに含まれる発光ダイ オー ドのアノ ー ド また はカ ソー ドを、 共通のバス構造の n本のァノ ー ド またはカ ソー ド選 択線に接続し、 各グループに含まれる ト ラ ン ジ ス タ のベースを、 グ ル一プ毎に 1 個の端 f に接続する こ と を特徴とする発光素子マ ト リ ク ス ア レ イ 。
3 . 前記組合せ素子は、 n p n または p n p の 3層構造よ り 作製さ れる請求項 1 または 2 記載の発光素子マ 卜 リ ク スアレ イ 。
4 . 半絶縁性基板と、
前記半絶縁性基板上に形成され、 直線状に配列された複数の発光 ダイ オー ドを備え、 前記複数の発光ダイ オー ドは、 n個 （ nは 2 以 上の整数） ずつのグループに分け られ、 前記半絶縁性基板上に形成され、 各グループの発光グイ ォ一 ドに 対して 1 個ずつ接続された複数の ト ラ ンジス タ を備え、
各グループに含まれる発光ダイ ォ一 ドのァノ ー ド ま たはカ ソ一 ド を、 共通のバス構造の n本のア ノ ー ドまたはカ ソ一 ド選択線に接続 し、 各 ト ラ ン ジスタのベース を、 それぞれ 1 個の端子に接続する こ とを特徴とする発光素子マ ト リ ク スアレイ 。
5 . 前記 ト ラ ンジス タおよび発光ダイ オー ドは、 n p nまたは p n Pの 3層構造よ り 作製される請求項 3記載の発光素子マ ト リ ク スァ レ ィ 。
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