JP2001320086A - 半導体発光装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】発光素子の電極の配線抵抗が大きく、またチッ
プ面積が大型化するという問題があった。 【解決手段】シリコンから成る活性領域、ソース・ドレ
イン電極、およびゲート電極を有する複数のシリコン半
導体素子をシリコン基板の一端部側に列状に設けると共
に、第1の電極が接続された一導電型化合物半導体層と
第2の電極が接続された逆導電型化合物半導体層とを積
層した複数の発光素子を上記シリコン基板上の他の端部
側に列状に設け、上記シリコン半導体素子のドレイン電
極に接続された配線と上記発光素子の第2の電極とを接
続した半導体発光装置において、上記複数の発光素子の
第1の電極をこの複数の発光素子の列方向に接続して設
けると共に、この第1の電極の電極パッドを上記シリコ
ン半導体素子よりも上記シリコン基板の一端部側に設け
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体発光装置とそ
の製造方法に関し、特に光プリンタヘッド用ＬＥＤ（Li
ght Emitting Diode）アレイなどに用いることができる
半導体発光装置とその製造方法に関する。

【０００２】

【従来の技術】従来の半導体発光装置を図4および図５
に示す。図４は斜視図であり、図５は断面図である。図
４および図５において、２０は基板、２１はボンディン
グワイヤ、２２は配線パターン、２３は発光素子、２４
はシリコン半導体素子、２５は導電性接着剤、２６は入
力コネクタ、２７はシリコン基板、２８は素子分離層、
２９は配線部、３０は電極パッド部、３１は第1の電
極、３２は絶縁層である。

【０００３】この従来の半導体発光装置では、外部回路
との接続数を減少させて製造を容易にするとともに、信
頼性を向上させ、コストの低廉化を図るために、発光素
子２３と駆動用のシリコン半導体素子２４とが１対１で
対応するようにシリコン半導体素子２４と発光素子２３
とをモノシリックに集積したモノシリック素子を用いて
いる（例えば特開昭６３−２４９６６９号広報参照）。

【０００４】したがって、この従来の半導体装置では、
シリコン基板２７上にシリコン半導体素子２４と発光素
子２３を設けることによって、外付けされる駆動素子を
低減でき、電極パッド３２の数を大幅に低減できる。さ
らに、外付けされる駆動素子を低減できるので、外付け
駆動素子を設置するスペースを低減でき、光プリンタヘ
ッドの小型化を図ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、この従
来の半導体発光装置では、シリコン基板２６の抵抗率が
０．０１Ωｃｍ〜０．０２Ωｃｍと高抵抗であるため、
シリコン半導体素子２４と発光素子２３とを連結するｎ
⁺領域あるいは拡散抵抗３３の配線抵抗が高くなり、駆
動電圧が高くなって消費電力が大きくなったり、発光素
子２３間の拡散抵抗３３の配線抵抗が異なるので、発光
強度のバラツキも大きくなるという問題があった。

【０００６】また、第１の電極３３の配線抵抗を低減す
るためには、配線厚を大きくしたり、不純物をシリコン
基板２７の深くまで拡散させる必要がある。しかし、こ
のプロセスにより、シリコン基板２７の結晶性が荒れて
発光素子２３の結晶性が低下し、発光素子２３の発光強
度が低下する。

【０００７】また、拡散抵抗３３の配線抵抗をさらに低
減するために、配線幅を大きくすると、チップ面積が大
きく成り、素子の小型化が図れない。

【０００８】また、一般に、砒化ガリウム（ＧａＡｓ）
のような化合物半導体の選択エピタキシャル成長を行っ
た場合、酸化シリコン（ＳｉＯ₂）のような絶縁性マス
クの開口領域の端部に隣接した化合物半導体のエピタキ
シャル膜の成膜速度が通常の成膜速度よりも大きくな
り、開口端から数十μｍの領域で化合物半導体のエピタ
キシャル膜の膜厚が大きくなる異常成長領域が形成され
る。この異常成長領域は、表面モホロジが悪く、結晶性
が悪いため、デバイスを形成することができない。ま
た、異常成長領域は、膜厚分布も大きいのでデバイス加
工も困難である。したがって、この化合物半導体の異常
成長領域は除去しなければならないが、この除去部分に
よって半導体発光装置が大型化するという問題があっ
た。

【０００９】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、第1の電極の配線抵抗が大
きいという問題を解消した半導体発光装置を提供するこ
とを目的とする。

【００１０】また、化合物半導体の異常成長領域を除去
するためにチップ面積が大型化するという問題を解消し
た半導体発光装置の製造方法を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る半導体装置では、シリコンから成る
活性領域、ソース・ドレイン電極、およびゲート電極を
有する複数のシリコン半導体素子をシリコン基板の一端
部側に列状に設けると共に、第1の電極が接続された一
導電型化合物半導体層と第2の電極が接続された逆導電
型化合物半導体層とを積層した複数の発光素子を前記シ
リコン基板上の他の端部側に列状に設け、前記シリコン
半導体素子のドレイン電極に接続された配線と前記発光
素子の第2の電極とを接続した半導体発光装置におい
て、前記複数の発光素子の第1の電極をこの複数の発光
素子の列方向に接続して設けると共に、この第1の電極
の電極パッドを前記シリコン半導体素子よりも前記シリ
コン基板の一端部側に設けた。

【００１２】上記半導体発光装置では、シリコン半導体
素子内の出力トランジスタをｎ型ＭＯＳＦＥＴにより構
成することが望ましい。

【００１３】また上記半導体発光装置では、逆導電型化
合物半導体層および第１の電極を一導電型化合物半導体
層上に並設することが望ましい。

【００１４】さらに上記半導体発光装置では、第１の電
極を逆導電型化合物半導体層よりもシリコン半導体素子
側に配置することが望ましい。

【００１５】そして、請求項５に係る半導体発光装置の
製造方法では、シリコンから成る活性領域、ソース・ド
レイン電極、およびゲート電極を有する複数のシリコン
半導体素子をシリコン基板の一端部側に列状に設けると
共に、第1の電極が接続された一導電型化合物半導体層
と第2の電極が接続された逆導電型化合物半導体層とを
積層した複数の発光素子を前記シリコン基板上の他の端
部側に列状に設け、前記シリコン半導体素子のドレイン
電極に接続された配線と前記発光素子の第2の電極とを
接続した半導体発光装置の製造方法において、前記列状
に設けられた二つのシリコン半導体素子の間に二つの発
光素子を形成した後、この二つの発光素子間で前記シリ
コン基板を切断する。

【００１６】上記半導体発光装置の製造方法では、前記
シリコン半導体素子のドレイン電極に接続された配線と
前記発光素子の第1の電極を同一材料で形成することが
望ましい。

【００１７】

【発明の実施の形態】以下、図面を参照して各請求項に
係る発明の実施の形態を説明する。

【００１８】図１は、請求項１に係る半導体発光装置の
一実施形態を示す図であり、（ｂ）は（ａ）のＡ−Ａ線
断面図である。

【００１９】図１において、１はｐ型シリコン基板、２
は発光素子駆動用のシリコン半導体素子、３はゲート電
極、４はソース電極、５はドレイン電極、６はゲート酸
化膜、７は絶縁膜、８は一導電型化合物半導体層、９は
逆導電型化合物半導体層、１０は第1の電極としてのカ
ソード電極（共通電極）、１１は第2の電極としてのア
ノード電極（個別電極）、１２はＡｌなどから成るソー
ス・ドレイン電極に接続された配線、１３は層間絶縁
膜、１４は保護膜、１５は発光素子、１６は第1の電極
の電極パッド、１７は発光素子列、１８は異常成長領
域、１９は絶縁性マスクである。

【００２０】シリコン半導体素子２は、発光素子１５の
駆動回路を構成し、シフトレジスタや出力トランジスタ
から成る。すなわち、シリコン基板１内にソース電極４
とドレイン電極５が離間して設けられ、このソース電極
４とドレイン電極５との間のシリコン基板１上にゲート
電極３が形成された構成になっている。

【００２１】このシリコン半導体素子２はシリコン基板
１の一端部側に列状に設けられ、かかるシリコン半導体
素子２を構成する出力トランジスタとしてはｎ型ＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）が好適に用いられる。このｎ型ＭＯＳＦＥＴ
は、p型ＭＯＳＦＥＴなどの他の出力トランジスタに比
べて個々の面積を小さくすることができるため、このよ
うなｎ型ＭＯＳＦＥＴをシリコン半導体素子２の出力ト
ランジスタとして用いることによって半導体発光装置の
全体構造を小型化できる利点がある。

【００２２】また、これらのシリコン半導体素子2に外
部回路(図示せず)から駆動信号を供給する電極パッド18
は、シリコン半導体素子2よりもさらにシリコン基板1の
一端部側に設けられる。

【００２３】一方、発光素子１５は、一導電型化合物半
導体層８と逆導電型化合物半導体層９とを積層して構成
され、例えば前記出力トランジスタとしてｎ型ＭＯＳＦ
ＥＴを用いる場合、前記一導電型化合物半導体層８には
ｐ型ＧａＡｓが、前記逆導電型化合物半導体層９にはｎ
型ＧａＡｓが採用され、また出力トランジスタとしてｐ
型ＭＯＳＦＥＴを用いる場合、一導電型化合物半導体層
８にはｎ型ＧａＡｓが、逆導電型化合物半導体層９には
ｐ型ＧａＡｓが採用される。

【００２４】一導電型半導体層８には第1の電極１０が
接続して設けられ、逆導電型化合物半導体層９には第２
の電極１１が接続して設けられる。

【００２５】逆導電型化合物半導体層９は一導電型化合
物半導体層８上に、一導電型化合物半導体層８の一部が
シリコン半導体素子２側に露出するように小面積に積層
して設けられており、このような一導電型化合物半導体
層８の露出部上に第1の電極１０が設けられている。し
たがって、逆導電型化合物半導体層９および第１の電極
１０は、第１の電極１０をシリコン半導体素子２側とし
て、一導電型化合物半導体層８上に並設された形とな
る。かかる発光素子１５は、シリコン基板１の他の端部
側に列状に設けられている。

【００２６】そして本実施形態では、複数の発光素子１
５の第1の電極１０をこの複数の発光素子１５の列方向
に接続して設けると共に、この第1の電極１０の電極パ
ッド１６をシリコン基板１の短手側の両端部を経由して
シリコン半導体素子２よりもシリコン基板１の一端部側
に設けるようにした。したがって、シリコン半導体素子
２の電極パッド２ａと第1の電極１０の電極パッド１６
をシリコン基板１の同じ側に設けることができ、半導体
発光装置の小型化を図ることができる。すなわち、この
電極パッド２ａ、１６は１００μｍ×１００μｍ程度の
大きさに形成されるが、この電極パッド２ａ、１６をシ
リコン基板１の異なる端部側に設けると、その寸法およ
び必要な間隔分だけシリコン基板１が大面積化すること
になるが、本発明ではこの点が解消できる。また、電極
パッドの配置を簡略化できるので、ワイヤボンディング
工程を短縮でき、歩留りを向上することができる。

【００２７】なお、上述した半導体発光装置の第１の電
極１０や第2の電極１１はアルミニウム（Ａｌ）やアル
ミニウム合金等からなる金属薄膜によって形成するのが
好ましく、このような金属薄膜で第１の電極１０および
第2の電極１１を形成することにより、シリコン基板１
の一部表面に拡散抵抗を形成し、これを電極として用い
る場合に比し、電極１０、１１内の配線抵抗を小さく抑
えることができ、電圧降下の発生を有効に防止すること
が可能である。

【００２８】次に上述した半導体発光装置の製造方法に
ついて図２を用いて説明する。

【００２９】シリコン半導体素子２は、図２（ａ）に示
すように、従来から公知の方法で形成する。

【００３０】次に、図２（ｂ）に示すように、シリコン
半導体素子２を形成したシリコン基板１の表面に絶縁性
マスク１９を形成し、発光素子１５を形成する開口領域
の絶縁性マスク１９をエッチング除去する。

【００３１】次に、図２（ｃ）に示すように、絶縁性マ
スク１９あるいは絶縁膜６の開口領域のｐ型シリコン基
板１上に一導電型化合物半導体層８と逆導電型化合物半
導体層９とを順次積層する。シリコン半導体素子２内の
出力トランジスタが例えばｎ型ＭＯＳＦＥＴである場
合、一導電型化合物半導体層８としてはｐ型ＧａＡｓ
を、逆導電型化合物半導体層９としてはｎ型ＧａＡｓを
用いる。上述のようにしてシリコン基板１上に一導電型
化合物半導体層８と逆導電型化合物半導体層９とを積層
したとき、開口領域端部において、膜厚が大きい化合物
半導体の異常成長領域１８が形成されるが、異常成長領
域１８を電極設置部として有効に利用デキ、チップ面積
を小型化できる。さらに、電極面積を大きくでき、発光
素子の発光効率を向上させ、発光素子間の発光強度バラ
ツキも低減できる。

【００３２】次に、図２（ｄ）に示すように、異常成長
領域１８、一導電型化合物半導体層８および逆導電型化
合物半導体層９をメサエッチングする。

【００３３】次に、図２（ｅ）に示すように、第1の電
極１０の形成および発光素子１５を個別に素子分離する
ために、一導電型化合物半導体層８を段差エッチングす
る。このとき、第1の電極１０の形成は、シリコン半導
体素子２と発光素子１５の間に設けるのがよい。これに
より、チップ面積を小型化し、コストの低廉化を図るこ
とができる。さらに、その第1の電極１０の電極パッド
１６をシリコン半導体素子２の電極パッド２ａと同じ位
置に設けられるため、チップ面積を小型化し、コストの
低廉化を図ることができる。さらに、発光素子１５から
電極パッド２ａを遠ざけることができるため、ワイヤに
よる発光素子１５からの発光の反射を防ぐことができ、
反射光対策が不要となり、コストの低廉化を図ることが
できる。

【００３４】次に、図２（ｆ）に示すように、シリコン
半導体素子２のソース・ドレイン電極４、５のコンタク
トホール部の絶縁性マスク１９をエッチングにより開口
する。シリコン半導体素子２、一導電型化合物半導体層
８および絶縁膜６上にシリコン／アルミニウム積層（Ｓ
ｉ／Ａｌ）電極１２およびシリコン／アルミニウム積層
（Ｓｉ／Ａｌ）の第1の電極１０を同時に形成する。シ
リコン／アルミニウム積層（Ｓｉ／Ａｌ）電極１２およ
びシリコン／アルミニウム積層（Ｓｉ／Ａｌ）の第1の
電極１０を同時に形成することで、プロセス工程数の低
減、作業時間の短縮および原材料費の低減を図ることが
でき、製造コストを低減することができる。また、この
シリコン／アルミニウム積層（Ｓｉ／Ａｌ）電極１２お
よび第1の電極１０はアルミニウム（Ａｌ）またはその
合金またはその積層体により形成するのがよい。これに
より、配線材料コストを低減でき、金（Ａｕ）などの貴
金属に比べパターン形成も容易なため、製造コストの低
減とともに歩留りを向上させることができる。

【００３５】次に、図２（ｇ）に示すように、一導電型
化合物半導体層８と第1の電極３２のオーミック接合が
破壊されないように、発光素子１５上に酸化シリコン
（ＳｉＯ₂）の層間絶縁膜１３を形成し、その層間絶縁
膜１３の発光素子の第2の電極１１を接合させる領域を
エッチングにより開口させる。

【００３６】次に、図２（ｈ）に示すように、逆導電型
化合物半導体層９とシリコン半導体素子２にかけて第2
の電極１１を形成する。この第2の電極１１をアルミニ
ウム（Ａｌ）またはその合金またはその積層体により形
成することによって、配線材料コストを低減でき、金
（Ａｕ）などの貴金属に比べパターン形成も容易なた
め、製造コストの低減とともに歩留りを向上させること
ができる。

【００３７】なお、上記発光素子は、ＬＥＤだけに限ら
れるものではなく、例えばＬＤ（Laser Diode）やＶＣ
ＳＥＬ（Vertical Cavity Surface Emitting Laser Dio
de）などでもよい。また、発光素子の構造は、本構造に
限られるものではなく、例えば発光効率の高いダブルヘ
テロ構造でもよい。また、材料についてもＧａＡｓを主
体に説明したが、これ以外の材料（例えば、砒化アルミ
ニウムガリウム（ＡｌＧａＡｓ）、砒化インジウムガリ
ウム（ＩｎＧａＡｓ）、燐化アルミニウムインジウムガ
リウム（ＡｌＧａＩｎＰ）、砒化燐化インジウムガリウ
ム（ＩｎＧａＡｓＰ）など）であってもよい。

【００３８】発光素子１５の駆動を行う場合には、入力
の電極パッド１６より、発光データ信号やクロック信号
等の論理回路信号および定電圧を供給することによって
発光素子１５を駆動する。

【００３９】次に、図２（ｉ）に示すように、電極パッ
ドの開口部以外に窒化シリコン（ＳｉＮ）による保護膜
１４を形成する。

【００４０】次に請求項５に係る半導体発光装置の製造
方法の一実施形態を図３に基づいて説明する。図３のプ
ロセス工程以外は、図２に示すプロセスと同様である。
すなわち、二つのシリコン半導体素子２の真中に発光素
子１５となる半導体層８、９を形成した後、この半導体
層８、９の部分に対称な二つの発光素子１５を形成して
シリコン半導体素子２と接続して、二つの発光素子の真
中でシリコン基板１を切断する。

【００４１】このように形成すると、半導体層８、９を
形成する際の異常成長領域１８が一つの発光素子１５に
一つしか形成されないことになり、多数個取りして半導
体発光装置を形成する場合に、シリコン基板１をより有
効に利用することができる。

【００４２】

【発明の効果】以上のように、本発明の半導体発光装置
においては、複数の発光素子の第1の電極をこの複数の
発光素子の列方向に接続して設けると共に、この第1の
電極の電極パッドをシリコン半導体素子よりもシリコン
基板の一端部側に設けたことから、第1の電極の配線抵
抗を低減でき、発光素子の発光効率を向上させ、発光素
子間のバラツキも低減できる。また、第1の電極をシリ
コン半導体素子と発光素子の間に設けることによって、
チップ面積を小型化し、コストの低廉化を図ることがで
きる。さらに、その第１の電極の電極パッドをシリコン
半導体素子の電極パッドと同じ側に設けるため、チップ
面積を小型化できる。さらに、発光素子からワイヤボン
ディングパッドを遠ざけることができるため、ワイヤに
よる発光素子からの発光の反射を防ぐことができ、反射
光対策が不要となる。

【００４３】また、本発明の半導体発光装置において
は、シリコン半導体素子内の出力トランジスタとしてｎ
型ＭＯＳＦＥＴを用いることにより、p型ＭＯＳＦＥＴ
などの他の出力トランジスタに比べて個々の面積を小さ
くすることができ、半導体発光装置の全体構造を小型化
することが可能となる。

【００４４】さらに、本発明の半導体発光装置の製造方
法においては、列状に設けられた二つのシリコン半導体
素子の間に二つの発光素子を形成した後、この二つの発
光素子間で前記シリコン基板を切断することから、発光
素子となる半導体層を形成する際の以上成長領域が一つ
の発光素子に一つしか形成されないことになり、多数個
取りして半導体発光装置を製造する場合に、シリコン基
板をより有効に利用することができる。

【図面の簡単な説明】

【図１】本発明の半導体発光装置の一実施形態を示す図
であり、（ａ）は平面図、（ｂ）は断面図である。

【図２】図１の半導体発光装置の製造方法を示す図であ
る。

【図３】請求項５に係る半導体発光装置の製造方法の一
実施形態を示す図である。

【図４】従来の半導体発光装置を示す斜視図である。

【図５】従来の半導体発光装置を示す断面図である。

【符号の説明】

１：シリコン基板、２：シリコン半導体素子、３：ゲー
ト電極、４：ソース電極、５：ドレイン電極、６：ゲー
ト酸化膜、７：絶縁膜、８：一導電型半導体層、９：逆
導電型半導体層、１０：第1の電極（共通電極）、１
１：第２の電極（個別電極）、１２：配線、１３：層間
絶縁膜、１４：保護膜、１５：発光素子、１６：電極パ
ッド、１７：発光素子列（ＬＥＤアレイ）、１８：異常
成長領域、１９：絶縁性マスク

フロントページの続き (72)発明者 岩目地 和明 京都府相楽郡精華町光台３丁目５番地 京 セラ株式会社中央研究所内 Ｆターム(参考） 5F041 AA03 AA10 AA41 AA42 AA47 BB26 BB33 CA02 CA04 CA33 CA34 CA35 CA36 CA39 CA74 CA83 CA87 CB25 CB33 DA07 FF13

Claims (6)

【特許請求の範囲】
1. 【請求項１】シリコンから成る活性領域、ソース・ドレ
   イン電極、およびゲート電極を有する複数のシリコン半
   導体素子をシリコン基板の一端部側に列状に設けると共
   に、第1の電極が接続された一導電型化合物半導体層と
   第2の電極が接続された逆導電型化合物半導体層とを積
   層した複数の発光素子を前記シリコン基板上の他の端部
   側に列状に設け、前記シリコン半導体素子のドレイン電
   極に接続された配線と前記発光素子の第2の電極とを接
   続した半導体発光装置において、前記複数の発光素子の
   第1の電極をこの複数の発光素子の列方向に接続して設
   けると共に、この第1の電極の電極パッドを前記シリコ
   ン半導体素子よりも前記シリコン基板の一端部側に設け
   たことを特徴とする半導体発光装置。
2. 【請求項２】前記シリコン半導体素子が出力トランジス
   タを含んでなり、該出力トランジスタがｎ型ＭＯＳＦＥ
   Ｔであることを特徴とする請求項１に記載の半導体発光
   装置。
3. 【請求項３】前記逆導電型化合物半導体層および第１の
   電極が前記一導電型化合物半導体層上に並設されている
   ことを特徴とする請求項１または請求項２に記載の半導
   体発光装置。
4. 【請求項４】前記第１の電極が前記逆導電型化合物半導
   体層よりもシリコン半導体素子側に配置されていること
   を特徴とする請求項３に記載の半導体発光装置。
5. 【請求項５】シリコンから成る活性領域、ソース・ドレ
   イン電極、およびゲート電極を有する複数のシリコン半
   導体素子をシリコン基板の一端部側に列状に設けると共
   に、第1の電極が接続された一導電型化合物半導体層と
   第2の電極が接続された逆導電型化合物半導体層とを積
   層した複数の発光素子を前記シリコン基板上の他の端部
   側に列状に設け、前記シリコン半導体素子のドレイン電
   極に接続された配線と前記発光素子の第2の電極とを接
   続した半導体発光装置の製造方法において、 前記列状に設けられた二つのシリコン半導体素子の間に
   二つの発光素子を形成した後、この二つの発光素子間で
   前記シリコン基板を切断することを特徴とする半導体発
   光装置の製造方法。
6. 【請求項６】前記シリコン半導体素子のドレイン電極に
   接続された配線と前記発光素子の第1の電極を同一材料
   で形成することを特徴とする請求項５に記載の半導体発
   光装置の製造方法。