JP2004165535A - 自己走査型発光素子アレイ - Google Patents
自己走査型発光素子アレイ Download PDFInfo
- Publication number
- JP2004165535A JP2004165535A JP2002331698A JP2002331698A JP2004165535A JP 2004165535 A JP2004165535 A JP 2004165535A JP 2002331698 A JP2002331698 A JP 2002331698A JP 2002331698 A JP2002331698 A JP 2002331698A JP 2004165535 A JP2004165535 A JP 2004165535A
- Authority
- JP
- Japan
- Prior art keywords
- light emitting
- emitting element
- power supply
- element array
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Led Device Packages (AREA)
- Led Devices (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Abstract
【課題】発光素子への給電ラインの配線抵抗を低減化させることで、給電ラインの影響により発生していたチップ内における各発光素子の光量ばらつきを低減させる。
【解決手段】φＩ ライン１４とφＡ ライン１５のボンディングパッド５４，５５の位置を、発光素子アレイを挟んだチップ両端に配置する。このような構造とすることで、φＩ 用ボンディングパッド５４からφＡ 用ボンディングパッド５５へ至る配線長が全ての発光素子について同一になり発光光量の均一化が実現できる。
【選択図】 図６
【解決手段】φＩ ライン１４とφＡ ライン１５のボンディングパッド５４，５５の位置を、発光素子アレイを挟んだチップ両端に配置する。このような構造とすることで、φＩ 用ボンディングパッド５４からφＡ 用ボンディングパッド５５へ至る配線長が全ての発光素子について同一になり発光光量の均一化が実現できる。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、発光光量の均一化を図った自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
【特許文献１】
特開平１−２３８９６２号公報
【０００５】
【特許文献２】
特開平２−１４５８４号公報
【０００６】
【特許文献３】
特開平２−９２６５０号公報
【０００７】
【特許文献４】
特開平２−９２６５１号公報
【０００８】
【特許文献５】
特開平２−２６３６６８号公報
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１０の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ１ ，Ｔ２ ，Ｔ３ …、発光素子Ｌ１ ，Ｌ２ ，Ｌ３ …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ１ ，Ｄ２ ，…で結合されている。ＶＧＡは電源（通常−５Ｖ）であり、ＶＧＡライン１３から負荷抵抗ＲＬ を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ１ のゲート電極は、スタートパルス端子φＳ に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスφ１，φ２ライン１１，１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１，１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光素子給電ライン１４を経て、発光素子給電端子φＩ に接続されている。抵抗ＲＩ は、ライン１４に挿入された電流制限用抵抗である。
【０００９】
【発明が解決しようとする課題】
以上のような自己走査型発光素子アレイは、例えば、ｐ型半導体基板上に、ｐｎｐｎの順で半導体層を積層することにより作製することができる。しかし、ｐ型の半導体基板、例えばｐ型ＧａＡｓ基板は、その生産量がｎ型半導体や半絶縁性基板に比べて相対的に少なく、したがって高価である。このため、ｐ型ＧａＡｓ基板を用いた自己走査型発光素子アレイチップの単価の低減化が阻害されていた。
【００１０】
一方、大量に使用されている半絶縁性基板（ＳＩ基板）はｐ型基板より安価であり、ＳＩ基板を使用することで自己走査型発光素子アレイチップ単価の低減化を図れる。ＳＩ基板を使用するためには、図２（Ａ）に示すように、従来、基板の裏面に形成していたアノード電極を、図２（Ｂ）に示すように、基板の表面から取り出す構造に変えなくてはならない。
【００１１】
なお図２（Ａ）において、２０はｐ型半導体基板、２２はｐ型半導体層、２４はｎ型半導体層、２６はｐ型半導体層、２８はｎ型半導体層、３０はカソード電極、３２はゲート電極、３４はアノード電極である。図２（Ｂ）において、４０はＳＩ基板、４４はｐ型半導体層２２上に形成されたアノード電極である。
【００１２】
ｐ型ＧａＡｓ基板を使用した場合の１２８発光素子の典型的な自己走査型発光素子アレイチップのパターンを図３に示す。アノード電極は、図２（Ａ）に示したように基板２０の裏面全面に蒸着形成するため、表面のパターンにはアノード電極配線は含まれていない。なお、図３において、１１〜１４は図１と同じラインを示しており、１１はφ１ライン、１２はφ２ライン、１３はＶＧＡライン、１４はφＩ ラインである。また、５１〜５４はそれぞれのラインに接続されるボンディングパッドを示している。全部のボンディングパッドが、発光素子アレイＬ１ ，Ｌ２ ，Ｌ３ ，…，Ｌ１２８ の片側（図面では左側）に配置されている。なお、各ラインは、Ａｌ配線で形成されている。
【００１３】
一方、図２（Ｂ）に示したようにＳＩ基板４０を使用した自己走査型発光素子アレイのパターンを図４に示す。図２（Ｂ）に示したアノード電極４４は、１本の共通のアノード配線（φＡ ライン）１５としてパターニングされて形成されている。すなわち、φＡ ライン１５は、各発光素子のアノード電極を兼ねている。φＡ ライン１５は、発光素子との距離を最短とするために、発光素子に並置するデザインとなっており、その作製方法は、素子分離エッチングを実施する際に、そのエッチング深さをアノード層となるｐ型層２２までとし、ｐ型層２２にオーミック接触が得られるように、ＡｕＳｂ、続いてＡｕＺｎを蒸着し、リフトオフで形成していた。
【００１４】
なお図４において、５５はφＡ ライン１５が接続されるボンディングパッドである。このボンディングパッド５５は、他のボンディングパッド５１〜５４と同じ側に設けられている。なお正確には、φＡ ラインは、図示のようにＡｌ配線を経てボンディングパッド５５に接続されている。このＡｌ配線をも含めてφＡ ラインと言うものとする。
【００１５】
この構成における発光素子への電流供給用配線（φＩ ライン１４およびφＡ ライン１５）の等価回路を図５に示す。φＩ ライン１４において、ボンディングパッド５４から第１番目の発光素子Ｌ１ までの配線抵抗値をＲｃ、発光素子間の配線抵抗値をｒｃ、φＡ ライン１５において、ボンディングパッド５５から第１番目の発光素子Ｌ１ までの配線抵抗値をＲａ、発光素子間の配線抵抗値をｒａで表した。等価回路図から明らかなように、ボンディングパッド５４，５５から遠い位置にある発光素子ほど配線抵抗の影響を受けて、結果として給電量が少なくなり、光量が低下する。この構成であれば、第１番目の発光素子Ｌ１ が最も明るく、以後順次暗くなっていき、第１２８番目の最終発光素子Ｌ１２８ が最も暗くなる特性を有していた。第１２８番目の発光素子Ｌ１２８ が受ける配線抵抗は、
【００１６】
【数１】
Ｒ＝Ｒｃ＋１２７ｒｃ＋１２７ｒａ＋Ｒａ （１）
である。
【００１７】
図２（Ｂ）に示したアノード電極４４は、アノード層２２とのオーミック接触を得るために、ＡｕＳｂ／ＡｕＺｎを膜厚にして約０．２μｍ蒸着して作成しており、その電極をそのままφＡ ライン１４（図４）に使用していた。オーミック化の際のＡｕ−ＧａＡｓ間の合金化などにより、φＡ ラインは抵抗が大きくなる。抵抗率にして約１×１０−５Ωｃｍであり、配線幅を１０μｍとした場合、約５０Ω／ｍｍとなった。配線長はチップ内で５．５ｍｍあるため、末端の発光素子Ｌ１２８ が受ける抵抗は、ＳＩ基板を使用しない図３の構造の場合と比較して２７５Ω増加しており、第１番目の発光素子Ｌ１ の発光光量を１００とすると、第１２８番目の発光素子Ｌ１２８ の光量は６５で、３５％低下してしまった。このような自己走査型発光素子アレイチップをプリンタなどの光源と使用する場合、チップ内の各発光素子の光量均一化をするために補正を行う外部駆動回路に負担がかかり、また補正は最低光量を基準に実施するため、全体として暗くなってしまい、高速印字用に使用できない等の欠点があった。
【００１８】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、各発光素子への電流供給用配線（給電ライン）の配線抵抗を低減化させることで、給電ラインの影響により発生していたチップ内における各発光素子の光量ばらつきを低減させることにある。
【００１９】
【課題を解決するための手段】
本発明の第１の態様は、半絶縁性基板上に、４層の半導体層よりなるＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインとを少なくとも備える自己走査型発光素子アレイにおいて、前記第１の給電ラインに接続されるボンディングパッドと、前記第２の給電ラインに接続されるボンディングパッドとが、前記発光素子アレイの両端に分かれて配置されていることを特徴とする。
【００２０】
このような構成によれば、第１の給電ラインのボンディングパッドから第２の給電ラインのボンディングパッドへ至る配線長を全ての発光素子について同一にすることができるので発光光量の均一化が実現できる。従来の構造において配線抵抗を最も受けた最終番目の発光素子と比較して約半分の配線長になることから、配線抵抗の半減化ができる。
【００２１】
本発明の第２の態様は、半絶縁性基板上に、４層の半導体層よりなるＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインとを少なくとも備える自己走査型発光素子アレイにおいて、前記第１の給電ラインに接続されるボンディングパッドが、前記発光素子アレイの両端に配置され、前記第２の給電ラインに接続されるボンディングパッドが、前記発光素子アレイの両端に配置されていることを特徴とする。
【００２２】
このように各発光素子へ給電する経路を２箇所にする、すなわち給電線を並列化することで、配線抵抗を低減化することができる。
【００２３】
本発明の第３の態様は、第１または第２の態様において、前記第１の給電ラインは、前記最下層の半導体層にオーミック接触する金属と、この金属上に形成された導電性金属との２層構造よりなることを特徴とする。
【００２４】
２層構造とすることにより、配線の断面積を増加させることで、配線抵抗の低減化を図ることができる。
【００２５】
【発明の実施の形態】
【００２６】
【第１実施例】
図６に示すように、φＩ ライン１４とφＡ ライン１５のボンディングパッド５４，５５の位置を、発光素子アレイを挟んだチップ両端に配置した。本実施例の構造での給電ラインの等価回路を図７に示す。
【００２７】
この等価回路図から明らかであるが、第１２８番目の発光素子Ｌ１２８ がＯＮの時に注目すると、給電に影響を与える配線抵抗は、
【００２８】
【数２】
Ｒ１２８ ＝Ｒｃ＋１２７ｒｃ＋Ｒａ （２）
であり、発光素子への配線抵抗はほぼφＩ ライン１４のみで、従来影響を受けていたφＡ ライン１５の配線抵抗をほとんど考えなくて良いことになる。
【００２９】
一方、第１番目の発光素子Ｌ１ がＯＮの時に注目すると、
【００３０】
【数３】
Ｒ１ ＝Ｒｃ＋１２７ｒａ＋Ｒａ （３）
となる。φＡ ライン１５は、ＡｕＳｂ／ＡｕＺｎのオーミック電極で形成しているため、φＩ ライン１４のＡｌ配線よりも抵抗が高い。Ｒ１ ＞Ｒ１２８ であるから、１番目の発光素子Ｌ１ に向かって、光量が暗くなることがわかる。しかしながら、（１）式と比較しても明らかなように、図３の構造における抵抗よりも小さくなっており、発光素子Ｌ１ の光量が１００、発光素子Ｌ１２８ の光量が６５であったものが、発光素子Ｌ１ の光量が７５、発光素子Ｌ１２８ の光量が１００となり、１０％光量増加を実現できた。
【００３１】
一般に、第ｎ番目の発光素子Ｌｎ がＯＮの時の配線抵抗は、
【００３２】
【数４】
Ｒ＝Ｒｃ＋ｒｃ（ｎ−１）＋ｒａ（１２８−ｎ）＋Ｒａ （４）
で表される。特に、φＩ ライン１４とφＡ ライン１５を同一構造で作成した場合、ｒ＝ｒａ＝ｒｃであるから、全ての発光素子への配線抵抗は、Ｒ＝Ｒｃ＋Ｒａ＋１２７ｒで一定となる。すなわち配線抵抗による給電電流の違いはなくなることになり、発光光量の均一化が実現できる。
【００３３】
φＩ ライン１４とφＡ ライン１５を同一構造で作成する場合の方法を説明する。
【００３４】
まず第１の方法は、後述する図１２に示すように、φＡ ライン１５を、オーミック電極配線上にＡｌ配線を蒸着リフトオフ手法により、追加パターニングして、Ａｌ配線／オーミック電極の２層構造とする。そして、このＡｌ配線は、φＩ ライン１４のＡｌ配線幅と同じにする。
【００３５】
φＡ ライン１５には、Ａｌ配線の下にオーミック電極４４があるが、この電極４４の線抵抗（単位長さあたりの抵抗）は、Ａｌ配線に比べて十分大きいので、φＡ ライン１５の線抵抗はＡｌ配線の線抵抗でほぼ決まる。
【００３６】
したがって、φＩ ライン１４とφＡ ライン１５の線抵抗をほぼ同じにできる。
【００３７】
第２の方法は、φＩ ライン１４とφＡ ライン１５の双方を、Ａｌ配線／オーミック電極の２層構造とする。これにより、φＩ ライン１４とφＡ ライン１５の線抵抗を同じにする。なお、オーミック電極は、φＩ ラインおよびφＡ ライン共に、同じ材料が用いられる。
【００３８】
この方法は、第１の方法において、φＡ ラインのＡｌ配線の線抵抗に比べてオーミック電極４４の線抵抗があまり大きくなく、φＡ ライン１５の線抵抗が配線の線抵抗だけで表し難い場合に有効である。
【００３９】
以上のように第１実施例によれば、φＩ ラインとφＡ ラインのボンディングパッド位置を発光素子配列を挟んだチップ両端に配置する構造とすることで、φＩ 用ボンディングパッド５４からφＡ 用ボンディングパッド５５へ至る配線長が全ての発光素子について同一になり発光光量の均一化が実現できる。
【００４０】
なお、φＡ ラインおよびφＩ ラインの配線材料としては、Ａｌ以外に、Ａｕ，Ａｇ，Ｃｕおよび、これら４種のいずれかを母材とした材料を用いてもよい。
【００４１】
【第２実施例】
本実施例は、図８に示すように、φＩ ライン１４とφＡ ライン１５のボンディングパッドを、発光素子アレイを挟んでチップ両端にそれぞれ配置する構造とした。φＩ ライン１４のチップ両端に配置されたボンディングパッドを５４Ｌ ，５４Ｒ で示し、φＡ ライン１５のチップ両端に配置されたボンディングパッドを５５Ｌ ，５５Ｒ で示す。このような構造の等価回路図を、図９に示す。
【００４２】
このように、φＩ ラインおよびφＡ ラインの給電用ボンディングパッドをそれぞれ２個配置することにより、各発光素子への給電ラインの並列化により、配線抵抗は第１の実施例の構造と比較して更に低減化できることがわかる。この構造による自己走査型発光素子アレイの光量特性を評価した結果、発光素子Ｌ１ の光量が１００、発光素子Ｌ１２８ の光量が１００、発光素子Ｌ６４の光量が８５となり、配列発光素子アレイの両端部で光量が高く、アレイの中央部で光量が低い特性が得られた。図３の構造において存在した３５％チップ内光量差を、本実施例の構造にすることで１５％まで低減させることができた。
【００４３】
この場合、第１実施例のように各発光素子に対する配線抵抗の均一化はできないが、最も配線抵抗の影響を受ける中間発光素子（Ｌ６４，Ｌ６５）でも、図３の自己走査型発光素子アレイの配線抵抗の１／４、第１実施例の配線抵抗の１／２にまで低減することができる。
【００４４】
【第３実施例】
図２（Ａ）に示したように、ｐ型基板を用いた自己走査型発光素子アレイでは、発光素子への給電は基板裏面全面に成膜された電極から行われていたので、アノード側の配線抵抗は全く問題にならなかった。一方のＳＩ基板を使用した場合、図２（Ｂ）で示したようにアノード電極をφＡ ラインとして数μｍ幅にパターニングする必要が生じたために、その配線抵抗が発光光量に影響を及ぼすようになった。
【００４５】
これに対して、第１，第２実施例で示したレイアウトを構成することで、相当の改善が認められたが、さらに本実施例では、このオーミック電極を兼ねるφＡ ライン上に、厚さ１．０μｍのアルミ配線を蒸着リフトオフ手法により、追加パターニングする。
【００４６】
これを、第１の実施例に適用した例を、図１０，図１１に示す。図１０は図６と同一であり、断面線▲１▼−▲２▼を示してある。図１０の▲１▼−▲２▼線断面図を、図１１に示す。図１１において、３６は絶縁膜である。φＩ ライン１４は、絶縁膜３６に開けられたコンタクトホールを介して各発光素子のカソード電極３０に接続されている。
【００４７】
φＡ ライン１５は、ＳＩ基板４０上のｐ型アノード層２２にオーミック電極（ＡｕＳｂ／ＡｕＺｎ）４４を形成する際にパターニング形成するが、本実施例では、このオーミック電極配線上に厚さ１．０μｍのＡｌ配線４５を蒸着リフトオフ手法により、追加パターニングした。その結果、約５０Ω／ｍｍあった抵抗を、２．７Ω／ｍｍまで低減することができた。
【００４８】
このように、本実施例では、φＡ ライン１５の配線の厚みをデバイス作製プロセスで厚くする構造とし、配線の断面積を増加させることで、配線抵抗の低減化を図ることができる。
【００４９】
なお、このような考え方は、第２の実施例の構造に適用できることは明らかである。
【００５０】
以上の各実施例では、アノード層上のアノード電極には、ＡｕＳｂ／ＡｕＺｎを用いたが、これに限られるものではなく、オーミック接触が得られる金属であれば、いかなるものでもよい。
【００５１】
また、φＡ ラインの断面積拡大による配線抵抗低減化にＡｌを使用したが、Ａｕ，Ａｇ，Ｃｕなどの金属でもよい。
【００５２】
また、φＡ ラインの積層方法としてリフトオフによる手法を示したが、エッチングによる手法も可能である。この場合は、図１２のようにφＩ ，φ１，φ２のラインと同時に作製することで、工程の増加をせずに形成することができる。
【００５３】
また、ＳＩ基板上にｐｎｐｎの順序で積層した３端子発光サイリスタについて記述したが、ｎｐｎｐの順序で積層した場合にも適用できる。
【００５４】
【第４の実施例】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００５５】
図１３は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板１３０上に複数個の自己走査型発光素子アレイチップ１３２を千鳥配置で配列して構成された自己走査型発光素子アレイ１３４と、複数個の正立等倍レンズ（ロッドレンズ）１３６を配列して構成された正立等倍レンズアレイ１３８とを備えている。発光素子アレイ１３４から出た光は、レンズアレイ１３８により集光されて、感光ドラム（図示せず）上に照射される。
【００５６】
図１４は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器１６２で残ったトナーが除去される。
【００５７】
【発明の効果】
本発明によれば、各発光素子への給電ラインの配線抵抗を低減化させることで、給電ラインの影響により発生していたチップ内における各発光素子の光量ばらつきを低減させることができた。
【図面の簡単な説明】
【図１】自己走査型発光素子アレイチップの等価回路図である。
【図２】（Ａ）はｐ型半導体基板を用いた自己走査型発光素子アレイの断面図、（Ｂ）は半絶縁性基板を用いた自己走査型発光素子アレイの断面図である。
【図３】ｐ型ＧａＡｓ基板を使用した自己走査型発光素子アレイチップのパターンを示す図である。
【図４】半絶縁性基板を使用した自己走査型発光素子アレイのパターンを示す図である。
【図５】図４の構成における発光素子への電流供給用配線の等価回路を示す図である。
【図６】第１実施例の自己走査型発光素子アレイのパターンを示す図である。
【図７】図６の構成における発光素子への電流供給用配線の等価回路を示す図である。
【図８】第２実施例の自己走査型発光素子アレイのパターンを示す図である。
【図９】図８の構成における発光素子への電流供給用配線の等価回路を示す図である。
【図１０】第３実施例の自己走査型発光素子アレイのパターンを示す図である。
【図１１】図１０の▲１▼−▲２▼線断面図である。
【図１２】変形例を示す断面図である。
【図１３】光プリンタヘッドの主要部を示す斜視図である。
【図１４】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
１１ φ１ライン
１２ φ２ライン
１３ ＶＧＡライン
１４ φＩ ライン
２０ ｐ型半導体基板
２２ ｐ型半導体層
２４ ｎ型半導体層
２６ ｐ型半導体層
２８ ｎ型半導体層
３０ カソード電極
３２ ゲート電極
３４ アノード電極
３６ 絶縁膜
４０ ＳＩ基板
４４ アノード電極
４５ Ａｌ配線
５１，５２，５３，５４，５５ ボンディングパッド
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、発光光量の均一化を図った自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
【特許文献１】
特開平１−２３８９６２号公報
【０００５】
【特許文献２】
特開平２−１４５８４号公報
【０００６】
【特許文献３】
特開平２−９２６５０号公報
【０００７】
【特許文献４】
特開平２−９２６５１号公報
【０００８】
【特許文献５】
特開平２−２６３６６８号公報
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１０の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ１ ，Ｔ２ ，Ｔ３ …、発光素子Ｌ１ ，Ｌ２ ，Ｌ３ …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ１ ，Ｄ２ ，…で結合されている。ＶＧＡは電源（通常−５Ｖ）であり、ＶＧＡライン１３から負荷抵抗ＲＬ を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ１ のゲート電極は、スタートパルス端子φＳ に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスφ１，φ２ライン１１，１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１，１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光素子給電ライン１４を経て、発光素子給電端子φＩ に接続されている。抵抗ＲＩ は、ライン１４に挿入された電流制限用抵抗である。
【０００９】
【発明が解決しようとする課題】
以上のような自己走査型発光素子アレイは、例えば、ｐ型半導体基板上に、ｐｎｐｎの順で半導体層を積層することにより作製することができる。しかし、ｐ型の半導体基板、例えばｐ型ＧａＡｓ基板は、その生産量がｎ型半導体や半絶縁性基板に比べて相対的に少なく、したがって高価である。このため、ｐ型ＧａＡｓ基板を用いた自己走査型発光素子アレイチップの単価の低減化が阻害されていた。
【００１０】
一方、大量に使用されている半絶縁性基板（ＳＩ基板）はｐ型基板より安価であり、ＳＩ基板を使用することで自己走査型発光素子アレイチップ単価の低減化を図れる。ＳＩ基板を使用するためには、図２（Ａ）に示すように、従来、基板の裏面に形成していたアノード電極を、図２（Ｂ）に示すように、基板の表面から取り出す構造に変えなくてはならない。
【００１１】
なお図２（Ａ）において、２０はｐ型半導体基板、２２はｐ型半導体層、２４はｎ型半導体層、２６はｐ型半導体層、２８はｎ型半導体層、３０はカソード電極、３２はゲート電極、３４はアノード電極である。図２（Ｂ）において、４０はＳＩ基板、４４はｐ型半導体層２２上に形成されたアノード電極である。
【００１２】
ｐ型ＧａＡｓ基板を使用した場合の１２８発光素子の典型的な自己走査型発光素子アレイチップのパターンを図３に示す。アノード電極は、図２（Ａ）に示したように基板２０の裏面全面に蒸着形成するため、表面のパターンにはアノード電極配線は含まれていない。なお、図３において、１１〜１４は図１と同じラインを示しており、１１はφ１ライン、１２はφ２ライン、１３はＶＧＡライン、１４はφＩ ラインである。また、５１〜５４はそれぞれのラインに接続されるボンディングパッドを示している。全部のボンディングパッドが、発光素子アレイＬ１ ，Ｌ２ ，Ｌ３ ，…，Ｌ１２８ の片側（図面では左側）に配置されている。なお、各ラインは、Ａｌ配線で形成されている。
【００１３】
一方、図２（Ｂ）に示したようにＳＩ基板４０を使用した自己走査型発光素子アレイのパターンを図４に示す。図２（Ｂ）に示したアノード電極４４は、１本の共通のアノード配線（φＡ ライン）１５としてパターニングされて形成されている。すなわち、φＡ ライン１５は、各発光素子のアノード電極を兼ねている。φＡ ライン１５は、発光素子との距離を最短とするために、発光素子に並置するデザインとなっており、その作製方法は、素子分離エッチングを実施する際に、そのエッチング深さをアノード層となるｐ型層２２までとし、ｐ型層２２にオーミック接触が得られるように、ＡｕＳｂ、続いてＡｕＺｎを蒸着し、リフトオフで形成していた。
【００１４】
なお図４において、５５はφＡ ライン１５が接続されるボンディングパッドである。このボンディングパッド５５は、他のボンディングパッド５１〜５４と同じ側に設けられている。なお正確には、φＡ ラインは、図示のようにＡｌ配線を経てボンディングパッド５５に接続されている。このＡｌ配線をも含めてφＡ ラインと言うものとする。
【００１５】
この構成における発光素子への電流供給用配線（φＩ ライン１４およびφＡ ライン１５）の等価回路を図５に示す。φＩ ライン１４において、ボンディングパッド５４から第１番目の発光素子Ｌ１ までの配線抵抗値をＲｃ、発光素子間の配線抵抗値をｒｃ、φＡ ライン１５において、ボンディングパッド５５から第１番目の発光素子Ｌ１ までの配線抵抗値をＲａ、発光素子間の配線抵抗値をｒａで表した。等価回路図から明らかなように、ボンディングパッド５４，５５から遠い位置にある発光素子ほど配線抵抗の影響を受けて、結果として給電量が少なくなり、光量が低下する。この構成であれば、第１番目の発光素子Ｌ１ が最も明るく、以後順次暗くなっていき、第１２８番目の最終発光素子Ｌ１２８ が最も暗くなる特性を有していた。第１２８番目の発光素子Ｌ１２８ が受ける配線抵抗は、
【００１６】
【数１】
Ｒ＝Ｒｃ＋１２７ｒｃ＋１２７ｒａ＋Ｒａ （１）
である。
【００１７】
図２（Ｂ）に示したアノード電極４４は、アノード層２２とのオーミック接触を得るために、ＡｕＳｂ／ＡｕＺｎを膜厚にして約０．２μｍ蒸着して作成しており、その電極をそのままφＡ ライン１４（図４）に使用していた。オーミック化の際のＡｕ−ＧａＡｓ間の合金化などにより、φＡ ラインは抵抗が大きくなる。抵抗率にして約１×１０−５Ωｃｍであり、配線幅を１０μｍとした場合、約５０Ω／ｍｍとなった。配線長はチップ内で５．５ｍｍあるため、末端の発光素子Ｌ１２８ が受ける抵抗は、ＳＩ基板を使用しない図３の構造の場合と比較して２７５Ω増加しており、第１番目の発光素子Ｌ１ の発光光量を１００とすると、第１２８番目の発光素子Ｌ１２８ の光量は６５で、３５％低下してしまった。このような自己走査型発光素子アレイチップをプリンタなどの光源と使用する場合、チップ内の各発光素子の光量均一化をするために補正を行う外部駆動回路に負担がかかり、また補正は最低光量を基準に実施するため、全体として暗くなってしまい、高速印字用に使用できない等の欠点があった。
【００１８】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、各発光素子への電流供給用配線（給電ライン）の配線抵抗を低減化させることで、給電ラインの影響により発生していたチップ内における各発光素子の光量ばらつきを低減させることにある。
【００１９】
【課題を解決するための手段】
本発明の第１の態様は、半絶縁性基板上に、４層の半導体層よりなるＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインとを少なくとも備える自己走査型発光素子アレイにおいて、前記第１の給電ラインに接続されるボンディングパッドと、前記第２の給電ラインに接続されるボンディングパッドとが、前記発光素子アレイの両端に分かれて配置されていることを特徴とする。
【００２０】
このような構成によれば、第１の給電ラインのボンディングパッドから第２の給電ラインのボンディングパッドへ至る配線長を全ての発光素子について同一にすることができるので発光光量の均一化が実現できる。従来の構造において配線抵抗を最も受けた最終番目の発光素子と比較して約半分の配線長になることから、配線抵抗の半減化ができる。
【００２１】
本発明の第２の態様は、半絶縁性基板上に、４層の半導体層よりなるＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインとを少なくとも備える自己走査型発光素子アレイにおいて、前記第１の給電ラインに接続されるボンディングパッドが、前記発光素子アレイの両端に配置され、前記第２の給電ラインに接続されるボンディングパッドが、前記発光素子アレイの両端に配置されていることを特徴とする。
【００２２】
このように各発光素子へ給電する経路を２箇所にする、すなわち給電線を並列化することで、配線抵抗を低減化することができる。
【００２３】
本発明の第３の態様は、第１または第２の態様において、前記第１の給電ラインは、前記最下層の半導体層にオーミック接触する金属と、この金属上に形成された導電性金属との２層構造よりなることを特徴とする。
【００２４】
２層構造とすることにより、配線の断面積を増加させることで、配線抵抗の低減化を図ることができる。
【００２５】
【発明の実施の形態】
【００２６】
【第１実施例】
図６に示すように、φＩ ライン１４とφＡ ライン１５のボンディングパッド５４，５５の位置を、発光素子アレイを挟んだチップ両端に配置した。本実施例の構造での給電ラインの等価回路を図７に示す。
【００２７】
この等価回路図から明らかであるが、第１２８番目の発光素子Ｌ１２８ がＯＮの時に注目すると、給電に影響を与える配線抵抗は、
【００２８】
【数２】
Ｒ１２８ ＝Ｒｃ＋１２７ｒｃ＋Ｒａ （２）
であり、発光素子への配線抵抗はほぼφＩ ライン１４のみで、従来影響を受けていたφＡ ライン１５の配線抵抗をほとんど考えなくて良いことになる。
【００２９】
一方、第１番目の発光素子Ｌ１ がＯＮの時に注目すると、
【００３０】
【数３】
Ｒ１ ＝Ｒｃ＋１２７ｒａ＋Ｒａ （３）
となる。φＡ ライン１５は、ＡｕＳｂ／ＡｕＺｎのオーミック電極で形成しているため、φＩ ライン１４のＡｌ配線よりも抵抗が高い。Ｒ１ ＞Ｒ１２８ であるから、１番目の発光素子Ｌ１ に向かって、光量が暗くなることがわかる。しかしながら、（１）式と比較しても明らかなように、図３の構造における抵抗よりも小さくなっており、発光素子Ｌ１ の光量が１００、発光素子Ｌ１２８ の光量が６５であったものが、発光素子Ｌ１ の光量が７５、発光素子Ｌ１２８ の光量が１００となり、１０％光量増加を実現できた。
【００３１】
一般に、第ｎ番目の発光素子Ｌｎ がＯＮの時の配線抵抗は、
【００３２】
【数４】
Ｒ＝Ｒｃ＋ｒｃ（ｎ−１）＋ｒａ（１２８−ｎ）＋Ｒａ （４）
で表される。特に、φＩ ライン１４とφＡ ライン１５を同一構造で作成した場合、ｒ＝ｒａ＝ｒｃであるから、全ての発光素子への配線抵抗は、Ｒ＝Ｒｃ＋Ｒａ＋１２７ｒで一定となる。すなわち配線抵抗による給電電流の違いはなくなることになり、発光光量の均一化が実現できる。
【００３３】
φＩ ライン１４とφＡ ライン１５を同一構造で作成する場合の方法を説明する。
【００３４】
まず第１の方法は、後述する図１２に示すように、φＡ ライン１５を、オーミック電極配線上にＡｌ配線を蒸着リフトオフ手法により、追加パターニングして、Ａｌ配線／オーミック電極の２層構造とする。そして、このＡｌ配線は、φＩ ライン１４のＡｌ配線幅と同じにする。
【００３５】
φＡ ライン１５には、Ａｌ配線の下にオーミック電極４４があるが、この電極４４の線抵抗（単位長さあたりの抵抗）は、Ａｌ配線に比べて十分大きいので、φＡ ライン１５の線抵抗はＡｌ配線の線抵抗でほぼ決まる。
【００３６】
したがって、φＩ ライン１４とφＡ ライン１５の線抵抗をほぼ同じにできる。
【００３７】
第２の方法は、φＩ ライン１４とφＡ ライン１５の双方を、Ａｌ配線／オーミック電極の２層構造とする。これにより、φＩ ライン１４とφＡ ライン１５の線抵抗を同じにする。なお、オーミック電極は、φＩ ラインおよびφＡ ライン共に、同じ材料が用いられる。
【００３８】
この方法は、第１の方法において、φＡ ラインのＡｌ配線の線抵抗に比べてオーミック電極４４の線抵抗があまり大きくなく、φＡ ライン１５の線抵抗が配線の線抵抗だけで表し難い場合に有効である。
【００３９】
以上のように第１実施例によれば、φＩ ラインとφＡ ラインのボンディングパッド位置を発光素子配列を挟んだチップ両端に配置する構造とすることで、φＩ 用ボンディングパッド５４からφＡ 用ボンディングパッド５５へ至る配線長が全ての発光素子について同一になり発光光量の均一化が実現できる。
【００４０】
なお、φＡ ラインおよびφＩ ラインの配線材料としては、Ａｌ以外に、Ａｕ，Ａｇ，Ｃｕおよび、これら４種のいずれかを母材とした材料を用いてもよい。
【００４１】
【第２実施例】
本実施例は、図８に示すように、φＩ ライン１４とφＡ ライン１５のボンディングパッドを、発光素子アレイを挟んでチップ両端にそれぞれ配置する構造とした。φＩ ライン１４のチップ両端に配置されたボンディングパッドを５４Ｌ ，５４Ｒ で示し、φＡ ライン１５のチップ両端に配置されたボンディングパッドを５５Ｌ ，５５Ｒ で示す。このような構造の等価回路図を、図９に示す。
【００４２】
このように、φＩ ラインおよびφＡ ラインの給電用ボンディングパッドをそれぞれ２個配置することにより、各発光素子への給電ラインの並列化により、配線抵抗は第１の実施例の構造と比較して更に低減化できることがわかる。この構造による自己走査型発光素子アレイの光量特性を評価した結果、発光素子Ｌ１ の光量が１００、発光素子Ｌ１２８ の光量が１００、発光素子Ｌ６４の光量が８５となり、配列発光素子アレイの両端部で光量が高く、アレイの中央部で光量が低い特性が得られた。図３の構造において存在した３５％チップ内光量差を、本実施例の構造にすることで１５％まで低減させることができた。
【００４３】
この場合、第１実施例のように各発光素子に対する配線抵抗の均一化はできないが、最も配線抵抗の影響を受ける中間発光素子（Ｌ６４，Ｌ６５）でも、図３の自己走査型発光素子アレイの配線抵抗の１／４、第１実施例の配線抵抗の１／２にまで低減することができる。
【００４４】
【第３実施例】
図２（Ａ）に示したように、ｐ型基板を用いた自己走査型発光素子アレイでは、発光素子への給電は基板裏面全面に成膜された電極から行われていたので、アノード側の配線抵抗は全く問題にならなかった。一方のＳＩ基板を使用した場合、図２（Ｂ）で示したようにアノード電極をφＡ ラインとして数μｍ幅にパターニングする必要が生じたために、その配線抵抗が発光光量に影響を及ぼすようになった。
【００４５】
これに対して、第１，第２実施例で示したレイアウトを構成することで、相当の改善が認められたが、さらに本実施例では、このオーミック電極を兼ねるφＡ ライン上に、厚さ１．０μｍのアルミ配線を蒸着リフトオフ手法により、追加パターニングする。
【００４６】
これを、第１の実施例に適用した例を、図１０，図１１に示す。図１０は図６と同一であり、断面線▲１▼−▲２▼を示してある。図１０の▲１▼−▲２▼線断面図を、図１１に示す。図１１において、３６は絶縁膜である。φＩ ライン１４は、絶縁膜３６に開けられたコンタクトホールを介して各発光素子のカソード電極３０に接続されている。
【００４７】
φＡ ライン１５は、ＳＩ基板４０上のｐ型アノード層２２にオーミック電極（ＡｕＳｂ／ＡｕＺｎ）４４を形成する際にパターニング形成するが、本実施例では、このオーミック電極配線上に厚さ１．０μｍのＡｌ配線４５を蒸着リフトオフ手法により、追加パターニングした。その結果、約５０Ω／ｍｍあった抵抗を、２．７Ω／ｍｍまで低減することができた。
【００４８】
このように、本実施例では、φＡ ライン１５の配線の厚みをデバイス作製プロセスで厚くする構造とし、配線の断面積を増加させることで、配線抵抗の低減化を図ることができる。
【００４９】
なお、このような考え方は、第２の実施例の構造に適用できることは明らかである。
【００５０】
以上の各実施例では、アノード層上のアノード電極には、ＡｕＳｂ／ＡｕＺｎを用いたが、これに限られるものではなく、オーミック接触が得られる金属であれば、いかなるものでもよい。
【００５１】
また、φＡ ラインの断面積拡大による配線抵抗低減化にＡｌを使用したが、Ａｕ，Ａｇ，Ｃｕなどの金属でもよい。
【００５２】
また、φＡ ラインの積層方法としてリフトオフによる手法を示したが、エッチングによる手法も可能である。この場合は、図１２のようにφＩ ，φ１，φ２のラインと同時に作製することで、工程の増加をせずに形成することができる。
【００５３】
また、ＳＩ基板上にｐｎｐｎの順序で積層した３端子発光サイリスタについて記述したが、ｎｐｎｐの順序で積層した場合にも適用できる。
【００５４】
【第４の実施例】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００５５】
図１３は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板１３０上に複数個の自己走査型発光素子アレイチップ１３２を千鳥配置で配列して構成された自己走査型発光素子アレイ１３４と、複数個の正立等倍レンズ（ロッドレンズ）１３６を配列して構成された正立等倍レンズアレイ１３８とを備えている。発光素子アレイ１３４から出た光は、レンズアレイ１３８により集光されて、感光ドラム（図示せず）上に照射される。
【００５６】
図１４は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器１６２で残ったトナーが除去される。
【００５７】
【発明の効果】
本発明によれば、各発光素子への給電ラインの配線抵抗を低減化させることで、給電ラインの影響により発生していたチップ内における各発光素子の光量ばらつきを低減させることができた。
【図面の簡単な説明】
【図１】自己走査型発光素子アレイチップの等価回路図である。
【図２】（Ａ）はｐ型半導体基板を用いた自己走査型発光素子アレイの断面図、（Ｂ）は半絶縁性基板を用いた自己走査型発光素子アレイの断面図である。
【図３】ｐ型ＧａＡｓ基板を使用した自己走査型発光素子アレイチップのパターンを示す図である。
【図４】半絶縁性基板を使用した自己走査型発光素子アレイのパターンを示す図である。
【図５】図４の構成における発光素子への電流供給用配線の等価回路を示す図である。
【図６】第１実施例の自己走査型発光素子アレイのパターンを示す図である。
【図７】図６の構成における発光素子への電流供給用配線の等価回路を示す図である。
【図８】第２実施例の自己走査型発光素子アレイのパターンを示す図である。
【図９】図８の構成における発光素子への電流供給用配線の等価回路を示す図である。
【図１０】第３実施例の自己走査型発光素子アレイのパターンを示す図である。
【図１１】図１０の▲１▼−▲２▼線断面図である。
【図１２】変形例を示す断面図である。
【図１３】光プリンタヘッドの主要部を示す斜視図である。
【図１４】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
１１ φ１ライン
１２ φ２ライン
１３ ＶＧＡライン
１４ φＩ ライン
２０ ｐ型半導体基板
２２ ｐ型半導体層
２４ ｎ型半導体層
２６ ｐ型半導体層
２８ ｎ型半導体層
３０ カソード電極
３２ ゲート電極
３４ アノード電極
３６ 絶縁膜
４０ ＳＩ基板
４４ アノード電極
４５ Ａｌ配線
５１，５２，５３，５４，５５ ボンディングパッド
Claims (8)
- 半絶縁性基板上に、４層の半導体層よりなるＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインとを少なくとも備える自己走査型発光素子アレイにおいて、
前記第１の給電ラインに接続されるボンディングパッドと、前記第２の給電ラインに接続されるボンディングパッドとが、前記発光素子アレイの両端に分かれて配置されていることを特徴とする自己走査型発光素子アレイ。 - 半絶縁性基板上に、４層の半導体層よりなるＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインとを少なくとも備える自己走査型発光素子アレイにおいて、
前記第１の給電ラインに接続されるボンディングパッドが、前記発光素子アレイの両端に配置され、前記第２の給電ラインに接続されるボンディングパッドが、前記発光素子アレイの両端に配置されていることを特徴とする自己走査型発光素子アレイ。 - 前記第１の給電ラインは、前記最下層の半導体層にオーミック接触する金属と、この金属上に形成された導電性金属との２層構造よりなることを特徴とする請求項２または３に記載の自己走査型発光素子アレイ。
- 前記第１の給電ラインは、前記最下層の半導体層にオーミック接触する金属と、この金属上に形成された導電性金属との２層構造よりなり、
前記第２の給電ラインは、前記第１の給電ラインの導電性金属と同一の導電性金属よりなり、
前記第１の給電ラインの導電性金属の線幅と前記第２の給電ラインの導電性金属の線幅とが同一であることを特徴とする請求項１に記載の自己走査型発光素子アレイ。 - 前記第１の給電ラインは、前記最下層の半導体層にオーミック接触する金属と、この金属上に形成された導電性金属との２層構造よりなり、
前記第２の給電ラインは、前記最上層の半導体層にオーミック接触する金属と、この金属上に形成された導電性金属との２層構造よりなり、
前記第１および第２の給電ラインの導電性金属は同一であり、
前記第１および第２の給電ラインのオーミック接触する金属は同一であることを特徴とする請求項１に記載の自己走査型発光素子アレイ。 - 前記導電性金属は、Ａｌ，Ａｕ，ＡｇまたはＣｕであることを特徴とする請求項３〜５のいずれかに記載の自己走査型発光素子アレイ。
- 請求項１〜６のいずれかに記載の自己走査型発光素子アレイを備える光プリンタヘッド。
- 請求項７に記載に光プリンタヘッドを備える光プリンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002331698A JP4182727B2 (ja) | 2002-11-15 | 2002-11-15 | 自己走査型発光素子アレイ、光プリンタヘッド、光プリンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002331698A JP4182727B2 (ja) | 2002-11-15 | 2002-11-15 | 自己走査型発光素子アレイ、光プリンタヘッド、光プリンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004165535A true JP2004165535A (ja) | 2004-06-10 |
| JP4182727B2 JP4182727B2 (ja) | 2008-11-19 |
Family
ID=32808997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002331698A Expired - Fee Related JP4182727B2 (ja) | 2002-11-15 | 2002-11-15 | 自己走査型発光素子アレイ、光プリンタヘッド、光プリンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4182727B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286979A (ja) * | 2005-03-31 | 2006-10-19 | Kyocera Corp | 発光装置および画像形成装置 |
| JP2007095821A (ja) * | 2005-09-27 | 2007-04-12 | Kyocera Corp | 発光装置および画像形成装置 |
| JP2007273499A (ja) * | 2006-03-30 | 2007-10-18 | Fuji Xerox Co Ltd | 自己走査型発光素子アレイチップおよび光書込みヘッド |
| JP2007299955A (ja) * | 2006-04-28 | 2007-11-15 | Kyocera Corp | 電子装置、発光装置および画像形成装置 |
| JPWO2011074262A1 (ja) * | 2009-12-18 | 2013-04-25 | 三菱電機株式会社 | レーザモジュール |
| US9398693B2 (en) | 2013-06-13 | 2016-07-19 | Toyota Jidosha Kabushiki Kaisha | Capacitor arrangement structure and method of mounting capacitor |
| JP2018032804A (ja) * | 2016-08-26 | 2018-03-01 | 株式会社沖データ | 半導体装置、光プリントヘッド、画像形成装置、及び半導体装置の製造方法 |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268170A (ja) * | 1986-05-16 | 1987-11-20 | Hitachi Cable Ltd | 発光ダイオ−ドの発光強度調整方法および発光ダイオ−ドアレイ |
| JPH01238962A (ja) * | 1988-03-18 | 1989-09-25 | Nippon Sheet Glass Co Ltd | 自己走査形発光素子アレイおよびその駆動方法 |
| JPH0214584A (ja) * | 1988-07-01 | 1990-01-18 | Nippon Sheet Glass Co Ltd | 自己走査形発光素子アレイ |
| JPH0292650A (ja) * | 1988-09-30 | 1990-04-03 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| JPH0292651A (ja) * | 1988-09-30 | 1990-04-03 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| JPH02263668A (ja) * | 1988-11-10 | 1990-10-26 | Nippon Sheet Glass Co Ltd | 発光装置およびその駆動方法 |
| JPH0488514A (ja) * | 1990-08-01 | 1992-03-23 | Nippon Sheet Glass Co Ltd | 発光素子アレイ |
| JPH06196752A (ja) * | 1992-11-26 | 1994-07-15 | Victor Co Of Japan Ltd | 半導体発光装置 |
| JPH09283794A (ja) * | 1996-04-08 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光素子および自己走査型発光装置 |
| JPH10144955A (ja) * | 1996-11-12 | 1998-05-29 | Oki Electric Ind Co Ltd | 発光素子アレイ及びその製造方法 |
| JP2000357817A (ja) * | 1999-06-15 | 2000-12-26 | Oki Electric Ind Co Ltd | 面発光型ｌｅｄおよび面発光型ｌｅｄアレイならびにそれらの製造方法 |
| JP2001088343A (ja) * | 1999-09-21 | 2001-04-03 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイチップの配列方法 |
| JP2001270150A (ja) * | 2000-03-27 | 2001-10-02 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| JP2001320086A (ja) * | 2000-02-28 | 2001-11-16 | Kyocera Corp | 半導体発光装置およびその製造方法 |
| JP2002111063A (ja) * | 2000-09-28 | 2002-04-12 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイチップ |
| JP2004082651A (ja) * | 2002-08-29 | 2004-03-18 | Nippon Sheet Glass Co Ltd | 発光素子アレイチップおよびその製造方法 |
-
2002
- 2002-11-15 JP JP2002331698A patent/JP4182727B2/ja not_active Expired - Fee Related
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268170A (ja) * | 1986-05-16 | 1987-11-20 | Hitachi Cable Ltd | 発光ダイオ−ドの発光強度調整方法および発光ダイオ−ドアレイ |
| JPH01238962A (ja) * | 1988-03-18 | 1989-09-25 | Nippon Sheet Glass Co Ltd | 自己走査形発光素子アレイおよびその駆動方法 |
| JPH0214584A (ja) * | 1988-07-01 | 1990-01-18 | Nippon Sheet Glass Co Ltd | 自己走査形発光素子アレイ |
| JPH0292650A (ja) * | 1988-09-30 | 1990-04-03 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| JPH0292651A (ja) * | 1988-09-30 | 1990-04-03 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| JPH02263668A (ja) * | 1988-11-10 | 1990-10-26 | Nippon Sheet Glass Co Ltd | 発光装置およびその駆動方法 |
| JPH0488514A (ja) * | 1990-08-01 | 1992-03-23 | Nippon Sheet Glass Co Ltd | 発光素子アレイ |
| JPH06196752A (ja) * | 1992-11-26 | 1994-07-15 | Victor Co Of Japan Ltd | 半導体発光装置 |
| JPH09283794A (ja) * | 1996-04-08 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光素子および自己走査型発光装置 |
| JPH10144955A (ja) * | 1996-11-12 | 1998-05-29 | Oki Electric Ind Co Ltd | 発光素子アレイ及びその製造方法 |
| JP2000357817A (ja) * | 1999-06-15 | 2000-12-26 | Oki Electric Ind Co Ltd | 面発光型ｌｅｄおよび面発光型ｌｅｄアレイならびにそれらの製造方法 |
| JP2001088343A (ja) * | 1999-09-21 | 2001-04-03 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイチップの配列方法 |
| JP2001320086A (ja) * | 2000-02-28 | 2001-11-16 | Kyocera Corp | 半導体発光装置およびその製造方法 |
| JP2001270150A (ja) * | 2000-03-27 | 2001-10-02 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイ |
| JP2002111063A (ja) * | 2000-09-28 | 2002-04-12 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイチップ |
| JP2004082651A (ja) * | 2002-08-29 | 2004-03-18 | Nippon Sheet Glass Co Ltd | 発光素子アレイチップおよびその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286979A (ja) * | 2005-03-31 | 2006-10-19 | Kyocera Corp | 発光装置および画像形成装置 |
| JP4673655B2 (ja) * | 2005-03-31 | 2011-04-20 | 京セラ株式会社 | 発光装置および画像形成装置 |
| JP2007095821A (ja) * | 2005-09-27 | 2007-04-12 | Kyocera Corp | 発光装置および画像形成装置 |
| JP2007273499A (ja) * | 2006-03-30 | 2007-10-18 | Fuji Xerox Co Ltd | 自己走査型発光素子アレイチップおよび光書込みヘッド |
| JP2007299955A (ja) * | 2006-04-28 | 2007-11-15 | Kyocera Corp | 電子装置、発光装置および画像形成装置 |
| JPWO2011074262A1 (ja) * | 2009-12-18 | 2013-04-25 | 三菱電機株式会社 | レーザモジュール |
| US9398693B2 (en) | 2013-06-13 | 2016-07-19 | Toyota Jidosha Kabushiki Kaisha | Capacitor arrangement structure and method of mounting capacitor |
| JP2018032804A (ja) * | 2016-08-26 | 2018-03-01 | 株式会社沖データ | 半導体装置、光プリントヘッド、画像形成装置、及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4182727B2 (ja) | 2008-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100954051B1 (ko) | 발광 소자 어레이 및 화상형성장치 | |
| US6180960B1 (en) | Surface light-emitting element and self-scanning type light-emitting device | |
| JP3647968B2 (ja) | 自己走査型発光装置 | |
| JP5140932B2 (ja) | 自己走査型発光サイリスタアレイ | |
| JP4543487B2 (ja) | 光プリンタヘッドの点灯方法 | |
| JP5327376B2 (ja) | 発光素子、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置 | |
| JP4140332B2 (ja) | 発光素子および自己走査型発光素子アレイチップ | |
| JP4182727B2 (ja) | 自己走査型発光素子アレイ、光プリンタヘッド、光プリンタ | |
| JP4068172B2 (ja) | 面発光サイリスタおよび自己走査型発光装置 | |
| US7259397B2 (en) | Self-scanning light-emitting element array chip | |
| US8022418B2 (en) | Composite semiconductor device, LED print head that employs the composite semiconductor device, and image forming apparatus that employs the LED print head | |
| JP2007250961A (ja) | 発光素子アレイ | |
| JP4281237B2 (ja) | 自己走査型発光素子アレイチップ | |
| JP4607696B2 (ja) | 発光装置および画像記録装置 | |
| JP2020123603A (ja) | 発光素子チップ、露光装置、および画像形成装置 | |
| JP4281240B2 (ja) | 自己走査型発光素子アレイおよびその駆動方法 | |
| JP3696276B2 (ja) | 一次元配列有機ｅｌ発光素子アレイヘッド及びその製造方法 | |
| JP3562884B2 (ja) | 自己走査型発光装置、光プリンタ用光源および光プリンタ | |
| JP3224337B2 (ja) | 発光チップおよびこれを用いた発光装置 | |
| JP4479286B2 (ja) | 自己走査型発光素子アレイチップ | |
| JPH11330541A (ja) | 端面発光素子 | |
| JP7245101B2 (ja) | 半導体発光装置、露光ヘッド及び画像形成装置 | |
| JPH0999583A (ja) | 自己走査型発光装置およびこれを用いた光プリンタ装置 | |
| JP2004288905A (ja) | 発光素子アレイチップ | |
| JPH11330560A (ja) | 光プリントヘッドの駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050720 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070409 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070409 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070410 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080509 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080812 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080825 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |