KR20060069375A - 반도체 엘이디 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 내부의 컨택 구조와 적층 구조를 개선시킨 반도체 LED 소자를 개시한 것이다.

본 발명에 따른 반도체 LED 소자는 투광성을 갖는 기판; 상기 투광성 기판에 발광이 발생되는 활성층을 포함하는 다층박막 구조를 가지며, 상기 활성층을 중심으로 대치되는 제 1 막질과 제 2 막질에 n-전극과 p-전극이 형성된 에피텍셜 막질; 상기 에피텍셜 막질에 접하여 보호를 위하여 형성되고, 상기 n-전극과 p-전극에 해당되는 부분에 각각 윈도우들이 형성된 패시베이션 막질 및 보호막; 및 동작을 위한 전압을 인가하도록 상기 윈도들을 통하여 상기 n전극과 p-전극에 각각 접속되는 금속 전극을 구비하고, 캐리어를 채용하여 PCB 또는 패키지에 실장을 용이하게 할 수 있다. 따라서, 광을 최대 양의 광을 방사시킬 수 있고, 열 방출이 용이하여 반도체 LED 소자를 고전류 동작에 용이하게 적용할 수 있다. 또한, 패키지의 볼륨이 최소화될 수 있고, 에폭시 몰딩 수지로 칩을 몰딩하는 것을 배제하는 구조를 가짐으로써 UV를 사용하는 반도체 LED 소자를 용이하게 구현할 수 있다.

Description

반도체 엘이디 소자 및 그 제조 방법{Semiconductor LED device and method thereof}

도 1a는 종래의 에폭시 수지로 몰딩된 반도체 LED 소자의 일예를 나타내는 단면도

도 1b는 도 1a에 도시된 종래 반도체 LED 소자의 평면도

도 2는 본 발명에 따른 반도체 LED 소자의 제 1 실시예를 나타내는 단면도

도 3은 도 2의 에피텍셜 구조를 나타내는 단면도

도 4a 내지 도 4i는 제 1 실시예의 제조 공정을 나타내는 단면도

도 5는 본 발명에 따른 반도체 LED 소자의 평면, 정면 및 측면을 나타내는 도면

도 6은 본 발명에 따른 반도체 LED 소자의 제 2 실시예를 나타내는 단면도

도 7은 도 6의 에피텍셜 구조를 나타내는 단면도

도 8a 내지 도 8j는 제 2 실시예의 제조 공정을 나타내는 단면도

도 9는 본 발명에 따른 실시예의 활용예를 나타내는 도면

본 발명은 반도체 LED 소자에 관한 것으로서, 보다 상세하게는 내부의 컨택 구조와 적층 구조를 개선시킨 반도체 LED 소자 및 그 제조 방법에 관한 것이다.

일반적으로 화합물 반도체는 금속-반도체 전계효과 트랜지스터, 고전자 이동도 트랜지스터 등의 스위칭 소자와 반도체 레이저 및 광 다이오드 등과 같은 광소자 등에 이용된다.

다양한 용도로 이용되는 종래의 AlGaInN계 표면 실장형 반도체 LED 소자는 도 1에 도시된 바와 같이 패키지로 구성된다.

즉, 장방형상의 PCB 또는 세라믹 기판(10) 상에 AlGaInN계 칩(11)이 부착되고, AlGaInN계 칩(11) 상에 포지티브 극성에 대응되는 P형 전극(13)과 네가티브 극성에 대응되는 N형 전극(14)이 구성된다.

그리고, PCB 또는 세라믹 기판(10)의 서로 대응되는 측벽을 둘러싸도록 소정 폭을 갖는 금속전극(17)이 각각 구성되며, 각 금속전극(17)과 P형 전극(13) 또는 N형 전극(14)은 각각 일대일로 Au 와이어(15)를 이용하여 전기적으로 연결된다.

종래의 반도체 LED 소자는 상술한 바와 같이 구성된 후 투명한 재질의 에폭시 몰딩 수지(16)에 의하여 몰딩됨으로써 최종적으로 표면실장형 패키지로 제작된다.

도 1a의 반도체 LED 소자는 평면적으로 도 1b와 같은 배치를 갖는다.

도 1a 및 도 1b와 같은 구성에 따라서, 양쪽의 전극에 전류를 공급하면, 반도체 LED 소자는 발광한다.

그러나, 상술한 종래의 표면 실장형 반도체 LED 소자의 칩은 금속 전극이 칩 의 상부에 일부 위치되는 배치를 가짐으로써 활성층(도시되지 않음)에서 발생된 빛이 충분히 외부로 방출되기 어려운 구조를 갖는다.

또한, AlGaInN계 LED의 경우 열전도율이 매우 낮은 사파이어 웨이퍼를 기판으로 많이 이용하므로 칩(11)의 활성층에서 발생된 열을 패키지를 통하여 방출하기 상당히 어렵다. 그러므로 도 1a 및 도 1b와 같은 구조를 갖는 반도체 LED 소자는 상대적으로 많은 양의 열이 발생되는 고전류 동작에 적용되기 어렵다.

그리고, Au 와이어 본딩을 위한 마진이 필요하고, 투명 재질의 에폭시 몰딩 수지를 사용하기 때문에 패키지의 두께를 0.4mm 이하로 구현하는 것은 상당히 어렵다. 그러므로, 종래의 반도체 LED 소자는 경박단소화를 추구하면서 초박형의 표면 실장형 패키지를 요구하는 각종 기기에 적용되는데 한계가 있다.

또한, UV를 사용하는 반도체 LED 소자는 UV가 투명 에폭시 수지의 신뢰성에 영향을 미치기 때문에 상술한 종래의 반도체 LED 소자를 패키지로 구현하는 것이 어렵다.

본 발명의 목적은 반도체 LED 소자의 투명기판을 실장된 상태의 상부로 배치하고, 발광이 발생되는 칩의 하부에 금속 전극을 배치하여 광을 최대한 외부로 방사시키는 구조를 가짐으로써 광 방사 효율을 향상시킴에 있다.

본 발명의 다른 목적은 발광되는 활성층과 전극의 간격을 최소화하여 두꺼운 금속 전극을 통하여 열이 손쉽게 방출되도록 함으로써 반도체 LED 소자를 고전류 동작에 적용할 수 있도록 함에 있다.

본 발명의 또다른 목적은 와이어 본딩이나 몰딩을 배제하는 구조를 가짐으로써 표면 실장 패키지의 두께를 최소화함에 이다.

본 발명의 또다른 목적은 에폭시 몰딩 수지로 칩을 몰딩하는 것을 배제하는 구조를 가짐으로써 UV를 사용하는 반도체 LED 소자를 용이하게 구현함에 있다.

본 발명에 따른 반도체 LED 소자는 투광성을 갖는 기판; 상기 투광성 기판에 발광이 발생되는 활성층을 포함하는 다층박막 구조를 가지며, 상기 활성층을 중심으로 대치되는 제 1 막질과 제 2 막질에 n-전극과 p-전극이 형성된 에피텍셜 막질; 상기 에피텍셜 막질에 접하여 보호를 위하여 형성되고, 상기 n-전극과 p-전극에 해당되는 부분에 각각 윈도우들이 형성된 패시베이션 막질 및 보호막; 및 동작을 위한 전압을 인가하도록 상기 윈도들을 통하여 상기 n전극과 p-전극에 각각 접속되는 금속 전극을 구비한다.

그리고, 본 발명에 따른 반도체 LED 소자는, 소정 형상을 갖는 지지용 기판의 제 1 면에 상기 금속 전극들에 대응되는 보조전극들이 형성되고, 상기 보조전극은 상기 지지용 기판의 제 2 면으로 연장됨으로써 실장을 보조하는 캐리어를 채용하여 PCB 또는 패키지에 실장될 수 있다.

이하, 본 발명에 따른 반도체 LED 소자 및 그 제조 방법의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 2를 참조하면, 본 발명에 따른 제 1 실시예는 활성층(32)을 포함하는 에피텍셜 막질이 사파이어 기판(20)에 부착되고, 사파이어 기판(20)의 상부는 투명 박막(28)이 부착된다. 일반적으로 광투과성 등을 고려하여 사파이어 기판(20)의 두께는 20㎛ 내지 400㎛이고, 투명 박막의 두께는 0.1㎛ 내지 400㎛까지 가능하다.

여기에서, 에피텍셜 막질은 도 3과 같이 사파이어 기판(20)에 MOCVD(Metal Organic Chemical Vapor Deposion) 방법으로 AlGaInN 버퍼(38), n-AlGaInN 막질(31), AlGaInN 활성층(32), p-AlGaInN 클래드 막질(33) 및 p-컨택층(p-ohmic contact layer)(34)이 순차적으로 적층된 구조를 갖는다. 그리고, 소정 면적으로 AlGaInN 활성층(32), p-AlGaInN 클래드 막질(33) 및 p-컨택층(p-ohmic contact layer)(34)이 식각되고, 이때 필요에 따라서 n-AlGaInN 막질(31)이 소정 두께 선택적으로 식각된 구조를 가질 수 있다. 그리고, 식각된 영역에 보호용 패시베이션막(37)을 사이에 두고 식각된 영역보다 작게 n-전극(36)이 형성된다.

그리고, p-컨택층(34)의 하부에 상대되는 쪽의 에지들이 노출되도록 p-전극(35)이 형성되며, 도 2의 p-전극(35)과 n-전극(36)을 커버하도록 패시베이션막(37)이 형성된다.

도 3과 같은 구조의 에피텍셜 막질이 사파이어 기판(20)에 형성되며, 패시베이션막(37)은 에페텍셜 막질이 성장된 사파이어 기판(20)의 해당 면 전체에 일정한 두께로 형성된다. 그리고, 그 상부에 0.1㎛ 내지 400㎛ 두께의 수지 등의 재질을 갖는 보호막(21)이 평탄한 면을 갖도록 형성된다.

이때 보호막(21)에는 n-전극(36)과 p-전극(35)을 연결하기 위한 별도의 윈도우가 형성되고, 보호막(21)의 하부에는 각 윈도우를 통하여 p-전극(35)과 연결되는 금속 전극(23)과 n-전극(36)과 연결되는 금속전극(24)이 형성된다. 이때 각 금속 전극(23, 24)은 0.1㎛ 내지 100㎛ 정도의 두께를 가짐으로써 방열을 쉽게 할 수 있다.

상술한 구조에 의하여 금속전극들(23, 24)로 전류가 공급되면, 활성층(32)에서 발광이 이루어지고, 활성층(32)에서 발광된 빛은 사파이어 기판(20)을 통하여 직접 방출되거나, 하부의 메탈(n-전극, p-전극)에 반사되어 사파이어 기판(20)을 통하여 방출된다.

이때 사파이어의 굴절율은 1.76이므로, 굴절률의 차이에 의하여 사파이어의 표면을 통해서 나오는 빛의 효율이 향상되도록 사파이어 표면에 그 보다 굴절율이 낮은 투명한 SiO2, SiNx, Al2O3 등의 재질로 코팅한 투명 박막(28)을 형성한다.

상술한 본 발명에 따른 제 1 실시예는 와이어 본딩을 위한 마진의 확보가 불필요하고, 단순히 에피텍셜 막질에 패시베이션 막, 보호막 및 전극 등이 적층된 구조를 가짐으로써 칩 스케일로 패키지의 볼륨이 최소화 될 수 있다.

상술한 바와 도 2 및 도 3의 구조를 갖는 제 1 실시예의 공정 순서를 살펴보면 도 4a 내지 도 4i와 같다.

먼저, 도 4a와 같이 일정한 면적의 사파이어 웨이퍼(20) 상에 MOCVD 방법으로 5㎚ 내지 500㎚의 AlGaInN 버퍼(38), 1㎛ 내지 10㎛의 n-AlGaInN 막질(31), 단일 또는 여러 개의 퀀툼 웰(Qumntum Well)로 구성된 활성층(AlGaInN)(32), 5㎚ 내지 50㎚의 p-AlGaInN 클래드 막질(33) 및 5㎚ 내지 2000㎚의 p-컨택층(p-ohmic contact layer)(34)이 순차적으로 적층된다.

참고로, 여기에서 상기한 공정이 진행되는 사파이어 기판(웨이퍼)는 전체 공 정이 완료된 후 개별 칩들이 분할되도록 소잉(Sawing) 공정을 거침으로써 상기한 일정한 면적을 갖는다.

그 후 도 4b와 같이 p-전극을 형성하기 위한 메탈을 증착한 후 도 4c와 같이 원하는 영역에 일정한 패턴을 제외한 나머지 영역이 식각된다.

이 경우, n-전극을 형성하기 위한 공간을 확보하기 위하여 도 4c와 같이 p-전극을 형성하기 위한 메탈이 증착되지 않은 영역의 AlGaInN 활성층(32), p-AlGaInN 클래드 막질(33) 및 p-컨택층(p-ohmic contact layer)(34)을 n-전극(36)을 형성하기 위한 영역보다 더 넓게 식각한다. 이때 필요에 따라서 소정 두께의 n-AlGaInN 막질(31)이 식각될 수 있다.

그 후 도 4d와 같이 식각된 영역의 n-AlGaInN 막질(31) 상에 n-전극(36)이 증착 및 식각 공정을 거쳐서 형성된다.

그리고, 도 4e와 같이 사파이어 기판(20)이 노출되도록 n-AlGaInN 막질(31) 및 AlGaInN 버퍼(38)가 식각된다. 그리고, 패시베이션막(37)이 도 4f와 같이 형성된 후, 패시베이션막(37)에는 금속 전극을 연결하기 위한 윈도우가 일정 영역을 가지면서 p-전극(35)과 n-전극(36)이 노출되도록 형성된다.

패시베이션이 이루어진 후 도 4g와 같이 수지 재질의 보호막(21)으로 패시베이션 막의 상부를 엔캡슐레이팅 한다. 이때 엔캡슐레이션막도 금속 전극(24)을 연결하기 위한 윈도우를 형성한다.

그 후 윈도우를 통한 전기적 연결을 위한 메탈 공정이 이루어지고, 그에 따라서 도 4h와 같이 포지티브와 네가티브 극성에 대응되는 금속전극(24)이 각각 형 성된다.

최종적으로 사파이어 웨이퍼의 후면에 도 4i와 같이 투명 박막(28)이 코팅되고, 투명 박막(28)의 코팅 전에 사파이어 기판(20)의 후면은 래핑(Lapping)과 폴리싱(Polishing)이 이루어진 후 투막 박막(28)을 코팅함이 바람직하다.

상술한 바와 같은 도 4a 내지 도 4i의 공정에 의하여 본 발명에 따른 제 1 실시예가 제작되며, 그 결과 도 5의 칩 스케일을 갖는 패키지가 제작된다.

제 1 실시예에 따른 패키지의 스케일은 L(길이)*W(폭)*T(두께)로 결정되며, 저면에 실장을 위한 금속전극은 "e"의 폭을 갖도록 각각 형성되고, 금속전극 간의 이격폭은 "g" 값을 갖도록 설계된다.

그리고, 제 1 실시예는 도시되지 않았으나 n-컨택과 p-컨택과 금속전극 사이에 복수 개의 전극 형성을 위한 버퍼층을 더 형성하는 방법 등으로 복수 개의 금속 전극을 갖도록 응용된 형태로 변형될 수 있다.

본 발명은 AlGaInP 계열의 경우 반도체 LED 소자는 도 6 및 도 7의 구조와 같이 제 2 실시예로 구성될 수 있다.

제 2 실시예는 활성층을 포함하는 에피텍셜 막질이 투명 기판에 부착되고, 투명 기판 상에 산화 실리콘 막이 형성되거나 글래스가 부착될 수 있다.

여기에서, 에피텍셜 막질은 도 7과 같이 투명 기판(60) 상에 식각방지막(79), n-AlGaInP 막질(71), AlGaInP 활성층(72), p-AlGaInP 클래드 막질(73), 및 p-컨택층(74)이 순차적으로 하부로 적층된 구조를 갖는다. 그리고, 소정 면적에 해당하여 AlGaInP 활성층(72), p-AlGaInP 클래드 막질(73) 및 p-컨택층(74)과 소정 두께의 n-AlGaInP 막질(71)이 식각되고 패시베이션막(76)을 사이에 두고 식각된 영역보다 작게 n- 전극(77)이 형성된다.

그리고, p-컨택층(74)의 하부에 상대되는 에지들이 노출되도록 p-전극(75)이 형성되며, p-전극(75)의 양측과 n-전극(77)의 양측 및 식각된 측면에 패시베이션막(76)이 형성된다.

패시베이션막(76)과 보호막(61)에는 n-전극(77)과 p-전극(75)을 연결하기 위한 별도의 윈도우가 형성되고, 보호막(61)의 하부에는 각 윈도우를 통하여 n-전극(77)과 연결되는 금속 전극(64)과 p-전극(75)과 연결되는 금속전극(64)이 형성된다.

상술한 구조에 의하여 금속전극들로 전류가 공급되면, 활성층(72)에서 발광이 이루어지고, 활성층(72)에서 발광된 빛은 투명 기판(60)을 통하여 직접 방출되거나, 하부의 메탈에 반사되어 방출된다.

상술한 본 발명에 따른 제 2 실시예도 제 1 실시예와 같이 와이어 본딩을 위한 마진의 확보가 불필요하고, 단순히 에피텍셜 막질에 패시베이션막, 보호막 및 전극 등이 적층된 구조를 가짐으로써 칩 스케일로 패키지의 볼륨이 최소화 될 수 있다.

상술한 바와 같이 도 6 및 도 7의 구조를 갖는 제 2 실시예의 공정 순서를 살펴보면 도 8a 내지 도 8j와 같다.

제 2 실시예는 에피텍셜 막질 적층(도 8a) , p-전극 형성을 위한 금속 공정(도 8b), n-전극 형성을 위한 식각(도 8c), n-전극 형성을 위한 금속 공정(도 8d), n-AlGaInP 식각(도 8e), 패시베이션(도 8f), 엔캡슐레이션(도 8g), 전극 형성(도 8h)의 공정은 제 1 실시예의 공정과 동일하게 진행된다. 그러므로 이에 대한 반복된 설명은 생략한다.

여기에서, 도 7 및 도 8a 내지 도 8j에 도시된 식각 방지막(79)은 GaAs 기판(70)만 선택적으로 식각하기 위하여 일반적으로 AlAs 또는 InGaP 재질로 층이 형성될 수 있다.

제 2 실시예는 금속 전극(64)을 형성한 후 불 투명한 GaAs 기판(70)을 식각하고 광 투과를 위한 SiO2 막질을 후면에 형성하거나 글래스를 접착한다. 이때 광투과를 위한 SiO2나 글래스가 투명기판(60)에 해당된다. GaAs 기판(70)의 식각 공정에서 GaAs 기판(70)의 일부가 잔류될 수 있으며, 이 경우 투명기판(60)은 이 잔류된 GaAs 기판(70)을 포함한다.

상술한 제 2 실시예도 도 5와 같은 칩 스케일로 패키지가 제작되며, n-컨택과 p-컨택과 금속 전극 사이에 복수 개의 전극 형성을 위한 버퍼층을 더 형성하는 방법이 제 1 실시예와 같이 적용될 수 있다.

그리고, 본 발명에 따른 제 1 및 제 2 실시예는 칩 스케일로 패키지가 제작되므로 다양한 기판에 실장되는 것에 제한성이 제시될 수 있다.

이를 보완하기 위하여 도 9와 같이 캐리어(100)에 패키지(102)를 실장하여 다양한 사이즈로 실장되는 방법이 예시될 수 있다.

도 9를 참조하면, 본 발명에 따른 실시예는 기판(82)의 양단 변부에 보조 전극(83)이 각각 형성된 캐리어(100)를 구비하여 캐리어의 상부에 제 1 및 제 2 실시 예에 따른 패키지가 실장될 수 있다.

캐리어(100)에 패키지(102)를 실장할 때 솔더링(104)이나 페이스트 등이 이용될 수 있다.

도 9의 방법에 의하여 다양한 사이즈의 패키지나 PCB 등에 고정된 크기의 실시예가 실장될 수 있다.

그리고, 본 발명에서 도 2 및 도 6의 패키지와 도 9의 캐리어에 형성되는 전극은 3개 이상의 복수 개로 제작될 수 있다.

본 발명은 반도체 LED 소자의 구조를 개선시킴에 따라서 광을 최대 양의 광을 방사시킬 수 있는 효과가 있다.

그리고, 본 발명은 두꺼운 금속 전극을 통하여 열이 쉽게 방출됨으로써 반도체 LED 소자를 고전류 동작에 용이하게 적용할 수 있다.

그리고, 본 발명에 의하여 패키지의 볼륨이 최소화될 수 있고, 에폭시 몰딩 수지로 칩을 몰딩하는 것을 배제하는 구조를 가짐으로써 UV를 사용하는 반도체 LED 소자를 용이하게 구현할 수 있다.

또한 부가적으로 캐리어를 이용함으로써 다양한 사이즈의 PCB나 패키지에 본 발명에 따른 패키지가 적용될 수 있다.

Claims (5)

1. 기판; 기판 위에 형성되며, 제1 도전성을 가지는 제1 AlGaInN계 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 AlGaInN계 반도체층, 그리고 제1 AlGaInN계 반도체층 및 제2 AlGaInN계 반도체층 발광이 발생되는 활성층을 포함하는 복수개의 AlGaInN계 반도체층으로서, 제1 AlGaInN계 반도체층의 일부가 식각에 의해 노출되어 있는 복수개의 AlGaInN계 반도체층; 그리고, 노출된 제1 AlGaInN계 반도체층에 전기적으로 연결되는 제1 전극; 및 제2 AlGaInN계 반도체층에 전기적으로 연결되는 제2 전극;을 포함하는 LED 칩에, 제1 전극 및 제2 전극 각각에 제1 금속 전극 및 제2 금속 전극을 연결하여 LED 패캐지를 형성한, 반도체 LED 소자에 있어서,

   복수개의 AlGaInN계 반도체층의 상면을 덮으며, 제1 전극 및 제2 전극 위에 윈도우가 형성되어 있는 패시베이션 막; 그리고,

   패시베이션 막과 제1 금속 전극 및 제2 금속 전극 사이에 위치하여 패시베이션 막을 덮으며, 제1 금속 전극 및 제2 금속 전극이 형성되는 면을 제공하는 보호막으로서, 패시베이션 막의 윈도우에 대응하는 윈도우가 형성되어 있는 보호막;을 포함하며,

   제1 금속 전극 및 제2 금속 전극은 제1 전극 제2 전극으로부터 패시베이션 막 및 보호막의 윈도우를 통해 이어져서 보호막의 상기 면 위까지 형성되어 있는 것을 특징으로 하는, 반도체 LED 소자.
2. 제 1 항에 있어서,

   기판은 기판의 아래에 투명 박막을 더 포함하는 것을 특징으로 하는, 반도체 LED 소자.
3. 제 2 항에 있어서,

   투명 박막은 기판보다 굴절률이 작은 재질임을 특징으로 하는, 반도체 LED 소자.
4. 제 2 항에 있어서,

   투명 박막은 SiO₂ 또는 SiN_x로 형성되는 것을 특징으로 하는, 반도체 LED 소자.
5. 제 1 항에 있어서,

   기판은 사파이어, SiO₂ 및 글래스로 이루어진 군으로부터 선택되는 하나의 재질임을 특징으로 하는, 반도체 LED 소자.

Images