WO2001024238A1 - Procede de formation de films de siliciure de tungstene et procede de fabrication de transistors metal-isolant-semi-conducteur - Google Patents

Procede de formation de films de siliciure de tungstene et procede de fabrication de transistors metal-isolant-semi-conducteur Download PDF

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forming
tungsten silicide
silicon
substrate
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Manabu Yamazaki
Yuji Maeda
Yasuyuki Kaneko
Ichiro Kawai
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Applied Materials Inc.
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    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Definitions

  • the present invention relates to a method for forming a tungsten silicide film and a method for manufacturing a metal-insulating film-semiconductor type transistor.
  • the present invention relates to a method for forming a tungsten silicide film and a method for manufacturing a metal-insulating film-semiconductor transistor.
  • the polysilicon gate structure has a two-layer structure consisting of a polysilicon layer and a tungsten silicide (WSi) layer.
  • the polysilicon layer has a gate to stabilize the threshold of the MOS transistor. Between the oxide film and the WSi layer. The WSi layer is used to reduce the resistance of the gate electrode.
  • the inventor discovered the following problems while conducting research on WSi membranes.
  • the WSi film formed under the reference condition R known by the inventor has low resistance, the change in the thickness of the WSi film is large before and after annealing. If the change in film thickness is large, the internal stress associated with this change in film thickness remains in the WSi film.
  • Miniaturization MOS The WSi film applied to the p-type transistor is required to have not only the characteristic of low resistance but also the characteristic that the variation in film thickness is reduced.
  • an object of the present invention is to provide a method of forming a tungsten silicide film having a small change in the film thickness before and after heat treatment of a WSi film, and a method of manufacturing a metal-insulating film-semiconductor transistor. It is in.
  • the inventors have studied to form a WSi film having this characteristic.
  • the inventor thought that the change in the thickness of the deposited WSi film was caused by the absorption of silicon atoms by the WSi film from the underlying silicon layer. Due to this absorption, the WSi film becomes thicker and the underlying silicon layer becomes thinner.
  • the ratio of tungsten (W) to silicon (S i) in the W Si film is set to an appropriate value at the time of film formation.
  • W tungsten
  • Si silicon
  • a tungsten silicide film can be formed on a silicon semiconductor region provided on a main surface of a substrate.
  • the method forms a deposited film including Kisagonaru binding phase to the (1) by WF 6 and S i 2 H 2 C 1 2 chemical vapor deposition using a chemical vapor deposition (CVD), the main constituent elements silicon and tungsten And (2) heat-treating the substrate on which the deposited film is formed in an ammonia atmosphere to form an tungsten silicide film.
  • CVD chemical vapor deposition
  • a hexagonal phase deposited film is formed instead of the amorphous phase, a Si composition film defined by the hexagonal phase can be obtained. Therefore, the number of silicon atoms supplied from the underlying silicon semiconductor region during the heat treatment causes the film of the amorphous phase to become It is reduced as compared with the case of forming. Therefore, the change in the film thickness is reduced before and after the heat treatment.
  • a tungsten silicide film can be formed on a silicon semiconductor region provided on a main surface of a substrate.
  • the method (3) by WF 6 and S i 2 H 2 C 1 2 chemical vapor deposition method using, at stage temperatures above 5 5 0 ° C, deposition of the silicon and tungsten ting main constituent element Forming a film; and (4) heat-treating the substrate on which the deposited film is deposited in an ammonia atmosphere to form a tungsten silicide film.
  • the deposited film is formed at a stage temperature of 600 ° C. or more.
  • the deposited film Since the deposited film is formed at such a stage temperature, it mainly contains a crystalline phase having a composition represented by W Six, not an amorphous phase. In the W Six crystal phase, the X value is almost 2. In the deposited film having this X value, the number of Si atoms sucked out from the underlying polysilicon layer is reduced by the heat treatment in the ammonia atmosphere. That is, the change in the film thickness is reduced before and after the heat treatment.
  • a method of manufacturing a metal-insulator-semiconductor transistor includes the following steps: (5) forming a gate insulating film on a main surface of a substrate; forming a silicon film 6) gate insulating film, a step of introducing into (7) CVD chamber a substrate having a silicon film is formed, the (8) WF 6 and S i 2 H 2 C 1 2 Forming a deposited film containing silicon and tungsten as main constituent elements at a stage temperature exceeding 550 ° C. by a CVD method to be used; and (9) introducing the substrate on which the deposited film is deposited into a heat treatment chamber. (10) heat treating the deposited film in an ammonia atmosphere in a heat treatment chamber, Forming a side film; and (11) forming a gate electrode from the heat-treated silicon film and the tungsten silicide film.
  • the deposited film is formed at a stage temperature of 600 ° C. or more.
  • Such a tungsten silicide film can be applied to a polysilicon gate electrode.
  • the features of the invention described below can be combined with the above invention. Also, the features of the invention described below can be combined with each other.
  • the stage temperature can be 800 ° C. or less. Exceeding this temperature makes it difficult to form a film by the CVD method. However, a high stage temperature is effective for increasing the crystal grain size.
  • the silicon semiconductor region can be treated with a solution containing hydrofluoric acid before forming the deposited film.
  • the silicon semiconductor region means a region formed from at least one of a polysilicon layer, an amorphous silicon layer, a single crystal silicon region, and a silicon layer containing germanium.
  • the silicon layer means at least one of a polysilicon layer, an amorphous silicon layer, a single crystal silicon region, and a silicon layer containing germanium.
  • the formation of the polysilicon layer includes the case where a polysilicon layer is formed via a heat treatment after forming the amorphous silicon layer.
  • heat treatment in an ammonia atmosphere is performed by a rapid thermal annealing apparatus.
  • the heat treatment in the rabbit thermal annealing apparatus can lower the resistance of the tungsten silicide film as compared with the heat treatment in an annealing furnace.
  • the silicon semiconductor region preferably contains at least one of phosphorus and boron. This not only lowers the resistance of the silicon semiconductor region, but also lowers the resistance of the tungsten silicide film.
  • FIG. 1 is a drawing showing a suitable CVD apparatus for forming a tungsten silicide film.
  • FIGS. 2A to 2C are drawings showing a film forming procedure when forming a tungsten silicide film.
  • FIG. 3 is a drawing showing an RTP apparatus suitable for annealing a tungsten silicide film.
  • FIG. 4A is a drawing showing an X-ray diffraction pattern measured after forming a deposited film by the CVD method.
  • FIG. 4B is a drawing showing an X-ray diffraction pattern measured after annealing the deposited film.
  • FIG. 5 is a drawing showing the specific resistance of the tungsten silicide film after the annealing treatment.
  • FIG. 6 is a drawing showing the composition ratio of the tungsten silicide film at the time of film formation.
  • FIG. 7 is a drawing showing a change in the thickness of the tungsten silicide film before and after the annealing treatment.
  • FIG. 8 is a drawing showing experimental data under the condition T2 and comparative data under the reference condition R.
  • FIG. 9 is a cross-sectional view of a semiconductor integrated circuit for describing a method of manufacturing a MIS transistor.
  • FIG. 1 shows a chemical vapor deposition (CVD) apparatus capable of performing the method for forming a tungsten silicide film according to the present embodiment.
  • the CVD apparatus 10 includes a processing chamber 12 capable of reducing the pressure to a desired degree of vacuum.
  • substrate support means for supporting a substrate to be processed 14 such as a silicon wafer, for example, a disk 16 is provided.
  • the pedestal 16 is provided with a heating means 18 such as a ceramic heater for heating the silicon wafer 14.
  • the heating means 18 is controlled by control means 20 such as a micro-combiner and a memory for controlling the entire system. For this reason, the heating unit 18 controls the temperature of the pedestal 16, that is, the stage temperature, so as to keep the film formation temperature suitable for film formation. Thus, the temperature of the substrate to be processed 14 is controlled by the heating means 18.
  • a gas distribution plate 22 is provided in the processing chamber 12 so as to face the pedestal 16. The gas distribution plate 22 is arranged in parallel with the pedestal 16 so as to uniformly supply gas to the substrate 14.
  • the gas distribution plate 22 is a hollow plate, and a plurality of gas supply holes 24 are formed on a surface facing the pedestal 16.
  • a predetermined processing gas is supplied to the internal space of the gas distribution plate 22 from a gas mixing chamber 28 outside the processing chamber via a pipe 26.
  • processing gas supply means 30, 32, and 24 are provided for forming a tungsten silicide film.
  • WF 6 gas supply means 30, SiC 12 H 2 gas (DCS gas) supply means 32, and Ar gas supply means 34 Connected to the gas mixing chamber 28. Since the gas flow control valves 36, 38, 40 can be controlled by the control means 20, the flow rates of the respective gases are controlled so as to relate to each other.
  • the gas distribution plate 22 is formed from a conductive material such as aluminum.
  • the processing chamber 12 is connected to evacuation means 42 such as a vacuum pump. By operating the vacuum pump, the pressure inside the processing chamber 12 can be reduced to the desired vacuum It will work.
  • the evacuation means 42 is also controlled by the control means 20.
  • the silicon semiconductor region means a polysilicon film, an amorphous silicon film, a polysilicon film formed from an amorphous silicon film, or a single crystal silicon region. When heat treatment is performed, the amorphous silicon film also changes to a polysilicon film.
  • the term “silicon semiconductor region” includes a silicon region containing germanium, that is, SiGe.
  • a gate insulating film 3 is formed on a silicon wafer and a main surface of a substrate 2 to be processed.
  • the gate insulating film 3 is formed, for example, by thermally oxidizing a silicon substrate using a thermal oxidation method.
  • Either a polysilicon film or an amorphous silicon film is formed on the insulating film 3 using a film forming device such as a CVD device.
  • a film forming device such as a CVD device.
  • the polysilicon film 4 is formed will be described. It is preferable that the polysilicon film 4 is doped with an N-type impurity such as an adjacent (P) during or after the film formation.
  • the substrate 14 has an insulating film 3 and a polysilicon film 4.
  • the substrate 14 is chemically treated with a solution containing hydrofluoric acid before being introduced into the processing chamber 12. By this processing, the natural oxide film is removed from the surface of the polysilicon film 4. After that, the substrate 14 is loaded into the CVD processing chamber 12 and placed on the pedestal 16 as shown in FIG. 2A.
  • the heating means 18 is adjusted so that the stage temperature is maintained at 60 ° C.
  • a nucleation film is formed on a polysilicon film.
  • the pressure in the processing chamber 12 is reduced to a predetermined degree of vacuum, for example, 1.2 t0 rr.
  • a S i C 1 2 H 2 ( DSC) gas and WF 6 gas As the raw material gas, a S i C 1 2 H 2 ( DSC) gas and WF 6 gas. WFs gas supply 3 0, S i C 1 2 H 2 (DSC) gas source 32 and the Ar gas supply source 34, in response to the adjustment it its Re valves 36, 38, 49, DS C gas, WF 6 gas, and Ar carrier gas is provided to the gas mixing chamber 28.
  • the mixed processing gas is introduced into the processing chamber 12 via the gas distribution plate 22.
  • the process gas is adjusted to a gas composition suitable for depositing a silicon-rich WSix film.
  • a nucleation film 5 is formed on the polysilicon film 4 as shown in FIG. 2B.
  • a 13 nm nucleation film 5 was grown.
  • the nucleation film 5 serves for nucleation of subsequently grown films.
  • a deposited film mainly containing tungsten and silicon is formed.
  • the flow rate ratio of DSC gas / WF 6 gas is 1-8. 4 is maintained.
  • the source gas having this flow ratio and the carrier gas of Ar are supplied to the gas mixing chamber 28.
  • the mixed gas is introduced into the processing chamber 12 via the gas distribution plate 22.
  • a deposited film 6 is formed on the nucleation film 5, as shown in FIG. 2C.
  • an 87 nm deposited film 6 was grown.
  • an annealing process is performed on the substrate on which the nucleation film 5 and the deposited film 6 have been grown.
  • the annealing treatment is performed in a heat treatment apparatus to change the deposited film 6 to a more thermally stable phase.
  • Figure 3 shows the RTP (Rapid Thermal
  • This RTP device is suitable for performing an annealing process for forming a tungsten silicide film according to the present embodiment.
  • the RTP device 60 includes a processing chamber 62.
  • the processing chamber 62 has a base portion 62 a, a side wall portion 62b, and a lid portion 62c.
  • a substrate support portion 66 for supporting the wafer (W) 64 is provided in the processing chamber 62.
  • the substrate support part 66 includes a cylindrical frame 65 and a ring frame 65.
  • the cylindrical frame 65 is attached to the base 62a via a bearing.
  • the ring frame 65 is provided at the upper end of the cylindrical frame 65.
  • Ring frame 65 Has a supporting step 66 a for supporting the edge of the wafer W.
  • the wafer W is arranged according to the supporting step 66a.
  • a heating lamp array # 2 is provided above the lid 62c.
  • the heating lamp array 72 includes a plurality of heating lamps 72 a for heating the wafer W on the substrate support 66.
  • the lid portion 62c is provided with a lamp window portion Lw corresponding to the position of each heating lamp 72a. The heat from the heating lamp 72a reaches the wafer surface through the lamp window Lw.
  • a temperature sensor 68 for optically detecting the temperature of the wafer W is provided on the circular plate 63 of the base part 62a.
  • the drawing typically shows only one temperature sensor 68.
  • the temperature sensor 68 can send a signal relating to temperature to a control circuit 70 including a micro-computer for controlling the entire system and a memory.
  • Each of the heating lamps 72 a is controlled by a signal from the control circuit 70 so as to keep the temperature of the surface of the substrate 64 constant. This makes it possible to uniformly activate the deposited film on the substrate 64.
  • a gas supply port 74 and a gas exhaust port 88 are provided in the side wall portion 62 b of the processing chamber 62.
  • the gas supply means 74 is connected to the gas supply port 74 via flow control valves 84 and 86.
  • the gas supply means 78 has an ammonia supply source 80 and an N 2 supply source 82.
  • the ammonia supply source 80 and the N 2 supply source 82 supply a process gas for performing an annealing process to the processing chamber 62.
  • Gas exhaust means 76 is connected to the gas exhaust port 88.
  • the gas supply means 78 and the gas exhaust means 76 are controlled by a control circuit 70. Thus, control such as gas switching and flow rate adjustment is performed according to a predetermined procedure.
  • an annealing process is performed on the substrate 64 on which the deposited film 6 has been grown.
  • the surface of the substrate 64 Prior to introducing the substrate 64 into the processing chamber 12, the surface of the substrate 64 is chemically treated using a hydrofluoric acid-based solution and a surface treatment solution. As a result, the natural oxide film is removed from the surface of the substrate 64. After this, the substrate 64 is placed in the processing chamber. 6 and placed on the pedestal 6 6.
  • the pressure in the processing chamber 62 is reduced to a predetermined degree of vacuum, for example, 7400 torr.
  • a processing gas first, only the N 2 gas is caused to flow by adjusting the valve 86.
  • the valve 84 of the NH 3 gas supply source 80 and the valve 86 of the N 2 gas supply means 82 are adjusted to supply only the NH 3 gas to the gas mixing chamber 78.
  • This processing gas is introduced into the processing chamber 62 via a pipe 76 from a gas inlet 74. Thereby, an ammonia atmosphere is provided in the processing chamber 62.
  • the flow rate of NH 3 gas was set to 2 liters per minute.
  • the heating lamp 72 is turned on to quickly raise the temperature of the substrate 64 to 1000 ° C.
  • the temperature of the substrate 64 is kept at 100 ° C. for 30 seconds.
  • the heating lamp 72 is turned off to rapidly lower the temperature of the substrate 64. This ends the anneal.
  • a temperature range of 900 ° C. or higher and 110 ° C. or lower can also be applied to annealing.
  • a silicon nitride film is formed on the surface of the tungsten silicide film.
  • This silicon nitride film serves to protect the tungsten silicide film from chemical processing performed in a later step, and also makes the polysilicon layer doped with phosphorus (P) and Z or boron (B) anneal. During this time it serves as a barrier to prevent loss from the tungsten silicide film. Thereby, external diffusion of impurities from the tungsten silicide film can be reduced. Therefore, the resistance of the tungsten silicide film is further reduced. In addition, diffusion of the dopant (impurity) in the underlying polysilicon film can be prevented. Therefore, lower resistance of the underlying polysilicon film is also achieved.
  • FIG. 4A is a drawing showing an X-ray diffraction pattern measured immediately after film formation by the CVD method.
  • the horizontal axis indicates twice the diffraction angle 0, that is, 20 in degrees, and the vertical axis indicates the diffraction intensity in arbitrary units.
  • a beak corresponding to (100) of the hexagonal phase becomes remarkable. This peak increases as the stage temperature increases. This indicates that the hexagonal phase is growing during the film formation. On the other hand, this peak is not remarkable in film formation at a stage temperature of 550 ° C.
  • FIG. 4B is a drawing showing an X-ray diffraction pattern measured after annealing the tungsten silicide film.
  • the horizontal axis shows twice the diffraction angle 0, that is, 2 (9), in degrees, and the vertical axis shows the diffraction intensity in arbitrary units.
  • the main crystal phase before the annealing treatment is a hexagonal phase.
  • Condition T2 is a condition corresponding to the present embodiment.
  • T 1 18.4 550 ° CRTN 1000.
  • C 18.4 600 ° C
  • the flow ratio means the flow rate of DSC gas / WF 6 gas.
  • RT A means Rapid Thermal Annealing.
  • RTN stands for Rapid Thermal Nitization.
  • the annealing time under the condition C1 is about 30 minutes, and the annealing time under the conditions C2, Tl, and T2 is 3 ° seconds.
  • condition C 1 performs Aniru treatment at a temperature 8 5 0 ° C in a New 2 atmosphere
  • the condition C 2 was Aniru treatment at a temperature 1 0 0 0 ° C in an N 2 atmosphere.
  • Figure 5 shows the resistivity after annealing. Regarding the specific resistance of the sample used for this measurement,
  • condition T2 corresponding to the present embodiment indicates the lowest specific resistance value.
  • the tungsten silicide film according to the present embodiment can be sufficiently applied to a semiconductor integrated circuit.
  • Conditions C2, Tl, and ⁇ 2 show superior characteristics as compared to condition C1. From these results, a temperature of 1000 ° C. or more is preferable as the annealing temperature.
  • FIG. 6 shows the composition ratio of the deposited film before the annealing treatment.
  • the Si / W composition ratio exceeds 2.3.
  • the Si W composition ratio is less than 2.0.
  • the S i / W composition ratio is approximately 2.2.
  • the flow rate ratio is smaller than 39.0 and 18.4 or more.
  • the stage temperature is preferably higher than 550 ° C.
  • FIG. 7 shows changes in the thickness of the tungsten silicide (WS ix) film and the thickness of the underlying polysilicon (DAS i) film before and after annealing, respectively, for the conditions T1 and T2.
  • the horizontal axis indicates each condition, and the vertical axis indicates the change in the film thickness in nm. Under each condition, the left shows the WSix membrane and the right shows the DASi membrane. A negative sign indicates a decrease in film thickness.
  • the thickness of the tungsten silicide film increased by about 15 nm (15 OA), and the thickness of the polysilicon l 50 A).
  • the thickness of the tungsten silicide film hardly changed, and the thickness of the polysilicon film increased by about 5 nm (5 OA). Therefore, under the condition T2 according to the present embodiment, the variation in the thickness of the tungsten silicide film before and after the annealing treatment is reduced.
  • FIG. 8 shows execution data under the condition T2 according to the present embodiment and comparison data under the reference condition R.
  • the film formation temperature is 600 ° C
  • the film formation temperature is 510 ° C. From the data shown above, the inventor believes that the formation of the tungsten silicide film is preferably performed at a high temperature as shown in the present application.
  • Flow rate means the flow rate of the DSC gas / WF 6 gas. Flow rate ratio 1 for condition T2
  • the tungsten silicide film is preferably formed at a relatively low flow ratio as shown in the present application.
  • the hexagonal phase is the main crystalline phase
  • an amorphous phase is formed.
  • the inventor has proposed a tungsten silicide film It is considered that preferably contains a crystal phase.
  • the inventor considers that it is preferable that the CVD deposited film be formed with a value close to the X value of the film to be finally formed (2.2 ⁇ 0.3).
  • the X value after annealing is almost 2.2 in both the condition T 2 and the reference condition R.
  • T2 a change in film thickness before and after the annealing treatment is suppressed.
  • the specific resistance before annealing is 825 / ⁇ cm, and the specific resistance after annealing is 68.8 / ⁇ cm.
  • the annealing reduces the specific resistance to about one-tenth or less.
  • the specific resistance before anneal processing is 240 Qcm, and the specific resistance after anneal processing is 36 ⁇ cm.
  • the specific resistance although the data of the present application show a larger value than the comparative data, the specific resistance of the data of the present application can be used sufficiently in practice.
  • the thickness of the tungsten silicide film increases by about 5 nm (50 A), and the decrease in the thickness of the underlying polysilicon film is almost 0 nm (OA).
  • the thickness of the tungsten silicide film is increased by about 35 nm (35 OA). Therefore, the data under the condition T2 of the present application is overwhelmingly superior.
  • the deposited film is annealed at 1000 ° C for 30 seconds. Under the reference condition R for comparison, the deposited film is annealed at 900 ° C for 30 seconds. Experimental results show that higher annealing temperatures result in lower resistance WSi films.
  • the film thickness variation is particularly large. Are better. For this reason, even if the miniaturization of the semiconductor integrated circuit advances, the problem of peeling of the polysilicon film can be avoided. Also, the resistivity of the tungsten silicide film has been reduced to a practically acceptable level.
  • FIG. 9 is a cross-sectional view showing an embodiment relating to a method of manufacturing a metal-oxide-semiconductor (MOS) transistor.
  • An N-channel MOS type device 110 and a P-channel MOS type device 120 are formed on the substrate 102.
  • the substrate 102 has a P-type epitaxial layer 106 on a P-type high concentration wafer 104.
  • the N-channel device 110 is formed on the P-type epitaxial layer 106.
  • an N-well 108 is formed to include a predetermined region on the substrate.
  • Element isolation films 130a, 130b, and 130c are formed to separate each of the 120. Each device formation region is provided so as to be surrounded by these element isolation films 130a to 130c.
  • the N-channel device 110 is provided between the element isolation films 130a and 130b.
  • P channel device 110 is a device isolation film
  • a gate insulating film 1 32 is formed.
  • a gate oxide film is formed in the device formation region by using a thermal oxidation method.
  • Gate electrodes 13a to 13e having a polyside structure are formed on the gate insulating film 132.
  • the film forming method of the embodiment described above can be applied.
  • a resist mask layer is formed by a photolithographic method. Using this resist mask layer as a mask, the tungsten silicide film and the polysilicon layer are etched by dry etching to form gate electrodes 134a to e. You.
  • impurities are introduced into the regions 118 and 128 immediately below the gate electrodes 134a and 130b by an ion implantation method in order to control transistor characteristics such as a threshold value.
  • an N-type source diffusion region 112 and an N-type drain diffusion region 114 are formed in a self-aligned manner with respect to the gate electrode 134a.
  • a P-type source diffusion region 122 and a P-type drain diffusion region 124 are formed in a self-aligned manner on the gate electrode 134b.
  • N-type diffusion layer 116 is a contact diffusion layer for P-type epitaxial layer 106
  • P-type diffusion layer 126 is a contact diffusion layer for N-well 108.
  • a silicon oxide film 138 such as a BPSG film is formed.
  • the silicon oxide film 138 becomes an interlayer insulating film.
  • the silicon oxide film 138 is formed to a thickness of, for example, 80 Onm by using, for example, a CVD method.
  • a contact hole provided to reach the diffusion layer and the gate electrode on the surface of the substrate 102 is formed in the silicon oxide film 138.
  • These contact holes are formed using, for example, a photolithographic method and a dry etching method.
  • An embedded plug 140 such as an evening stainless plug (W plug) is formed in the contact hole.
  • a TiW film Prior to embedding the tungsten, a TiW film can be formed on the bottom and side surfaces of the contact hole.
  • the TiW film and the W plug are formed by, for example, a sputtering method and a CVD method, respectively.
  • the silicon oxide film 138 and the buried plug 140 are planarized by using the CMP method.
  • a wiring layer 142 is formed on the planarized silicon oxide film 138.
  • the wiring layer 142 can include, for example, three layers of a TiW film, a Cu film, and a TiW film.
  • the TiW film is formed using a sputtering method, and the Cu film is formed using an electrolytic plating method.
  • a predetermined wiring pattern is formed by a photolithographic method and a dry etching method.
  • the wiring layer 142 has a thickness of, for example, 50 O nm.
  • a passivation layer such as a plasma nitride film is A film 144 is formed.
  • the tungsten silicide film as described in this embodiment not only the decrease in the thickness of the underlayer and the increase in the thickness of the WSiX film can be suppressed, but also the peeling is prevented.
  • CVD method is used by using the raw material gas containing WF 6 and S i 2 H 2 C 1 2 .
  • a deposited film containing silicon and tungsten as main constituent elements is formed.
  • This deposited film can contain predominantly a hexagonal crystal phase or is formed at a temperature above the stage temperature of 550 ° C.
  • the deposited film is heat-treated in an ammonia atmosphere.
  • Such a process ensures the composition defined by the formation of the hexagonal crystal phase, that is, the X value in WSix. Therefore, before and after heat treatment, The change in the thickness of the tungsten silicide film is small.
  • Such a tungsten silicide film can be applied to a gate electrode of a MIS transistor. As a result, defects such as gate peeling are reduced, and an MIS transistor having a low-resistance gate electrode can be manufactured. C Therefore, a tungsten silicide having a small change in the thickness of the WSi film before and after the heat treatment is obtained.
  • a method for forming a film and a method for manufacturing a metal-insulating film-semiconductor transistor are provided.

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Description

明細
タングステンシリサイ ド膜を形成する方法、 および金属—絶縁膜—半導体型ト ランジス夕を製造する方法 技術分野
本発明は、 タングステンシリサイ ド膜を形成する方法、 および金属—絶縁膜一 半導体型トランジスタを製造する方法に関する。 背景技術
半導体集積回路の微細化に伴い、 金属—酸化膜—半導体 (M O S )型トランジス 夕のゲート電極を低抵抗化する要求が高まっている。 この低抵抗化のために、 ポ リサイ ドゲート構造をゲート電極に採用している。 ポリサイ ドゲート構造は、 ポ リシリコン層とタングステンシリサイ ド (W S i )層とからなる 2層構造を有する c ポリシリコン層は、 M 0 S型トランジスタのしきい値の安定化を図るためにゲ一 ト酸化膜と W S i層との間に設けられている。 W S i層は、 ゲート電極を低抵抗 化するために用いられている。
ポリサイ ドゲート電極に関する研究は数多くあり、 例えば、 文献
"Characterization of the Dopant Effect Dichlorosilane-Based Tungsten
Silicide Deposition", Journal of Electrochemical Society, Vol. 144, No. 10, Oct. 1997がある。 発明の開示
発明者は、 W S i膜に関する研究を進めるなかで、 以下のような問題点を発見 した。 発明者が知っている参照条件 Rで形成された W S i膜は低抵抗であるけれ ども、 W S i膜の膜厚の変化がァニール前後において大きい。 膜厚の変化が大き い場合には、 この膜厚変化に伴う内部応力が W S i膜に残留する。 微細化 M O S 型トランジスタに適用される W S i膜には、低抵抗であるという特性だけでなく、 膜厚変動もまた低減されているという特性が求められる。
そこで、 本発明の目的は、 W S i膜の熱処理前後においてこの膜厚の変化が小 さいタングステンシリサイ ド膜を形成する方法、 および金属一絶縁膜—半導体型 トランジスタを製造する方法を提供することにある。
この特性を備えた W S i膜を形成するために、 発明者は検討を行った。 発明者 は、 堆積される W S i膜の膜厚変化が、 下地のシリコン層から W S i膜がシリコ ン原子を吸収することに起因していると考えた。 この吸収によって、 W S i膜は より厚くなり、 また下地のシリコン層はより薄くなる。 この吸収量を小さくする ためには、 W S i膜におけるタングステン (W)とシリコン（S i )との比率を成膜時 に適切な値にすることが好適である。 しかしながら、 堆積される W S i膜の比抵 抗を低減するためには、 タングステンの比率がシリコンに対して高い方が好適で あると一般には考えられている。 したがって、 達成されるべき 2つの要求は相反 するように見える。
このような検討の下に、 発明者はさらに検討を進めた。 その結果、 以下の構成 を有する発明をするに至った。
本発明の一側面に係わるタングステンシリサイ ド膜を形成する方法によれば、 基板の主面に設けられたシリコン半導体領域上にタングステンシリサイ ド膜を形 成できる。その方法は、（1)W F6および S i 2H2 C 12を用いる化学的気相成長（C V D)法によって、シリコンおよびタングステンを主構成元素としへキサゴナル結 晶相を含む堆積膜を形成するステップと、（2)堆積膜が形成された基板をアンモニ ァ雰囲気中において熱処理し、夕ングステンシリサイ ド膜を形成するステップと、 を備える。
ァモロファス相ではなくへキサゴナル相の堆積膜を形成すれば、 へキサゴナル 相によって規定される S i組成の膜が得られる。 このため、 熱処理において下地 のシリコン半導体領域から供給されるシリコン原子数が、 ァモロファス相の膜を 形成する場合に比べて低減される。 故に、 膜厚の変化が熱処理前後において縮小 される。
本発明の別の側面に係わるタングステンシリサイ ド膜を形成する方法によれば、 基板の主面に設けられたシリコン半導体領域上にタングステンシリサイ ド膜を形 成できる。 その方法は、 （3)W F6および S i 2H2 C 12を用いる化学的気相成長法 によって、 5 5 0 °Cを越えるステージ温度において、 シリコンおよびタングステ ンを主構成元素とする堆積膜を形成するステップと、（4)堆積膜が堆積された基板 をアンモニア雰囲気中において熱処理し、 タングステンシリサイ ド膜を形成する ステップと、 を備える。
また、 堆積膜は、 6 0 0 °C以上のステージ温度において形成されることが好ま しい。
堆積膜は、 このようなステージ温度で形成されるので、 アモルファス相ではな く、 組成が W S i xで表される結晶相を主要に含む。 この W S i x結晶相におい て、 この X値はほぼ 2である。 この X値を持つ堆積膜では、 アンモニア雰囲気中 の熱処理において、 下地のポリシリコン層から吸い出される S i原子数が低減さ れる。 つまり、 膜厚の変化が熱処理前後において低減される。
既に記述されたこれらの発明は、 金属一絶縁膜—半導体型トランジスタを製造 する方法に適用される。
本発明に係わる更に別の側面の金属—絶縁膜一半導体型トランジスタを製造す る方法は、 以下のステップを含む：（5)基板の主面上にゲート絶縁膜を形成するス テツプと、（6)ゲート絶縁膜上にシリコン膜を形成するステップと、 （7)シリコン膜 が形成された基板を C V Dチャンバ内に導入するステップと、 （8)W F6および S i 2H2C 12を用いる C V D法によって、 5 5 0 °Cを越えるステージ温度において、 シリコンおよびタングステンを主構成元素とする堆積膜を形成するステップと、 (9)堆積膜が堆積された基板を熱処理チャンバ内に導入するステップと、（10) 熱処 理チャンバにおいてアンモニア雰囲気中で堆積膜を熱処理し、 タングステンシリ サイ ド膜を形成するステップと、 （11) 前記熱処理がされたシリコン膜およびタン グステンシリサイ ド膜からゲート電極を形成するステップ。
また、 堆積膜は、 6 0 0 °C以上のステージ温度において形成されることが好ま しい。
このようなタングステンシリサイ ド膜は、ポリサイ ドゲート電極に適用できる。 以下に記述される発明の特徴は、 上記の発明と組み合わせることができる。 ま た、 以下に記述される発明の特徴は、 互いに組み合わせることができる。
本発明に係わる方法においては、 ステージ温度は 8 0 0 °C以下であることがで きる。 この温度を越えると、 C V D法による成膜が困難になる。 しかしながら、 ステージ温度が高いことは結晶粒径を大きくするために有効である。
本発明に係わる方法においては、 堆積膜を形成するに先立って、 フッ化水素酸 を含む溶液でシリコン半導体領域を処理することができる。
本発明に係わる方法において、 シリコン半導体領域とは、 ポリシリコン層、 ァ モルファスシリコン層、 単結晶シリコン領域、 およびゲルマニウムを含むシリコ ン層の少なくともいずれかから形成される領域を意味する。 また、 シリコン層と は、 ポリシリコン層、 アモルファスシリコン層、 単結晶シリコン領域、 およびゲ ルマニウムを含むシリコン層の少なくともいずれかを意味する。 ポリシリコン層 の形成には、 アモルファスシリコン層を形成した後に熱処理を介してポリシリコ ン層を形成する場合も含まれる。
さらに、 アンモニア雰囲気中における熱処理は、 ラピッドサ一マルアニーリン グ装置で行われる。 ラビッドサ一マルアニーリング装置での熱処理によって、 ァ ニール炉で熱処理を行うよりもタングステンシリサイ ド膜を低抵抗化できる。 また、 シリコン半導体領域は、 燐およびボロンの少なくともいずれかの原子を 含むことが好適である。 これによつて、 シリコン半導体領域が低抵抗化されるだ めでなく、 タングステンシリサイ ド膜も低抵抗化できる。 図面の簡単な説明
本発明の上記の目的および他の目的、 特徴、 並びに利点は、 添付図面を参照し て進められる本発明の好適な実施の形態の以下の詳細な記述からより容易に明ら かになる。
図 1は、 タングステンシリサイ ド膜を形成するために好適な C V D装置を示す 図面である。
図 2 Aから図 2 Cは、 タングステンシリサイ ド膜を形成する際の成膜手順を示 す図面である。
図 3は、 タングステンシリサイ ド膜のァニールを行うために好適な R T P装置 を示す図面である。
図 4 Aは、 C V D法によって堆積膜を形成した後に測定された X線回折パ夕一 ンを示す図面である。 図 4 Bは、 堆積膜をァニール処理した後に測定された X線 回折パターンを示す図面である。
図 5は、 ァニール処理後のタングステンシリサイ ド膜の比抵抗を示す図面であ る。
図 6は、 成膜時のタングステンシリサイ ド膜の組成比を示す図面である。
図 7は、 ァニール処理前後のタングステンシリサイ ド膜の膜厚変動を示す図面 である。
図 8は、 条件 T 2における実験データと、 参照条件 Rにおける比較データとを 示す図面である。
図 9は、 M I S型トランジスタを製造する方法を記述するための半導体集積回 路の断面図である。 発明を実施するための最良の形態
以上、図面を参照しながら本発明の好適な実施の形態について詳細に説明する。 可能な場合には、 同一の部分には同一の符号を付して重複する説明を省略する。 図 1は、 本実施の形態に係わるタングステンシリサイ ド膜を形成する方法を実 施できる化学的気相成長 ( C V D)装置を示している。 C V D装置 1 0は、 所望の 真空度に減圧可能な処理チャンバ 1 2を備える。 処理チャンバ 1 2内には、 シリ コンウェハといった被処理基板 1 4を支持するための基板支持手段、 例えばぺデ ス夕ル 1 6が設けられている。 ペデスタル 1 6には、 シリコンウェハ 1 4を加熱 するために、 セラミックスヒー夕といった加熱手段 1 8が設けられている。 加熱 手段 1 8は、 システム全体を制御するマイクロコンビユー夕、 メモリといった制 御手段 2 0によって制御されている。 このため、 加熱手段 1 8は、 ペデスタル 1 6の温度、 つまりステージ温度を成膜に好適な成膜温度に保たれるように制御す る。これによつて、被処理基板 1 4の温度は、加熱手段 1 8によって制御される。 処理チャンバ 1 2内には、 ガス分配プレート 2 2が、 ペデスタル 1 6に対面す るように設けられている。 ガス分配プレート 2 2は、 基板 1 4に一様にガスを供 給するようにペデスタル 1 6と平行に配置されている。 ガス分配プレート 2 2は 中空プレートであって、 ペデスタル 1 6と対面する面には、 複数のガス供給孔 2 4が形成されている。 ガス分配プレート 2 2の内部空間には、 配管 2 6を介して 処理チャンバ外部のガス混合室 2 8から所定に処理ガスが供給される。 成膜に必 要な原料ガスおよびキャリアガスは、 ガス混合室 2 8において予め均一に混合さ れている。 本実施の形態では、 タングステンシリサイ ド膜の形成を行うため、 処 理ガス供給手段 3 0、 3 2、 2 4を備える。 W F6ガス供給手段 3 0、 S i C 12 H2ガス（D C Sガス)供給手段 3 2、 および A rガス供給手段 3 4は、 それそれ流 量調節バルブ 3 6、 3 8、 4 0を介してガス混合室 2 8に接続されている。 ガス 流量調節バルブ 3 6、 3 8、 4 0は制御手段 2 0によって制御できるので、 相互 に関連するように各ガスの流量が制御される。 ガス分配プレート 2 2は、 アルミ ニゥムといった導電性材料から形成されている。
処理チャンバ 1 2には、 真空ポンプといった真空排気手段 4 2が接続されてい る。 真空ポンプを動作させると、 処理チャンバ 1 2内部が所望の真空度に減圧可 能になる。 真空排気手段 42もまた、 制御手段 20によっての制御される。 次に、 図 1および図 2 A〜図 2 Cを参照しながら、 CVD装置 10を用いて夕 ングステンシリサイ ド膜をシリコン半導体領域上に形成する手順について説明す る。 本願においては、 シリコン半導体領域は、 ポリシリコン膜、 アモルファスシ リコン膜、 アモルファスシリコン膜から形成されたポリシリコン膜、 または単結 晶シリコン領域を意味する。 なお、 熱処理を受けるとアモルファスシリコン膜も ポリシリコン膜に変化する。 また、 シリコン半導体領域の語句には、 ゲルマニウ ムを含むシリコン領域、 つまり S i Geも含まれる。
シリコンウェハといつた被処理基板 2の主面上にゲート絶縁膜 3を形成する。 ゲート絶縁膜 3は、 例えば熱酸化法を用いてシリコン基板を熱酸化することによ つて形成される。 絶縁膜 3上には、 CVD装置といった成膜装置を用いてポリシ リコン膜およびアモルファスシリコン膜のいずれかが形成される。 以下の説明で は、ポリシリコン膜 4を形成する場合について行われる。ポリシリコン膜 4には、 成膜の際に、 または成膜の後に、 隣 (P)といった N型不純物がドープされること が好ましい。
基板 14は、 絶縁膜 3およびポリシリコン膜 4を有する。 基板 14は、 処理チ ヤンバ 1 2内に導入されるに先立って、 フッ化水素酸を含む溶液で化学的に処理 される。 この処理によって、 ポリシリコン膜 4の表面から自然酸化膜が除去され る。 この後に、 基板 14を CVD処理チャンバ 12内に搬入して、 図 2 Aに示さ れるように、 ペデスタル 1 6上に配置する。 加熱手段 1 8は、 ステージ温度が 6 0 o°cに維持されるように調整される。
まず、 ニュークリエーション膜をポリシリコン膜上に形成する。 このために、 処理チャンバ 12を所定の真空度、 例えば 1. 2 t 0 r rに減圧する。 原料ガス として、 S i C 12H2(D S C)ガスおよび WF6ガスを用いる。 WFsガス供給源 3 0、 S i C 12H2(D S C)ガス供給源 32、 および Arガス供給源 34は、 それそ れのバルブ 36、 38、 49を調整に応じて、 DS Cガス、 WF6ガス、 および A rキャリアガスをガス混合室 2 8へ提供する。 本実施の形態では、 D S Cガス /W F6ガスの流量比は 2 5であり、 具体的には D S C/W F6= 1 7 5 (sccm)/ 7 (sccm)を採用した。 混合された処理ガスは、 ガス分配プレート 2 2を経て、 処 理チャンバ 1 2内へ導入される。 処理ガスは、 シリコン原子に富む (silicon-rich) W S i x膜を堆積するために好適なガス組成に調整される。 このような条件の下 で、 図 2 Bに示されるように、 ポリシリコン膜 4上にニュークリエーション膜 5 が形成される。 本実施の形態では 1 3 n mのニュークリエーション膜 5を成長し た。 ニュークリエーション膜 5は、 引き続いて成長される膜の核形成のために役 立つ。
次いで、 タングステンおよびシリコンを主要な構成成分とする堆積膜を形成す る。 このために、 D S Cガス/ W F6ガスの流量比は 1 8 . 4が維持される。 こ の流量比の原料ガスと A rのキャリアガスとが、 ガス混合室 2 8へ提供される。 混合されたガスは、 ガス分配プレート 2 2を介して処理チャンバ 1 2へ導入され る。 このような条件の下で、 図 2 Cに示されるように、 ニュークリエーション膜 5上に堆積膜 6を形成する。本実施の形態では、 8 7 nmの堆積膜 6を成長した。 引き続いて、 ニュークリエ一シヨン膜 5および堆積膜 6が成長された基板にァ ニール処理を行う。 ァニール処理は、 より熱的に安定な相へ堆積膜 6を変化させ るために熱処理装置において行われる。 図 3は、 R T P (Rapid Thermal
Processing)装置を概略的に示している。 この R T P装置は、 本実施の形態に係わ るタングステンシリサイ ド膜形成のためのァニール処理を行うために好適である。
R T P装置 6 0は、 処理チャンバ 6 2を備える。 処理チャンバ 6 2は、 ベース 部 6 2 a、側壁部 6 2 b、および蓋部 6 2 cを有する。処理チャンバ 6 2内には、 ウェハ (W) 6 4を支持するための基板支持部 6 6が設けられている。 基板支持部 6 6は、 円筒フレーム 6 5と、 リングフレーム 6 5とを含む。 円筒フレーム 6 5 は、 ベース部 6 2 aにベアリングを介して取り付けられている。 リングフレーム 6 5は、 円筒フレーム 6 5の上端に設けられている。 リングフレーム 6 5は、 そ の内側の縁部に、 ウェハ Wの縁部を支持する支持用段部 6 6 aを有する。 支持用 段部 6 6 aに合わせて、 ウェハ Wが配置される。
蓋部 6 2 cの上方には、 加熱用ランプアレイ Ί 2が設けられている。 加熱用ラ ンプアレイ 7 2は、 基板支持部 6 6上のウェハ Wを加熱するための複数の加熱ラ ンプ 7 2 aを含む。 蓋部 6 2 cには、 それそれの加熱用ランプ 7 2 aの位置に合 わせてランプ用窓部 L wが設けられている。 加熱ランプ 7 2 aからの熱は、 ラン プ用窓 L wを通してウェハ表面に到達する。 ベース部 6 2 aの円形プレート 6 3 上には、 また、 ウェハ Wの温度を光学的に検出するための温度センサ 6 8が設け られている。 図面には、 代表的に、 温度センサ 6 8が 1つのみ描かれている。 温 度センサ 6 8は、 システム全体を制御するマイクロコンビユー夕およびメモリを 含む制御回路 7 0に温度に関する信号を送ることができる。 加熱ランプ 7 2 aの 各々は、 基板 6 4の表面の温度を一定のするように制御回路 7 0からの信号によ つて制御される。 これによつて、 基板 6 4の堆積膜の活性化を均一に行うことが 可能になる。
処理チャンバ 6 2の側壁部 6 2 bには、 ガス供給口 7 4およびガス排気口 8 8 が設けられている。 ガス供給口 7 4には、 流量制御バルブ 8 4、 8 6を介してガ ス供給手段 7 8が接続されている。 ガス供給手段 7 8は、 アンモニア供給源 8 0 および N2供給源 8 2を有する。 アンモニア供給源 8 0および N 2供給源 8 2は、 ァニール処理を行うためのプロセスガスを処理チャンバ 6 2に供給する。 ガス排 気口 8 8には、 ガス排気手段 7 6が接続されている。 ガス供給手段 7 8およびガ ス排気手段 7 6は、 制御回路 7 0によって制御される。 これによつて、 ガスの切 り替えおよび流量調整といった制御が所定の手順に従って行われる。
この R T P装置を用いて、 堆積膜 6が成長された基板 6 4にァニール処理を行 う。 基板 6 4を処理チャンバ 1 2内に導入するに先立って、 フッ酸系溶液といつ た表面処理溶液を用いて基板 6 4の表面を化学的に処理する。 これによつて、 基 板 6 4の表面から自然酸化膜が除去される。 この後に、 基板 6 4を処理チャンバ 6 2内に搬入して、 ペデスタル 6 6上に配置する。
処理チャンバ 6 2を所定の真空度、 例えば 7 4 0 t o r rに減圧する。 処理ガ スとして、 まず、 バルブ 8 6を調整することによって N2ガスのみを流す。 次い で、 N H3ガス供給源 8 0のバルブ 8 4および N2ガス供給手段 8 2のバルブ 8 6 を調整して、 N H3ガスのみをガス混合室 7 8へ提供する。 この処理ガスは、 配 管 7 6を経て処理チャンバ 6 2へガス入口 7 4から導入される。 これによつて、 処理チャンバ 6 2内にはアンモニア雰囲気が提供される。 本実施の形態では、 N H3ガスの流量を毎分 2リッ トルに設定した。
加熱ランプ 7 2をオンして、 基板 6 4の温度が 1 0 0 0 °Cまで速やかに上昇さ せる。 基板 6 4の温度を 1 0 0 0 °Cに 3 0秒間保つ。 次いで、 加熱ランプ 7 2の オフして、 基板 6 4の温度を速やかに低下させる。 これによつて、 ァニールが終 了する。 9 0 0 °C以上 1 1 0 0 °C以下の温度範囲もァニールに適用できる。
ァニール中に N H3ガスを供給すると、 タングステンシリサイ ド膜の表面にシ リコン窒化膜が形成される。 このシリコン窒化膜は、 後の工程に行われる化学的 な処理からタングステンシリサイ ド膜を保護するために役立つと共に、 ポリシリ コン層にドープされた燐 (P)および Zまたはボロン（B)がァニール中に夕ングス テンシリサイ ド膜から失われることを防止する障壁として役立つ。これによつて、 タングステンシリサイ ド膜からの不純物の外部拡散を低減することができる。 故 に、 タングステンシリサイ ド膜の低抵抗化がさらに図られる。 これに加えて、 下 地のポリシリコン膜のドーパント（不純物)が拡散することも防止できる。 故に、 下地ポリシリコン膜の低抵抗化も達成される。
引き続いて、 このようにして形成されたタングステンシリサイ ド膜の特徴につ いて分析した結果について説明する。
図 4 Aは、 C V D法によって成膜した直後に測定された X線回折パターンを示 す図面である。 横軸には、 度を単位として、 回折角 0の 2倍、 つまり 2 0が示さ れ、 縦軸には、 回折強度が任意ユニットで示されている。 図 4 Aによれば、 成膜時のステージ温度が 5 5 0 °Cを越える場合、 例えば 6 0 0 °Cでは、 へキサゴナル相の（1 0 0 )に対応するビークが顕著になる。 このピ一 クは、 ステージ温度が高くなるにつれて大きくなつている。 これは、 成膜に際し てへキサゴナル相が成長していることを示している。一方、ステージ温度 5 5 0 °C における成膜では、 このピークは顕著ではない。
図 4 Bは、 タングステンシリサイ ド膜をァニール処理した後に測定された X線 回折パターンを示す図面である。 横軸には、 度を単位として、 回折角 0の 2倍、 つまり 2 (9が示され、 縦軸には、 任意ユニットで回折強度が示されている。
図 4 Bによれば、 成膜時のステージ温度が 5 5 0 °Cを越える成膜では、 テトラ ゴナル相の（0 0 2 )に対応するピークが顕著になる。 このピークは、 ステージ温 度が高くなるにつれて大きくなつている。 これは、 ァニールによって、 テトラゴ ナル相の多結晶が多数形成されていることを示している。 一方、 ステージ温度 5 5 0 °Cにおける成膜では、 特定のビークが顕著ではない。
したがって、 X線回折データによれば、 タングステンシリサイ ド膜を C V D法 によって成膜する場合には、 ァニール処理前における主要な結晶相はへキサゴナ ル相であることが好ましい。
この X線回折パターンのデータの他に、 成膜時のタングステンシリサイ ド膜の 組成比 (図 5参照)、 ァニール後のタングステンシリサイ ド膜の比抵抗 (図 6参照)、 およびァニール前後のタングステンシリサイ ド膜の膜厚変動 (図 7参照)について、 実験を行った。
発明者が知っている参照条件 Rにおける比較データと、 本願の実験データとを 下記に示す。 条件 T 2が、 本実施の形態に対応する条件である。
条件 流量比 成膜温度 ァニール法 ァニール温度
C 1 30.0 550°C ァニール炉 850°C
C 2 30.0 550°C R T A 1000。C
T 1 18.4 550°C R T N 1000。C T 2 18.4 600°C RTN 1000°C
ここで、 流量比は D S Cガス/ WF6ガスの流量比を意味する。 RT Aは Rapid Thermal Annealingを意味する。 ； R T Nは Rapid Thermal Nitizationを意味す る。 条件 C 1におけるァニール時間は、 約 3 0分であり、 条件 C 2、 T l、 T 2 におけるァニール時間は、 3◦秒である。 条件 C 1では、 Ν2雰囲気中で温度 8 5 0°Cにおいてァニール処理を行い、 条件 C 2では、 N2雰囲気中で温度 1 0 0 0°Cにおいてァニール処理を行った。
図 5は、 ァニール後の比抵抗を示している。 本測定に使用したサンプルの比抵 抗に関しては、
条件 C l : 1 3 2. 5 j Q - cm
条件 C 2 : 9 3. 2 ju. Q - cm
条件 T 1 : 6 9. 3 ζΩ · cm
条件 Τ 2 : 5 4. 1 Ω · cm
である。 したがって、 本実施の形態に対応する条件 T 2が最も低い比抵抗値を示 している。 条件 T 2において達成された比抵抗の値であれば、 本実施の形態に係 わるタングステンシリサイ ド膜を半導体集積回路に十分に適用できる。 条件 C 1 に比べて、 条件 C 2、 T l、 Τ 2が優れた特性を示している。 この結果から、 1 0 00°C以上の温度がァニール温度として好ましい。
図 6は、 ァニール処理前の堆積膜の組成比を示している。 成膜時における原料 ガスの流量比が大きい条件 C 1、 C 2では、 S i/W組成比は 2. 3を越えてい る。 一方、 流量比が比較的小さく且つステージ温度の低い条件 T 1では、 S i W組成比は 2. 0を未満である。 本実施の形態に係わる条件 T 2では、 S i/W 組成比はほぼ 2. 2を示している。 この結果、 本願の課題を解決するためには、 流量比については、 3 9. 0より小さく 1 8. 4以上であることが好ましい。 ま た、 ステージ温度は、 5 5 0°Cより高いことが好ましい。 図 6に示された組成比 は、 RB S (Rutherford Back Scattering)法による測定に基づいて決定された。 図 7は、 条件 T 1および T2に対して、 ァニール処理前後におけるタングステ ンシリサイ ド (WS ix)膜、 および下地ポリシリコン (DAS i)膜の膜厚変化をそ れそれ示している。 横軸は各条件を示し、 縦軸は膜厚の変化分を nm単位で示し ている。 各条件において、 左が WS ix膜を示し、 右が DAS i膜を示す。 負号 は、膜厚の減少を表している。本測定に使用したサンプルの膜厚変化に関しては、 条件 T 1ではタングステンシリサイ ド膜の膜厚が約 15 nm(l 5 OA)の増加を 示し、ポリシリコン膜の膜厚が約 15 nm(l 50 A)の減少を示している。また、 条件 T 2ではタングステンシリサイ ド膜の膜厚がほとんど変化が無く、 ポリシリ コン膜の膜厚が約 5 nm(5 OA)の増加を示している。 故に、 本実施の形態に係 わる条件 T 2では、 ァニール処理前後におけるタングステンシリサイ ド膜の膜厚 変動が低減されている。
図 8は、 本実施の形態に係わる条件 T 2における実施データと、 参照条件 Rに おける比較データとを示している。
成膜温度 (ステ一ジ温度)に関して
条件 T 2では、 成膜温度が 600°Cであり、 比較データのための参照条件 で は成膜温度が 510°Cである。 既に示したデ一夕から、 発明者は、 タングステン シリサイ ド膜の形成が本願で示したような高温で行なわれることが好ましいと考 えている。
成膜の際の流量比に関して
流量比は DSCガス/ WF6ガスの流量比を意味する。 条件 T2では流量比 1
8. 4であり、 比較デ一夕のための参照条件 Rでは流量比 43. 8である。 発明 者は、 タングステンシリサイ ド膜が、 本願で示したような相対的に低い流量比で 形成されることが好ましいと考えている。
ァニール処理前の結晶構造に関して
条件 T 2ではへキサゴナル相が主要な結晶相であり、 比較データのための参照 条件 Rではアモルファス相が形成される。 発明者は、 タングステンシリサイ ド膜 が結晶相を含むことが好ましいと考えている。
ァニール処理前の WS ix膜における X値に関して
条件 T 2での値は、 x=2. 18程度であり、 比較データのための参照条件 R での値は、 X = 1である。発明者は、最終的に形成されるべき膜の X値に近い値（2. 2±0. 3)で CVD堆積膜が形成されることが好ましいと考えている。 ァニール 後の X値は、 条件 T 2および参照条件 Rにおいて、 共にほぼ 2. 2である。 条件 T 2によって、 ァニール処理前後において膜厚変動が抑えられる。
比抵抗に関して
条件 T 2では、 ァニール処理前の比抵抗が 825 /Ω cmであり、 ァニール後 の比抵抗が 68. 8 /Ω cmである。 ァニール処理によって比抵抗が約十分の一 以下にまで低減される。 一方、 比較データのための参照条件 Rでは、 ァニール処 理前の比抵抗が 240 Q cmであり、 ァニール処理後の比抵抗が 36 Ω c m である。 比抵抗に関して、 本願のデ一夕が比較データに比べて大きい値を示して いるけれども、 本願のデータの比抵抗値でも実用的には十分に使用できる。
膜厚変動に関して
条件 T 2では、 タングステンシリサイ ド膜の膜厚が約 5 nm(50 A)の増加で あり、 下地ポリシリコン膜の膜厚の減少はほぼ 0nm( OA)である。 一方、 比較 データのための参照条件 Rでは、 タングステンシリサイ ド膜の膜厚が約 35 nm (35 OA)の増加である。 したがって、 本願の条件 T 2でのデ一夕が圧倒的に優 れている。
ァニール条件に関して
条件 T 2では、 堆積膜が 1000°C、 30秒でァニール処理される。 比較デ一 夕のための参照条件 Rでは、 堆積膜が 900°C、 30秒でァニール処理される。 実験結果は、 ァニール温度をより高くするとより低抵抗の W S i膜が得られる、 ことを示している。
以上、 説明したように、 本実施の形態に係わる条件 T 2では、 膜厚変動が特に 優れている。 このため、 半導体集積回路の微細化が進んでも、 ポリサイ ド膜の剥 がれといった問題を回避できる。 また、 タングステンシリサイ ド膜の比抵抗も実 用的に問題ない程度まで低減されている。
引き続いて、 金属一絶縁膜—半導体 (M I S)型トランジスタを製造する方法に ついて説明する。 図 9は、 金属一酸化膜一半導体 (M O S)型トランジスタを製造 する方法に係わる実施の形態の示す断面図である。 基板 1 0 2には、 Nチャネル M O S型デバイス 1 1 0および Pチャネル M O S型デバイス 1 2 0が形成されて いる。 基板 1 0 2は、 P型高濃度ウェハ 1 0 4上に P型ェビタキシャル層 1 0 6 を有する。
Nチャネルデバイス 1 1 0は、 P型ェピタキシャル層 1 0 6に形成される。 P チャネルデバイス 1 2 0を形成するために、 基板上の所定の領域を含むように N ゥエル 1 0 8を形成する。 Nチャネルデバイス 1 1 0および Pチャネルデバイス
1 2 0のそれそれを分離するために素子分離膜 1 3 0 a、 1 3 0 b , 1 3 0 cを 形成する。 個々のデバイス形成領域は、 これらの素子分離膜 1 3 0 a〜l 3 0 c に囲まれるように設けられている。 Nチャネルデバイス 1 1 0は、 素子分離膜 1 3 0 a、 1 3 0 bの間に設けられる。 Pチャネルデバイス 1 1 0は、 素子分離膜
1 3 0 b , 1 3 0 cの間に設けられる。
ゲート絶縁膜 1 3 2を形成する。 熱酸化法を用いて、 デバイス形成領域にゲ一 ト酸化膜が形成される。 ゲート絶縁膜 1 3 2上には、 ポリサイ ド構造を有するゲ —ト電極 1 3 4 a〜 1 3 4 eを形成する。 ゲ一ト電極 1 3 4 a〜 1 3 4 eのため に、 ゲート絶縁膜 1 3 2上に形成された燐ドープポリシリコン膜と、 この上に形 成されたタングステンシリサイ ド膜とを形成する。 このタングステンシリサイ ド 層の形成には、 既に説明したような実施の形態の成膜方法が適用できる。 成膜後 にフォトリソグラフィック法によってレジス卜マスク層を形成する。 このレジス トマスク層をマスクにしてドライエッチング法によってタングステンシリサイ ド 膜およびポリシリコン層をエッチングして、 ゲート電極を 1 3 4 a〜eを形成す る。
特に、 ゲート電極 1 34 a、 1 30 b直下の領域 1 1 8、 1 28には、 しきい 値といったトランジスタ特性を制御するために、 イオン注入法によって不純物を 導入している。 ゲート電極 134 a、 134 bを形成した後に、 ゲート電極 1 3 4 aに対して自己整合的に N型ソース拡散領域 1 1 2および N型ドレイン拡散領 域 1 14を形成する。 ゲート電極 1 34bに自己整合的に P型ソース拡散領域 1 22および P型ドレイン拡散領域 1 24を形成する。 N型拡散層 1 1 6は P型ェ ピ夕キシャル層 106に対するコンタクト拡散層であり、 P型拡散層 1 26は N ゥエル 108に対するコンタクト拡散層である。
次いで、 BP SG膜といったシリコン酸化膜 138を形成する。 シリコン酸化 膜 138は層間絶縁膜となる。 シリコン酸化膜 138は、 例えば CVD法を用い て、例えば 80 Onmの厚さに形成される。この後、シリコン酸化膜 1 38には、 基板 102の表面の拡散層およびゲート電極に到達するように設けられたコン夕 クト孔を形成する。 これらのコンタクト孔は、 例えば、 フォトリソグラフィック 法およびドライエッチング法を用いて形成される。 コンタクト孔内に、 夕ングス テンプラグ (Wプラグ）といった埋め込みプラグ 140を形成する。 タングステン の埋め込みに先だって、 T iW膜をコンタクト孔の底面および側面に形成するこ とができる。 T iW膜および Wプラグは、 例えば、 それそれ、 スパッタリング法 および CVD法によって形成される。 埋め込みプラグ 140を形成した後に、 C MP法を用いてシリコン酸化膜 1 38および埋め込みプラグ 140を平坦化する。 平坦化されたシリコン酸化膜 1 38上に配線層 142を形成する。 配線層 14 2は、 例えば、 T iW膜、 Cu膜、 T iW膜の 3層を備えることができる。 例え ば、 T iW膜はスパッタリング法を用いて形成され、 Cu膜は電解メツキ法を用 いて形成される。 この後に、 フォトリソグラフィック法およびドライエッチング 法によって所定の配線パターンを形成する。 配線層 142は、 例えば 50 O nm の厚さを有する。 配線層 142上には、 プラズマ窒化膜といったパッシベーショ ン膜 1 4 4を形成する。
以上説明したような実施の形態によれば、 高集積化による微細化に伴い、 より 低い抵抗と、より小さい膜厚変化とを共に満たすポリサイ ドゲートが実現された。 故に、 ゲート電極にポリメタルゲートを採用することなく、 微細化を進めること ができる。 したがって、 ポリメタルゲートを実現するために必要な設備上および 技術上のコストを負担することがない。
また、 本実施の形態において説明したようなタングステンシリサイ ド膜では、 下地の膜厚減少および W S i X膜の膜厚増加を抑えることができるだけでなく、 剥がれもまた防止される。
好適な実施の形態において本発明の原理を図示し説明してきたが、 本発明は、 そのような原理から逸脱することなく配置および詳細において変更されうことが できることは、 当業者によって認識される。 例えば、 これまでの説明は、 M I S 型デバイスのゲート電極について行われてきたが、 このゲート電極と同一工程で 形成される導電層を配線として使用することもできる。 また、 下地ポリシリコン 層には、 ボロンがドープされてもよい。 したがって、 特許請求の範囲およびその 精神の範囲から来る全ての修正および変更に権利を請求する。 産業上の利用可能性
以上説明したように、 本発明に係わるタングステンシリサイ ド膜を形成する方 法によれば、 WF6および S i 2H2 C 12を含む原料ガスを用いて C V D法が採用 される。 この C V D法によってシリコンおよびタングステンを主要構成元素とす る堆積膜が形成される。 この堆積膜は、 へキサゴナル結晶相を主要に含むことが でき、 またはステージ温度 5 5 0 °Cを越えるような温度で形成される。 次いで、 この堆積膜が、 アンモニア雰囲気中において熱処理される。
このような工程によって、 へキサゴナル結晶相の形成によって規定される組成、 つまり W S i xにおける X値、 が確保される。 このため、 熱処理前後において夕 ングステンシリサイ ド膜の厚さの変化が小さい。
このようなタングステンシリサイ ド膜は、 M I S型トランジスタのゲート電極 に適用することができる。これによつてゲ一ト剥がれといった不具合が低減され、 且つ低抵抗のゲート電極を有する M I S型トランジスタを製造することができる c したがって、 熱処理前後において W S i膜の厚さの変化が小さいタングステン シリサイ ド膜を形成する方法、 および金属—絶縁膜—半導体型トランジスタを製 造する方法が提供される。

Claims

請求の範囲
1 . 基板の主面に設けられたシリコン半導体領域上にタングステンシリサイ ド膜を形成する方法であって、
WF6および S i 2H2 C 12を用いる C V D法によって、 へキサゴナル相を含み シリコンおよびタングステンを主構成元素とする堆積膜を形成するステップと、 前記堆積膜をアンモニア雰囲気中において熱処理し、 タングステンシリサイ ド 膜を形成するステップと、
を備える方法。
2 . 基板の主面に設けられたシリコン半導体領域上にタングステンシリサイ ド膜を形成する方法であって、
WF6および S i 2H2 C 12を用いる C VD法によって、 5 5 0 °Cを越えるステ ージ温度において、 シリコンおよびタングステンを主構成元素とする堆積膜を形 成するステップと、
前記堆積膜をアンモニア雰囲気中において熱処理し、 タングステンシリサイ ド 膜を形成するステップと、
を備える方法。
3 . 前記ステージ温度は 6 0 0 °C以上である、 請求項 2に記載の方法。
4 . 前記ステージ温度は 8 0 0 °C以下である、請求項 2または 3に記載の方法。
5 . 前記堆積膜はへキサゴナル結晶相を含む、請求項 2 ~ 4のいずれかに記載 の方法。
6 . 前記堆積膜を形成するに先立って、フッ化水素酸を含む溶液で前記シリコ ン半導体領域を処理するステップを更に備える請求項 1〜 5のいずれかに記載の 方法。
7 . 前記シリコン半導体領域は、 ポリシリコン層、 アモルファスシリコン層、 およびゲルマニウムを含むシリコン層の少なくとも何れかからなる領域を含む、 請求項 1〜 6のいずれかに記載の方法。
8. 前記熱処理はラビッドサ一マルアニーリング装置で行われる、請求項 1〜 7のいずれかに記載の方法。
9. 前記シリコン半導体領域は、燐およびボロンの少なくともいずれかの元素 を含む、 請求項 1〜8のいずれかに記載の方法。
10. 金属一絶縁膜—半導体型トランジスタを製造する方法であって、
基板の主面上にゲ一ト絶縁膜を形成するステップと、
前記ゲ一ト絶縁膜上にポリシリコン膜を形成するステツプと、
前記ポリシリコン膜が形成された前記基板を CVDチャンバ内に導入するステ ヅプと、
WF6および S i2H2C 12を用いる C VD法によって、 550°Cを越えるステ ージ温度において、 シリコンおよびタングステンを主構成元素とする堆積膜を形 成するステップと、
前記堆積膜が堆積された前記基板を熱処理チャンバ内に導入するステップと、 前記熱処理チャンパにおいてアンモニア雰囲気中で前記堆積膜を熱処理し、 夕 ングステンシリサイ ド膜を形成するステップと、
前記熱処理がされた前記ポリシリコン膜および前記タングステンシリサイ ド膜 からゲート電極を形成するステップと、
を備える方法。
11. 前記ステージ温度は 600°C以上である、 請求項 10に記載の方法。
12. 前記ステージ温度は 800°C以下である、請求項 10または 11に記載の 方法。
13. 前記堆積膜はへキサゴナル結晶相を含む、請求項 10〜12のいずれかに 記載の方法。
14. 前記熱処理はラピッドサ一マルアニーリング装置で行われる、 請求項 10 〜 13のいずれかに記載の方法。
15. 前記シリコン層は、 燐およびボロンの少なくともいずれかの元素を含む、 請求項 1 0〜1 4のいずれかに記載の方法。
1 6 . 前記シリコン層は、 ポリシリコン層、 アモルファスシリコン層、 およびゲ ルマニウムを含むシリコン層の少なくとも何れかを含む、 請求項 1 0〜 1 5のい ずれかに記載の方法。
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