KR100680969B1 - 텅스텐실리사이드 박막 형성방법 - Google Patents
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Abstract
본 발명은 워드라인 물질로 이용되는 텅스텐실리사이드 박막 형성방법을 개시한다. 개시된 본 발명의 텅스텐실리사이드 박막 형성방법은, 폴리실리콘막이 형성된 반도체기판을 마련하는 단계; 상기 기판 온도를 450∼600℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 폴리실리콘막 상에 비정질의 제1텅스텐실리사이드막을 증착하는 단계; 상기 기판 온도를 300∼450℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 상기 제1텅스텐실리사이드막 상에 비정질의 제2텅스텐실리사이드막을 증착하는 단계; 및 상기 기판 결과물에 대해 열처리를 수행하여 비정질로 증착된 제1 및 제2텅스텐실리사이드막을 결정질로 상변태시키는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b는 종래 폴리실리콘 단일 구조의 게이트 및 폴리실리콘과 텅스텐실리사이드 적층 구조의 게이트를 도시한 단면도.
도 2a 및 도 2b는 텅스텐실리사이드의 증착시 및 열처리 후의 미세구조를 각각 보여주는 투과전자현미경(Transmission Electron Microscopy; TEM) 이미지.
도 3은 게이트 폭 및 SiH4/WF6 비에 따른 폴리실리콘과 텅스텐실리사이드 적층 구조 게이트의 면저항 변화를 보여주는 그래프.
도 4는 본 발명에 따른 텅스텐실리사이드 박막 형성방법을 설명하기 위한 단면도.
도 5a 및 도 5b는 본 발명에 따른 텅스텐실리사이드 박막의 열처리 진행에 따른 결정화 상태를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 반도체기판 41 : 폴리실리콘막
42 : 제1텅스텐실리사이드막 43 : 제2텅스텐실리사이드
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 워드라인 물질로 이용되는 텅스텐실리사이드(이하, WSix)의 저항을 낮추어서 소자의 동작속도를 개선시킬 수 있는 WSix 박막 형성방법에 관한 것이다.
디램(DRAM) 소자에서 워드라인은 모스 트랜지스터의 게이트에 전압을 인가하여 상기 트랜지스터를 턴-온(Turn-On)시키는 역할을 담당하게 된다. 따라서, 워드라인의 저항이 클 경우, 전압인가시 턴-온까지의 시간이 증가하게 되며, 이는 결국 트랜지스터 턴-온이 된 후, 캐패시터와 비트라인간의 전하분재(charge sharing)에 필요한 전체 시간의 증가를 유발하게 된다. 또한, 워드라인의 저항 증가는 RC 지연의 증가를 유발하게 된다.
따라서, 소자의 고속화를 위해서는 워드라인의 저항이 낮아야 하며, 이를 위해 현재의 디램 소자는 모스 트랜지스터에서의 게이트를 포함한 워드라인에 사용되는 재료로서 도 1a에 도시된 바와 같은 폴리실리콘(이하, poly-Si)의 단일 구조에서 도 1b에 도시된 바와 같은 poly-Si과 WSix의 적층 구조를 사용하게 되었다.
도 1a 및 도 1b에서, 도면부호 1은 반도체기판, 2는 게이트산화막, 3은 poly-Si, 4는 WSix, 5a는 poly-Si의 단일 구조 게이트, 5b는 poly-Si과 WSix의 적층 구조 게이트, 6은 게이트 스페이서, 7 및 8은 소오스/드레인을 각각 나타낸다.
이와같은 poly-Si과 WSix의 적층 구조 게이트에 있어서, WSix는 생산성과 웨이퍼내 균일도가 우수하고 텅스텐과 실리콘간 화학양론(stoichiometry) 조절이 용이한 CVD 공정을 이용해 증착하며, 온도는 300∼450℃ 정도로 하고, WF6와 SiH4를 소오스가스로 이용한다. 이때의 반응은 하기의 식1과 같이 표현될 수 있다.
WF6(g) + 2SiH4(g) → WSi2(s) + 6HF(g) + H2(g) ---------- (식1)
이러한 CVD 공정에서의 반응은 CVD-W을 형성하는 경우와 마찬가지이나, 소오스가스인 SiH4/WF6의 비를 조절하여 WSix 박막을 증착하게 된다. 일반적으로, WSix에서 Si/W의 조성비는 2이상, 대략, 2.2∼2.6 정도로 Si-리치(rich)한 박막으로 증착하게 되며, 그 이유는 후속의 고온 열처리 공정에서 poly-Si 상에 증착된 WSix의 크랙킹(cracking)이나 벗겨짐(peeling)을 방지하기 위해서이다.
한편, 증착된 WSix 박막은 비정질 상태로서 비저항이 500∼1000μΩ㎝로 높은 편이며, 후속의 열처리를 거치면서 결정질로 상변태되어 비저항이 100μΩ㎝ 이하로 감소하게 된다.
그러나, 워드라인 물질로 WSix를 적용하더라도 다음과 같은 이유로 인해 그 저항을 낮추는데 한계가 있다.
금속 박막의 두께가 물질내에서 전자의 평균 자유 행로(mean free path; λ) 근처 이하로 감소하는 경우에 금속 박막의 비저항이 급격하게 증가하는 현상이 발생하게 된다. 이것은 상기의 두께를 가진 금속 박막에서는 박막의 표면이 전자의 움직임을 방해하는 요소로 작용하기 때문이며, 이를 싸이즈 효과(size effect)라 한다. 이러한 금속 박막의 비저항에 대한 싸이즈 효과는 상기 금속 박막이 패터닝된 후에 가지는 폭(width)에 대해서도 동일하게 고려될 수 있으며, 따라서, WSix를 워드라인 물질로 사용할 경우에는, 도 3에서 볼 수 있는 바와 같이, 소자의 크기 감소, 즉, 게이트 폭의 감소에 따라 급격한 워드라인 저항의 증가를 가져올 수 있다.
따라서, 본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 저항이 낮은 WSix를 적용하여 워드라인의 저항을 낮출 수 있는 WSix 박막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 저항이 낮은 WSix를 적용하여 워드라인의 저항을 낮춤으로써 고속 소자를 구현할 수 있는 WSix 박막 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, poly-Si막이 형성된 반도체기판을 마련하는 단계; 상기 기판 온도를 450∼600℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 poly-Si막 상에 비정질의 제1WSix막을 증착하는 단계; 상기 기판 온도를 300∼450℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 상기 제1WSix막 상에 비정질의 제2WSix막을 증착하는 단계; 및 상기 기판 결과물에 대해 열처리를 수행하여 비정질로 증착된 제1 및 제2WSix막을 결정질로 상변태시키는 단계;를 포함하는 WSix 박막 형성방법을 제공한다.
여기서, 상기 Si-소오스가스로는 SiH4 또는 SiH2Cl2를 사용하며, 상기 W-소오스가스로는 WF6를 사용한다. 상기 제1WSix막은 50∼300Å 두께로 증착하며, 상기 제2WSix막은 600∼1000Å 두께로 증착한다. 상기 제1WSix막과 제2WSix막은 서로 다른 챔버 내에서 증착하거나, 또는, 기판 온도를 램프 히팅으로 변화시켜 하나의 챔버 내에서 증착한다. 상기 비정질로 증착된 제1 및 제2WSix막을 결정질로 상변태시 키는 단계는 700∼1000℃에서 퍼니스 열처리로 수행하거나, 또는, 급속열처리 (Rapid Thermal Annealing; RTA)로 수행한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, poly-Si막이 형성된 반도체기판을 마련하는 단계; 상기 기판 온도를 300∼450℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 poly-Si막 상에 비정질의 제1WSix막을 증착하는 단계; 상기 기판 온도를 450∼600℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 상기 제1텅스텐실리사이드막 상에 비정질의 제2WSix막을 증착하는 단계; 및 상기 기판 결과물에 대해 열처리를 수행하여 비정질로 증착된 제1 및 제2WSix막을 결정질로 상변태시키는 단계;를 포함하는 것을 특징으로 하는 WSix 박막 형성방법을 제공한다.
여기서, 상기 Si-소오스가스로는 SiH4 또는 SiH2Cl2를 사용하며, 상기 W-소오스가스로는 WF6를 사용한다. 상기 제1WSix막은 600∼1000Å 두께로 증착하며, 상기 제2WSix막은 50∼300Å 두께로 증착한다. 상기 제1WSix막과 제2WSix막은 서로 다른 챔버 내에서 증착하거나, 또는, 기판 온도를 램프 히팅으로 변화시켜 하나의 챔버 내에서 증착한다. 상기 비정질로 증착된 제1 및 제2WSix막을 결정질로 상변태시키는 단계는 700∼1000℃에서 퍼니스 열처리로 수행하거나, 또는, 급속열처리로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
일반적으로 박막의 비저항이 벌크(bulk) 재료에 비해 높은 것은 표면 스캐터링(scattering) 효과 이외에도 박막의 결정립이 작은 것에 기인한다. 이는 박막의 표면이 전자 이동의 방해요소로 작용하는 것처럼 결정립과 결정립 사이의 결정립계(grain boundary) 역시 박막의 비저항을 높이는 요소가 되기 때문이다. 이때, 표면 거칠기(surface roughness)의 효과까지 고려하면, 박막의 비저항은 다음의 식2로 표현될 수 있다.
ρf = ρb (1+0.75λ(1-p)S/t + 1.5[R/(1-R)λ/g]) ---------- (식2)
상기 식2에서, S는 표면 인자(factor; S≥1)로서 평균 표면 거칠기를 나타내며, R은 결정립계에서의 스캐터링 거동을 나타내주는 인자이고, g는 결정립의 크기를 나타내며, t는 박막의 두께를 나타내고, λ는 평균 자유 경로를 나타내며, ρb는 비저항 상수를 나타낸다.
이러한 식2로부터 결정립의 크기(g)가 증가할수록 박막의 비저항(ρf)이 감소한다는 것을 알 수 있다.
도 2a 및 도 2b는 WSix의 증착 후 및 열처리 후의 미세구조를 각각 보여주는 투과전자현미경(TEM) 이미지로서, 도 2b에서 볼 수 있는 바와 같이, 결정화된 WSix 박막의 비저항이 벌크값(12∼13μΩ㎝)에 비해 현저히 큰 이유는 결정립의 크기가 작고, 또한, 박막의 두께 방향으로 여러 개의 작은 결정립들이 적층되어 있는 것에 기인한 것임을 알 수 있으며, 결국, 열처리 후 가지게 되는 이러한 미세구조 때문에 WSix의 비저항이 높게 되는 것이다.
그러므로, WSix의 비저항을 낮추기 위해서는 박막의 결정립 크기를 증가시킬 수 있는 방법이 모색되어야 한다. 또한, 상기 WSix의 비저항을 낮추기 위해서는 가능한 박막의 두께 방향으로 하나의 결정화된 결정립들이 성장되도록 하는 것이 필요하며, 이를 위해서는 결정화시 핵생성 속도를 조절하는 것과 동시에 결정화가 진행되는 위치를 조절하는 것이 무엇보다 중요하다.
일반적으로 비정질 상태에서 결정질 상태로의 상변태는 비정질 기지내에서 자발적 핵생성(spontaneous nucleation)을 통한 것과 박막의 증착단계로부터 생길 수 있는 결정 핵들(crystalline nuclei)이 핵생성의 우선적인 위치로 작용하여 이들로부터 성장하는 두 가지의 방식이 있다.
여기서, 박막 증착시의 증착조건을 성장시키는 동안 변화시키지 않을 경우, 후속 열처리 과정 중에 박막이 결정화가 되면, 막내의 어느 곳에서나 동일한 조건으로 자발적인 핵생성이 일어나게 되어 도 2a와 같은 모양으로 결정화가 진행된다.
따라서, 본 발명은 워드라인 재료로 WSix를 적용함에 있어서 증착하는 과정 중에 미리 존재하는 결정 핵들을 이용해서 결정화 후의 결정립 크기를 증가시키며, 이를 위해, WSix 박막을 증착할 때 증착 초기에 증착 온도를 높이거나 압력을 낮추어서, 바람직하게, 온도를 높혀서 도 4에 도시된 바와 같이 박막 표면에 보다 구조적 규칙도(structure orderness)가 높은 비정질이 증착되도록 한다.
보다 자세하게, 본 발명은 poly-Si 위에 WSix를 증착함에 있어서, poly-Si막이 형성된 반도체기판을 제1챔버 내에 장입시킨 상태에서, 기판 온도를 종래 보다 높은 450∼600℃ 정도로 유지시키고, 그리고, Si-소오스가스인 SiH4과 W-소오스가 스인 WF6를 플로우시켜 상기 poly-Si막 상에 비정질의 제1WSix막을 원하는 두께 만큼을, 바람직하게, 50∼300Å 정도를 증착한다. 그런다음, 상기 제1WSix막이 증착된 반도체기판을 제2챔버로 옮긴 상태에서, 종래와 동일하게 기판 온도를 300∼450℃ 정도로 유지시키고, 그리고, Si-소오스가스인 SiH4과 W-소오스가스인 WF6를 플로우시켜 상기 제1WSix막 상에 비정질의 제2WSix막을 최종 원하는 두께만큼을, 바람직하게, 600∼1000Å 정도를 증착한다. 여기서, Si-소오스가스로서 SiH4 대신에 SiH2Cl2를 사용하는 것도 가능한다.
그리고나서, 상기 기판 결과물에 대해 700∼1000℃에서 퍼니스 열처리를 수행하거나, 또는, 급속열처리를 수행하여 상기 비정질로 증착된 제1 및 제2WSix막을 결정질로 상변태시켜 최종 WSix 박막을 형성한다.
이렇게 하면, poly-Si과 인접한 WSix 박막에는 비정질 기지내에 보다 많은 결정핵들이 존재할 수 있으며, 이들이 후속 열처리 과정에서 우선적인 핵생성 위치로 작용하여 계면 핵생성이 더 빠르게 일어날 수 있는 조건이 되며, 비정질 박막내에서의 결정화는 상대적으로 억제되게 된다.
이러한 본 발명의 방법을 통해 증착된 WSix에 대한 후속 열처리 후의 결정화 양상은 도 5a 및 도 5b에 도시된 바와 같다. 여기서, 도 5a는 결정화 초기를 나타낸 것이고, 그리고, 도 5b는 결정화가 완료후를 나타낸 것이다.
도시된 바와 같이, 결정화 후 큰 크기를 가진 결정립들이 두께 방향으로 형성되게 되므로, 종래의 방법에 따라 형성된 WSix 박막에 비해 비저항이 감소하게 된다.
결과적으로, 본 발명은 poly-Si 상에의 CVD법을 이용한 WSix의 증착을 2단계로 나누어 실시하되, 온도를 달리하여 2단계로 실시하여 하부 박막이 보다 구조적 규칙도가 높은 비정질이 증착되도록 함으로써, 최종 얻어진 WSix 박막의 비저항을 낮출 수 있음은 물론 이러한 WSix 박막이 적용된 워드라인의 저항을 감소시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 WSix의 증착을 2개의 챔버를 이용해서 수행하였지만, 기판 온도를 램프 히팅(lamp heating)으로 변화시켜 하나의 챔버 내에서 수행하는 것도 가능하다.
또한, 전술한 본 발명의 실시예에서는 WSix의 증착 온도를 초기에 높혀주는 방법을 이용하였지만, 증착 마지막 단계에서 증착 온도를 높혀주어도 동일한 결과를 얻을 수 있다. 즉, 이 경우에도 주로 표면에서 구조적 규칙도가 높은 결정핵이 생성되어 후속 열처리시 표면 핵생성이 빠르게 일어나는 반면, 비정질 박막내에서의 결정화는 상대적으로 억제되게 된다.
여기서, 증착 초기에는 기판 온도를 300∼450℃로 유지시킨 상태로 600∼1000Å 정도의 비정질 WSix를 증착하며, 이후에는 기판 온도를 450∼600℃로 유지시킨 상태로 50∼300Å 두께 정도의 비정질 WSix를 증착한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 WSix 박막의 증착시 온도를 달리하여 2단계로 증착해 줌으로써 상기 WSix 박막의 비저항을 낮출 수 있으며, 이에 따라, poly-Si과 WSix의 적층 구조로 이루어진 워드라인의 저항을 낮출 수 있고, 결과적으로, 고속 소자의 제조를 가능하게 할 수 있다.
Claims (14)
- 폴리실리콘막이 형성된 반도체기판을 마련하는 단계;상기 기판 온도를 450∼600℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 폴리실리콘막 상에 비정질의 제1텅스텐실리사이드막을 증착하는 단계;상기 기판 온도를 300∼450℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 상기 제1텅스텐실리사이드막 상에 비정질의 제2텅스텐실리사이드막을 증착하는 단계; 및상기 기판 결과물에 대해 열처리를 수행하여 비정질로 증착된 제1 및 제2텅스텐실리사이드막을 결정질로 상변태시키는 단계;를 포함하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 1 항에 있어서, 상기 Si-소오스가스로는 SiH4 또는 SiH2Cl2를 사용하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 1 항에 있어서, 상기 W-소오스가스로는 WF6를 사용하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 1 항에 있어서, 상기 제1텅스텐실리사이드막은 50∼300Å 두께로 증착하 고, 상기 제2텅스텐실리사이드막은 600∼1000Å 두께로 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 1 항에 있어서, 상기 제1텅스텐실리사이드막과 제2텅스텐실리사이드막은 서로 다른 챔버 내에서 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 1 항에 있어서, 상기 제1텅스텐실리사이드막과 제2텅스텐실리사이드막은 기판 온도를 램프 히팅으로 변화시켜 하나의 챔버 내에서 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 1 항에 있어서, 상기 비정질로 증착된 제1 및 제2텅스텐실리사이드막을 결정질로 상변태시키는 단계는 700∼1000℃에서 퍼니스 열처리로 수행하거나, 또는, 급속열처리로 수행하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 폴리실리콘막이 형성된 반도체기판을 마련하는 단계;상기 기판 온도를 300∼450℃로 유지시킨 상태에서 Si-소오스가스와 W-소오스가스를 반응시켜 폴리실리콘막 상에 비정질의 제1텅스텐실리사이드막을 증착하는 단계;상기 기판 온도를 450∼600℃로 유지시킨 상태에서 Si-소오스가스와 W-소오 스가스를 반응시켜 상기 제1텅스텐실리사이드막 상에 비정질의 제2텅스텐실리사이드막을 증착하는 단계; 및상기 기판 결과물에 대해 열처리를 수행하여 비정질로 증착된 제1 및 제2텅스텐실리사이드막을 결정질로 상변태시키는 단계;를 포함하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 8 항에 있어서, 상기 Si-소오스가스로는 SiH4 또는 SiH2Cl2를 사용하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 8 항에 있어서, 상기 W-소오스가스로는 WF6를 사용하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 8 항에 있어서, 상기 제1텅스텐실리사이드막은 600∼1000Å 두께로 증착하고, 상기 제2텅스텐실리사이드막은 50∼300Å 두께로 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 8 항에 있어서, 상기 제1텅스텐실리사이드막과 제2텅스텐실리사이드막은 서로 다른 챔버 내에서 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 8 항에 있어서, 상기 제1텅스텐실리사이드막과 제2텅스텐실리사이드막은 기판 온도를 램프 히팅으로 변화시켜 하나의 챔버 내에서 증착하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
- 제 8 항에 있어서, 상기 비정질로 증착된 제1 및 제2텅스텐실리사이드막을 결정질로 상변태시키는 단계는 700∼1000℃에서 퍼니스 열처리로 수행하거나, 또는, 급속열처리로 수행하는 것을 특징으로 하는 텅스텐실리사이드 박막 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102244885B1 (ko) | 2021-02-03 | 2021-04-27 | (주)원익머트리얼즈 | 높은 선택비를 갖는 식각 가스 조성물과 이를 이용한 반도체 메모리 소자의 제조 공정 |
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