WO2000013320A1 - Deserialiseur, dispositif a semi-conducteur, dispositif electronique et systeme de transmission de donnees - Google Patents

Deserialiseur, dispositif a semi-conducteur, dispositif electronique et systeme de transmission de donnees Download PDF

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WO2000013320A1
WO2000013320A1 PCT/JP1999/004663 JP9904663W WO0013320A1 WO 2000013320 A1 WO2000013320 A1 WO 2000013320A1 JP 9904663 W JP9904663 W JP 9904663W WO 0013320 A1 WO0013320 A1 WO 0013320A1
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WO
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serial
signal
unit
period
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PCT/JP1999/004663
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Takeo Kawase
Shojiro Kitamura
Original Assignee
Seiko Epson Corporation
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    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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    • G—PHYSICS
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Definitions

  • the present invention relates to a serial / parallel conversion device, a semiconductor device, an electronic device, and a data transmission system.
  • the present invention relates to a liquid crystal display, a large-sized high-resolution flat panel display, a liquid crystal projector, a multi-display system, and the like.
  • the present invention relates to a device for transmitting digital image information. Background art
  • a data transmission system for transmitting video information for example, a system as shown in FIG. 16 is known.
  • an LVS (Low Voltage Differential Signal) technique using one or more pairs of wires is known.
  • data is transferred from one information processing device 500 to the other information processing device 600 using an LVDS cable 560.
  • the transmitting side converts the parallel data 5 13 such as video information from the information processing device 500 on the transmitting side based on the clock CL 511 obtained by multiplying the dot clock CL 510 by the PLL 530.
  • the parallel / serial converter 520 converts the data into serial data 514.
  • the dot clock CL 510 and the similar clock CL 5 12-serial data 5 14 are transmitted to the driver 540 (540-1. 540-2 ...)-cable 560 'receiver 6 30 (630- 1 630-2)
  • the serial data 604 is converted into the parallel data 605 by the serial / parallel converter 610. And the information is supplied to the information processing device 600.
  • the dot clock CL 510 (5 12 '60 1.603) and the encoded serial data 5 14 (604) are combined.
  • the receiving side After transmitting, the receiving side generates a clock CL602 delayed from the dot clock CL601, and returns the serialized data to parallel data.
  • the dot clock CL510 output from the information processing device 500 often has a large jitter, and the receiving side extracts this clock when extracting the clock or doubling the dot clock. As a result, there was a problem in that conversion to Nora La De La and data playback were not performed properly.
  • the parallel data (AO),. (Ak) is input, and each parallel data (A 0),..., (Ak) is multiplied by a clock CL 5 1 1 And sequentially converts them into serial data (AO ⁇ ⁇ ⁇ Ak).
  • serial data (A 0... Ak) together with the dot clock CL 510 are output to the LVDS cable 560 by the dryino 540.
  • the serial / parallel converter 610 also receives the serial data (A 0 -Ak) from the input terminal RX in of the serial data converter 604 and multiplies it by a week. Sample the serial data (AO ⁇ ⁇ ⁇ A k) at the evening of clock CL 602.
  • the rising edge (or falling edge) of the clock CL601 allows the start position of the serial data (AO Ak) to be known.
  • parallel data (AO), ⁇ , (Ak) can be output so that eight 1 corresponds to 1 ⁇ 0 ⁇ 11.
  • jitter means waveform disturbance as shown in FIG.
  • FIG. 17 showing the relationship between serial data 604, parallel data 605, and CL 602 (multiplied signal) in the serial / parallel converter 610 is shown.
  • the timing chart the timing of the clock CL601 / 602 and the start position of the nth data string in the serial data are shifted, and even the break (start position) of each data string in the serial data is lost. Can be wrong.
  • the main problem is that the serial / parallel converter 610? Conversion is performed based on the clock CL602 which is multiplied by 1 ⁇ 620. And due to.
  • the parallel serial converter 520, the serial-parallel converter 610 each multiply the clock by the PLL 520, PLL 620 to obtain the doubled clock 511, 602. I have. Therefore, if there is a jitter in the clock 5110, the timing of the clocks 511 and 602, which are doubled, is shifted as shown in FIG. In such a situation, if the serial data 604 is sampled by the clock 602, which is based on the clock 511, which has been multiplied, the erroneous parallel data will be generated.
  • An object of the present invention is to provide a serial / parallel conversion device, a semiconductor device, an electronic device, and a data transmission system for improving a display image on a receiving side.
  • a first data string having one or a plurality of unit data strings having a predetermined number of bits converts serial data input following a synchronization period from the serial data from the parallel data as a source of the serial data.
  • Data conversion means for sampling based on a clock used for conversion to data and converting the data sequence into parallel data for each unit data string; and a synchronization signal corresponding to the synchronization period based on the serial data.
  • the serial data includes a second data sequence for synchronization detection having one or a plurality of the unit data sequences of a predetermined bit pattern within the synchronization period
  • the signal generating means detects the unit data string in the second data string to generate the synchronization signal
  • the data conversion means detects the first data string based on the synchronization signal.
  • Serial parallel conversion unit and detecting a head position of the unit data string in the data column is provided.
  • the serial data is converted into parallel data by the data conversion means.
  • the same clock as that used for sampling the parallel data which is the source of the serial data, is used as the sampling clock when converting the serial data into the parallel data. Therefore, even if the clock used for sampling during the parallel-to-serial conversion has a jitter or the like, the same clock is used, so that no timing shift occurs during the serial-to-parallel conversion.
  • the synchronization signal is detected by the signal generation means to detect the second data string in the serial data. Has been generated. With this synchronization signal, the position of the first unit data sequence of the first data sequence can be detected, and the start timing of the parallel output can be determined at this timing.
  • the following serial-parallel conversion devices (2) to (8) are provided.
  • a bit pattern of the unit data string in the second data string is a unique pattern different from a possible bit pattern of the unit data string in the first data string.
  • a serial-parallel converter characterized by the following.
  • the unit data sequence in the first data sequence is not erroneously detected as the second data sequence.
  • the signal generating means receives the clock and the serial data and detects the unit data sequence in the second data column from the serial data.
  • the apparatus for serial-parallel conversion (3) further comprising a data string detecting means for outputting the synchronizing signal, the unit data sequence in the second data sequence from the serial data is obtained. Every time is detected, a synchronization signal can be output. Since this period occurs periodically, a synchronization signal can be output each time.
  • the data string detecting means includes: a data holding means for temporarily holding the serial data for each unit data string based on the clock; and the held unit data.
  • a serial-to-parallel conversion device comprising: a synchronizing signal output unit that outputs the synchronizing signal when a column becomes the predetermined bit pattern.
  • the unit data string is temporarily held by the data holding means, and when the held unit data string has a prescribed pattern set in advance by the synchronization signal output means, the synchronization signal is output. Is done. Therefore, the second data string can be reliably detected.
  • the signal generating means receives the clock and the serial data each time the unit detects a unit data string in the second data line from the serial data. Outputs the preliminary synchronization signal
  • a serial-to-parallel conversion device comprising: a data string detection unit; and a synchronization signal output unit that outputs the synchronization signal when a plurality of the preliminary synchronization signals from the data sequence detection unit are detected.
  • a preliminary synchronization signal can be generated each time a unit data sequence in the second data sequence is detected from the serial data. Since this period occurs periodically, a preliminary synchronization signal can be output each time. Therefore, even if one preliminary synchronization signal is generated by mistake, the synchronization signal does not erroneously detect the start position of the first data string.
  • the data string detecting means includes: a data holding means for temporarily holding the serial data for each of the unit data strings based on the clock;
  • a serial-to-parallel conversion device comprising: a pre-synchronization signal output unit that outputs the pre-synchronization signal when the predetermined bit pattern is reached.
  • the unit data string is temporarily held by the data holding means, and when the held unit data string becomes a prescribed pattern set in advance by the preliminary synchronization signal output means, the preliminary synchronization is performed. A signal is output. Therefore, the second data string can be reliably detected.
  • the signal generating means sets a period in which the plurality of the preliminary synchronization signals are continuously output as a first period, and includes a period from a beginning to an end of the first period.
  • the apparatus further includes a period setting signal generating unit that generates a period setting signal that defines the second period at a predetermined potential, wherein the preliminary synchronization signal output unit includes the period
  • the serial / parallel conversion device outputs the preliminary synchronization signal when a setting signal has the predetermined potential and the unit data string has the predetermined bit pattern.
  • the preliminary synchronization signal always occurs in the second period almost corresponding to the synchronization period. Therefore, unlike the device according to (4) above, the bit pattern of the unit data string of the second data string is a unique pattern. Otherwise, the synchronization signal will not be erroneously detected.
  • the detection signal generating means includes: first setting means for setting a start of the second period based on the preliminary synchronization signal and the clock; A second setting unit that sets an end of the second period based on the clock; and a unit that controls a potential of the period setting signal based on settings of the first and second setting units.
  • a serial-to-parallel converter characterized by including:
  • the first and second setting means can set the start and end of the second period, thereby making it possible to set the period.
  • a setting signal can be generated.
  • a semiconductor device including the serial-to-parallel converter according to any one of the above (1) to (8) on a semiconductor substrate.
  • Such a semiconductor device is formed as a one-chip IC of the above-described serial / parallel converter, and can be mounted on various information processing devices.
  • an image is displayed based on the serial / parallel conversion device according to any one of the above (1) to (8), the parallel data converted by the serial / parallel conversion device, and the clock. And a display unit for performing the following.
  • the transmission device in a data transfer system for transferring data from a transmission device to a reception device, includes: an information supply source that outputs a first clock and parallel data; Means for generating a second clock that has been multiplied by two, and sampling the parallel data with the second clock, and for each unit data string in a period corresponding to the first clock, during a synchronization period. Serially outputs a second data string having one or more unit data strings for synchronization detection of a predetermined bit pattern, and outputs a second data string having one or more unit data strings in a period following the synchronization period.
  • a serial-to-serial conversion unit that serially outputs a data string; and the receiving device includes: a unit that receives the serial data from the parallel-to-serial conversion unit and the second clock; A signal generation unit configured to detect the second data string and generate a synchronization signal corresponding to the synchronization period; and, based on the synchronization signal, include a signal included in the first data string in the serial data.
  • Serial-parallel conversion means for detecting a start position of a unit data string, sampling the serial data based on the second clock, and converting the serial data into parallel data for each unit data string.
  • the transmission device has an electric-optical signal conversion means for converting the electric signal of the serial data into an optical signal, and a surface emitting laser is provided as the electric-optical signal conversion means. Is preferred.
  • the metaluminescent laser used in the system of the above preferred embodiment has a small threshold value of 0.05 to 10 mA, and can substantially eliminate the temperature dependence of the threshold value. It can be driven only by a simple modulation circuit. Therefore, it is possible to obtain an optical signal corresponding to an electric signal only by connecting a surface emitting laser. Can be reduced in price.
  • the surface emitting laser has a longitudinal single mode, is excellent in monochromaticity, has high wavelength stability, and has high coupling efficiency with optical transmission means.
  • a surface emitting laser emits light perpendicular to the substrate surface, it can be mounted as a chip-bonded hybrid IC on an IC chip such as a CMOS circuit.
  • the cost can be reduced by using only one package. By transmitting light signals, transmission speed can be increased and processing can be enhanced.
  • the electric-optical signal conversion means is a multi-wavelength surface emitting laser.
  • the surface emitting lasers having different wavelengths can be arranged at intervals of several tens of micro-micrometers.
  • Wavelength light can be coupled to at least one optical transmission means. Therefore, serial data and a clock or a plurality of serial data and a clock can be transmitted by at least one optical transmission means.
  • a transmission medium for transmitting the clock and the serial data is constituted by a plurality of optical fibers, and a multi-beam surface emitting laser is used as the electric-optical signal conversion means.
  • a plurality of light emitting portions are arranged one-dimensionally or two-dimensionally on one semiconductor substrate piece.
  • the optical fiber and the multi-beam surface emitting laser having the light emitting portions arranged corresponding to the arrangement of the optical fibers can be coupled, and the positioning of the plurality of light emitting portions and the light incident portion of the optical fiber becomes easy. . Also, transmission over multiple fibers becomes possible at low cost.
  • FIG. 1 is a functional block diagram showing an entire embodiment of a data transmission system according to the present invention.
  • FIG. 2 is a block diagram for explaining details of signal generation means in the system of FIG.
  • FIG. 3 is a circuit diagram showing details of the signal generating means of FIG.
  • FIG. 4 is a block diagram illustrating an example of the serial-parallel conversion unit in FIG.
  • FIG. 5 is a block diagram showing another example of the serial / parallel converter of FIG.
  • FIG. 6 is a timing chart showing an example of the operation of the configuration shown in the block diagram of FIG.
  • FIG. 7 is a timing chart showing an example of the operation of the circuit of FIG.
  • FIG. 8 is a timing chart showing an example of the operation of the circuit of FIG.
  • FIG. 9 is a timing chart showing an example of the operation of the configuration shown in the block diagram of FIG.
  • FIG. 10 is a timing chart showing an example of the operation of the configuration shown in the block diagram of FIG.
  • FIG. 11A is a circuit diagram showing details of another example of the signal generation means in the system of FIG. 1, and FIG. 11B is a circuit diagram showing the parallel-serial conversion in the system of FIG. It is a block diagram which shows the detail of a part.
  • FIG. 12 is an evening timing chart showing the operation of the circuit of FIG.
  • FIG. 13 is an explanatory diagram showing an example of a data string of serial data transmitted by the circuit of FIG.
  • FIG. 14 is a functional block diagram showing details of a liquid crystal display device as an information processing device connected in the system of FIG.
  • FIG. 15 is a block diagram showing an example of another embodiment of the information transmission system according to the present invention.
  • FIG. 16 is a block diagram showing the overall configuration of a conventional data transmission system.
  • FIGS. 17, 18 and 19 are timing charts showing the operation of the system of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows an overall configuration of an embodiment of the data transmission system of the present invention.
  • the data transmission system 1 according to the present embodiment performs data transmission between one information processing apparatus 10 and the other information processing apparatus 100 via a transmission unit 60.
  • one of the information processing apparatuses 10 is formed as a transmitting side that performs transmission of data overnight, and the other information processing apparatus 100 is a receiving side that receives the data.
  • one information processing device 10 is, for example, a PC (personal computer), and the other information processing device 100 is, for example, a display device having a liquid crystal display panel, or a portable device.
  • the information processing device 10 includes a parallel-to-serial conversion unit 20, a PLL (phase-locked loop) 30, a transmission driver 40-1, 40-2, and an electric light signal.
  • the transmission device 12 including the conversion means 50 and the like is connected.
  • the information processing apparatus 100 includes a serial / parallel conversion unit 130, a signal generation unit 140, a reception device 160-1-160-2, a reception device 108 including an optical-electrical signal conversion unit 150, and the like. Is connected.
  • the input means is composed of the receiving receivers 160-1 and 160-2 and the optical-electrical signal converting means 150.
  • one of the information processing devices 100 outputs a parallel clock and a dot clock synchronized with the parallel data. When these signals are supplied to the other information processing device 100, an image is displayed.
  • Data transmitted between the information processing devices 100 and 100 includes, for example, a video synchronization signal (horizontal synchronization signal H—sync / vertical synchronization signal V—sync), a video signal (R′G′B), a clock, and the like. But are not limited to these. The details such as the arrangement at the time of transmission of these transmitted data will be described later.
  • the parallel-to-serial converter 20 converts the parallel data (R'G'B'H-sync 'V-sync) output from the information processing device 10 into one or more series of serial data. Is what you do. In this example, for example, if it is assumed that 18-bit color video data is to be transmitted, a total of 20 lines each for R'G'B and one each for H-sync'V-sync are provided on the input side.
  • the terminal has one terminal on the output side, the present invention is not limited to this. A plurality of terminals may be formed on the output side as long as at least the number of terminals is smaller than that on the input side.
  • the clock C L1 required for this conversion is obtained from P L L 30 as a clock multiplier.
  • the PLL 30 converts the dot clock CL0 (corresponding to the rate of image information), which is the reference clock output from the information processing device 10, to the clock CL1 (corresponding to the serial data rate). Clock). Assuming that the frequency of the dot clock CL0 is, for example, 25 MHz, the frequency of the clock CL1 for the above-mentioned 18-bit color video signal and synchronization signal is 500 MHz.
  • the driver 40-1 ⁇ 40-2 as a transmission unit is composed of a transmission signal corresponding to the serial data output from the parallel-serial conversion unit 20, and a clock CL 1 multiplied by a multiplier output from the PLL 30. Generate a transmission signal corresponding to.
  • the electric transmission signal corresponding to the data and the clock is converted into an optical transmission signal by the electric-optical signal conversion means 50 and transmitted through the transmission means 60.
  • EMI can be avoided and long-distance transmission is possible. Also, since there is no need for the receiving side to do so, no jitter occurs on the receiving side.
  • the electric-to-optical signal conversion means 50 is preferably formed by a surface emitting laser, a multi-wavelength surface emitting laser, a multi-beam surface emitting laser, or the like.
  • the transmission means 60 which is a transmission medium for transmitting serial data, is composed of one or a plurality of optical fins (plastic fins or plastic clad fibers), and has a total length of, for example, about 100 m. It is preferable to do it. In this example, an optical fiber is used as the transmission means 60.
  • At least one device was used between one transmitting device and one receiving device.However, the present invention is not limited to this, and a plurality of optical devices can be used between one transmitting device and one receiving device. A configuration in which fibers are connected to perform data transfer in a plurality of pairs may be employed.
  • the optical-to-electrical signal conversion means 150 on the receiving side converts the optical transmission signal corresponding to the transmitted serial data and clock into an electrical transmission signal, for example, by a GaAs-PD or the like. It is preferably formed. In addition to the GaAs photodiode, it is preferable to use a Si PIN photodiode, an InGaAs PIN photodiode, or the like.
  • the operation of the data transmission system as described above is firstly performed by the information processing apparatus 10
  • the parallel-to-serial converter 20 Based on the clock CL 1 multiplied by the PLL circuit 30, the parallel-to-serial converter 20 converts the parallel data (A 0),..., (Ak) input from a plurality of, for example, 20 input lines. Sampling is performed sequentially based on clock CL1 and converted to serial data (AO ⁇ ⁇ -Ak).
  • This serial data is input to the electric-optical signal conversion means 50 via the driver 40-1.
  • the doubled clock C L1 output from the PLL 30 is also input to the electro-optical signal conversion means 50 via the driver 40-2.
  • the serial data and the clock optical signal transmitted via the transmission means 60 are converted into an electric signal again by the optical-electrical signal conversion means 150 provided on the receiving device side.
  • serial data output from the optical-electrical conversion means 150 is input to the serial / parallel conversion section 130 and the signal generation means 140 as the serial data DA1 via the receiver 160-1.
  • the clock C L1 output from the optical-to-electrical conversion means 150 is input to the serial / parallel conversion section 130 and the signal generation means 140 via the receiver 160-2.
  • a serial-to-parallel conversion device 120 which is a feature of the present invention is a semiconductor substrate including a serial-to-parallel conversion unit 130, a signal generation unit 140, and a reception receiver 160-1 ⁇ 160-2.
  • the serial / parallel conversion section 130 as data conversion means receives the receiver 160 based on the clock CL 1 multiplied by the transmission side and the second preliminary synchronization signal CL 4 from the signal generation means 140.
  • the serial / parallel conversion unit 130 in FIG. 4 includes a serial data converter (shift register as data holding means for holding Rx in based on the clock CL1) and a second spare.
  • the counter 133 as a counting means operating based on the synchronizing signal CL4 and the clock CL1, and a parallel decoder (Rx) based on the output of the power supply 133 and the output of the shift register 131 out O to Rx out K), and a latch circuit 132 that outputs the serial data sequentially input from Rx in at the timing given by the output of counter 133.
  • the second preliminary synchronization signal CL4 is used to convert the serial data into parallel data at the correct timing.
  • the serial / parallel conversion section 130 shown in FIG. 5 includes a demultiplexer 182 as a data conversion means for inputting the serial data DA1 and converting the data into parallel data, a second preliminary synchronization signal CL4 and a clock CL
  • the output of data from each of the multiple outputs of the demultiplexer 182 is controlled by setting the RESET state by the output of the counter 188 as the counting means operating based on 1 and the output of the counter 188.
  • the number of SR flip-flops 1 84 (1 84 — 1 to 1 84 — K)
  • a latch circuit 186 that latches and outputs each output from each of these SR flip-flops 184 (184-1 to 184-K) based on the output of the counter 188. I have.
  • serial data sequentially input from Rx in is converted as parallel data at the timing given by the output of the counter 188, and is output in parallel from Rx out O to Rx 0 utk.
  • the second preliminary synchronization signal CL4 resets the counter 188 so that the serial data is converted to the parallel data at the correct timing.
  • the serial data is data having a plurality of unit data strings serially having many bits serially.
  • Each unit data row is composed of, for example, one bit for horizontal and vertical synchronization (two bits in total) and the number of bits obtained by adding the number of bits of one pixel of the video signal.
  • the upper 2 bits are for vertical and horizontal synchronization, respectively, and the remaining lower 18 bits are 6 bits each for R, G, B. Have been assigned.
  • the upper 2 bits are bits for horizontal and vertical synchronization, respectively, and the remaining 8 bits are allocated to R, G, and B, respectively.
  • the value obtained by multiplying the dot clock by 20 is the transfer rate (bps)
  • the dot rate is The value obtained by multiplying the clock by 26 is the transfer rate (bps).
  • the relationship between the dot clock CL0 and the multiplied clock CL1 is as follows: if the unit data string is 20 bits, for example, 500 MHz, which is a 20-times delay of a 25 MHz dot clock, is Used as clock CL1.
  • serial transmission may be performed on a plurality of transmission lines.
  • the unit data sequence is 20 bits.
  • the serial data is “00 XXXX... XXXXj, and the upper two bits are both“ 0 ", and each value X of the lower 18 bits becomes a value corresponding to each gradation data of R, G, and B.
  • One or more unit data strings are provided in the period T8 in FIG.
  • the upper two bits of the unit data column are “1” and the lower 18 bits are It is "0" and "1 10000... 0000", and this unit data string is detected as a signal for cueing when converting serial data into parallel data.
  • This unit data sequence is also provided in one or more columns in the period T7 in FIG. 9, and is referred to as a second data sequence.
  • the video synchronization period T 7 is a vertical synchronization period and a horizontal synchronization period. Means either one or both. In the present invention, it is not necessary to use the above-described cue signal for all of the vertical synchronization period and the horizontal synchronization period.
  • a cue signal may be formed only in the first one or a plurality of synchronization periods of a signal transmitted continuously for a plurality of frames.
  • a unit data string indicating a normal vertical synchronization period or a horizontal synchronization period is arranged in the video synchronization period T7 not used for cueing.
  • a unit data string is used in which only the most significant bit is "1" and the other 19 bits are all "0".
  • a unit sequence is used in which only the upper 2 bits are "1” and the other 19 bits are all "0".
  • the signal generating means 140 includes a data string detecting means 14 1 for outputting a first preliminary synchronization signal CL 7, and a second preliminary synchronization signal CL 7 based on the first preliminary synchronization signal CL 7. It has a flip-flop FF1, which is a synchronizing signal output means for outputting the synchronizing signal CL4, and a period setting signal generating means 144, which supplies a period setting signal CL6 to the data string detecting means 141.
  • the data sequence detector 141 temporarily detects a unit data sequence (W bits, for example, 20 bits) of the serial data DA 1 based on the clock CL 1. It has a shift register as a data holding means to hold.
  • the data string detecting means 141 is a data output simultaneously from the k lines which are the outputs of the shift register 142, and is held in the shift register 142.
  • the data column detecting means 14 1 is configured to output signals from output lines L 1 and L 2 which output the upper 2 bits of the unit data sequence held in the shift register 142, It has an AND gate AND1 for inputting the period setting signal CL6 from the setting signal generating means 144 and each output from a plurality of inverters I NV 142-1 to 142-K.
  • the flip-flop F F1 as the synchronization signal output means outputs the second spare synchronization signal CL4 based on the first spare synchronization signal CL7 which is the output of the AND gate AND1.
  • the flip-flop FF1 is switched to the second pattern only when the unit data string held in the shift register 142 has a specified pattern (111 000 "000") and the period setting signal CL6 is "1".
  • the preliminary synchronization signal CL 4 can be output.
  • the standby synchronization signal output means is formed by INVA 142-1 to 142- 142, lines L1, L2, and AND gate AND1.
  • the flip-flop FF1 as a synchronizing signal output means is provided for removing glitches at the transition between the shift register 142 and the AND gate AND1. Then, the second preliminary synchronization signal CL4 is output one by one like the first preliminary synchronization signal CL7.
  • the second preliminary synchronization signal CL4 is output from the flip-flop FF1 in correspondence with the first preliminary synchronization signal CL7.
  • a power supply for counting the second preliminary synchronization signal CL4.
  • This counter counts up a plurality of second preliminary synchronization signals CL 4 corresponding to the synchronization period T 7 and outputs a synchronization signal for cueing the video signal.
  • the synchronization signal output means includes, in addition to the configuration of the flip-flop FF1, a counter (not shown) for counting the second preliminary synchronization signal CL4, and a counter output based on the counter output.
  • the period setting signal generating means 144 sets a period in which a plurality of first preliminary synchronization signals CL 7 are continuously output as a first period (T7 in FIG. 7), and sets a period from the beginning to the end of the first period.
  • the period setting signal CL6 that has a predetermined potential over the second period T1 is generated when the period including is set as the second period (T1 in FIG. 7).
  • the AND gate AND 1 in the data string detecting means 141 outputs the first preliminary synchronization signal CL 7 only when the period setting signal CL 6 is “1”.
  • the first preliminary synchronization is performed.
  • the signal CL7 becomes "1"
  • the flip-flop FF1 outputs the second preliminary synchronization signal CL4 at this time. Since the first period T7 functions as a gate for outputting the second preliminary synchronization signal CL4, this embodiment is referred to as a detection gate method.
  • the period setting signal generating means 144 generates an SR-FF output (video synchronization detection signal) shown in FIG. 7 based on the clock CL 1 and the first preliminary synchronization signal CL 7. As described above, by setting the output to the H level over a predetermined period (T 1), control is performed so that the second preliminary synchronization signal CL 4 is output only during this period T 1.
  • the period setting signal generation means 144 counts based on the clock CL1 and the inverter INV144 which receives the output CL7 of the AND gate AND1, and outputs the output of the inverter INV144.
  • the count value 145 is set to a preset value X 1 (X) based on the count value 145 as the counting means set to the CLR (clear) state by the clock CL 1 and the count value 145. 1 1-X 1 2-X 13-X 14)
  • the count value is preset based on the comparator 1 as the first setting means for outputting the output signal 147-1 when it reaches the count value, and the count value of the clock CL 1 and count value 145.
  • Comparator 3 as the third setting means, output signal 147—1 of comparator 1 and output signal 147—3 of comparator 3 and inver overnight
  • the NOR gate NOR 1 that receives the output of I NV 144 as an input, and the output of this NOR gate NOR 1 puts it in the SET state, As RE SET state by the output signal 1 47 - 2 Les Isseki 2, and includes an SR unfavorable flop FF 2 outputs a period control signal CL 6, the.
  • Comparator Night 1 has a function of setting the beginning of period T1 in FIG. 7, and Comparing Night 2 has a function of setting the end of period T1 in FIG. Therefore, it is preferable that the set value X 1 of the comparator 1 is set to the force value of the period T 2 + T 3 in FIG. 7, and the set value X 2 of the comparator 2 is set in the period T 3 in FIG. It is preferable to set the count value to minutes.
  • the set value X3 is set to be as follows.
  • the output signal 147-3 of the comparator 3 goes low, and the count 145 starts counting when the EN input is at the high level. Then, stop the L level level power count, and the count 145 holds the current value. Then, while the count 1 4 5 is stopped at the value of X3, the output signal 147-3 is set to the L level, The period setting signal CL 6 remains at H level.
  • the comparator N as a setting means for setting the period is connected to the output line Xn of the counter 145 at a plurality of stages (N stages) as necessary.
  • the clock C L1 output from the optical-electrical converter 150 is input to the serial-parallel converter 130 via the receiver 160-2.
  • the clock CL1 is also input to the signal generation means 140.
  • the serial data DA1 is converted to the parallel data R, G, B, and H-syn based on the clock CL4 from the signal generating means 140 and the clock CL1.
  • c, V converted to syn c and output.
  • R, G, B, H-sync, and V-sync are input to the other information processing device 100 provided on the transmission device side. Further, the clock CL5 from the signal generation means 140 is also input to the information processing device 100.
  • the serial data DA1 and the clock CL1 are input to the signal generating means 140, respectively. Then, as shown in FIG. 3, the serial data D A1 is first input to the shift register 142 of the data string detecting means 141 provided in the signal generating means 140.
  • each unit of serial data (for example, 20 bits) is held, and the output signal of shift register 142 is The upper 18 bits are connected to the input terminals of the AND gate A ND 1 via lines L 1 and L 2 via the INV 142-k and the upper 2 bits. Is entered.
  • the output terminal of AND gate AND 1 is only output when the output of shift register 142 outputs 11 000 ⁇ 000 (20 bits) and the period setting signal CL 6 becomes ⁇ level. Outputs H level.
  • This output signal is input to the D input terminal of the flip-flop FF1 and to the inverter 144.
  • the second preliminary synchronization signal CL4 is output from the Q output of the flip-flop FF1.
  • the second preliminary synchronization signal CL 4 is output as ⁇ level.
  • the video sync signals (horizontal sync signal ⁇ —sync, vertical sync signal V—sync) are active.
  • the lower 18 bits indicate the gradation value of the video signal (R, G, B).
  • the lower 18 bits do not need to have any meaning, and the second data in the video synchronization period T7 in FIG.
  • the lower 18 bits are all set to L level, and the specified bit pattern for cueing is used.
  • the period T8 in FIG. 6 in which the video synchronization signal is disabled there may be a case where 2 bits “H” continue, followed by 18 bits “L”.
  • the period setting signal CL 6 is set to “H” only during the period T 1 including the period T 7 in which the video synchronization signal is enabled (H level).
  • the second preliminary synchronization signal CL4 is output from the signal generation means 140 only during T1. That is, the period from immediately before the video synchronization signal goes to the H level to immediately after the video synchronization signal goes to the L level (T1 period in FIG. 7), the period setting signal CL6 output from the SR flip-flop FF2. Output to H level.
  • the output of the AND gate AND 1 in FIG. 3 is at the H level, and the second preliminary synchronization signal CL 4 is output. .
  • the unit data sequence during the serial data transmission is “11 000 ⁇ '00” (20 bits).
  • a pattern of one cycle (T11 period) is repeated in a plurality of columns (for example, six columns in FIG. 6).
  • the output of the second preparatory synchronization signal CL4 is, for example, due to the configuration of the flip-flop FF1 in FIG. 3 or the like, the first unit data in the second data string in the period ⁇ 7
  • the output of the first bit in the column “11 000 ⁇ --00” (20 bits) is output with a delay of ⁇ 12 (1 clock) as shown in Figures 6 and 7.
  • the first preliminary synchronization signal CL7 corresponding to the unit data “11 000 ⁇ ' ⁇ 00” (20 bits) during the period ⁇ 7 is equal to the period corresponding to the beginning of the period ⁇ 7. ⁇
  • the output interval of each first preliminary synchronization signal is period ⁇ 11, and the interval of each unit data string “11 000 ⁇ 00” (20 bits) It can be said that the evening timing in which the second preliminary synchronization signal CL 4 is formed at the ⁇ level and accurately reflects the timing of the start position of the video signal period ⁇ 8 is formed.
  • the unit data sequence “11 000 ⁇ ⁇ 00” (20 bits) in the period ⁇ 7 is detected from the serial data and the second spare is determined based on this detection.
  • Synchronous signal CL 4 can be output. Accordingly, when the serial / parallel conversion unit 130 converts the serial data consisting of a plurality of groups of unit data strings into parallel data, the output of the second preliminary synchronization signal CL4 causes the period ⁇ Since the position of the first bit of the 8 video signal can be detected, the first bit of the video signal can be output from, for example, the RX 0 ut 1 terminal. Reliable serial-parallel conversion can be performed.
  • the generation of the unit data string “11 000 ⁇ 00” (20 bits) for cueing is performed in parallel with the input of the parallel / serial conversion unit 20 in the transmitter 12 in FIG. Since the input of the synchronizing signal H-sync and the input of the vertical synchronizing signal V-sync are formed, they can be formed by the transmission device 12.
  • the first preliminary synchronizing signal CL7 and the clock CL1 from the output terminal of the AND gate AND1 are input to the period signal generating means 144.
  • the first preliminary synchronization signal C L7 is input to the inverter I NV 144, and the output signal from the inverter I N 144 is input to the terminal C L R of the counter 145. Therefore, when the first preliminary synchronization signal CL7 is at the H level, the counter 145 is cleared. This is shown in the evening chart in Figure 7. In FIG. 7, the counter 145 is CLR (cleared) every time the first preliminary synchronization signal CL7 becomes H level.
  • the counter 145 counts the clock CL1, and when it reaches the count value after the elapse of the T3 period shown in Fig. 7, the output of the comparator 2 (146-2) Becomes L level.
  • the output signal from the comparator 2 (146-2) is input to the RESET input of the SR flip-flop FF2, and the period setting signal CL6 which is the output of the SR flip-flop FF2 as shown in FIG. Becomes L level.
  • the end of the second period T1 shown in FIG. 7 is set.
  • Counting 1-45 continues counting clock CL 1 and the period in Figure 7 When the count value corresponding to the interval (T 3 + T 2) is reached, the output of comparator 1 (146-1) becomes L level.
  • the SR flip-flop FF2 enters the SET state via the NOR gate NOR1, and the period setting signal CL6, which is the output of the SR flip-flop FF2, goes high. Therefore, the beginning of the second period T1 shown in FIG. 7 is set.
  • the SR flip-flop is turned on.
  • the period setting signal CL6, which is the output of FF2, can be set to the H level.
  • the period setting signal CL6 can be set to the H level over the period T1 by the comparison 1 (146-1) and the comparison 2 (146-2).
  • the unit data sequence of the video signal accidentally becomes the prescribed pattern 1100 0 ⁇ -000 (20 bits)
  • the counter 145 is reset (cleared), and then the output of the comparator 2 becomes L level after the elapse of the T3 period.
  • the period setting signal CL 6 becomes the H level during the period other than the period T 7, and other than the period T 7, the regulation pattern 1
  • the first preliminary synchronization signal CL7 is output from the AND gate AND1, but the possibility that the above-mentioned unit data string (1 1 1 1 Synchronization signal CL 7 rarely continues more than once.
  • the counter 145 reaches the count value corresponding to the period ⁇ 3, so that the comparator 145 as shown in FIG.
  • the output of the comparator 1 (146-1) becomes L level.
  • the comparator 3 sets the SR flip-flop FF2 via the N0R gate N0R1 instead of the comparator 1, and sets the period setting signal CL6 to the H level. Can be set.
  • the enable input EN of the count 145 goes low, so that the count operation stops and the power is turned off.
  • the count of 145 is still held at X3. Accordingly, the period setting signal CL6 can be maintained at the H level thereafter over the period T5 in FIG. After the elapse of the period T5, since the original cueing unit data string of 1100... -000 (20 bits) is detected, it is possible to return to the normal cueing operation.
  • a surface-emitting laser particularly a multi-wavelength surface-emitting laser, a multi-beam surface-emitting laser, or the like is used as the electrical-to-optical signal conversion means 50 on the transmission side.
  • the edge-emitting laser has a relatively large threshold value of 20 to 50 mA. Therefore, a large bias current had to flow.
  • feedback control auto power control
  • a dedicated driver is required to use an edge-emitting laser, which complicates the system.
  • the surface emitting laser used in this example has a small threshold value of 0.05 to 10 mA and can almost eliminate the temperature dependence of the threshold value. A light emitting laser can be driven.
  • the cost of the laser driver can be reduced. For this reason, for example, an optical signal corresponding to an electric signal can be obtained simply by connecting the output side of the CM0S circuit constituting the parallel-serial conversion unit to the surface emitting laser, and the system configuration is simple and low cost. You can do something special. Further, since the surface emitting laser is of a single longitudinal mode, it has excellent monochromaticity, high wavelength stability, and high coupling efficiency with an optical fiber.
  • a surface emitting laser emits light perpendicular to the semiconductor substrate surface, it can be mounted as a chip-bonded hybrid IC on an IC chip such as a CMOS circuit. Also, the package can be reduced to one and the cost can be reduced.
  • a multi-wavelength surface emitting laser surface emitting lasers of different wavelengths can be arranged at intervals of several tens of microns. For this reason, by combining a large-diameter (100 micron or more) optical fiber and a multi-wavelength surface emitting laser, it is possible to transmit light of different wavelengths emitted through a single optical fiber. Therefore, a single optical fiber can transmit a clock multiplied by two times the serial data, or multiple serial data and a clock multiplied by two times.
  • a multi-beam surface emitting laser since a single semiconductor substrate has a plurality of light emitting points (light emitting portions) due to the cross-sectional structure of the semiconductor, the plurality of light emitting points and the optical fiber There is also an effect on the layout that the positioning with the light incident portion becomes easy.
  • the emission point of the multi-beam surface emitting laser is set to correspond to the arrangement of the optical fibers. What is necessary is just to arrange
  • the first bit can be recognized at the time of conversion from serial data to parallel data by detecting a pattern. Therefore, the information of the first bit is not included in the clock, Real parallel conversion becomes possible, and a multiplied clock CL1 can be transmitted instead of the dot clock CL0.
  • the number of pixels does not need to completely match the number of pixels of the RGB of the CRT.
  • the conversion by the serial-parallel conversion unit can be performed accurately, image deterioration on the liquid crystal display panel can be prevented.
  • the receiver since the receiver does not need PLL, cost can be reduced.
  • the frequency of the multiplied clock CL1 is relatively high, the transmission of the clock signal, video information, and the like multiplied by the optical signal can reduce the electromagnetic interference caused by the transmission of the electric signal as in the past. This can significantly reduce EMI.
  • the transmission distance is limited in the conventional analog system.
  • long-distance transmission is possible by combining the digital system and optical transmission.
  • an extremely large transmission amount is required.
  • higher transfer capacity, longer distance, thinner cables, and lower power consumption are possible.
  • the bandwidth can be reduced without increasing the number of fibers, large-capacity data can be transferred in the same bandwidth, and a high-resolution large display can be operated. Further, by using a multi-beam surface emitting laser, the transfer capacity can be increased without increasing the cost of the surface emitting laser.
  • the serial / parallel converter 120 of the present example includes a serial / parallel converter 130, a signal generator 140, and a receiver 60—1.6.
  • a PIN amplifier preamplifier (transimpedance amplifier) and the like are arranged in the optical-electrical conversion means 150.
  • the parallel-to-serial converter 20, PLL 30, and driver 40-1 ⁇ 40-2 are configured on a single chip.
  • a single chip including dryno 40-1 and 40-2 can be made into a single chip only if the driver can be configured with a CM • S circuit using a surface emitting laser as described above.
  • an interval (period T 9) is formed between the data sequence of the video synchronization signal of serial data and the data sequence of the video signal.
  • the present invention is not limited to this, and may be formed so as to generate the timing chart shown in FIG. 10 without forming the period T9.
  • FIGS. 11A and 11B are block diagrams showing an example of a serial / parallel converter using a method called an additional bit method instead of the above detection gate method. The detailed description of the same components as those in the first embodiment is omitted.
  • the synchronization signal generation unit 200 differs from the synchronization signal generation unit of the first embodiment in that a specified bit pattern for cueing is stored as a unit data sequence transferred as serial data.
  • the synchronization signal CL4 is output only when a unique pattern data string is detected, which cannot occur during the tuning.
  • the unit data string is composed of 2 ⁇ bits, which is the sum of 2 bits for vertical and horizontal synchronization.
  • a unit data string is composed of 21 bits by adding, for example, one additional bit.
  • the most significant bit is used for vertical synchronization (H level during the vertical synchronization period)
  • the second most significant bit is an additional bit (usually H level)
  • the upper 3 bits are used for horizontal synchronization (H level during the horizontal synchronization period)
  • the other 18 bits are allocated 6 bits each for R, G, B gradation.
  • the unique pattern data sequence used for cueing is set to 11 1 1 000... 000 (21 bits).
  • the unit of the image display period is 0 1 0 XXX. ⁇ -XXX (21 bits).
  • the circuit configuration of the synchronization signal generator 200 is as follows.
  • the inverters INV 203-1 to 203-k, the lines L1, L2, L3, the AND gate AND200, and the shift register 202 It is possible to configure a data sequence detecting means for detecting a data sequence composed of a unique pattern.
  • the flip-flop FF200 has the same function as the flip-flop FF1 in the first embodiment.
  • a data string generation means that forms an example of a unique pattern in serial data at the transmitting device in advance What is necessary is just to form the parallel-to-serial conversion unit 210.
  • the parallel-to-serial converter 210 differs from the parallel-to-serial converter of the first embodiment in that the input terminal corresponding to the upper second bit is connected to V DD (H level potential), and the remaining bits are connected.
  • Input terminal TX is connected to V DD (H level potential), and the remaining bits are connected.
  • n 0 to Tx ink are normal input terminals.
  • the input for generating the upper 2 bits “1 I” is performed.
  • the vertical synchronization signal H—sync is input to the input terminal Tx in 0 corresponding to the most significant bit
  • the horizontal synchronization signal V—sync is input to the input terminal Tx in 1 corresponding to the third most significant bit. Is input, and R, G, B gradation values are input to the other bits.
  • the unique pattern is not limited to the above example, but may be any unit pattern of a pattern not included in the video signal, and various patterns may be considered.
  • the number of additional bits is one, but the number of additional bits may be N (N ⁇ 1).
  • the electronic apparatus of the present embodiment includes the above-described serial / parallel converter 120 and an information processing device 100 connected to the serial / parallel converter 120.
  • the internal configuration of the information processing apparatus 100 is, for example, the one shown in FIG.
  • the information processing device 100 receives the video signals R, G, B, the horizontal synchronizing signal H SYNC and the vertical synchronizing signal VSY NC from the serial / parallel converter 120, and writes a write address S WA ⁇ write data.
  • D 1 Frame read circuit for sending write read switching signal S RD ⁇ 102, Frame memory 106 for storing video signal D 1, and frame memory 106 for frame memory It is connected to a frame memory readout and liquid crystal display control circuit 103 that reads out video signals as display data D2, a liquid crystal display panel 104 that displays video, and a frame memory 106, which is used to interpolate, correct, and expand video data.
  • a video processing circuit 101 for performing such operations.
  • a write address conversion circuit 105 for converting a write address based on the clock control signal CL5 and supplying the converted address to the frame memory 106 is provided.
  • the frame memory writing circuit 102 generates the write address SWA based on the horizontal synchronization signal HS YNC and the vertical synchronization signal VS YNC from the serial / parallel conversion device 120, and converts the write address. Supply to circuit 105.
  • the frame memory writing circuit 102 synchronizes the video signals R, G, and B with the vertical synchronizing signal VS YNC, and writes the write data D 1 corresponding to the horizontal synchronizing signal HS YNC. Sends the tread change signal SRD to frame memory 106.
  • the write address conversion circuit 105 converts the write address SWA into an arbitrary address and sends it to the frame memory 106.
  • Frame memory 106 enters write mode in synchronization with signal SRD. Write data D1 to a predetermined address.
  • the frame memory readout and liquid crystal display control circuit 103 inputs the signals H SYNC and VS YNC, reads out the signals in the order written in the frame memory 106, and supplies them to the liquid crystal display panel 104 together with the liquid crystal control signals. I do.
  • the liquid crystal display panel 104 has a liquid crystal display driver, and this driver displays an image corresponding to a predetermined number of horizontal synchronization signals HSYNC in one frame based on a liquid crystal control signal.
  • the video synchronizing signals R, G, and B in one frame are taken into the frame memory 106 in correspondence with the vertical synchronizing signal V SYNC and the horizontal synchronizing signal H SYNC, and the taken video signal is converted into the vertical synchronizing signal VS YN It is read from the frame memory 106 based on C and the horizontal synchronization signal HSYNC, and is displayed corresponding to a predetermined horizontal synchronization signal.
  • a driving unit and a display panel are configured as an LCD module, and the driving unit includes a signal line driver, a scanning line driver, a power supply circuit, and the like.
  • a display information output source may be provided in the electronic device.
  • the display information output source includes a memory such as a ROM and a RAM, a tuning circuit for tuning and outputting a television signal, and the like.
  • the liquid crystal display control circuit can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, and the like.
  • Electronic devices with such a configuration include liquid crystal projectors, multimedia-compatible personal computers (PCs), and engineering work stations (EWS), word processors, televisions, televisions, viewfinders, and direct-view monitors. Examples include a tape recorder, a computer, a POS terminal, and a device with a touch panel.
  • PCs personal computers
  • EWS engineering work stations
  • word processors televisions, televisions, viewfinders, and direct-view monitors.
  • Examples include a tape recorder, a computer, a POS terminal, and a device with a touch panel.
  • FIG. 15 shows an example in which the above-mentioned data transmission system is applied to a general personal computer and a liquid crystal display device.
  • a PC 300 is used as one information processing device, and a liquid crystal display device 400 is used as the other information processing device.
  • a serializer 320 is used for the serial / parallel converter, and a deserializer 430 is formed as the parallel / serial converter.
  • a plurality of optical fibers 350 are formed as transmission means. That is, a plurality of transmission paths for serial data transmission are formed.
  • a plurality of serial data can be transferred in parallel according to the data capacity. It should be noted that the transmission path for transmitting the clock may be formed by a plurality as necessary.
  • the sequence of unique pattern data is set to 1 1 1 1 000 '... 000.
  • the present invention is not limited to this, and it is sufficient if the sequence is a unique pattern data sequence that is not in the video signal. 1 10000 ”“ 0 000 ⁇ , 0000 1 1 1 ”“ 0000 ⁇ 000 1 1 1 1 ”, etc.
  • the circuit configuration is such that the corresponding bit of the parallel-to-serial conversion unit on the transmission side as the unique pattern generation unit described above is used.
  • the position of the pin that becomes “1” is set to be “ ⁇ ” level, and the wiring configuration between the input of the AND gate AND 1 and the shift register 142 of the synchronization signal generation unit related to the signal generation means is changed. What is necessary is just to arrange according to each said unique pattern.
  • the unique pattern data string is “0000.
  • the three from the left are Ll, L2, and L3, and the rest are all inverters NV.
  • the case where an LCD display is used as the liquid crystal display device has been described.
  • the present invention is not limited to this.

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Description

明 細 書 シリアルパラレル変換装置、 半導体装置、 電子機器及びデータ伝送システム 技術分野
本発明は、 シリアルパラレル変換装置、 半導体装置、 電子機器及びデ —夕伝送システムに関し、 特に、 液晶ディスプレイ、 大型高解像度のフ ラッ トパネルディスプレイ、 液晶プロジェクタ、 マルチディスプレイシ ステム等に、 情報処理装置からデジタル画像情報を伝送する装置に関す る。 背景技術
映像情報を伝送するデ一夕伝送システムとして例えば図 1 6に示すよ うなシステムが公知である。 このような表示装置へのデジタル画像情報 の伝送手段と しては、 1対又は複数対の線を用いた L VD S (Low Voltage Differncial Signal) 技術が知られている。
同図のデ一夕伝送システムでは、 L VD Sケーブル 5 60を用いて一 方の情報処理装置 500から他方の情報処理装置 6 00へ向けてデータ 転送を行なっている。
この場合送信側では、 ドッ トクロック C L 5 1 0を P L L 5 30にて 遁倍したクロック C L 5 1 1に基づいて、 送信側の情報処理装置 500 からの映像情報等のパラレルデータ 5 1 3を、 パラレルシリアル変換部 520にてシリアルデータ 5 14に変換する。
そして、 ドッ トクロック C L 5 1 0同様のクロック C L 5 1 2 - シリ アルデータ 5 1 4を、 ドライバ 540 ( 540— 1 . 540— 2 · · ) - ケーブル 5 6 0 ' レシーバ 6 30 ( 630 - 1 · 630 - 2 · · ) を介
1E送する。 次に、 クロック CL 5 1 2同様のクロヅク CL 60 1を P L L 62 0 にて遞倍したクロック C L 6 02に基づいて、 シリアルデータ 6 04を シリアルパラレル変換部 6 1 0にてパラレルデ一夕 6 05に変換し、 情 報処理装置 600に供給している。
ここにおいて、 ケ一ブルが 1対又は複数対のタイプでは、 ドッ トクロ ック C L 5 1 0 ( 5 1 2 ' 60 1 . 603) と、 符号化したシリアルデ 一夕 5 14 ( 6 04 ) とを伝送し、 受信側ではドッ トクロック C L 6 0 1を遲倍したクロック CL 602を生成して、 シリアル化されたデ一夕 をパラレルデータへと戻す。
シリアルデータをパラレルデ一夕に変換するためには、 シリアルデー 夕の各データ列の切れ目 （先頭位置） を判別する必要があるが、 図 1 8 に示すように、 この判別のための情報を与えるのがクロック C L 60 1 (CL 5 1 0、 C L 5 1 2 ) である。 つまり、 クロック CL 60 1の一 周期が単位デ一夕列の長さに対応しているので、 クロック CL 60 1の 立ち上がり （又は立ち下がり） のタイ ミングと、 シリアルデ一夕 604 の各データ列の先頭位置とは一定の時間間隔が保たれている。 そのため、 クロック C L 60 1の立ち上がり （又は立ち下がり） により、 シリアル データ 604の各データ列の先頭位置を知ることができるため、 ビッ ト ずれを起こすことなくパラレルデ一夕へと変換することができる。
しかしながら、 情報処理装置 500から出力される ドッ トクロック C L 5 1 0には大きなジッ夕を伴う場合が多く、 受信側ではクロックを抽 出したり、 ドッ トクロックを遁倍する際にこのジッ夕の影響を受け、 ノ ラレルデ一夕への変換、 データの再生が正常に行われないという問題点 があった。
即ち、 図 1 6及び図 1 8に示すように、 パラレルシリアル変換部 5 2 0では、 パラレルデ一夕 5 1 3の入力端子 T X i n O〜Tx i nkより 各パラレルデータ （A O) 、 · ·、 ( Ak) が入力され、 各パラレルデ 一夕 （A 0) 、 · ·、 （ Ak) を、 各々遁倍されたクロック C L 5 1 1 で順次サンプリ ングしてシリアルデータ （A O · · · Ak) へと変換す る。
そして、 ドッ トクロック C L 5 1 0と共に、シリアルデータ（ A 0 · · · Ak) は、 ドライノ 540によって、 L VD Sケーブル 5 60へと出力 される。
シリアルパラレル変換部 6 1 0においても、 図 1 6及び図 1 8に示す ように、 シリアルデ一夕 604の入力端子 R X i nよりシリアルデ一夕 (A 0 - · · Ak) を入力し、 週倍されたクロック CL 602の夕イ ミ ングでシリアルデ一夕 （A O · · · A k) をサンプリングする。
既に述べたように、 クロック C L 60 1の立ち上がり （又は立ち下が り） のタイ ミ ングにより、 シリアルデータ （A O · · · Ak) の先頭位 置を知ることができるため、 A Oが Rx o u t Oに、 八 1が1^ 0 \1 1に対応するように、 パラレルデ一夕 （AO) 、 · ·、 （Ak) を出力 することができる。
ここで、 図 1 9に示すように、 クロック C L 5 1 0にジッ夕が生じる と、 送信側で遲倍されたクロック C L 5 1 1と、 受信側で遞倍されたク ロック CL 602との間に位相差が生じ、 パラレルシリアル変換部 5 2 0にて変換されたパラレルデ一夕は、 シリアルパラレル変換部 6 1 0に て正確にデータ変換できない。 尚、 ジッ夕とは、 一般には、 図 1 9に示 すようば波形の乱れを意味する。
そして、 このようなジッ夕に伴い、 例えばシリアルパラレル変換部 6 1 0におけるシリアルデ一夕 6 04、 パラレルデータ 605、 C L 60 2 (通倍された信号） との関係を示した図 1 7のタイ ミ ングチャートで は、 クロック C L 60 1 · 6 0 2のタイ ミ ングと、 シリアルデ一夕の n 番目のデータ列の先頭位置と、 がずれ、 シリアルデータの各データ列の 切れ目 （先頭位置） さえも誤ることもある。
この主たる問題点は、 シリアルパラレル変換部 6 1 0が？ 1^ 62 0 にて遞倍されたクロック C L 6 0 2に基づいて、 変換を行なっているこ とに起因している。
ノ、'ラレルシリアル変換部 5 20、 シリアルパラレル変換部 6 1 0では それそれ P L L 5 2 0、 P L L 620によってクロックを通倍して、 遁 倍されたクロック 5 1 1、 602をそれそれ得ている。 そのため、 クロ ック 5 1 0にジッ夕があると遁倍されたクロック 5 1 1、 602の夕ィ ミングが図 1 9に示すようにずれてしまう。 このような状況下で、 遁倍 されたクロック 5 1 1を基準としてシリアルデータ 604を遁倍された クロック 602でサンプリングすると、 誤ったパラレルデ一夕を生成す ることになつてしまう。
また、 このジッ夕による位相のずれにより本来 Lレベルとなるべき箇 所が Hレベルと判定されたりするために、 データそのものの判別が困難 となったり、 データの内容が誤って読み込まれたりする恐れもある。 即 ち、 同期の外れたクロックに基づいて、 シリアルパラレル変換されるの で、 例えばパラレル変換後に、 本来出力ピンより R 0、 G 0、 B 0とな るべきデ一夕の出力が、 G 0、 B 0、 R 1と出力されたりして、 デジ夕 ルデ一夕が間違ったデータで出力されるという問題があった。
さらに、 ？ 1^中の¥〇0 (電圧制御型発振器） を安定させて発振さ せるには、 安定した電圧の電源を供給する必要があるが、 一般的には、 ロジック部などのノイズの影響を受けて、 電圧に変動が生じて、 P L L の発振を不安定化する。 送受信側で 2つの P L Lを使うことは、 正しく デ一夕が受信できるマージンを減らすことにもつながる。 また、 P L L を安定化させるために、 電源電圧の安定化を装置全体規模で改善する必 要があるため、 装置のコス トを引き上げる原因にもなつてしまう。 発明の開示
本発明は、 上記問題点を解決するためになされたものであり、 その課 題とするところは、 シリアルパラレル変換部での変換タイミングのずれ を解消し、 シリアルデータを正確にパラレルデータに変換し、 もって受 信側の表示画像を良好ならしめるシリアルパラレル変換装置、 半導体装 置、 電子機器及びデータ伝送システムを提供することにある。
本発明によれば、
( 1 ) 所定ビッ ト数の単位データ列を 1又は複数有する第 1のデータ列 が、 同期期間に続いて入力されるシリアルデータを、 該シリアルデ一夕 の元となるパラレルデ一夕からの前記シリアルデータへの変換に用いら れたクロックに基づいてサンプリングして、 前記単位データ列毎にパラ レルデ一夕に変換するデータ変換手段と、 前記シリアルデータに基づい て、 前記同期期間に対応する同期信号を生成する信号生成手段と、 を有 し、 前記シリアルデータは、 前記同期期間内に所定ビッ トパターンの前 記単位データ列を一又は複数有する同期検出用の第 2のデータ列を含み、 前記信号生成手段は、 前記第 2のデ一夕列中の前記単位データ列を検出 して前記同期信号を生成し、 前記データ変換手段は、 前記同期信号に基 づいて前記第 1のデータ列中の前記単位データ列の先頭位置を検出する ことを特徴とするシリアルパラレル変換装置、 が提供される。
上記 （ 1 ) の発明にかかる装置によれば、 シリアルデータは、 デ一夕 変換手段において、 パラレルデ一夕に変換される。 ここで、 シリアルデ —夕をパラレルデ一夕に変換する際のサンプリングクロックは、 そのシ リアルデータの元となるパラレルデ一夕のサンプリングに用いたク口ッ クと同じクロヅクを用いている。 従って、 パラレルシリアル変換時にサ ンプリングに用いたクロックにジッ夕等が生じていても、 それと同じク 口ックを用いるために、 シリアルパラレル変換時にタイ ミングずれが生 じることはない。 また本発明では、 そのサンプリングクロックの元とな る基準クロック （ドッ トクロックなど） を用いる代わりに、 信号生成手 段により、 シリアルデータの中の第 2のデータ列を検出することで同期 信号を生成している。 この同期信号により、 第 1のデ一夕列の先頭の単 位データ列の位置を検出でき、 このタイ ミングでパラレル出力の開始夕 ィ ミングを決定することができる。 また、 本発明によれば、 下記 （ 2 ) 〜 （ 8) のシリアルパラレル変換 装置が提供される。
( 2 ) 上記 （ 1 ) において、 前記第 2のデータ列中の前記単位データ列 のビッ トパターンは、 前記第 1のデータ列中の前記単位データ列のとり うるビッ トパターンとは異なるユニークパターンであることを特徴とす るシリアルパラレル変換装置。
かかる装置 （ 2 ) によれば、 第 1のデータ列中の単位デ一夕列を第 2 のデータ列と誤って検出することがなくなる。
(3) 上記 （ 2 ) において、 前記信号生成手段は、 前記クロックと前記 シリアルデ一夕とが入力され、 前記シリアルデータ中より前記第 2のデ —夕列中の前記単位データ列を検出することで、 前記同期信号を出力す るデータ列検出手段を有することを特徴とするシリアルパラレル変換装 かかる装置 （ 3 ) によれば、 シリアルデータから第 2のデ一夕列中の 単位デ一夕列を検出する度に同期信号を出力することができる。 この期 間は周期的に発生するので、 その度に同期信号を出力することができる。
(4) 上記 （ 3) において、 前記データ列検出手段は、 前記クロックに 基づいて、 前記シリアルデータを前記単位デ一夕列毎に一時保持するデ 一夕保持手段と、 保持された前記単位データ列が前記所定のビッ トパ夕 ーンになったときに前記同期信号を出力する同期信号出力手段と、 を含 むことを特徴とするシリアルパラレル変換装置。
かかる装置 （4) によれば、 データ保持手段により一旦単位データ列 を保持し、 この保持された単位データ列が予め同期信号出力手段にて設 定された規定のパターンになると、 同期信号が出力される。 従って、 第 2のデータ列を確実に検出することができる。
( 5 ) 上記 （ 1 ) において、 前記信号生成手段は、 前記クロックと前記 シリアルデータとが入力され、 前記シリアルデータ中より前記第 2のデ 一夕列中の前記単位データ列を検出する毎に、 予備同期信号を出力する データ列検出手段と、 前記データ列検出手段からの前記予備同期信号を 複数検出すると、 前記同期信号を出力する同期信号出力手段と、 を含む ことを特徴とするシリアルパラレル変換装置。
かかる装置 （ 5 ) によれば、 シリアルデータの中から第 2のデ一夕列 中の単位データ列を検出する度に予備同期信号を生成できる。 そして、 この期間は周期的に発生するので、 その度に予備同期信号を出力するこ とができる。 従って、 誤って 1発予備同期信号が生成されても、 同期信 号は第 1のデータ列の先頭位置を誤検出することがない。
( 6 ) 上記 （ 5 ) において、 前記データ列検出手段は、 前記クロックに 基づいて、 前記シリアルデータを前記単位データ列毎に一時保持するデ 一夕保持手段と、 保持された前記単位データ列が前記所定のビッ トパ夕 —ンになったときに前記予備同期信号を出力する予備同期信号出力手段 と、 を含むことを特徴とするシリアルパラレル変換装置。
上記装置 （ 6 ) によれば、 デ一夕保持手段により一旦単位データ列を 保持し、 この保持された単位データ列が予め予備同期信号出力手段にて 設定された規定のパターンになると、 予備同期信号が出力される。 従つ て、 第 2のデータ列を確実に検出できる。
( 7 ) 上記 （ 5 ) 又は （ 6 ) において、 前記信号生成手段は、 前記予備 同期信号が複数連続して出力される期間を第 1の期間とし、 前記第 1の 期間の始期から終期を含む期間を第 2の期間としたとき、 前記第 2の期 間中を所定の電位に規定する期間設定信号を生成する期間設定信号生成 手段をさらに有し、 前記予備同期信号出力手段は、 前記期間設定信号が 前記所定の電位になり、 かつ、 前記単位データ列が前記所定のビッ トパ ターンとなった時に、 前記予備同期信号を出力することを特徴とするシ リアルパラレル変換装置。
上記装置 （ 7 ) によれば、 予備同期信号は必ず同期期間とほぼ対応す る第 2の期間内にて発生する。 従って、 上記 （4 ) に係る装置とは異な り第 2のデータ列の単位データ列のビッ トパターンがユニークパターン でなくても、 同期信号が誤検出されることはない。
( 8 ) 上記 （ 7 ) において、 前記検出信号生成手段は、 前記予備同期信 号と前記クロックに基づいて、 前記第 2の期間の始期を設定する第 1の 設定手段と、 前記予備同期信号と前記クロックとに基づいて、 前記第 2 の期間の終期を設定する第 2の設定手段と、 前記第 1、 第 2の設定手段 の設定に基づき、 前記期間設定信号の電位を制御する手段と、 を含むこ とを特徴とするシリアルパラレル変換装置。
上記装置 （ 8 ) によれば、 例えば予備同期信号の出力後のクロックを カウントすることで、 第 2の期間の始期及び終期を第 1 , 第 2の設定手 段が設定でき、 それにより期問設定信号を発生できる。
また、 本発明によれば、 上記 （ 1 ) 乃至 （ 8 ) のいずれかのシリアル パラレル変換装置を半導体基板上に備えた半導体装置が提供される。 かかる半導体装置は、 上述のシリアルパラレル変換装置のワンチップ の I Cとして形成され、 種々の情報処理装置に搭載できる。
また、 本発明によれば、 上記 （ 1 ) 乃至 （ 8 ) のいずれかのシリアル パラレル変換装置と、 前記シリアルパラレル変換装置にて変換された前 記パラレルデ一夕と前記クロックとに基づいて画像表示を行なう表示部 と、 を含む電子機器が提供される。
かかる電子機器では、 上述のシリアルパラレル変換装置を用いること で、 データ伝送を行なうに際し、 表示部上での画像劣化が低減される。 また、 本発明によれば、 送信装置より受信装置にデータ転送するデー 夕転送システムにおいて、 前記送信装置は、 第 1のクロックとパラレル データとを出力する情報供給源と、 前記第 1のクロックを遁倍した第 2 のクロックを生成する手段と、 前記パラレルデータを前記第 2のクロヅ クにてサンプリングし、 かつ、 前記第 1のクロックに対応する期間の単 位データ列毎に、 同期期間中には所定ビッ 卜パターンの同期検出用の前 記単位データ列を 1または複数有する第 2のデ一夕列をシリアル出力し、 前記同期期間に続く期間に前記単位データ列を 1または複数有する第 1 データ列をシリアル出力するパラレルシリアル変換手段と、 を有し、 前 記受信装置は、 前記パラレルシリアル変換手段からのシリアルデ一夕と 前記第 2のクロックとを受信する手段と、 前記シリアルデータ中の前記 第 2のデータ列を検出して、 前記同期期間に対応する同期信号を生成す る信号生成手段と、 前記同期信号に基づいて、 前記シリアルデータ中の 前記第 1のデータ列に含まれる前記単位データ列の先頭位置を検出し、 前記第 2のクロックに基づいて前記シリアルデ一夕をサンプリングして、 前記単位データ列毎にパラレルデータに変換するシリアルパラレル変換 手段と、 を有することを特徴とするデータ伝送システム、 が提供される。 上記デ一夕伝送システムでは、 上記 （ 1 ) のシリアルパラレル変換装 置が受信装置として配置されている。 従って、 このシステムにおいても、 受信装置側にて上記 （ 1 ) の発明の効果を奏することができる。
上記デ一夕伝送システムでは、 前記送信装置は前記シリアルデータの 電気信号を、 光信号に変換する電気一光信号変換手段を有し、 前記電気 一光信号変換手段として、 面発光レーザが設けられていることが好まし い。
従来、 通信等に用いられる半導体レーザーとしては端面発光型レーザ 一等が挙げられるが、 この端面発光型レーザでは、 しきい値が 2 0〜 5 0 m Aの値で比較的大きいため、 大きなバイァス電流を流す必要があつ た。 また、 しきい値の温度依存性が大きいため、 光出力をモニタして光 出力が一定になるように電流を制御するフィ一ドバック制御 （ォートパ ヮーコントロール） が必要になる。 従って、 端面発光型レーザを使うた めには専用のドライバが必要になり、 システムが複雑化する。 これに対 して上記好ましい態様のシステムで用いられる而発光レーザは、 しきい 値が 0 . 0 5〜 1 0 m Aと小さく、 しきい値の温度依存性を殆どなくす ことができるため、 単純な変調回路のみで駆動可能である。 従って、 面 発光レーザを接続するだけで電気信号に対応した光信号を得ることがで き、 システム構成上もっとも単純で低コス トとなり、 レーザドライバ等 の低価格化が可能となる。
さらに、 面発光レーザは縦シングルモードが形成され、 単色性に優れ、 波長の安定度が高く、 光伝送手段との結合効率が高い。 さらに加えて、 面発光レーザは基板面に対して垂直に光を発するので、 C M O S回路等 の I Cチヅプ上に、 チップボンディングしたハイプリッ ド I Cとして実 装が可能である。 また、 パッケージを一つにでき低コス ト化できる。 カロ えて、 光信号で伝送することで伝送速度を高速化でき、 処理を高めるこ とができる。
一方、 上記データ伝送システムでは、 前記電気一光信号変換手段は、 多波長面発光レーザであることが好ましい。
かかる好ましい態様によれば、 多波長面発光レーザでは、 異なる波長 の面発光レーザが数十ミク口ンの間隔で配置され得るので、 径の比較的 大きい光伝送手段には、 これらの出射する異なる波長の光を少なくとも 一本の光伝送手段に結合できる。 従って、 少なくとも 1本の光伝送手段 でシリアルデ一夕とクロック、 あるいは複数のシリアルデ一夕とクロッ クを伝送することができる。
また、 上記データ伝送システムでは、 前記クロック及び前記シリアル データを伝送する伝送媒体を、 複数の光ファイバで構成し、 前記電気一 光信号変換手段としてマルチビーム面発光レーザを用いることが好まし い。
かかる好ましい態様によれば、 マルチビーム面発光レ一ザ一では、 一 枚の半導体基板小片上に、 一次元的、 又は二次元的に複数の発光部が配 列しているため、 複数本の光ファイバと、 この光ファイバの配列に対応 させて発光部を配置したマルチビーム面発光レーザを結合させることが でき、 当該複数の発光部と光ファイバ一の入光部との位置決めが容易と なる。 また、 低コス トで複数本のファイバによる伝送が可能になる。 図面の簡単な説明
図 1は、 本発明のデ一夕伝送システムの実施の形態の一例の全体を示 す機能プロック図である。
図 2は、 図 1のシステムにおける信号生成手段の詳細を説明するため のブロック図である。
図 3は、 図 1の信号生成手段の詳細を示す回路図である。
図 4は、 図 1のシリアルパラレル変換部の一例を示すプロック図であ る。
図 5は、 図 1のシリアルパラレル変換部の他例を示すプロック図であ る。
図 6は、 図 2のプロック図に示す構成の動作の一例を示すタイミング チャートである。
図 7は、 図 3の回路の動作の一例を示すタイ ミングチヤ一トである。 図 8は、 図 3の回路の動作の一例を示すタイ ミングチャートである。 図 9は、 図 2のプロック図に示す構成の動作の一例を示すタイミング チャートである。
図 1 0は、 図 2のブロック図に示す構成の動作の一例を示すタイミン グチャートである。
図 1 1は、 同図 （A ) は、 図 1のシステムにおける信号生成手段の他 の例の詳細を示す回路図であり、 同図 （B ) は、 図 1のシステムにおけ るパラレルシリアル変換部の詳細を示すプロック図である。
図 1 2は、 図 1 1の回路の動作を示す夕イ ミングチャートである。 図 1 3は、 図 1 2の回路にて伝送されるシリアルデータのデータ列の 一例を示す説明図である。
図 1 4は、 図 1のシステムにおいて接続された情報処理装置としての 液晶表示装置の詳細を示す機能プロック図である。
図 1 5は、 本発明に係る情報伝送システムの他の実施の形態の一例を 示すプロック図である。 図 1 6は、 従来のデ一夕伝送システムの全体構成を示すブロック図で ある。
図 1 7、 図 1 8、 及び図 1 9は、 図 1 6のシステムの動作を示すタイ ミングチャートである。 発明を実施するための最良の形態
以下、 本発明のシリアルパラレル変換装置をデータ伝送システムに適 用した実施の形態について、 図面を参照して具体的に説明する。
[実施の形態 1 ]
(システムの全体構成）
図 1は、 本発明のデータ伝送システムの一実施形態の全体構成をを示 している。 本形態のデータ伝送システム 1は、 一方の情報処理装置 1 0 と他方の情報処理装置 1 00との間で伝送手段 60を介してデータ伝送 を行うものである。
本例においては、 一方の情報処理装置 1 0をデ一夕の送信を行う送信 側として形成し、 他方の情報処理装置 1 00を前記データの受信を行う 受信側としている。 ここで、 一方の情報処理装置 10としては例えば P C (パーソナルコンピュータ） 等が挙げられ、 他方の情報処理装置 1 0 0としては例えば液晶表示パネルを備えた表示装置、 あるいは携帯機器 等が挙げられる。
従って、 情報処理装置 1 0には、 図 1に示すように、 パラレルシリア ル変換部 20、 P L L (フェイズロック ドル一プ） 30、 送信用ドライ バ 40— 1 · 40— 2、 電気一光信号変換手段 50等を含む送信装置 1 2が接続されている。 また、 情報処理装置 1 00には、 シリアルパラレ ル変換部 1 30、 信号生成手段 140、 受信用レシーバ 1 60— 1 - 1 60 - 2, 光一電気信号変換手段 1 5 0等を含む受信装置 108が接続 されている。 なお、 受信用レシーバ 1 60— 1 · 1 60— 2、 光一電気 信号変換手段 1 5 0で入力手段を構成している。 そして、 一方の情報処理装置 1 0からはパラレルデ一夕とこれに同期 したドッ トクロックが出力され、 他方の情報処理装置 1 0 0にこれらの 信号を与えると画像が表示される。
この情報処理装置 1 0、 1 0 0間で伝送されるデータは、 例えば映像 同期信号 （水平同期信号 H— s y n c ·垂直同期信号 V— s y n c ) , 映像信号 （R ' G ' B) 、 クロック等が挙げられるが、 これらに限定さ れるものではない。 なお、 これら伝送されるデ一夕の伝送時における配 列等の詳細については後述する。
パラレルシリアル変換部 2 0は、 情報処理装置 1 0から出力されるパ ラレルデ一夕 （R ' G ' B ' H— s y n c ' V— s y n c ) を 1系列ま たは複数系列のシリアルデータへと変換するものである。 本例では、 例 えば 1 8ビッ トカラ一映像データを送信するものとすると、 入力側に R ' G ' B用に各 6本、 H— s y n c ' V— s y n c用に各 1本の計 2 0本、 出力側に 1本を有する端子構成としているがこれらに限定されず、 出力側は、 少なくとも入力側より少ない本数の端子であれば複数本形成 されていても構わない。
この変換に必要なクロック C L 1はクロック遞倍部としての P L L 3 0から得る。
P L L 3 0は、 情報処理装置 1 0から出力される基準クロックである ドッ トクロック C L 0 (画像情報のレ一トに対応） をシリアルデ一夕の レー トに対応するクロ ック C L 1 (遁倍されたクロック） へと遁倍する。 このドッ トクロック C L 0の周波数を例えば 2 5 MH zとすると、 上述 の 1 8ビッ トカラ一映像信号及び同期信号のためのクロック C L 1の周 波数は 5 0 0 MH z となる。
この 5 0 0 MH zの半分の周波数 2 5 0 MH zでも、 デューティ一比 が 5 0 %であれば、 立ち上がり、 立ち下がりの両エッジを利用して、 回 路を動作させることが可能である。 このとき回路は複雑になるが、 クロ ックの周波数が低いことから、 回路素子、 配線、 伝送路に必要な帯域を 低くできるため、 より実用的であり好ましい。 ただし、 以下では、 特に 注釈がない限り、 単純化のため 5 0 O M H zのクロックを使ったとして 説明する。
送信部としての ドライバ 4 0— 1 · 4 0— 2は、 パラレルシリアル変 換部 2 0から出力されたシリアルデータに対応した伝送信号、 及び P L L 3 0から出力された遞倍されたクロック C L 1に対応した伝送信号を 生成する。
そして、 電気一光信号変換手段 5 0により、 上記データ、 クロックに 各々対応する電気伝送信号は、 光伝送信号へと変換され、 伝送手段 6 0 を介して伝送される。 このように光伝送信号にすることで、 E M Iを回 避し、 長距離の伝送が可能となる。 また、 受信側で遁倍の必要がないの で受信側でのジッ夕は発生しない。
この電気一光信号変換手段 5 0は、 面発光レーザ、 多波長面発光レー ザ、 マルチビーム面発光レーザ等により形成することが好ましい。 また、 シリアルデータを伝送する伝送媒体である伝送手段 6 0は、 一又は複数 本の光ファイノ ' （プラスチックファイノ '、 あるいはプラスチッククラッ ドファイバ） で構成し、 その全長は例えば 1 0 0 m程度とすることが好 ましい。 尚、 本例においては、 この伝送手段 6 0として光ファイバ一を
1台の送信装置と 1台の受信装置との間で少なく とも 1本用いたが、 こ れに限定されず、 1台の送信装置と 1台の受信装置との間で、 複数本の 光ファイバを接続して、 複数対にしてデータ転送を行なう構成であって も良い。
受信側の光一電気信号変換手段 1 5 0は、 伝送されたシリアルデ一夕、 クロックに各々対応する光伝送信号を電気伝送信号に変換するものであ り、 例えば G a A s—P D等にて形成されることが好ましい。 また、 G a A sフォ トダイオードの他、 S i製 P I Nフォ トダイオード、 I n G a A s製 P I Nフォ トダイオード等を用いることが好ましい。
上記のようなデータ伝送システムの動作は、 先ず、 情報処理装置 1 0 から出力される水平同期信号 H— s yn c, 垂直同期信号 V— s yn c, R · G . Bの各データがパラレルシリアル変換部 20へ、 情報処理装置 1 0からのクロック CL 0が P L L回路 30へと入力する。
P L L回路 30にて遁倍されたクロック C L 1に基づいて、 パラレル シリアル変換部 20では、 複数例えば 20本の入力ラインより入力され る上記パラレルデ一夕 （A 0 ) 、 · ·、 （Ak) を、 クロック CL 1に 基づいて順次サンプリングして、 シリアルデ一夕 （A O · · - Ak) に 変換する。
このシリアルデ一夕は、 ドライバ 40— 1を介して電気—光信号変換 手段 5 0に入力される。 一方、 P L L 30から出力される遁倍されたク ロック C L 1も ドライバ 40— 2を介して電気—光信号変換手段 50へ と入力される。
電気一光信号変換手段 50にて光信号へと変換されたシリアルデ一夕、 クロック CL 1は、 例えば 2本の光ファイバ一で構成された伝送手段 6 0を介して送信装置から受信装置へと伝送される。
このような伝送手段 60を介して伝送されたシリアルデータ、 クロッ クの光信号は、 受信装置側に配設された光一電気信号変換手段 1 50に て再度電気信号へと変換される。
光—電気変換手段 1 50より出力されたシリアルデ一夕は、 レシーバ 1 60— 1を介して、 シリアルデ一夕 D A 1としてシリアルパラレル変 換部 1 30、 信号生成手段 140へそれそれ入力される。
また、 光一電気変換手段 1 5 0より出力されたクロック C L 1は、 レ シーバ 1 60— 2介して、 シリアルパラレル変換部 1 30、 信号生成手 段 140へそれそれ入力される。
(シリアルパラレル変換装置について）
本発明の特徴であるシリアルパラレル変換装置 1 2 0は、 図 1に示す ように、 シリアルパラレル変換部 1 30、 信号生成手段 140、 受信用 レシーバ 1 60— 1 · 1 60 - 2を含む半導体基板上に形成された 1チ ップ I cよりなる。
データ変換手段としてのシリアルパラレル変換部 1 30は、 送信側に て通倍されたクロック CL 1と、 信号生成手段 140からの第 2の予備 同期信号 C L 4とに基づいて、 レシ一バ 1 60— 1からのシリアルデ一 夕 D A 1をパラレルデ一夕 〔 （映像同期信号 （水平同期信号 H— s yn c ·垂直同期信号 V— s y n c) 、 映像信号 （R · G · B) 〕 に変換し て、 情報処理装置 1 00へと送る。
このシリアルパラレル変換部 1 30の構成としては、 種々のものが考 えられるが、 例えば図 4または図 5に示す構成とすることが好ましい。 具体的には、 図 4のシリアルパラレル変換部 1 30では、 シリアルデ —夕 （Rx i nをクロック C L 1に基づいて保持するデータ保持手段と してのシフ トレジス夕 1 3 1と、 第 2の予備同期信号 CL 4とクロック C L 1に基づいて動作する計数手段としてのカウン夕 1 33と、 この力 ゥン夕 1 33の出力とシフ トレジス夕 1 3 1の出力に基づいてパラレル デ一夕 （Rx o u t O〜Rx o u t K) を出力するラッチ回路 1 32と、 により構成されている。 これにより、 Rx i nより順次入力されるシリ アルデ一夕を、 カウン夕 1 33の出力で与えられるタイ ミングで、 パラ レルデ一夕として変換して、 Rx o u t 0〜Rx o u t kよりパラレル 出力する。 第 2の予備同期信号 C L 4はシリアルデータが正しいタイ ミ ングでパラレルデータに変換されるように、 カウン夕 1 33をリセッ ト する。 ·
また、 図 5のシリアルパラレル変換部 1 30では、 シリアルデータ D A 1を入力してパラレルデータに変換するデータ変換手段としてのデマ ルチプレクサ 1 82と、 後述する第 2の予備同期信号 C L 4とクロック CL 1に基づいて動作する計数手段としてのカウン夕 1 88と、 カウン 夕 1 88からの出力により R E S E T状態とすることでデマルチプレク サ 1 82の複数の各出力より各々出力されるデータの出力が各々制御さ れる複数の S Rフ リ ップフロ ップ 1 84 ( 1 84— 1〜 1 84— K) と、 これら各 SRフ リ ップフロップ 1 84 ( 1 84— 1〜 1 84— K) から の各々の出力を、 カウン夕 1 88の出力に基づいてラッチして出力する ラッチ回路 1 86と、 により構成している。 この場合にも、 Rx i nよ り順次入力されるシリアルデータを、 カウン夕 1 88の出力で与えられ るタイミングで、 パラレルデ一夕として変換して、 Rx o u t O〜Rx 0 u t kよりパラレル出力する。 第 2の予備同期信号 C L 4はシリアル デ一夕が正しいタイミングでパラレルデ一夕に変換されるように、 カウ ン夕 1 88をリセッ トする。
(シリアルデータについて）
本発明においてシリアルデ一夕とは、 多数ビッ トをシリアルに有する 単位データ列を、 複数列連続して有するデータである。 各単位デ一夕列 は例えば水平、 垂直同期のための各 1ビッ ト （計 2ビッ ト） に加えて、 映像信号の 1画素のビッ ト数を加えたビッ ト数にて構成される。 例えば 上述した 1 8ビッ トカラー映像を表示する場合には、 2ビッ ト （垂直、 水平同期） + 1 8ビヅ ト （R, G, Bの階調値） = 20ビッ トにて単位 データ列が構成される。 20ビッ トの単位デ一夕列は、 例えば上位 2ビ ッ トがそれぞれ垂直、 水平同期のためのビッ トであり、 残りの下位 1 8 ビッ トが R, G, Bに各 6ビッ トずつ割り当てられている。 24ビッ ト カラー映像を表示する場合には、 2 + 24 = 2 6ビッ トにて単位データ 列が構成される。 2 6ビッ 卜の単位デ一夕列は、 例えば上位 2ビッ 卜が それそれ水平、 垂直同期のためのビッ トであり、 残りが R， G, Bに各 8ビッ トずつ割り当てられている。
このため、 画面の画素数、 ドッ トクロック、 映像信号の転送レートは 下記の表の通りとなる。 画素数 卜"ツトクロック 18 'ットカラ - 24ヒ、、ットカラ -
VGA 640X480 25MHz 500Mbps 650Mbps
SVGA 800X600 40MHz 800Mbps 1.04Gbps
X G A 1024X 768 65MHz 1.3Gbps 1.69Gbps
S X G A 1280 X 1024 135MHz 2.7Gbps 3.5lGbps すなわち、 1 8ビッ トカラー表示の場合には、 ドッ トクロックを 2 0 倍した値が転送レート （bp s ) となり、 24ビッ トカラー表示の場合 には、 ドッ トクロックを 26倍した値が転送レート （b p s ) となる。 また、 ドッ トクロック C L 0と遞倍されたクロック C L 1の関係も、 単位データ列が 20ビッ トであれば、 例えば 2 5 M H zのドッ トクロッ クを 20倍に遲倍した 500MH zが、 クロック CL 1として用いられ る。
なお、 以下の説明では 20ビッ 卜のパラレル入力を、 送信装置 1 0側 にて 1本の伝送ライン 60にてシリアル伝送する例について説明するが、 複数の伝送ラインにてシリアル伝送しても良い。
以下、 単位デ一夕列が 20ビッ トの場合について説明すると、 図 6、 図 9の有効映像期間 T 8では、 シリアルデータは 「 00 XXXX · - · XXXXj であり、 上位 2ビッ 卜が共に "0" で、 下位 1 8ビッ トの各 値 Xは R, G, Bの各階調データに応じた値となる。 この単位データ列 は、 図 9の期間 T 8内に 1または複数列設けられ、 これを第 1のデ一夕 列と称する。 一方、 図 6、 図 9に示す映像同期期間 T 7では、 単位デ一 夕列の上位 2ビッ トが " 1 " で下位 1 8ビッ トは " 0 " であり、 「 1 1 0000 · · . 0000」 となっており、 この単位データ列がシリアル デ一夕をパラレルデータに変換する時の頭出し用の信号として検出され る。 この単位データ列も図 9の期間 T 7内に 1または複数列設けられ、 これを第 2のデータ列と称する。
ここで、 この映像同期期間 T 7とは、 垂直同期期間及び水平同期期間 のいずれか一方または双方を意味する。 そして、 本発明では垂直同期期 間及び水平同期期間の全てに上述した頭出し用信号を用いる必要はない。 例えば、 複数フレーム分連続して伝送される信号の最初の一つ又は複数 の同期期間にのみ頭出し用の信号が形成されているだけでもよい。 この 場合、 頭出しに用いられない映像同期期間 T 7には、 通常の垂直同期期 間または水平同期期間を示す単位データ列が配置される。 例えば、 垂直 同期期間を意味する場合には、 最上位ビッ トのみが " 1 " で他の 1 9ビ ッ トは全て " 0 " となる単位データ列が用いられる。 一方、 水平同期期 間を意味する場合には、 上位 2ビッ ト目のみが " 1 " で他の 1 9ビッ ト は全て " 0 " となる単位デ一夕列が用いられる。
(信号生成手段について）
次に、 信号生成手段 1 4 0の詳細な構成について、 図 2及び図 3を用 いて説明する。
信号生成手段 1 4 0は、 図 2に示すように、 第 1の予備同期信号 C L 7を出力するデータ列検出手段 1 4 1 と、 第 1の予備同期信号 C L 7に 基づいて第 2の予備同期信号 C L 4を出力する同期信号出力手段である フ リ ップフロップ F F 1と、 データ列検出手段 1 4 1に期間設定信号 C L 6を供給する期間設定信号生成手段 1 4 4とを有する。
デ一夕列検出手段 1 4 1は、 図 3に示すように、 クロック C L 1に基 づいて、 シリアルデ一夕 D A 1のうち単位デ一夕列 （Wビッ ト例えば 2 0ビッ ト） を一時保持するデータ保持手段としてのシフ トレジス夕 1 4 2を有する。
さらに、 データ列検出手段 1 4 1は、 シフ トレジス夕 1 4 2の出力と なる k本のラインより同時に出力されるデ一夕であって、 このシフ ト レ ジス夕 1 4 2にて保持された前記単位データ列のうち、 上位 2ビッ トを 除く K (二 W— 2二 1 8 ) ビッ トのデータ出力の電位を各々反転させる 反転素子としての複数のィンバ一夕 I N V 1 4 2 ( 1 4 2 - 1 - 1 4 2 - K ) を有する。 また、 デ一夕列検出手段 1 4 1は、 シフ トレジス夕 142にて保持さ れた前記単位データ列のうちの上位 2ビッ トを出力する出力ライン L 1、 L 2からの信号と、 期間設定信号生成手段 144からの期間設定信号 C L 6と、 複数のィンバ一夕 I NV 142— 1〜 142— Kからの各々の 出力とを入力する ANDゲート AND 1を有する。
同期信号出力手段であるフリップフロップ F F 1は、 この ANDゲ一 ト AND 1の出力である第 1の予備同期信号 C L 7に基づいて第 2の予 備同期信号 CL 4を出力する。 すなわち、 シフ トレジス夕 142で保持 された単位データ列が規定パターン （ 1 1 000 · · ' 000) となり、 かつ期間設定信号 C L 6が " 1 " のときにのみ、 フリ ヅプフロヅプ F F 1は第 2の予備同期信号 CL 4を出力できる。 なお、 本例では、 インバ 一夕 I NV 142— 1〜 142— Κ、 ライ ン L l、 L 2、 ANDゲー ト AND 1とで予備同期信号出力手段を形成している。
同期信号出力手段としてのフリップフ口ップ F F 1は、 シフ トレジス 夕 142と ANDゲート AND 1により生じるデ一夕の変わり目のグリ ツチを除去するために設けられている。 そして、 第 2の予備同期信号 C L 4は、 第 1の予備同期信号 C L 7同様に 1発ずつ出力される。
尚、 本例においては、 フ リ ップフロップ F F 1により、 第 1の予備同 期信号 C L 7に対応して第 2の予備同期信号 C L 4を出力する構成とし た。 ここで、 図 3では、 図示しないが、 本実施の形態では、 第 2の予備 同期信号 C L 4をカウントする力ゥン夕を設けることが好ましい。 この カウンタは、 同期期間 T 7と対応する複数の第 2の予備同期信号 C L 4 をカウントアップして、 映像信号の頭出し用の同期信号を出力する。 この場合、 同期信号出力手段は、 上記フ リ ップフロ ップ F F 1の構成 に加えて、 図示しない、 第 2の予備同期信号 CL 4をカウントするカウ ン夕と、 このカウン夕出力に基づいて第 2の予備同期信号 C L 4が複数 検出すると、 映像信号の頭出し用の同期信号を 1発出力する手段と、 を 有する。 こうすると、 後述のように誤って例えば 1発の第 1の予備同期信号が 検出されても、 同期信号が出力されることがない。
また、 期間設定信号生成手段 144は、 第 1の予備同期信号 C L 7が 複数連続して出力される期間を第 1の期問 （図 7の T 7) とし、 第 1の 期間の始期から終期を含む期間を第 2の期間 （図 7の T 1 ) としたとき、 第 2の期間 T 1中に亘つて所定の電位となる期間設定信号 C L 6を生成 するものである。
そして、 データ列検出手段 14 1中の ANDゲート AND 1は、 期間 設定信号 C L 6が " 1 " の場合に限って第 1の予備同期信号 C L 7を出 力することとなる。
このように、 本例においては、 上記規定パターンとなるという第 1の 条件に加えて、 期間設定信号 C L 6が Hレベルの電位となる第 2の条件 が満たされた時に、 第 1の予備同期信号 C L 7が " 1" となり、 このと きフ リ ップフロップ F F 1より第 2の予備同期信号 C L 4が出力される よう構成されている。 この第 1の期間 T 7は、 第 2の予備同期信号 C L 4を出力するためのゲートとして機能するため、 本実施の形態を検出ゲ 一ト方式と称する。
期間設定信号生成手段 144は、 図 3に示すように、 クロック CL 1 と、 第 1の予備同期信号 C L 7とに基づいて、 図 7に示す SR— F Fの 出力 （映像同期検出信号） に示すように、 出力を所定の期間 （T 1 ) に 亘つて Hレベルとすることで、 この期間 T 1中にのみ第 2の予備同期信 号 C L 4を出力するように制御するものである。
具体的には、 期間設定信号生成手段 1 44は、 ANDゲート AND 1 の出力 C L 7を入力とするイ ンバ一夕 I N V 144と、 クロック C L 1 に基づきカウントし、 前記インバ一夕 I N V 144の出力により C L R (クリア） 状態に設定される計数手段としてのカウン夕 145と、 前記 クロヅク CL 1とカウン夕 1 45のカウン夕値に基づいて、 カウン夕値 が予め設定された設定値 X 1 (X 1 1 - X 1 2 - X 1 3 - X 14) に到 達すると出力信号 1 47— 1を出力する第 1の設定手段としてのコンパ レ一夕 1と、 前記クロック C L 1とカウン夕 145のカウン夕値に基づ いて、 カウン夕値が予め設定された設定値 X 2 (X 2 1 ■ X 2 2 · X 2 3 · X 24) に到達すると出力信号 147— 2を出力する第 2の設定手 段としてのコンパレ一夕 2と、 前記クロック CL 1とカウン夕 145の カウン夕値に基づいて、 カウン夕値が予め設定された設定値 X 3 (X 3 1 · X 32 · X 33 · Χ 34 =カウン夕 145の終点） に到達すると、 出力信号 147— 3を出力してカウンタ 145をイネ一ブル状態とする 第 3の設定手段としてのコンパレー夕 3と、 コンパレー夕 1の出力信号 147— 1とコンパレー夕 3の出力信号 147— 3とインバ一夕 I NV 144の出力とを入力とする N ORゲート NOR 1と、 この NORゲー ト NOR 1の出力により S E T状態とし、 コンパレ一夕 2の出力信号 1 47— 2により RE S E T状態として、 期間設定信号 C L 6を出力する S Rフ リ ップフロップ F F 2と、 を含み構成される。
即ち、 コンパレ一夕 1は、 図 7の期間 T 1の始期を設定する機能を有 し、 コンパレ一夕 2は、 図 7の期間 T 1の終期を設定する機能を有する。 従って、 コンパレ一夕 1の設定値 X 1は、 図 7の期間 T 2 +T 3分の力 ゥント値に設定することが好ましく、 コンパレー夕 2の設定値 X 2は、 図 7の期間 T 3分のカウント値に設定することが好ましい。
また、 コンパレー夕 3は、 カウン夕 145でのカウント開始後、 図 7 に示す期間 T 3 +T 2 +T 1 3を越える期間 （カウン夕 145の終点） をカウント後に、 出力電位を例えば Lレベルとするよう設定値 X 3が設 定される。
即ち、 カウン夕 14 5が設定値 X 3に達すると、 コンパレ一夕 3の出 力信号 147— 3は Lレベルとなり、 カウン夕 145は、 イネ一プル E N入力が Hレベルの時カウント動作をして、 Lレベルの時力ゥントを止 め、 カウン夕 145は現在の値をホールドする。 すると、 カウン夕 1 4 5は、 X 3の値で停止したまま、 出力信号 147— 3を Lレベルにし、 期間設定信号 C L 6を Hレベルのままとする。
ここで、 シリアルデータ中に同期パターンを検出すると、 インバー夕 I NV44によってカウン夕がリセッ 卜されカウント動作が再開する。 尚、 より制御を精密にするために必要に応じて期間設定用の設定手段 としてのコンパレー夕 Nを、 カウン夕 145の出力線 Xnに複数段 （N 段） 接続して形成する構成としても良い。
(信号生成手段、 データ列検出手段、 同期信号出力手段の動作） 次に、 上記のようなデータ処理システムに係るシリアルパラレル変換 装置、 信号生成手段の動作を、 図 1、 図 3、 図 7及び図 8を用いて説明 する。
光—電気変換手段 1 50より出力されたクロック C L 1は、 レシーバ 1 60— 2を介してシリアルパラレル変換部 1 30へと入力される。 力 Π えて、 クロック CL 1は信号生成手段 140へも入力される。
シリアルパラレル変換部 1 30では、 信号生成手段 140からのクロ ック CL 4と、 クロック CL 1と、 に基づいて、 シリアルデ一夕 D A 1 が、 パラレルデ一夕 R、 G、 B、 H— s yn c、 V— s yn cに変換さ れて出力される。
これらの出力された各種データ; R、 G、 B、 H— s yn c、 V— s y n cは、 送信装置側に配設された他方の情報処理装置 1 00に入力され る。 また、 信号生成手段 140からのクロック CL 5も情報処理装置 1 00へ入力される。
ここで、 信号生成手段 140の動作を説明する。 信号生成手段 140 には、 シリアルデータ D A 1、 クロック C L 1が各々入力される。 そし て、 図 3に示すように、 シリアルデータ D A 1は、 先ず、 信号生成手段 140内に設けられたデータ列検出手段 14 1のシフ トレジス夕 142 に入力される。
シフ トレジス夕 1 42では、 シリアルデータの各単位デ一夕列 （例え ば 20ビッ ト） が保持され、 シフ トレジス夕 142の各出力信号は、 下 位 1 8ビッ トがインバ一夕 I NV 142— 1、 · · ·、 I N V 142 - kを介して、 上位 2ビッ トがライン L 1、 L 2を介して ANDゲート A ND 1の入力端子に入力される。
従って、 シフ トレジス夕 142の出力から、 1 1 000 · · · 000 ( 2 0ビッ ト） が出力され、 かつ、 期間設定信号 C L 6が Ηレベルにな つた時のみ、 ANDゲート AND 1の出力端子から Hレベルが出力され る。
この出力信号は、 フ リ ップフロップ F F 1の D入力端子と、 インバー 夕 I NV 144へと各々入力される。
そして、 フ リ ップフロップ F F 1の Q出力からは、 第 2の予備同期信 号 C L 4が出力される。 これにより、 期間設定信号 C L 6が Hレベルで あって、 単位データ列が 1 1 000 · · ' 000 ( 20ビッ ト） のとき のみ第 2の予備同期信号 C L 4が Ηレベルとなって出力される。
ここで、 伝送される単位デ一夕列には、 図 6に示すように、 上位 2ビ ッ トが映像同期信号 （水平同期信号 Η— s y n c、 垂直同期信号 V— s yn c) がアクティブであるか否かを意味し、 下位 1 8ビッ トは映像信 号 （R · G · B) の階調値を意味する。
従って、 上位 2ビッ トが Hレベルとなるとき （映像同期信号がイネ一 ブル） 、 下位 1 8ビッ 卜に意味を持たなくてよいため、 図 6の映像同期 期間 T 7内の第 2のデータ列を構成する単位データ列は、 下位 1 8ビッ トすべてを Lレベルになるように設定して、 頭出し用の規定ビッ トパ夕 ーンとしている。 ただし、 映像同期信号がディスィネーブルとなる図 6 の期間 T 8内にも、 2ビッ ト "H" が続いた後に 1 8ビッ ト "L" が続 く場合もあり得る。
そこで、 図 7に示すタイミングチャートのように、 映像同期信号がィ ネ一ブル （Hレベル） となる T 7期間を含む期間 T 1中にのみ期間設定 信号 C L 6を "H" とし、 この期間 T 1中にのみ第 2の予備同期信号 C L 4が信号生成手段 140から出力されれるようにしている。 即ち、 映像同期信号が Hレベルとなる直前より、 映像同期信号が Lレ ベルとなる直後までの期間 （図 7の T 1期間） 、 SRフ リ ップフロップ F F 2の出力である期間設定信号 C L 6の出力を Hレベルとする。 これ により、 期間設定信号 C L 6の出力が Hレベルとなる期間中にのみ、 図 3の ANDゲート AND 1の出力は、 Hレベルとなって、 第 2の予備同 期信号 C L 4が出力される。
尚、 図 6に示すように映像同期信号が Hレベルである期間 T 7中は、 シリアルデ一夕中の単位デ一夕列は、 「 1 1 000 · · ' 00」 （ 2 0 ビッ ト） を 1周期 （T l 1期間） とするパターンが複数列 （例えば図 6 では 6列） 繰り返えされる。 この場合に、 第 2の予備同期信号 C L 4の 出力は、 例えば図 3のフ リ ップフロップ F F 1等の構成に起因して、 期 間 Τ 7内の第 2のデータ列中の最初の単位データ列 「 1 1 000 · - - 00」 （ 20ビッ ト） の先頭ビッ 卜の出力に対して、 図 6、 図 7に示す 期間 Τ 1 2 ( 1クロック） だけ遅延されて出力される。
従って、 期間 Τ 7中の各単位デ一夕列 「 1 1 000 · ' · 00」 （ 2 0ビッ ト） に対応する第 1の予備同期信号 C L 7は、 期間 Τ 7の始期に 対して期間 Τ 1 2だけ遅延して出力されるが、 各第 1の予備同期信号の 出力間隔は期間 Τ 1 1で、 各単位データ列「 1 1 000 · · · 00」 （ 2 0ビッ ト） の間隔と等しく形成され、 第 2の予備同期信号 C L 4が Ηレ ベルとなる夕イミングは、 映像信号の期間 Τ 8の先頭位置のタイ ミング を正確に反映していると言える。
以上のようにして、 シリアルデ一夕の中から期間 Τ 7内の単位デ一夕 列 「 1 1 000 · ■ · 00」 （ 20ビッ ト） を検出し、 この検出に基づ いて第 2の予備同期信号 C L 4を出力できる。 これにより、 シリアルパ ラレル変換部 1 30にて複数の群の単位デ一夕列よりなるシリアルデ一 夕をパラレルデータに変換する際には、 前記第 2の予備同期信号 C L 4 の出力により、 期間 Τ 8の映像信号の先頭ビッ トの位置を検出できるの で、 映像信号の先頭ビヅ トを例えば R X 0 u t 1端子より出力でき、 正 確なシリアルパラレル変換を行なうことができる。
そして、 期間 T l 1毎に第 2の予備同期信号 C L 4が規定の数だけ力 ゥントされると、 そのタイミングでシリアルパラレル変換を行なうこと ができる。
なお、 本例においては、 頭出し用の単位データ列 「 1 1 000 · - · 00」 （ 20ビッ ト） の生成は、 図 1の送信装置 1 2側におけるパラレ ルシリアル変換部 20の入力に水平同期信号 H— s y n c、 垂直同期信 号 V— s y n cの入力が形成されていることから、 送信装置 1 2にて形 成することができる。
(期間設定信号の生成動作）
次に、 期間設定信号 C L 6の生成動作について説明する。
先ず、 期間信号生成手段 144には、 上記 ANDゲート AND 1の出 力端子からの第 1の予備同期信号 C L 7と、 クロック C L 1とが入力さ れる。
第 1の予備同期信号 C L 7はインバー夕 I NV 144に入力され、 ィ ンバ一夕 I N V 1 44からの出力信号は、 カウン夕 145の端子 C L R に入力される。 従って、 第 1の予備同期信号 C L 7が Hレベルの時には カウン夕 145はクリアされる。 この様子を示したのが、 図 7の夕イ ミ ングチャートである。 図 7において、 第 1の予備同期信号 C L 7が Hレ ベルとなる毎に、 カウンター 1 45は CLR (クリア） される。
ここで、 カウンター 145がクリアにされた後、 カウン夕一 145が クロック CL 1をカウントし、 図 7に示す T 3期間経過後のカウント値 に達すると、 コンパレー夕 2 ( 146 - 2) の出力は、 Lレベルとなる。 そして、 S Rフリップフロップ F F 2の R E S E T入力には、 コンパ レー夕 2 ( 14 6 - 2 ) からの出力信号が入力され、 図 7に示すように S Rフリツプフロップ F F 2の出力である期間設定信号 C L 6は Lレべ ルになる。 これにより、 図 7に示す第 2の期間 T 1の終期が設定される。 カウン夕一 1 45は引き続きクロック CL 1をカウントし、 図 7の期 間（ T 3 + T 2 )に相当するカウント値に達すると、 コンパレー夕 1 ( 1 46 - 1 ) の出力は Lレベルとなる。 これにより、 NORゲート NOR 1を介して S Rフ リ ヅプフロップ F F 2は S E T状態となり、 S Rフ リ ップフ口ップ F F 2の出力である期間設定信号号 C L 6は、 Hレベルと なる。 従って、 図 7に示す第 2の期間 T 1の始期が設定される。
以降は、 これを繰り返すことで、 図 7に示すように、 映像同期信号が ィネーブルとなる第 1の期間 T 7の始期から終期を含む第 2の期間 T 1 にて、 S Rフリ ツプフ口ップ F F 2の出力である期間設定信号 C L 6を Hレベルとすることができる。
このようにして、 コンパレ一夕 1 ( 146— 1 )、 コンパレ一夕 2 ( 1 46 - 2 ) により、 期間設定信号 C L 6を T 1期間に亘つて Hレベルと することができる。
次に、 例えば図 8に示すように、 コンパレー夕 1の出力が Lレベルに なった後に、 映像信号の単位データ列が偶然に規定パターン 1 1 00 0 · · - 000 ( 20ビッ ト） となる場合がある。 この場合、 カウン夕 145がリセッ ト （クリア） され、 その後 T 3期間経過後にコンパレ一 夕 2の出力が Lレベルとなる。 こうすると、 期間設定信号 CL 6が期間 T 7以外に Hレベルとなり、 かつその期間 T 7以外に、 規定パターン 1
1000 · · - 000 ( 20ビッ ト） の単位デ一夕列が検出されること になる。 この場合、 ANDゲート AND 1より第 1の予備同期信号 C L 7が出力されるが、 上述の単位データ列 （ 1 1 000 · · · 000) が 連続する可能性は極めて低いので、 第 1の予備同期信号 C L 7が 2発以 上連続することはほとんどない。 この場合、 カウンター 145が期間 Τ 3に相当するカウン 卜値に達するので、 図 8に示すようにコンパレー夕
2 ( 146 - 2 ) の出力が Lレベルとなり、 期問設定信号 C L 6 (SR フリ ヅプフロップ F F 2の出力） はすぐに Lレベルとなる。
そして、 Τ 3 + Τ 2期間後にコンパレータ 1 ( 146— 1 ) の出力が Lレベルとなる。 その後、 カウンター 145がそのカウントアップ値 （図 8の期間 T 3 + T 2 +T 4) に達すると、 コンパレー夕 3 ( 146 - 3) の出力が H レベル （信号線 1 47— 3は Lレベル） となる。 これにより、 コンパレ —夕 3は、 コンパレー夕 1に代わって、 N 0 Rゲート N 0 R 1を介して S Rフ リ ップフロップ F F 2をセヅ 卜し、 期間設定信号 C L 6を Hレべ ルに設定することができる。 なお、 カウン夕 145の出力が設定値 X 3 に達し、 コンパレー夕 3の出力が Lレベルになると、 カウン夕 145の イネ一ブル入力 E Nが Lレベルになるので、 カウン ト動作は停止して力 ゥン夕 145のカウン夕値は X 3に保持されたままとなる。 従って、 期 間設定信号 CL 6をその後図 8の期間 T 5に亘つて Hレベルに保持でき る。 期間 T 5経過後は、 本来の頭出し用の単位データ列である 1 1 00 0 · · - 000 ( 20ビッ ト） が検出されるので、 正常な頭出し動作に 復帰することができる。
(電気—光変換手段について）
次に、 電気—光変換手段 50の詳細について説明する。 図 1において、 送信側の電気一光信号変換手段 5 0には、 例えば面発光レーザ、 特に多 波長面発光レ一ザ、 マルチビーム面発光レーザ等を用いる。
従来、 このように通信等に用いられる半導体レーザーとしては、 端面 発光型レ一ザ一等が挙げられるが、 この端面発光型レーザでは、 しきい 値が 20〜5 0 mAの値で比較的大きいため、 大きなバイアス電流を流 す必要があった。 また、 しきい値の温度依存性が大きいため、 光出力を モニタして光出力が一定になるように電流を制御するフィ一ドバック制 御 （ォ一トパワーコントロール） が必要になる。 従って、 端面発光型レ 一ザを使うには専用のドライバが必要になり、 システムが複雑化する。 これに対し本例に用いられる面発光レーザでは、 しきい値が 0. 0 5 〜 1 0mAと小さく、 しかも、 しきい値の温度依存性を殆どなくすこと ができるため、 単純な変調回路で面発光レーザを駆動できる。 従って、 面発光レーザを用いることで、 レーザドライバの低価格化が可能である。 このため、 例えば、 パラレルシリアル変換部を構成する C M 0 S回路 の出力側を面発光レーザに接続するだけで、 電気信号に対応した光信号 を得ることができ、 システム構成上もつとも単純で低コス トなものがで きる。 さらに、 面発光レーザは縦シングルモードであるため、 単色性に 優れ、 波長の安定度が高く、 光ファイバとの結合効率が高い等の効果も ある。
さらに加えて、 面発光レーザは、 半導体基板面に対して垂直に光を発 するので、 C M O S回路等の I Cチップ上に、 チップボンディングした ハイブリッ ド I Cとして実装が可能である。 また、 パッケージを一つに でき、 低コス ト化できる。
多波長面発光レーザでは、 異なる波長の面発光レーザを、 数十ミクロ ンの間隔で配置する事ができる。 このため、 径の大きい （ 1 0 0ミクロ ン以上） の光ファイバと多波長面発光レーザ一とを結合することで、 出 射される異なる波長の光を一本の光ファイバにて伝送できる。 従って、 1本の光フアイバでシリアルデータと遁倍されたクロック、 あるいは複 数のシリアルデ一夕と遁倍されたクロックを伝送できる。
マルチビーム面発光レーザーでは、 半導体の断面構造上、 一枚の半導 体基板で複数の発光点 （光出射部） スポッ トを有しているために、 当該 複数の発光点と光ファイバ一の入光部との位置決めが容易となるという、 レイァゥト上の効果もある。
ここで、 リボン状にした複数本の光ファイ ノ 、 あるいは、 蜂の巣状に 束ねた複数本の光フアイバを用いる場合に、 マルチビーム面発光レーザ 一の発光点を、 この光ファイバの配列に対応した位置に配置すればよい。 これにより、 位置決めの精度を向上させ、 低コス トで複数本のファイ ノ ' による伝送が可能になる。 また、 面発光レーザの作製が容易となる。 以上のように本実施の形態 1によれば、 パターンを検出することでシ リアルデータからパラレルデ一夕への変換時に、 先頭ビッ トを認識でき る。 このため、 クロック中に先頭ビッ トの情報を含ませることなく、 シ リアルパラレル変換が可能になり、 ドッ トクロック C L 0ではなく邏倍 されたクロック C L 1を伝送することが可能となる。
ここで、 C R T等に画像情報を送る場合は、 C R Tの R G B画素とピ クセル数が完全に一致する必要がないため、 アナログ方式で伝送しても 画像の劣化は少ない。 しかし、 液晶表示パネルでは、 R G B画素とピク セル数とが完全に一致する必要があり、 これがずれると顕著な画像劣化 が生じる。 これに対して本例では、 シリアルパラレル変換部による変換 を正確に行なうことができるため、 液晶表示パネル上の画像劣化を防止 できる。 また、 受信装置に P L Lが必要ないのでコス トダウンが図れる。 また、 遞倍されたクロック C L 1の周波数は比較的高いが、 光信号に より遁倍されたクロック信号、 映像情報等を伝送することによって、 従 来のような電気信号の伝送による電磁波障害を防止して、 E M Iを著し く低減できる。
さらに、 従来のようなアナログ方式では伝送距離に限界があった。 こ れに対して本例では、 デジタル方式と光伝送とを組合せることにより、 長距離の伝送が可能となる。 但し、 デジタル伝送の場合には、 きわめて 大きな伝送量が必要になる。 また、 高転送容量化、 長距離化、 ケーブル の細線化、 低消費電力化が可能になる。
多波長面発光レーザを用いることによって、 ファイバの本数を増やさ ずに、 帯域を下げることができ、 同一帯域では大容量のデータを転送で き、 高精細な大型ディスプレイを動作させることができる。 さらに、 マ ルチビーム面発光レ一ザを用いることによって、 面発光レーザのコス ト を増大させずに、 転送容量を増加させることができる。
なお、 上記実施の形態では、 図 1に示すように、 本例のシリアルパラ レル変換装置 1 2 0は、 シリアルパラレル変換部 1 3 0、 信号生成手段 1 4 0、 レシーバ 6 0— 1 · 6 0 - 2でワンチップに構成されるが、 こ の場合には、 P I Nフォ トダイオードのプリアンプ （ トランスインピー ダンスアンプ） 等は光—電気変換手段 1 5 0内に配置される。 また、 送信側では、 パラレルシリアル変換部 2 0、 P L L 3 0、 ドラ ィバ 4 0— 1 · 4 0— 2がワンチップに構成される。 但し、 ドライノ 4 0— 1、 4 0— 2を含んでワンチップ化できるのは、 上記の通り面発光 レーザを用いて、 ドライバが C M◦ S回路等で構成できる場合に限る。 さらに、 上記実施の形態では、 図 9のタイ ミングチャートにおいて、 シリアルデータの映像同期信号のデ一夕列と映像信号のデ一夕列との間 の間隔 （期間 T 9 ) を形成する構成としたが、 これに限定されず、 期間 T 9を形成せずに、 図 1 0に示すようなタイミングチヤ一トを生成する ように形成しても良い。 ただし、 切換タイ ミングに余裕を持たせる観点 から間隔を要することが好ましい。
[実施の形態 2 ]
次に、 本発明の実施の形態 2について説明する。 図 1 1 ( A ) ( B ) には、 上記した検出ゲート方式に変えて付加ビッ 卜方式と称される手法 を用いたシリアルパラレル変換装置の一例を示すプロック図が示されて いる。 尚、 上記実施の形態 1 と同様の共通する構成については、 その詳 細な説明は省略する。
本例のシリアルパラレル変換装置では、 図 1 1 ( A ) に示すように、 上述の信号生成手段として同期信号生成部 2 0 0のみの構成としている。 この同期信号生成部 2 0 0が、 上記実施の形態 1の同期信号生成部と異 なるのは、 シリアルデ一夕として転送される単位データ列として、 頭出 し用の規定ビッ トパターンを、 階調デ一夕には生じ得ない、 ユニークパ ターンデータ列を検出したときにのみ同期信号 C L 4を出力する構成と した点にある。
例えば、 1 8ビッ トカラー映像信号を例に挙げると、 上述の実施の形 態 1では垂直、 水平同期用の 2ビッ トを加えた 2 ◦ビッ トにて単位デー 夕列を構成したが、 本例では付加ビッ トを例えば 1 ビッ ト付加して 2 1 ビッ トにて単位データ列を構成する。 このとき、 最上位ビッ トを垂直同 期用（垂直同期期間で Hレベル） とし、 上位 2ビッ ト目を付加ビッ ト （常 に Hレベル） ととし、 上位 3ビッ ト目を水平同期用 （水平同期期間で H レベル） とし、 それ以外の 1 8ビッ トを R, G, Bの階調用に 6ビッ ト ずつ割り当てる。 このとき、 頭出しに用いるユニークパターンデータ列 を 1 1 1 000 · · · 000 ( 2 1ビッ ト） とする。 映像表示期間の単 位デ一夕列は 0 1 0 X X X . · - XXX ( 2 1ビッ ト） となる。
このとき同期信号生成部 200の回路構成は以下のようになる。
すなわち、 図 1 1 ( Α) に示すように、 シフ トレジス夕 202の出力 端子と ANDゲート AND 200の入力端子との間において、 上位 3ビ ッ トが出力されるラインを Lm= 3として L l、 L 2、 L 3とし、 残り の下位 1 8ビッ 卜が出力されるィンバ一夕 I NV 203— 1〜203— kを k二 W— 3 = 2 1 - 3 = 1 8個形成する。
このようにすることで、 同期信号生成部 200内に、 インバー夕 I N V 2 03— 1〜203— k、 ライン L l、 L 2、 L 3、 ANDゲート A ND 2 00、 シフ トレジス夕 202にてユニークパターンから成る単位 デ一夕列を検出するデ一夕列検出手段を構成することができる。 尚、 フ リップフロップ F F 200は、 上記実施の形態 1におけるフリ ップフ口 ップ F F 1と同様の機能を有する。
そして、 上記のようなユニークパターンデータ列 1 1 1 000 · · ·
000 ( 2 1ビッ ト） を生成するには、 図 1 1 (B) に示すように、 予 め、 送信装置側にてシリアルデータ中のユニークパターンデ一夕例を形 成するデータ列生成手段としてのパラレルシリアル変換部 2 1 0を形成 すれば良い。
このパラレルシリアル変換部 2 1 0は、 上述の実施の形態 1のパラレ ルシリアル変換部とは異なり、 上位 2ビッ ト目に対応する入力端子を V DD (Hレベル電位） に接続し、 残りのビッ トに対応する入力端子 T X
1 n 0〜Tx i nkを通常の入力端子としている。
これにより、 ユニークパターンデ一夕列 1 1 1 000 ' * ' 000 (W ビッ ト） を生成するには、 上位 2ビッ ト目の 「 1 I を生成するための入 力端子 1本を VD Dに接続する構成とし、 残り k本 （k= 2 1 - 1 = 2 0) の入力端子 Tx i n 0〜Tx i nkを通常の入力端子として構成す ればよい。 この場合は、 最上位ビッ トに対応する入力端子 Tx i n 0に は、 垂直同期信号 H— s y n cが入力され、 上位 3ビッ ト目に対応する 入力端子 Tx i n 1には水平同期信号 V— s y n cが入力され、 他のビ ヅ トには R, G, Bの階調値が入力される。
このようにすることで、 単位デ一夕列の上位 2ビッ ト目には付加ビッ トとして常に 「 1」 が付加され、 計 2 1ビヅ トの単位データ列がシリァ ル出力される。
ここで、 映像信号伝送中は、 図 1 3の上段ようなパターンが伝送され るのに対し、 映像同期信号ィネーブル時には、 図 1 3の下段ようなパ夕 ーンにて伝送されるので、 映像信号伝送中には、 3ビッ ト連続して 「 1」 となり、 引き続き 1 8ビッ ト力 s 「0」 となる 「 1 1 1 00000000 000000000」 のパターンを決して見つける事はできない。 換言 すれば、 映像信号の階調値として 3ビッ ト連続して 「 1」 となっても、 その後の 1 8ビッ ト以内に必ず付加ビッ トの 「 1」 が存在することとな る。 従って、 このユニークパターンは必ず図 1 2の映像同期信号がイネ 一ブルのときにのみ検出されるので、 フ リ ップフ口ップ F F 200の出 力 CL 4を映像信号の頭出し用の同期信号として使用できる。 しかも、 実施の形態 1のように、 カウンター、 コンパレータ、 フ リ ップフロップ を設けて図 7の第 2の期間 T 1をゲ一トとして検出する必要もないので、 回路構成も簡易とできる。
尚、 このユニークパターンとしては、 上記の例に限らず、 映像信号に ないパターンの単位デ一夕列パターンであればよく、 種々パ夕一ンが考 えられる。 例えば、 上記例では付加ビッ トを 1ビッ トとしたが、 付加ビ ッ トは、 N (N≥ 1 ) ビッ トであっても良い。
[実施の形態 3]
次に、 上述の情報処理装置を用いた電子機器の実施の形態について図 14を用いて説明する。
本例の電子機器は、 上述のシリアルパラレル変換装置 1 20と、 この シリアルパラレル変換装置 1 20に接続された情報処理装置 1 00とに より構成される。
この情報処理装置 1 00の内部構成は、 例えば図 14に示すものが挙 げられる。 情報処理装置 1 00は、 シリアルパラレル変換装置 1 20か ら映像信号 R、 G、 Bと水平同期信号 H SYNCと垂直同期信号 VSY N Cとを入力し、 書込ァドレス S WA ·書込デ一夕 D 1 · ライ トリード 切換信号 S RD · を送出するフレームメモリ書込回路 1 02と、 映像信 号であるデ一夕 D 1を格納するフレームメモリ 1 06と、 フレームメモ リ 1 06から格納された映像信号を表示データ D 2として読み出すフレ —ムメモリ読出及び液晶表示制御回路 1 03と、 映像表示を行なう液晶 表示パネル 1 04と、 フレームメモリ 1 06に接続されて映像データの 補間や誤り訂正、 伸張などを行なう映像処理回路 1 0 1と、 を有してい る。
また、 クロック制御信号 C L 5に基づき、 書込アドレスを変換してフ レームメモリ 1 06に供給する書込ァドレス変換回路 1 05が設けられ ている。
上述の装置において、 フレームメモリ書込回路 1 02は、 シリアルパ ラレル変換装置 1 20からの水平同期信号 H S YN Cと垂直同期信号 V S YN Cに基づき、 書込ァドレス SWAを生成して書込ァドレス変換回 路 1 05に供給する。
また、 フレームメモリ書込回路 1 02は、 映像信号 R、 G、 Bを垂直 同期信号 V S YN Cに同期させると共に、 水平同期信号 H S YN Cに対 応させた書込デ一夕 D 1とライ ト リード切換信号 SRDをフレームメモ リ 1 06に送出する。 ここで、 書込ァドレス変換回路 1 05は、 書込ァ ドレス SWAを任意のァ ドレスに変換してフレームメモリ 1 06に送出 する。 フレームメモリ 1 06は、 信号 SRDに同期して書込モードとな り、 書込データ D 1を所定のアドレスに書き込む。
フレームメモリ読出及び液晶表示制御回路 1 03は、 各信号 H SYN C、 VS YNCを入力してフレームメモリ 1 06に書込れた順序で読出 し、 液晶制御信号と共に、 液晶表示パネル 1 04に供給する。
液晶表示パネル 1 04は、 液晶表示ドライバを有し、 このドライバが 液晶制御信号に基づき、 1フレームにおける所定数の水平同期信号 H S YN Cに対応した映像を表示する。
1フレーム中の映像同期信号 R、 G、 Bは、 垂直同期信号 V SYNC 及び水平同期信号 H SYNCに対応してフレームメモリ 1 06に取り込 まれ、 取り込まれた映像信号は、 垂直同期信号 V S YN C及び水平同期 信号 H SYNCに基づき、 フレームメモリ 1 0 6から読み出されて、 所 定数の水平同期信号に対応して表示される。
なお、 液晶表示パネル 1 04内には、 駆動手段及び表示パネルが L C Dモジュールとして構成され、 この駆動手段には、 信号線ドライノ 、 走 査線ドライバ、 電源回路等を有する。
また、 上記電子機器に、 表示情報出力源を設けても良い。 この場合、 表示情報出力源は、 ROM、 RAMなどのメモリ、 テレビ信号を同調し て出力する同調回路などを含んで構成される。 また、 液晶表示制御回路 は、 例えば増幅 ·極性反転回路、 相展開回路、 ローテーション回路、 ガ ンマ補正回路あるいはクランプ回路等を含むことができる。
このような構成の電子機器として、 液晶プロジヱク夕、 マルチメディ ァ対応のパーソナルコンビュ一夕 （P C) 及びエンジニアリング ' ヮー クステーション （EWS) 、 ワードプロセッサ、 テレビ、 ビュ一フアイ ンダ型又はモニタ直視型のビデオテープレコーダ、 電子計算機、 PO S 端末、 夕ツチパネルを備えた装置などを挙げることができる。
[実施の形態 4]
次に、 上述のデ一夕伝送システムを、 一般のパーソナルコンピュータ や液晶表示装置に適用した例を図 1 5に示す。 同図では、 一方の情報処理装置として P C 300が使用され、 他方の 情報処理装置として液晶表示装置 400が使用されている。 また、 シリ アルパラレル変換部にはシリアライザ 320が使用され、 パラレルシリ アル変換部としてはデシリアライザ 430を形成している。 そして、 伝 送手段として複数本の光ファイバ 3 50を形成している。 即ち、 シリア ルデータ伝送用の伝送経路を複数形成している。
従って、 シリアライザ 320に複数の出力端子を形成し、 デシリアラ ィザ 430に複数の入力端子を形成することにより、 データ容量に応じ て複数のシリアルデータをパラレルに転送できる。 尚、 クロックを伝送 する伝送経路も必要に応じて複数にて形成する構成としても良い。
尚、 本発明に係る装置と方法は、 そのいくつかの特定の実施の形態に 従って説明してきたが、 当業者は本発明の主旨及び範囲から逸脱するこ となく本発明の本文に記述した実施の形態に対して種々の変形が可能で ある。例えば本例では、ユニークパターンデ一夕列を 1 1 1 0000 '· · 000としたが、 これに限定されず、 要は映像信号中にないユニークパ ターンデータ列であれば良く、 例えば 「0000 1 1 1 0000」 「0 000 · · ， 0000 1 1 1」 「0000 · · · 000 1 1 1 1」 等で あっても良い。 このような場合の回路構成は、 上述のユニークパターン 生成部としての送信側のパラレルシリアル変換部の対応するビッ 卜の
「 1」 となるピンの箇所を 「Η」 レベルとなるように設定すると共に、 信号生成手段に係る同期信号生成部の ANDゲート AND 1の入力とシ フ トレジス夕 142との間の配線構成を上記各ユニークパターンに対応 して配設すれば良い。
例えばユニークパターンデータ列が「0000 · · · 0000 1 1 1」 である場合には、 パラレルシリアル変換部 20の入力端子の最下部より 3つの端子に VC Cの電位を供給する構成とし、 同期信号生成部では、 左から 3つを L l、 L 2、 L 3とし、 残りをすベてイ ンバー夕 I NVと する構成となる。 また、 液晶表示装置として L C Dディスプレイを使用した場合につい て説明したが、 本発明ではこれに限定されず、 例えば薄型のブラウン管、 あるいは液晶シャヅ夕一等を用いた小型テレビ、 プラズマディスプレイ、 エレク トロルミネッセンス、 等の種々の表示装置を使用することができ る。
また、 双方に液晶表示装置を用い、 各々に上述のシリアルパラレル変 換装置を含む受信装置及び送信装置を各々液晶表示装置に形成し、 双方 向通信を可能としたシステム構成であっても良い。

Claims

請 求 の 範 囲
( 1 ) 所定ビッ ト数の単位デ一夕列を 1又は複数有する第 1のデー 夕列が、 同期期間に続いて入力されるシリアルデータを、 該シリアルデ 一夕の元となるパラレルデ一夕からの前記シリアルデータへの変換に用 いられたクロ 'ソクに基づいてサンプリングして、 前記単位データ列毎に パラレルデータに変換するデータ変換手段と、
前記シリアルデ一夕に基づいて、 前記同期期間に対応する同期信号を 生成する信号生成手段と、 を有し、
前記シリアルデータは、 前記同期期間内に所定ビッ トパターンの前記 単位データ列を一又は複数有する同期検出用の第 2のデータ列を含み、 前記信号生成手段は、 前記第 2のデータ列中の前記単位デ一夕列を検 出して前記同期信号を生成し、
前記データ変換手段は、 前記同期信号に基づいて前記第 1のデータ列 中の前記単位データ列の先頭位置を検出することを特徴とするシリアル パラレル変換装置。
( 2 ) 前記第 2のデータ列中の前記単位データ列のビッ トパターンは、 前記第 1のデータ列中の前記単位データ列のとりうるビッ トパターンと は異なるユニークパターンであることを特徴とする請求の範囲第 1項記 載のシリアルパラレル変換装置。
( 3 ) 前記信号生成手段は、 前記クロックと前記シリアルデータとが入 力され、 前記シリアルデータ中より前記第 2のデ一夕列中の前記単位デ 一夕列を検出することで、 前記同期信号を出力するデータ列検出手段を 有することを特徴とする詰求の範囲第 2項記載のシリアルパラレル変換
( 4 ) 前記データ列検出手段は、 前記クロックに基づいて、 前記シリア ルデ一夕を前記単位データ列毎に一時保持するデータ保持手段と、 保持 された前記単位デ一夕列が前記所定のビッ トパターンになったときに前 記同期信号を出力する同期信号出力手段と、 を含むことを特徴とする請 求の範囲第 3項記載のシリアルパラレル変換装置。
( 5 ) 前記信号生成手段は、 前記クロックと前記シリアルデータとが入 力され、 前記シリアルデータ中より前記第 2のデータ列中の前記単位デ 一夕列を検出する毎に、 予備同期信号を出力するデータ列検出手段と、 前記データ列検出手段からの前記予備同期信号を複数検出すると、 前記 同期信号を出力する同期信号出力手段と、 を含むことを特徴とする請求 の範囲第 1項記載のシリアルパラレル変換装置。
( 6 ) 前記データ列検出手段は、 前記クロックに基づいて、 前記シリア ルデ一夕を前記単位データ列毎に一時保持するデータ保持手段と、 保持 された前記単位データ列が前記所定のビッ トパターンになったときに前 記予備同期信号を出力する予備同期信号出力手段と、 を含むことを特徴 とする請求の範囲第 5項記載のシリアルパラレル変換装置。
( 7 ) 前記信号生成手段は、 前記予備同期信号が複数連続して出力され る期間を第 1の期間とし、 前記第 1の期間の始期から終期を含む期間を 第 2の期間としたとき、 前記第 2の期間中を所定の電位に規定する期間 設定信号を生成する期間設定信号生成手段をさらに有し、 前記予備同期 信号出力手段は、 前記期間設定信号が前記所定の電位になり、 かつ、 前 記単位データ列が前記所定のビッ トパターンとなった時に、 前記予備同 期信号を出力することを特徴とする請求の範囲第 5項又は第 6項記載の シリアルパラレル変換装置。
( 8 ) 前記検出信号生成手段は、 前記予備同期信号と前記クロックに基 づいて、 前記第 2の期間の始期を設定する第 1の設定手段と、 前記予備 同期信号と前記クロックとに基づいて、 前記第 2の期間の終期を設定す る第 2の設定手段と、 前記第 1、 第 2の設定手段の設定に基づき、 前記 期間設定信号の電位を制御する手段と、 を含むことを特徴とする請求の 範囲第 7項記載のシリアルパラレル変換装置。
( 9 ) 請求の範囲第 1項乃至第 8項のいずれかに記載のシリアルパラレ ル変換装置が半導体基板上に載置された半導体装置。
( 1 0 ) 請求の範囲第 1項乃至第 8項のいずれかに記載のシリアルパラ レル変換装置と、 前記シリアルパラレル変換装置にて変換された前記パ ラレルデ一夕に基づいて画像表示を行なう表示部と、 を含む電子機器。
( 1 1 ) 送信装置より受信装置にデータ転送するデータ転送システムに おいて、 前記送信装置は、 第 1のクロックとパラレルデ一夕とを出力す る情報供給源と、 前記第 1のクロックを遁倍した第 2のクロックを生成 する手段と、 前記パラレルデ一夕を前記第 2のクロックにてサンプリン グし、 かつ、 前記第 1のクロックに対応する期間の単位データ列毎に、 同期期間中には所定ビッ トパターンの同期検出用の前記単位データ列を 1または複数有する第 2のデータ列をシリアル出力し、 前記同期期間に 続く期間に前記単位デ一夕列を 1または複数有する第 1のデ一夕列をシ リアル出力するパラレルシリアル変換手段と、 を有し、
前記受信装置は、 前記パラレルシリアル変換手段からのシリアルデ一 夕と前記第 2のクロックとを受信する手段と、 前記シリアルデ一夕中の 前記第 2のデータ列を検出して、 前記同期期間に対応する同期信号を生 成する信号生成手段と、 前記同期信号に基づいて、 前記シリアルデータ 中の前記第 1のデータ列に含まれる前記単位データ列の先頭位置を検出 し、 前記第 2のクロックに基づいて前記シリアルデータをサンプリング して、 前記単位データ列毎にパラレルデ一夕に変換するシリアルパラレ ル変換手段と、 を有することを特徴とするデータ伝送システム。
( 1 2 ) 前記送信装置は、 前記シリアルデータの電気信号を、 光信号に 変換する電気一光信号変換手段を有し、
前記電気一光信号変換手段は、 面発光レーザよりなることを特徴とす る請求の範固第 1 1項記載のデータ伝送システム。
( 1 3 ) 前記電気一光信号変換手段は、 多波長面発光レーザよりなるこ とを特徴とする請求の範囲第 1 1項記載のデータ伝送システム。
( 1 4 ) 前記第 2のクロック及び前記シリアルデータを伝送する伝送媒 体を、 複数の光ファイバで構成し、 前記電気一光信号変換手段を、 マル チビ一ム面発光レーザにて形成したことを特徴とする請求の範囲第 1 1 項記載のデータ伝送システム。
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