JPH05175951A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH05175951A JPH05175951A JP3337477A JP33747791A JPH05175951A JP H05175951 A JPH05175951 A JP H05175951A JP 3337477 A JP3337477 A JP 3337477A JP 33747791 A JP33747791 A JP 33747791A JP H05175951 A JPH05175951 A JP H05175951A
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- JP
- Japan
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- frame synchronization
- circuit
- signal
- serial
- frame
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Abstract
(57)【要約】
【目的】 伝送速度が早くなった場合にも動作が容易で
ある回路規模の小さいフレーム同期回路を得る。 【構成】 直並列変換部１１を多段接続とし、フレーム
同期パターン検出回路２で入力直列データ中の予め定め
られたフレーム同期パターンを検出し、フレームパター
ン検出パルスｃを出力し、この検出パルスｃと、フレー
ム同期検出部２１が同期状態にない時に出力されるハン
チング信号ｈとに基づいて分周カウンタ１６を所定の位
相に初期設定する。また、分周回路１６の出力に基づい
て並列データの出力と遅延されたフレームパターン検出
パルスｃのビット幅の伸長をビット幅伸長回路１９で行
う。そして、フレーム同期検出部２１は分周された分周
クロックｉとフレームパターン検出パルスｇにより同期
検出を行う。
ある回路規模の小さいフレーム同期回路を得る。 【構成】 直並列変換部１１を多段接続とし、フレーム
同期パターン検出回路２で入力直列データ中の予め定め
られたフレーム同期パターンを検出し、フレームパター
ン検出パルスｃを出力し、この検出パルスｃと、フレー
ム同期検出部２１が同期状態にない時に出力されるハン
チング信号ｈとに基づいて分周カウンタ１６を所定の位
相に初期設定する。また、分周回路１６の出力に基づい
て並列データの出力と遅延されたフレームパターン検出
パルスｃのビット幅の伸長をビット幅伸長回路１９で行
う。そして、フレーム同期検出部２１は分周された分周
クロックｉとフレームパターン検出パルスｇにより同期
検出を行う。
Description
【０００１】
【産業上の利用分野】この発明はディジタル通信装置、
特に、高速ディジタル通信装置の受信部においてフレー
ム同期を確立するフレーム同期回路に関するものであ
る。
特に、高速ディジタル通信装置の受信部においてフレー
ム同期を確立するフレーム同期回路に関するものであ
る。
【０００２】
【従来の技術】図２は、例えば田中公男著「ディジタル
通信技術」（東海大学出版会、1986.3.25版）のＰ７
６、図３．１２に示されている従来のフレーム同期回路
の基本構成を示す図である。図において、１は入力デー
タからクロックを抽出するクロック抽出回路、２はフレ
ーム同期パターン検出回路、３、４および９はアンドゲ
ート、５および６は前方保護回路および後方保護回路で
あり、それぞれカウンタ回路で構成されている。７は前
方保護回路５および後方保護回路６の出力を入力とする
Ｒ−Ｓ形のフリップフロップ、８はアンドゲート９の出
力を反転した信号とクロックとの積をとるクロック禁止
ゲート、１０はフレームカウンタである。
通信技術」（東海大学出版会、1986.3.25版）のＰ７
６、図３．１２に示されている従来のフレーム同期回路
の基本構成を示す図である。図において、１は入力デー
タからクロックを抽出するクロック抽出回路、２はフレ
ーム同期パターン検出回路、３、４および９はアンドゲ
ート、５および６は前方保護回路および後方保護回路で
あり、それぞれカウンタ回路で構成されている。７は前
方保護回路５および後方保護回路６の出力を入力とする
Ｒ−Ｓ形のフリップフロップ、８はアンドゲート９の出
力を反転した信号とクロックとの積をとるクロック禁止
ゲート、１０はフレームカウンタである。
【０００３】つぎに、動作について説明する。今、初期
状態としてフリップフロップ７のＱ出力が“０”である
とする。このとき、このフレーム同期回路は同期状態と
なっている。フレーム同期パターン検出回路２は、入力
される受信信号のビット系列とフレームカウンタ１０が
出力するフレーム位置パルスが発生する時刻にあらかじ
め定められたフレーム同期パターンと比較し、一致した
場合には一致出力を“１”とし、不一致の場合には不一
致出力を“１”とする。同期状態において検定位置で不
一致となると、アンドゲート４の出力が“１”となり前
方保護回路５がカウントアップし、検定位置で規定回数
の不一致が連続するとフリップフロップ７のＱ出力が
“１”となり同期外れ状態となる。このとき、アンドゲ
ート４の出力はアンドゲート９を通り、クロック禁止ゲ
ート８でフレームカウンタ１０のクロックを１ビット停
止し、受信信号のビット系列とフレーム位置パルスが１
ビットずれた後、直ちにフレーム同期パターンの検出を
行い、一致を検出するまでフレームカウンタ１０へのク
ロックの１ビット禁止を繰り返す。
状態としてフリップフロップ７のＱ出力が“０”である
とする。このとき、このフレーム同期回路は同期状態と
なっている。フレーム同期パターン検出回路２は、入力
される受信信号のビット系列とフレームカウンタ１０が
出力するフレーム位置パルスが発生する時刻にあらかじ
め定められたフレーム同期パターンと比較し、一致した
場合には一致出力を“１”とし、不一致の場合には不一
致出力を“１”とする。同期状態において検定位置で不
一致となると、アンドゲート４の出力が“１”となり前
方保護回路５がカウントアップし、検定位置で規定回数
の不一致が連続するとフリップフロップ７のＱ出力が
“１”となり同期外れ状態となる。このとき、アンドゲ
ート４の出力はアンドゲート９を通り、クロック禁止ゲ
ート８でフレームカウンタ１０のクロックを１ビット停
止し、受信信号のビット系列とフレーム位置パルスが１
ビットずれた後、直ちにフレーム同期パターンの検出を
行い、一致を検出するまでフレームカウンタ１０へのク
ロックの１ビット禁止を繰り返す。
【０００４】そして、一致が検出されるとアンドゲート
９の出力は“０”となり、クロックの禁止は停止し、つ
ぎの検定周期後の検定位置で検定を行う。その後、フレ
ーム同期パターン検出回路２において規定回数の一致が
連続すると後方保護回路６がカウントアップしてフリッ
プフロップ７をリセットし、そのＱ出力が“０”となっ
て同期正常状態となり、次に不一致パルスが来てもアン
ドゲート９は“０”のまま保たれているのでハンチング
動作を行わなくなる。この様な動作を繰り返して行うこ
とにより、真のフレーム位置を知ることができ、フレー
ム同期を確立することができる。
９の出力は“０”となり、クロックの禁止は停止し、つ
ぎの検定周期後の検定位置で検定を行う。その後、フレ
ーム同期パターン検出回路２において規定回数の一致が
連続すると後方保護回路６がカウントアップしてフリッ
プフロップ７をリセットし、そのＱ出力が“０”となっ
て同期正常状態となり、次に不一致パルスが来てもアン
ドゲート９は“０”のまま保たれているのでハンチング
動作を行わなくなる。この様な動作を繰り返して行うこ
とにより、真のフレーム位置を知ることができ、フレー
ム同期を確立することができる。
【０００５】また、図３は例えば、特開平１−１５７１
３８号公報に示された従来のフレーム同期装置を示すブ
ロック図である。図において、１１は入力される直列デ
ータａをクロックパルスｂに基づいてｎビットの並列デ
ータｃに変換する直列並列変換部、１２はその並列デー
タｃを取り込んでフレーム同期パターンを検出するパタ
ーン検出部、１３はフレームカウンタとフレーム同期回
路等よりなり、パターン検出部１２で検出されたフレー
ム同期パターンの位相ずれの制御等を行うフレーム同期
部、１４はこのフレーム同期部１３の出力するセレクト
信号ｄに従って前記並列データｃの順序を制御し、所定
の順序の並列データｅを出力するセレクタ部である。
３８号公報に示された従来のフレーム同期装置を示すブ
ロック図である。図において、１１は入力される直列デ
ータａをクロックパルスｂに基づいてｎビットの並列デ
ータｃに変換する直列並列変換部、１２はその並列デー
タｃを取り込んでフレーム同期パターンを検出するパタ
ーン検出部、１３はフレームカウンタとフレーム同期回
路等よりなり、パターン検出部１２で検出されたフレー
ム同期パターンの位相ずれの制御等を行うフレーム同期
部、１４はこのフレーム同期部１３の出力するセレクト
信号ｄに従って前記並列データｃの順序を制御し、所定
の順序の並列データｅを出力するセレクタ部である。
【０００６】次に、動作について説明する。直列並列変
換部１１は直列データａが入力されると、クロックパル
スｂに基づいてその直列データａをｎビットの並列デー
タｃに変換し、セレクタ部１４に出力する。このｎビッ
トの並列データｃは、一方でパターン検出１２にも取り
込まれる。パターン検出部１２では取り込んだ並列デー
タｃよりフレーム同期パターンを検出して結果をフレー
ム同期部１３へ出力する。フレーム同期部１３はこのパ
ターン検出部１２で検出されたパターン検出位置とフレ
ームカウンタとのタイミングをとって、周知の前方およ
び後方保護を行う。
換部１１は直列データａが入力されると、クロックパル
スｂに基づいてその直列データａをｎビットの並列デー
タｃに変換し、セレクタ部１４に出力する。このｎビッ
トの並列データｃは、一方でパターン検出１２にも取り
込まれる。パターン検出部１２では取り込んだ並列デー
タｃよりフレーム同期パターンを検出して結果をフレー
ム同期部１３へ出力する。フレーム同期部１３はこのパ
ターン検出部１２で検出されたパターン検出位置とフレ
ームカウンタとのタイミングをとって、周知の前方およ
び後方保護を行う。
【０００７】ここで、直列並列変換部１１にて直列並列
変換された並列データｃは、所定の順序で並列展開され
ていない場合がある。そのような場合、フレーム同期部
１３は並列データｃの順序を制御するセレクト信号ｄを
生成してセレクタ部１４に送る。セレクタ部１４はこの
フレーム同期部１３からのセレクト信号ｄに基づいて、
直列並列変換部１１で展開された並列データｃの順序を
並べ変える。これによりフレーム同期が取られ、所定の
展開順序の並列データｅがセレクタ部１４から出力され
る。
変換された並列データｃは、所定の順序で並列展開され
ていない場合がある。そのような場合、フレーム同期部
１３は並列データｃの順序を制御するセレクト信号ｄを
生成してセレクタ部１４に送る。セレクタ部１４はこの
フレーム同期部１３からのセレクト信号ｄに基づいて、
直列並列変換部１１で展開された並列データｃの順序を
並べ変える。これによりフレーム同期が取られ、所定の
展開順序の並列データｅがセレクタ部１４から出力され
る。
【０００８】
【発明が解決しようとする課題】従来のフレーム同期回
路は以上のように構成されているので、高速クロックで
フレームカウンタを動作させ、１ビットシフトを高速ク
ロック１ビット内に動作させる必要があり、伝送速度が
早くなった場合に動作が困難となり、また、従来の並列
形フレーム同期方式はシフト位相に合わせてパターン検
出器を複数個持つ必要があるため回路規模が大きくなる
という問題があった。
路は以上のように構成されているので、高速クロックで
フレームカウンタを動作させ、１ビットシフトを高速ク
ロック１ビット内に動作させる必要があり、伝送速度が
早くなった場合に動作が困難となり、また、従来の並列
形フレーム同期方式はシフト位相に合わせてパターン検
出器を複数個持つ必要があるため回路規模が大きくなる
という問題があった。
【０００９】この発明は上記のような問題点を解決する
ためになされたもので、伝送速度が高速になった場合に
も動作が容易であり、パターン検出器の回路規模の小さ
いフレーム同期回路を得ることを目的とする。
ためになされたもので、伝送速度が高速になった場合に
も動作が容易であり、パターン検出器の回路規模の小さ
いフレーム同期回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るフレーム
同期回路は、入力信号中のフレーム同期パターンを検出
して同期パターンの位置を示す同期パターン位置パルス
を出力するフレーム同期パターン検出部と、この検出信
号と供給される同期状態を示す信号とに基づいてクロッ
ク信号の位相制御と分周を行い、この分周されたクロッ
ク信号に対応して入力直列信号を並列信号に変換し出力
する多段接続された直列並列変換部と、この多段接続さ
れた最終段の直列並列変換部で伸長された検出信号と分
周されたクロック信号に基づいて同期状態を検出し、初
段の直列並列変換部に供給するフレーム同期検出部とを
備える。
同期回路は、入力信号中のフレーム同期パターンを検出
して同期パターンの位置を示す同期パターン位置パルス
を出力するフレーム同期パターン検出部と、この検出信
号と供給される同期状態を示す信号とに基づいてクロッ
ク信号の位相制御と分周を行い、この分周されたクロッ
ク信号に対応して入力直列信号を並列信号に変換し出力
する多段接続された直列並列変換部と、この多段接続さ
れた最終段の直列並列変換部で伸長された検出信号と分
周されたクロック信号に基づいて同期状態を検出し、初
段の直列並列変換部に供給するフレーム同期検出部とを
備える。
【００１１】
【作用】この発明においては、ハンチング状態ではフレ
ーム同期パターン検出結果により分周カウンタをリセッ
トしてフレーム同期パターン検出結果のビット幅を伸長
するとともに直列データを正しい順序で並列データに展
開する。また、ハンチング状態以外では分周カウンタの
リセットが行われないように制御する。ビット幅伸長さ
れたフレーム同期パターン検出パルスは分周後の低速ク
ロックで動作するフレーム同期検出部に取り込まれ、フ
レーム同期パターン検出位置の比較やフレーム同期保護
が取られ同期が確立される。
ーム同期パターン検出結果により分周カウンタをリセッ
トしてフレーム同期パターン検出結果のビット幅を伸長
するとともに直列データを正しい順序で並列データに展
開する。また、ハンチング状態以外では分周カウンタの
リセットが行われないように制御する。ビット幅伸長さ
れたフレーム同期パターン検出パルスは分周後の低速ク
ロックで動作するフレーム同期検出部に取り込まれ、フ
レーム同期パターン検出位置の比較やフレーム同期保護
が取られ同期が確立される。
【００１２】
【実施例】実施例１．図１はこの発明の位置実施例を示
すブロック図であり、２はフレーム同期パターン検出回
路、１１−１〜１１−ｍ（ｍ＝１，２，……）は直列並
列変換部、１５−１〜１５−ｍは直列並列変換回路、１
６−１〜１６−ｍはＮｉ分周カウンタ（ｉ＝１，２，…
…）、１７−１〜１７−ｍはラッチ回路、１８−１〜１
８−ｍは遅延回路、１９−１〜１９−ｍはビット幅伸長
回路、２０−１〜２０−ｍはアンドゲート、２１はフレ
ーム同期検出部である。
すブロック図であり、２はフレーム同期パターン検出回
路、１１−１〜１１−ｍ（ｍ＝１，２，……）は直列並
列変換部、１５−１〜１５−ｍは直列並列変換回路、１
６−１〜１６−ｍはＮｉ分周カウンタ（ｉ＝１，２，…
…）、１７−１〜１７−ｍはラッチ回路、１８−１〜１
８−ｍは遅延回路、１９−１〜１９−ｍはビット幅伸長
回路、２０−１〜２０−ｍはアンドゲート、２１はフレ
ーム同期検出部である。
【００１３】つぎに動作について説明する。いま、初期
状態として同期が外れている状態とし、フレーム同期検
出回路２１が同期確立のためのハンチング動作を行って
いるものとする。このとき、ハンチング信号ｈは“１”
となっている。フレーム同期パターン検出回路２は直列
データａからあらかじめ定められたフレーム同期パター
ンを検出してフレーム同期パターン検出パルスｃを直列
並列変換部１１−１内のアンドゲート２０−１および遅
延回路１８−１へ出力する。フレーム同期パターン検出
パルスｃはアンドゲート２０−１を通りＮ１分周カウン
タ１６−１へ供給する。分周カウンタ１６−１はクロッ
クをアンドゲート２０−１から供給される信号によりタ
イミングをとって分周し、１／Ｎ１に分周された分周ク
ロックｄを出力する。一方、遅延回路１８−１に取り込
まれたフレーム同期パターン検出パルスｃは所定ビット
遅延された後、ビット幅伸長回路１９−１により分周ク
ロックｄに基づいてＮ１倍のビット幅に伸長される。直
列データａは直列並列変換回路１５−１により並列に展
開される。展開された並列データは分周クロックｄに基
づいて所定の正しい順序でラッチ回路によりラッチされ
てＮ１本の並列データに展開される。
状態として同期が外れている状態とし、フレーム同期検
出回路２１が同期確立のためのハンチング動作を行って
いるものとする。このとき、ハンチング信号ｈは“１”
となっている。フレーム同期パターン検出回路２は直列
データａからあらかじめ定められたフレーム同期パター
ンを検出してフレーム同期パターン検出パルスｃを直列
並列変換部１１−１内のアンドゲート２０−１および遅
延回路１８−１へ出力する。フレーム同期パターン検出
パルスｃはアンドゲート２０−１を通りＮ１分周カウン
タ１６−１へ供給する。分周カウンタ１６−１はクロッ
クをアンドゲート２０−１から供給される信号によりタ
イミングをとって分周し、１／Ｎ１に分周された分周ク
ロックｄを出力する。一方、遅延回路１８−１に取り込
まれたフレーム同期パターン検出パルスｃは所定ビット
遅延された後、ビット幅伸長回路１９−１により分周ク
ロックｄに基づいてＮ１倍のビット幅に伸長される。直
列データａは直列並列変換回路１５−１により並列に展
開される。展開された並列データは分周クロックｄに基
づいて所定の正しい順序でラッチ回路によりラッチされ
てＮ１本の並列データに展開される。
【００１４】同様に、ビット幅伸長されたフレーム同期
パターン検出パルスｅは直列並列変換部１１−２内のア
ンドゲート２０−２を通りＮ２分周カウンタ１６−２に
供給される。Ｎ２分周カウンタ１６−２では、この供給
されたフレーム同期パターン検出パルスｅのタイミング
で分周カウンタ１６−１より供給される分周クロックｄ
を分周を行い、分周クロックｆを出力する。また、フレ
ーム同期パターン検出パルスｅは遅延回路１８−２によ
り所定ビット遅延され、さらに分周クロックｆに基づい
てＮ２倍のビット幅に伸長される。Ｎ１本の並列データ
は直列並列変換回路１５−２によりそれぞれ並列に展開
さる。ラッチ回路１７−２は分周クロックｆに基づいて
入力されるデータを所定の正しい順序でラッチして、Ｎ
１×Ｎ２本のデータに展開する。
パターン検出パルスｅは直列並列変換部１１−２内のア
ンドゲート２０−２を通りＮ２分周カウンタ１６−２に
供給される。Ｎ２分周カウンタ１６−２では、この供給
されたフレーム同期パターン検出パルスｅのタイミング
で分周カウンタ１６−１より供給される分周クロックｄ
を分周を行い、分周クロックｆを出力する。また、フレ
ーム同期パターン検出パルスｅは遅延回路１８−２によ
り所定ビット遅延され、さらに分周クロックｆに基づい
てＮ２倍のビット幅に伸長される。Ｎ１本の並列データ
は直列並列変換回路１５−２によりそれぞれ並列に展開
さる。ラッチ回路１７−２は分周クロックｆに基づいて
入力されるデータを所定の正しい順序でラッチして、Ｎ
１×Ｎ２本のデータに展開する。
【００１５】以上述べた動作が縦接続された直列並列変
換部１１−ｍまで行われ、Ｎ１×Ｎ２×Ｎ３×…×Ｎｍ
本の並列データｊ、分周クロックｉおよびビット幅伸長
されたフレーム同期パターン検出パルスｇが出力され
る。フレーム同期検出部２１はフレーム同期パターン検
出パルスｇの検出位置の比較を行い、フレーム同期を復
帰しハンチング信号ｈを“０”とする。したがってハン
チング動作が終了するとＮｉ分周カウンタの初期設定は
行われなくなり、以上の動作を繰り返し、真のフレーム
位置では一定の周期でフレーム同期パターンが検出さ
れ、周知の後方保護を行いフレーム同期を確立し、同期
正常状態となる。
換部１１−ｍまで行われ、Ｎ１×Ｎ２×Ｎ３×…×Ｎｍ
本の並列データｊ、分周クロックｉおよびビット幅伸長
されたフレーム同期パターン検出パルスｇが出力され
る。フレーム同期検出部２１はフレーム同期パターン検
出パルスｇの検出位置の比較を行い、フレーム同期を復
帰しハンチング信号ｈを“０”とする。したがってハン
チング動作が終了するとＮｉ分周カウンタの初期設定は
行われなくなり、以上の動作を繰り返し、真のフレーム
位置では一定の周期でフレーム同期パターンが検出さ
れ、周知の後方保護を行いフレーム同期を確立し、同期
正常状態となる。
【００１６】同期正常状態において、なんらかの障害に
より直列データａがくずれ、フレーム同期パターン検出
回路２により検出されるフレーム同期パターン検出パル
スｃの位相がずれるとフレーム同期検出部２１では前方
保護を行った後、同期外れ状態となり前述のハンチング
動作および後方保護を行って再び同期を確立する。
より直列データａがくずれ、フレーム同期パターン検出
回路２により検出されるフレーム同期パターン検出パル
スｃの位相がずれるとフレーム同期検出部２１では前方
保護を行った後、同期外れ状態となり前述のハンチング
動作および後方保護を行って再び同期を確立する。
【００１７】実施例２．なお、上記実施例では直列デー
タも順次並列展開したが、並列データが不必要な場合に
は直列並列変換回路１５−１〜１５−ｍ、ラッチ回路１
７−１〜１７−ｍはなくてもよい。
タも順次並列展開したが、並列データが不必要な場合に
は直列並列変換回路１５−１〜１５−ｍ、ラッチ回路１
７−１〜１７−ｍはなくてもよい。
【００１８】
【発明の効果】以上のようにこの発明によれば、フレー
ム同期パターン検出回路により入力直列データからあら
かじめ定められたフレーム同期パターンを検出し、ハン
チング状態においてのみ分周カウンタの位相を所定の位
相に初期設定すると共にフレーム同期パターン検出パル
スのビット幅を伸長した後、フレーム同期検出を行うの
で、伝送速度が早くなった場合にも動作が容易となり、
また、並列展開数が増加しても複数個のフレーム同期パ
ターン検出回路は不要なので、回路規模の小さいフレー
ム同期回路を得ることができるという効果がある。
ム同期パターン検出回路により入力直列データからあら
かじめ定められたフレーム同期パターンを検出し、ハン
チング状態においてのみ分周カウンタの位相を所定の位
相に初期設定すると共にフレーム同期パターン検出パル
スのビット幅を伸長した後、フレーム同期検出を行うの
で、伝送速度が早くなった場合にも動作が容易となり、
また、並列展開数が増加しても複数個のフレーム同期パ
ターン検出回路は不要なので、回路規模の小さいフレー
ム同期回路を得ることができるという効果がある。
【図１】この発明の一実施例によるフレーム同期回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】従来のフレーム同期回路の構成を示すブロック
図である。
図である。
【図３】従来の他のフレーム同期回路を示すブロック図
である。
である。
２ フレーム同期パターン検出回路 １１−１〜１１−ｍ 直列並列変換部 １５−１〜１５−ｍ 直列並列変換回路 １６−１〜１６−ｍ Ｎｉ分周カウンタ １９−１〜１９−ｍ ビット幅伸長回路 ２１ フレーム同期検出部
【手続補正書】
【提出日】平成４年２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】次に、動作について説明する。直列並列変
換部１１は直列データａが入力されると、クロックパル
スｂに基づいてその直列データａをｎビットの並列デー
タｃに変換し、セレクタ部１４に出力する。このｎビッ
トの並列データｃは、一方でパターン検出部１２にも取
り込まれる。パターン検出部１２では取り込んだ並列デ
ータｃよりフレーム同期パターンを検出して結果をフレ
ーム同期部１３へ出力する。フレーム同期部１３はこの
パターン検出部１２で検出されたパターン検出位置とフ
レームカウンタとのタイミングをとって、周知の前方お
よび後方保護を行う。
換部１１は直列データａが入力されると、クロックパル
スｂに基づいてその直列データａをｎビットの並列デー
タｃに変換し、セレクタ部１４に出力する。このｎビッ
トの並列データｃは、一方でパターン検出部１２にも取
り込まれる。パターン検出部１２では取り込んだ並列デ
ータｃよりフレーム同期パターンを検出して結果をフレ
ーム同期部１３へ出力する。フレーム同期部１３はこの
パターン検出部１２で検出されたパターン検出位置とフ
レームカウンタとのタイミングをとって、周知の前方お
よび後方保護を行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】この発明に係るフレーム
同期回路は、入力信号中のフレーム同期パターンを検出
して同期パターンの位置を示す同期パターン位置パルス
を出力するフレーム同期パターン検出部と、この検出信
号と供給される同期状態を示す信号とに基づき位相制御
してクロック信号の分周を行い、この分周されたクロッ
ク信号に対応して入力直列信号を並列信号に変換し出力
する多段接続された直列並列変換部と、この多段接続さ
れた最終段の直列並列変換部で伸長された検出信号と分
周されたクロック信号に基づいて同期状態を検出し、初
段の直列並列変換部に供給するフレーム同期検出部とを
備える。
同期回路は、入力信号中のフレーム同期パターンを検出
して同期パターンの位置を示す同期パターン位置パルス
を出力するフレーム同期パターン検出部と、この検出信
号と供給される同期状態を示す信号とに基づき位相制御
してクロック信号の分周を行い、この分周されたクロッ
ク信号に対応して入力直列信号を並列信号に変換し出力
する多段接続された直列並列変換部と、この多段接続さ
れた最終段の直列並列変換部で伸長された検出信号と分
周されたクロック信号に基づいて同期状態を検出し、初
段の直列並列変換部に供給するフレーム同期検出部とを
備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【実施例】実施例１．図１はこの発明の一実施例を示す
ブロック図であり、２はフレーム同期パターン検出回
路、１１−１〜１１−ｍ（ｍ＝１，２，……）は直列並
列変換部、１５−１〜１５−ｍは直列並列変換回路、１
６−１〜１６−ｍはＮｉ分周カウンタ（ｉ＝１，２，…
…）、１７−１〜１７−ｍはラッチ回路、１８−１〜１
８−ｍは遅延回路、１９−１〜１９−ｍはビット幅伸長
回路、２０−１〜２０−ｍはアンドゲート、２１はフレ
ーム同期検出部である。
ブロック図であり、２はフレーム同期パターン検出回
路、１１−１〜１１−ｍ（ｍ＝１，２，……）は直列並
列変換部、１５−１〜１５−ｍは直列並列変換回路、１
６−１〜１６−ｍはＮｉ分周カウンタ（ｉ＝１，２，…
…）、１７−１〜１７−ｍはラッチ回路、１８−１〜１
８−ｍは遅延回路、１９−１〜１９−ｍはビット幅伸長
回路、２０−１〜２０−ｍはアンドゲート、２１はフレ
ーム同期検出部である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】つぎに動作について説明する。いま、初期
状態として同期が外れている状態とし、フレーム同期検
出部２１が同期確立のためのハンチング動作を行ってい
るものとする。このとき、ハンチング信号ｈは“１”と
なっている。フレーム同期パターン検出回路２は直列デ
ータａからあらかじめ定められたフレーム同期パターン
を検出してフレーム同期パターン検出パルスｃを直列並
列変換部１１−１内のアンドゲート２０−１および遅延
回路１８−１へ出力する。フレーム同期パターン検出パ
ルスｃはアンドゲート２０−１を通りＮ１分周カウンタ
１６−１へ供給する。分周カウンタ１６−１はクロック
ｂをアンドゲート２０−１から供給される信号によりタ
イミングをとって分周し、１／Ｎ１に分周された分周ク
ロックｄを出力する。一方、遅延回路１８−１に取り込
まれたフレーム同期パターン検出パルスｃは所定ビット
遅延された後、ビット幅伸長回路１９−１により分周ク
ロックｄに基づいてＮ１倍のビット幅に伸長される。直
列データａは直列並列変換回路１５−１により並列に展
開される。展開された並列データは分周クロックｄに基
づいて所定の正しい順序でラッチ回路によりラッチされ
てＮ１本の並列データに展開される。
状態として同期が外れている状態とし、フレーム同期検
出部２１が同期確立のためのハンチング動作を行ってい
るものとする。このとき、ハンチング信号ｈは“１”と
なっている。フレーム同期パターン検出回路２は直列デ
ータａからあらかじめ定められたフレーム同期パターン
を検出してフレーム同期パターン検出パルスｃを直列並
列変換部１１−１内のアンドゲート２０−１および遅延
回路１８−１へ出力する。フレーム同期パターン検出パ
ルスｃはアンドゲート２０−１を通りＮ１分周カウンタ
１６−１へ供給する。分周カウンタ１６−１はクロック
ｂをアンドゲート２０−１から供給される信号によりタ
イミングをとって分周し、１／Ｎ１に分周された分周ク
ロックｄを出力する。一方、遅延回路１８−１に取り込
まれたフレーム同期パターン検出パルスｃは所定ビット
遅延された後、ビット幅伸長回路１９−１により分周ク
ロックｄに基づいてＮ１倍のビット幅に伸長される。直
列データａは直列並列変換回路１５−１により並列に展
開される。展開された並列データは分周クロックｄに基
づいて所定の正しい順序でラッチ回路によりラッチされ
てＮ１本の並列データに展開される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】同様に、ビット幅伸長されたフレーム同期
パターン検出パルスｅは直列並列変換部１１−２内のア
ンドゲート２０−２を通りＮ２分周カウンタ１６−２に
供給される。Ｎ２分周カウンタ１６−２では、この供給
されたフレーム同期パターン検出パルスｅのタイミング
で分周カウンタ１６−１より供給される分周クロックｄ
の分周を行い、分周クロックｆを出力する。また、フレ
ーム同期パターン検出パルスｅは遅延回路１８−２によ
り所定ビット遅延され、さらに分周クロックｆに基づい
てＮ２倍のビット幅に伸長される。Ｎ１本の並列データ
は直列並列変換回路１５−２によりそれぞれ並列に展開
される。ラッチ回路１７−２は分周クロックｆに基づい
て入力されるデータを所定の正しい順序でラッチして、
Ｎ１×Ｎ２本の並列データに展開する。
パターン検出パルスｅは直列並列変換部１１−２内のア
ンドゲート２０−２を通りＮ２分周カウンタ１６−２に
供給される。Ｎ２分周カウンタ１６−２では、この供給
されたフレーム同期パターン検出パルスｅのタイミング
で分周カウンタ１６−１より供給される分周クロックｄ
の分周を行い、分周クロックｆを出力する。また、フレ
ーム同期パターン検出パルスｅは遅延回路１８−２によ
り所定ビット遅延され、さらに分周クロックｆに基づい
てＮ２倍のビット幅に伸長される。Ｎ１本の並列データ
は直列並列変換回路１５−２によりそれぞれ並列に展開
される。ラッチ回路１７−２は分周クロックｆに基づい
て入力されるデータを所定の正しい順序でラッチして、
Ｎ１×Ｎ２本の並列データに展開する。
Claims (1)
- 【請求項１】 入力直列信号中のフレーム同期パターン
を検出するフレーム同期パターン検出部と、 前記検出された検出信号を遅延させた後信号幅を伸長し
出力すると共に、前記検出信号と供給される同期状態の
信号とに基づいてクロック信号の位相制御と分周を行
い、この分周されたクロック信号に対応して前記入力直
列信号を並列信号に変換し出力する多段接続された直列
並列変換部と、 前記多段接続された最終段の直列並列変換部の伸長され
た上記検出信号と上記分周されたクロック信号とに基づ
いて同期状態を検出し、初段の直列並列変換部に供給す
るフレーム同期検出部とを備えたことを特徴とするフレ
ーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337477A JPH05175951A (ja) | 1991-12-20 | 1991-12-20 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337477A JPH05175951A (ja) | 1991-12-20 | 1991-12-20 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175951A true JPH05175951A (ja) | 1993-07-13 |
Family
ID=18309017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3337477A Pending JPH05175951A (ja) | 1991-12-20 | 1991-12-20 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
-
1991
- 1991-12-20 JP JP3337477A patent/JPH05175951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
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