JPH0329433A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基幹伝送系、公衆網および加入者系などのデ
ィジタル伝送系の同期制御に用いられるフレーム同期回
路に利用され、特に、１フレーム内に例えば、（ｍ−１
）個の「０」と１個の「１」を有するフレーム同期パタ
ーンが１ビットごとに分散配置された時分割多重高速信
号をワード単位にｎビット並列展開後、フレーム同期を
とるフレーム同期回路に関する。

〔従来の技術〕

第１１図はこの種の従来のフレーム同期回路の一例を示
すブロック構或図である。第１１図において、１は入力
データ、２は入力データ１に同期した入力クロック、３
は直並列変換を行うシフトレジスタ、４はラッチ回路、
５ａ　，５ｂ　，５ｃおよび５ｄはアンド回路、６ａ　
，６ｂおよび６ｃはインバータ、７はリングカウンタ、
８はワード同期保護回路、９および１１は遅延回路なら
びに１０はフレームカウンタである。なお、第１１図右
下×印の位置にフレーム同期保護回路を挿入して利用す
るがこれは説明が複雉なので省略してある。ここで、回
路５　ａ　ｓ　（ｉ　ａ　１７　、８、５ｂおよび９は
ワード同期回路を構或し、回路５ｄ，５ｂ，１０、５ｃ
　，　６ｃおよび１１はフレーム同期回路を構或する。

次に、本従来例の動作について説明する。

入力データ１は、第２図にその一例を示すように、１フ
レーム内に（ｍ−１）個の「０」と１　１１Ｎの「ｌ」
　（フレームの先頭を示す）を有するフレームパターン
が１ワードごとに１ビットずつ分散配置された情報列で
ある。シフトレジスタ３は１ワード分くｎビット）の段
数を有しており、入力データ１と同期した入力クロック
２により入力データ１を初段に入力し、順次後段に送る
。ラッチ回路４はシフトレジスタ３の各段の出力をワー
ドパルスａによりラッチする。リングカウンタ７は人カ
クロツク２をｎ分周して前記ワードパルスａを出力する
。シフトレジスタ３、ラッチ回路４およびリングカウン
タ７は直並列変換部を構戊している。

ワード同期保護回路８は、ラッチ回路４の１段目の出力
をワードパルスａにより入力する。所定の数だけ連続し
て「１」を入力したとき、ワード同期保護回路８はセッ
トされ出力Ｃに「１」を出力する。一方所定の数だけ連
続して「０」を入力したとき、ワード同期保護回路８は
リセットされ、出力Ｃに「０」を出力する。遅延回路９
はアンド回路５ｂから出力されるハンチングパルスｄを
２クロツク分遅延させる。フレームカウンタ１０はワー
ドパルスａをｍ（１フレーム内のワード数）分周して、
フレームパルスｇを出力する。遅延回路ｌ１は、アンド
回路５Ｃから出力されるハンチングパルスｈを１ワード
分遅延させる。

同期はずれ状態では、ワード同期保護回路８は、セット
状態にあり、その出力Ｃは「ｌ」となっている。同期復
帰過程において、ラッチ回路４のＩ段目の出力ｂが「１
」である場合には、出力Ｃが「１」であるため、ハンチ
ングパルスｄが「１」となり、アンド回路５ａにおいて
、入力クロツク２が１夕ロック分インヒビットされるた
め、ワード同期回路はハンチングし、次のワードパルス
ａは通常より１クロック分遅延する。ラッチ回路４の１
段目の出力わがフレームパターンの「Ｏ」と同一符号で
ある場合には、ハンチングパルスｄは「０」となり、リ
ングカウンタ７は入カクロック２によりそのままカウン
トアップされる。もしラッチ回路４の１段目の出力ｂが
真のフレームパターンの「０」である場合は、ワード同
期回路は同期復帰する。

次に、連続してラッチ回路４の１段目の出力ｂが「０」
である場合は、ワード同期保護回路８はリセットされ、
その出力Ｃは「０」となりワード同期確立状態に入る。

ワード同期復帰後、フレーム同期過程に入る。フレーム
同期回路は、フレームバルスｇが「１」で、ラッチ回路
４の１段目の出力ｂが「０」である場合には、ハンチン
グパルスｈが「１」となり、フレームカウンタ１０の入
力パルスＪは１ビットインヒビットされるため、フレー
ム同期回路はハンチングする。もしフレームパルスｇが
「１」で、ラッチ回路４の１段目の出力ｂが「１」であ
る場合には、ハンチングパルスｈは「０」となるため、
フレームカウンタ１０は、入力パルスｊによりそのまま
カウントアップされ、フレーム同期回路は同期復帰する
。

次に、第２図および第１２図を用いて、本従来例の動作
をさらに説明する。

第２図は１ワード３ビッ｝　（ｎ＝３）およびＩフレー
ム５ワード（ｍ＝５）としたときの入力データ１を示す
。この場合、フレームパターンは、Ｆｏ”１、 Ｆ，　、Ｆ２　、Ｆ３　、Ｆ４　＝０ とする。ここで、Ｄ，　、Ｄ２、　はデータを示す。

第１２図は、このような入力データ１が到来したときの
動作を示すタイムチャートである。なお第ｌ２図中に示
した記号Ｄ，　、Ｄ．　、Ｆ３　、Ｆ．、　の符号は、
第２図に示した同記号の符号と対応している。フレーム
カウンタ１０から出力されるフレームパルスｇはフレー
ムパターンＦ。−Ｆ４ｆ）＜＜Ｆ）返し現われる。

第■１図の回路において、同期はずれ状態では、ワード
同期保護回路８はセット状態にあるため、その出力Ｃは
「１」に固定されている。いま同期はずれ状態において
、フレームカウンタ１０からのフレームパルスｇがＦ０
すなわち「１」のとき、ラッチ回路４の１段目の出力ｂ
にはデータＤ１すなわち「ｌ」が出力されているものと
する。

まず、ワード同期回路８の動作を説明する。こノ場合、
ハンチングパルスｄは、ワードパルスａ１出力ｂおよび
出力Ｃが「Ｉ」のためワードバルスａと同じ出力となる
。従って、遅延回路９の出力ｅは図示のようになり、リ
ングカウンタ７へ入力されるカウントアップクロックｆ
は、１クロック分インヒビットされる。このため、次の
リングカウンタ７から出力されるワードパルスａは、１
ワードより１クロック分遅延し、ラッチ回路４の１段目
の出力ｂにはデータＤ，すなわち「１」が現われる。こ
の場合も、ハンチングパルスｄが「１」となるため、次
のリングカウンタ７から出力されるワードパルスａはｌ
ワードより１クロック分遅延し、ラッチ回路４の１段目
の出力６にはフレ−ムパターンＦ３が現われる。この場
合、ハンチングパルスｄは「０」となり、ワード同期回
路はここで同期復帰する。

次のリングカウンタ７から出力されるワードパルスａに
よりラッチ回路４の１段目の出力ｂにはフレームパター
ンＦ４が現われる。ワード同期保護回路８が２段で構威
されているものと仮定すると、ここでワード同期保護回
路８はリセットされ、その出力Ｃは「０」となる。これ
によってワード同期回路は同期確立状態に入る。

次に、フレーム同期回路の動作を説明する。フレームカ
ウンタ１０はリングカウンタ７から出力されるワードバ
ルスａによってカウントアップされるため、出力される
フレームパルスｇには、ハンチングパルスｈの遅延パル
ス１が「０」の間は、ＦｏＳＦ＋、Ｆｚ、Ｆ３、Ｆ４の
順でフレームパターンが現われる。しかし、フレームパ
ルスｇがＦｏすなわち「１」でラッチ回路４の１段目の
出力ｂが「０」の場合にはハンチングバルスｈが「１」
となるため、フレームカウンタ１０の次の入力クロック
Ｊはインヒビットされ、フレームカウンタ１０から出力
されるフレームパルスｇはＦ。の位置にとどまる。この
動作は、ラッチ回路４の１段目の出力ｂがＦ。になるま
で続く。ラッチ回路４の１段目の出力ｂがＦ。となった
とき、ハンチングパルスｈは「０」となり、フレーム同
期回路は同期復帰する。

〔発明が解決しようとする問題点〕

前述した従来のフレーム同期回路では、高速回路Ｗ）４
０の各回路は、クロックと同一速度で動作することが必
要である。従って、従来のフレーム同期回路では、高速
動作回路が多く必要であり、消費電力が大きくなる欠点
がある。また、帰還ループ内に高速動作回路を含むため
、高速動作回路の動作能力まで高速動作させることがで
きず、従って従来のフレーム同期回路は、超高速入力信
号のフレーム同期回路には適さない欠点がある。

本発明の目的は、前記の欠点を除去することにより、低
消費電力でかつ超高速フレーム同期回路に適したフレー
ム同期回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、１フレーム内に（ｍ−１）個の一論理値と１
個の反対論理値とを有するフレーム同期パターンが１ワ
ードごとに１，ビットずつ分散配置された時分割多重高
速信号からなる入力データをワード単位に並列展開後フ
レーム同期をとる手段を備えたフレーム同期回路におい
て、並列展開されたｎビットよりｌビットを選択出力す
る第一の出力選択手段と、並列展開されたｎビットの内
第２ビットから第ｎビットまでを１ビット遅延させる第
一の遅延手段と、この第一の遅延手段の出力の（ｎ−１
）ビットと並列展開後のｎビットとを並列入力してｎビ
ットを選択出力する第二の出力選択手段と、前記第一の
出力選択手段の出力が反対論理値の場合に前記第一およ
び第二の出力選択手段を制御して選択出力を１ビットず
つシフトする制御手段とを備えたことを特徴とする。

また本発明は、並列展開されたｎビットの内第２ビット
から第ｎビットまでを１ビット遅延させる第一の遅延手
役と、この第一の遅延手役の出力の（ｎ−１）ビットと
並列展開後のｎビットとを並列入力してｎビットを選択
出力する第二の出力選択手段と、この第二の出力選択手
段の出力の第ｎビットが反対論理値の場合に前記第二の
出力選択手段を制御して選択出力を１ビットずつシフト
する制御手段とを備えたことを特徴とする。

また本発明は、並列展開されたｎビットをそれぞれ遅延
させる第二の遅延手段と、この第二の遅延手段の出力の
ｎビットと並列展開後のｎビットとを並列入力し互いに
ｎビット離れた２本の入力を選択出力する第三の出力選
択手段と、前記第二の遅延手段の出力の第２ビットから
第ｎビットまでの（ｎ−１）ビットと並列展開後のｎビ
ットとを並列入力してｎビットを選択出力する第二の出
力選択手役と、前記第三の出力選択手段の二つの出力が
共に反対論理値の場合に前記第二および第三の出力選択
手段を制御して選択出力を１ビットずつシフトする制御
手段とを備えたことを特徴とする。

また本発明は、並列展開されたｎビットをそれぞれ１ビ
ット遅延させる第二の遅延手段と、この第二の遅延手段
の出力のｎビットと並列展開後のｎビットとを並列入力
して（ｎ＋１）ビットを選択出力する第四の出力選択手
段と、この第四の出力選択手段の出力の第１ビットと第
（ｎ＋１）ビットが共に反対論理値である場合に前記第
四の出力選択手段を制御して選択出力を１ビットずつシ
フトする制御手段とを備えたことを特徴とする。

〔作用〕 従来技術では、入力信号を並列展開後の出力のラッチタ
イミングを同期判定部の結果に基づいて制御することに
よって、ワードごとに第１ビットから第ｎビットまでの
並列展開されたデータ列を得、かつ、同期判定部に入力
信号内のフレームパターンが出力されるようにしている
。このため、直並列変換回路とフレーム同期回路が合体
された構或となっている。

これに対して、本発明では、直並列変換回路とフレーム
同期回路とは完全に分離されており、同期判定部の結果
に基づいて、セレクタ制御信号を作或し、そのセレクタ
制御信号により、並列展開後の出口のｎビットから入力
信号内のフレームパターンを含むｌビットを選択して、
同期判定部に接続するとともに、並列展開後の出力の第
２ビットから第ｎビットまでの各ビットを１ビット遅延
したｎ−１ビットと並列展開後の出力のｎビットとから
、ワードごとに第１ビットから第ｎビットまでの並列展
開されたデータ列を選択するようにしている。

従って、本発明のフレーム同期回路は、すべて低速回路
で構戊でき、低消費電力化を可能とする。

さらに、出力選択手段の二つの出力の論理積が「１」の
場合に選択出力を１ビットずつシフトすることにより、
ワード同期回路が同期復帰後、同期確立状態に入る前に
、同期はずれ状態に戻ることのないようにできる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示すブロック構戊図、お
よび第２図はその入力データの一例を示す説明図である
。

本第一実施例は、１フレーム内に（ｍ−１）個の「０」
と１個の「１」とを有するフレーム同期パターンが１ワ
ードごとに１ビットずつ分散配置された時分割多重高速
信号からなる入力データｌをワード単位に並列展開後フ
レーム同期をとる手段を備えたフレーム同期回路におい
て、本発明の特徴とするところの、並列展開されたｎビ
ットより１ビットを選択出力する第一の出力選択手段と
してのセレクタ１３と、並列展開されたｎビットの内第
２ビットから第ｎビットまでを１ビット遅延させる第一
の遅延手段としての遅延回路１８と、この遅延回路ｌ８
の出力の（ｎ−１）ビットと並列展開後のｎビットとを
並列入力してｎビットを選択出力する第二の出力選択手
段としてのシフトマトリクス１９と、セレクタ１３の出
力が「１」の場合にセレクタ１３およびシフトマトリク
ス１９を制御して選択出力を１ビットずつシフトする制
御手段としてのアンド回路５ｅ，インバータ６ｄおよび
遅延回路１７とを備え、 さらに、シフトレジスタ３、ラッチ回路４およびカウン
タ１２から構或される直並列変換部３０と、アンド回路
５ｄ，インバータＢｃｓフレームカウンタ１０、アンド
回路５ｃ，インバータ６ｂおよび遅延回路１１から構或
されるフレーム同期回路と、ワード同期保護回路８、イ
ンバータ１５ａおよび１５ｂ１ならびにオア回路１６か
ら構或される同期判定部と、カウンタ１４と、ワード同
期保護回路８とを備えている。そして、アンド回路５ｅ
ｓインバータ５ｄ，カウンタ１４、セレクタ１３、ワー
ド同期保護回路８、インバータ１５ａおよび１５ｂ１オ
ア回路１６、ならびに遅延回路１７はワード同期回路を
構或する。なお、第１図右下×印の位置にフレーム同期
保護回路を挿入して利用するが、説明が複雑になるので
省略してある。これは後述の第７図、第８図および第１
０図においても同様である。

また入力データｌは、１ワード３ビット（ｎ＝３〉およ
び■フレーム５ワード（ｍ＝５）とした場合、第２図に
示すようになる。この場合フレームパターンは、 Ｆｏ”！ Ｆ１、Ｆ２、Ｆ３、Ｆ４＝０ とする。

次に、各部の動作を説明する。セレクタ１３はカウンタ
１４から出力される制御信号ｋの制御により、入力信号
１本を出力に接続する。例えば、制御信号ｋが０および
ｎ−１を示している場合は、それぞれラッチ回路４の一
段目およびｎ段目の出力をセレクタ１３の出力と接続す
る。カウンタ１４は２進化ｎ進カウンタであって、０〜
ｎ−１のカウンタの値を制御信号ｋとして出力する。遅
延回路ｌ１および１７は入力信号を１／ｎクロックの１
周期分遅延させる。遅延回路１８は（ｎ−１）個の入力
信号を各々１／ｎクロックの１周期分遅延させる。シフ
トマトリクス１９は（２ｎ−１）個の入力信号から制御
信号ｋに従ってシフトされたｎ個の出力信号を出力する
。例えば、制御信号ｋが０およびｎ−１を示している場
合は、それぞれシフト無およびｎ−１ビットシフトの入
力信号を出力に接続する。

第１図ではエビットシフトした場合の接続を示している
。他の回路部の動作は第１１図の従来例と同様である。

次に、本第一実施例の動作を第２図〜第６図を用いて説
明する。第３図はラッチ回路４の出力データ例を示した
もので、左側の１〜Ｎはラッチ回路４のｎ〜１段目の出
力に対応している。Ｄはデータを示し、２番目の添字は
同一ワードのデータであることを示し、また１番目の添
字は１ワード内の順番を示す。Ｆ０〜Ｆ３はフレームパ
ターンを示し、 Ｆ０＝１、 Ｆ１、Ｆ２　、Ｆ３　＝０ とする。

第４図はシフトマトリックス１９の入カデータ例を示し
たもので、左側の２〜Ｎは遅延回路１８の出力、１〜Ｎ
はラッチ回路４の出力であることを示す。第５図はシフ
トマトリックス１９の出力データ列を示している。

第６図は本実施例の動作を示すタイムチャートであり、
ラッチ回路４の出力ｂ１のＤ１，２、Ｄ１，３、同じく
出力ｂ２のＦ，　、Ｆ２、　セレクタ１３の出力Ｃ１の
Ｄ　Ｉ＋　２　、Ｆ　２、　は第３図の同一符号のデー
タと対応している。また、制御信号ｋはカウンタ１４の
カウント渣を示す。Ｄ１．２〜ＤＩ＋Ｉ。

は説明を簡単にするためすべて「１」のデータとする。

フレームパルスｇのＦ０〜Ｆ３はフレームカウンタ１０
の出力を示し、 Ｆ．＝１、 Ｆ＋　、Ｆ２　、Ｆ３　＝　０ である。

次に、本第一実施例が同期はずれ状態からフレーム同期
復帰するまでの動作を第６図に従って説明する。同期は
ずれ状態にあるため、ワード同期保護回路８はセット状
態にあり、その出力ｃ２は「１」に設定されているもの
とする。最初カウンタ１４のカウント値すなわち制御信
号ｋは「０」にあるものとする。従って、セレクタ１３
はラッチ回路４の一段目の出力ｂ，をセレクタ■３の出
力Ｃと接続し、シフトマトリックス１９はシフト量が０
となっている。またフレームカウンタ１０の出力である
フレームパルスｇはＦ０すなわち「ｌ」となっているも
のとする。

最初ラッチ回路４の出力ｂ１およびｂ２のデータがそれ
ぞれＤ，，２およびＦ，とすると、セレクタ１３の出力
Ｃ，にはＤ１，２すなわち「１」のデータが現われる。

ワード同期保護回路８の出力ｃ２が「ｌ」であるため、
カウンタ動作停止信号ｄ１は「０」となる。従って、カ
ウンタ動作停止信号ｄ，が遅延回路１７により遅延され
た遅延パルスｅも「０」となるため、カウンタ１４への
次のカウントアップクロックｆは入力される。これによ
りカウンタ１４のカウント値すなわち制御信号ｋは「１
」となり、セレクタｌ３は制御信号ｋにより、ラッチ回
路４の二段目の出力をセレクタ１３の出力Ｃ，に接続す
る。また、シフトマトリックス１９は制御信号ｋにより
１ビットシフト状態に保たれる。セレクタ１３の出力Ｃ
１にはＦ２すなわち「０」が現われ、ワード同期回路は
同期復帰する。

これにより、カウンタ動作停止信号ｄ，は「１」となり
、カウンタ１４への次のカウントアップクロックｆは入
力されなくなる。従って、カウンタｌ３のカウント値す
なわち制御信号ｋは「１」の状態にとどまり、セレクタ
１３およびシフトマリックス１９も前の状態を維持する
。このとき、セレクタ１３の出力Ｃ１にはＦ３すなわち
「０」が現われる。

ワード同期保護回路８の後方保護段数を二段とすると「
０」が２度連続して入力されたため、ワード同期保護回
路８はリセットされ、その出力Ｃ２はここで「０」とな
る。これに以後、カウンタ動作停止信号ｄ，は「１」の
状態を維持するため、カウンタｌ４のカウンタ値すなわ
ち制御信号ｋは「１」のままとなる。ここでワード同期
回路は、同期確立状態に入る。一度同期確立状態に入る
と、ワード同期保護回路８にその前方保護段数だけ連続
して「１」が入力されない限りその状態を維持する。従
って、フレームパターンのＦ。すなわち「１」が到来し
ても同期確立状態は変わらない。

フレーム同期回路の動作は第１１図の従来例と同様であ
る。以上の動作により、シフトマトリックス１９の出力
には第５図に示すように２ビット以降ワードごとそろっ
たデータ列が現われる。

第７図は本発明の第二実施例を示すブロック構戒図であ
る。

本第二実施例は、本発明の特徴とするところの、並列展
開されたｎビットの内第２ビットから第ｎビットまでを
１ビット遅延させる第一の遅延手段としての遅延回路１
８と、この遅延回路１８の出力の（ｎ−１）ビットと並
列展開後のｎビットとを並列入力してｎビットを選択出
力する第二の出力選択手段としてのシフトマトリクス１
９と、このシフトマトリクス１９の出力の第ｎビットが
「１」の場合にシフトマトリクス１９を制御して選択出
力を１ビットずつシフトする制御手段としてのアンド回
路５ｅ，インバータ６ｄおよび遅延回路１７とを備えて
いる。

すなわち、本第二実施例は、第１図の第一実施例におい
て、セレクタ１３を省き、シフトマトリクス１９の第ｎ
ビット目の出力ｃ３を前記制御手段の入力としたもので
、他回路は第１図と同一である。

従って、本第二実施例の動作は、セレクタ１３がない点
を除いて第１図と同様であり、その動作を示すタイムチ
ャートもセレクタ出力ＣＩをシフトマトリクス出力Ｃ３
と置き換えることで、第６図と同一となる。

以上述べたように第一および第二実施例では、フレーム
同期回路は、高速動作が必要な直並列変換部３０のｌ／
Ｈのクロックで動作するため、すべて低速回路で構或で
き、消費電力が小さくなる。従って、フレーム同期回路
はＬＳＩ化により小形化できる。

しかし、第一および第二実施例では、ワード同期回路が
同期復帰後、ワード同期保護回路８がリセットされて同
期確立状態に入る前に、フレームパターンＦ０すなわち
「ｌ」がセレクタ１３の出力Ｃ１またはシフトマトリク
ス１９の第ｎビット目の出力Ｃ３に現われたときは、同
期はずれ状態に戻ってしまう。例えば、ワード同期保護
回路８の段数が５の場合、・第６図において、セレクタ
出力ｃ１またはシフトマトリクス出力ｃ３の最初のＦ。

の位置で同期はずれとなる。

これが問題となるのは、ワード同期復帰時間とワード同
期保護回路８の後方保護時間すなわちワード同期復帰か
らワード同期確立までの時間の和が１フレーム長より長
くなる場合である。これは、フレームパターンのＦ。す
なわち「１」により同期はずれ状態になっても、次のフ
レームパターンのＦｏが到来するまでにワード同期復帰
し、かつワード同期確立状態に入ってしまえば問題ない
からである。ワード同期復帰時間および後方保護時間は
、ｌワードのビット数ｎが大きくなる程長くなる。従っ
て、第一および第二実施例で問題となるのは、フレーム
長に対するワード長の比が大きい場合である。

以下に、この欠点を補う実施例を示す。

第８図は本発明の第三実施例を示すブロック構或図であ
る。

本第三実施例は、本発明の特徴とするところの、並列展
開されたｎビットをそれぞれ遅延させる第二の遅延手段
としての遅延回路２１と、この遅延回路２１の出力のｎ
ビットと並列展開後のｎビットとを並列入力し互いにｎ
ビット離れた２本の入力を選択出力する第三の出力選択
手段としてのシフトマｌクス２０と、遅延回路２１の出
力の第２ビットから第ｎビットまでの（ｎ−１）ビット
と並列展開後のｎビットとを並列入力してｎビットを選
択出力する第二の出力選択手段としてのシフトマトリク
ス１９と、シフトマトリクス２０の二つの出力の論理積
が「１」の場合にシフトマトリクス２０およびシフトマ
トリクス１９を制御して選択出力を１ビットずつシフト
する制御手段としてのアンド回路５ｅｑインバータ６ｄ
および遅延回路１７とを備えている。他の回路は第１図
と同一である。

ここで、アンド回路５ｅ，インバータ６ｄ，カウンタ１
４、遅延回路２１、アンドゲート５ｆ１ワード同期保護
回路８、インバータ１５ａおよび１５ｂ１オア回路１６
、ならびに遅延回路ｌ７はワード同期回路を構或し、ア
ンド回路５ｄ，インバータＢｃｓフレームカウンタ１０
、アンド回路５Ｃ１インバータ６ｂおよび遅延回路ｌ１
はフレーム同期回路を構威している。

次に、本第三実施例の各部の動作を説明する。

シフトマトリックス２１は、２０個の入力信号の内、互
いにｎビット離れた２個の入力信号を出力にそれぞれ接
続する。入力信号の選択は制御信号ｋによって行われる
。例えば、制御信号ｋが「１」を示している場合は、ラ
ッチ回路４の二段目の出力ｂ２がシフトマトリックス２
０の第一の出力Ｃ，に接続され、ラッチ回路４の二段目
の出力ｂ２が遅延回路２１によって１ビット遅延され、
シフトマトリックス２０の第二の出力Ｃ，に接続される
。遅延回路２１はビット長が１ビット増しただけで動作
は第一実施例の遅延回路１８と同じである。他の回路の
動作は第１図と同様である。

次に、本第三実施例の動作を第３図、第４図、第５図お
よび第９図を用いて説明する。ここで、第３図、第４図
および第５図は第一実施例の場合と同じである。第９図
は第８図の各点の動作波形を示すタイムチャートである
。第９図において、ラッチ回路４の出力ｂ，およびｂ，
のＤ，，２、Ｄ，．３、Ｆｌ　、Ｆ２　　は第３図の同
一符号のデータと対応している。また遅延回路２１の出
力ｂ３およびｂ４のＤ，１、Ｄ，，．、　、Ｆｌ　、Ｆ
２　、・は第４図の同一符号のデータと対応している。

また制御信号ｋはカウンタ１４のカウント値を示す。Ｄ
１，２〜Ｄ，，１。　は説明を簡単にするため、すべて
「１」のデータとする。フレームパルスｇのＦＯ””’
Ｆ３はフレームカウンタ１０の出力を示し、Ｆｏ”１， Ｆ＋　、Ｆ２　、Ｆ３　＝ｏ である。

次に、第８図が同期はずれ状態からフレーム同期復帰す
るまでの動作を第９図に従って説明する。

同期はずれ状態にあるため、ワード同期保護回路８はセ
ット状態にあり、その出力Ｃ２は「１」に設定されてい
るものとする。最初カウンタ１４のカウント値は「０」
にあるものとする。従って、シフトマトリックス２１は
ラッチ回路４の一段目の出力ｂ１　をシフトマトリック
ス２Ｉの第一の出力Ｃ４に接続し、ラッチ回路４の一段
目の出力ｂ１を遅延回路２ｌによって１ビット遅延され
た出力ｂ，をシフトマトリックス２０の第二の出力Ｃ．
に接続している。またシフトマトリックス１９はシフト
量が０になっている。フレームカウンタ１０の初期状態
として、出力されるフレームパルスｇはＦ。すなわち「
１」となっているものとする。

最初ラッチ回路４の一段目の出力ｂ１のデータがＤ．２
、遅延回路２１の出力ｂ３のデータが「ｌ」であるとす
ると、アンド回路５ｆの出力Ｃ６は「１」となり、ワー
ド同期保護回路８の出力ｃ２が「１」であるため、カウ
ンタ動作停止信号ｄ，は「０」となる。従って、カウン
タ動作停止信号ｄ１が遅延回路ｌ７により遅延された遅
延パルスｅも「０」となるため、カウンタ１４への次の
カウントアップクロックｆは入力される。これによりカ
ウンタ１４のカウント値である制御信号ｋは「１」とな
る。これにより制御信号ｋに従ってシフトマトリックス
１９および２１は１ビットシフトした状態になる。

従って、ラッチ回路４の二段目の出力ｂ２がシフトマト
リックス２０の第一の出力Ｃ，に接続され、ラッチ回路
４の二段目の出力ｂ２を遅延回路２１によって１ビット
遅延した信号出力ｂ４がシフトマトリックス２０の第二
の出力Ｃ，に接続される。これにより、シフトマトリッ
クス２０の第一の出力Ｃ４にはＦ２すなわち「０」が、
第二の出力ＣｓにはＦ，すなわち「０」が現われ、ワー
ド同期回路は同期復帰する。

これにより、カウンタ動作停止信号ｄ１は「１」となり
、カウンタ１４への次のカウントアップクロックｆは入
力されな《なる。従って、カウンタ１４のカウント値で
ある制御信号ｋは「ｌ」の状態にとどまり、シフトマト
リックス２０および１９も前の状態を維持する。シフト
マトリックス２０の出力にＦ．すなわち「１」が現れて
も、出力Ｃ４と出力Ｃ，との論理積は「０」となるため
、カウンタ動作停止信号ｄ１は「１」の状態を保つ。ワ
ード同期保護回路８の段数を３段とすると、「０」が３
回連続して入力されたとき、ワード同期保護回路８はリ
セットされ、その出力Ｃ２は「０」となる。

ここでワード同期回路は同期確立状態に入る。フレーム
同期回路の動作は第１１図の従来例と同様である。以上
の動作により、シフトマトリックス１９の出力には、第
５図に示すように２ビット以降、ワードごとそろったデ
ータ列が現われる。

第１０図は本発明の第四実施例を示すブロック構戊図で
ある。

本第四実施例は、本発明の特徴とするところの、並列展
開されたｎビットをそれぞれ１ビット遅延させる第二の
遅延手段としての遅延回路２１と、この遅延回路２１の
出力のｎビットと並列展開後のｎビットとを並列入力し
て（ｎ＋１）ビットを選択出力する第四の出力選択手段
としてのシフトマトリクス２２と、このシフトマトリク
ス２２の出力の第１ビットと第（ｎ＋１）ビットとの論
理積が「１」の場合にシフトマ｝　ＩＪクス２２を制御
して選択出力を１ビットずつシフトする制御手段として
のアンド回Ｒ５ｅ，インバータ６ｄおよび遅延回路ｌ７
とを備えている。他の回路は第８図の第三実施例に用い
たものと同一である。また、シフトマトリクス２２は出
力が（ｎ＋１）本になっている点を除いて、動作は第８
図のシフトマトリックス１９と同様である。

本第四実施例の動作は、シフトマトリックス２０がない
点を除いて、第８図と同様である。従って、そのタイム
チャートも第９図と同一となる。

以上述べたように、第三および第四実施例では、フレー
ム同期回路は、高速動作が必要な直並列変換部の１／ｎ
のクロックで動作するため、すべて低速回路で構或でき
、消費電力が小さくなる。従って、フレーム同期回路は
ＬＳＩ化により小形化できる。さらに、第一および第二
実施例での同期はずれになる欠点を解決することができ
る。

なお、第一〜第四実施例では、入力データ１として、１
フレーム内に（ｍ−１）個の「０」と１個の「１」を有
するフレームパターンがワードごとに１ビットずつ分散
配置された情報列としたが、フレームパターンは「１」
と「０」を逆にしても本発明は適用できる。

また、直並列変換部３０は、実施例に示した方法のほか
、光回路領域で実現するなど種々の方法があるため、フ
レーム同期回路とは分離しておくことが望ましい。

〔発明の効果〕

以上説明したように、本発明は、フレーム同期回路を、
高速動作が必要な直並列変換回路部と完全に分離でき、
低速回路で実現できるため、低消費電力となり、ＬＳＩ
化により小形化できる効果がある。

さらに、出力選択手段の二つの出力の論理積が「ｌ」の
場合に選択出力を１ビットずつシフトすることにより、
ワード同期部が同期復帰後、同期確立状態前に、同期外
れ状態に戻ることを防止できる効果がある。

【図面の簡単な説明】

第ｌ図は本発明の第一実施例を示すブロック構或図。 第２図はその入力データの一例を示す説明図。 第３図はそのラッチ回路の出力データの一例を示す説明
図。 第４図はそのシフトマトリクス１９の入力データの一例
を示す説明図。 第５図はそのシフトマトリクス１９の入カデータの一例
を示す説明図。 第６図はその動作を示すタイムチャート。 第７図は本発明の第二実施例を示すブロック構戊図。 第８図は本発明の第三実施例を示すブロック構戊図。 第９図はその動作を示すタイムチャート。 第１０図は本発明の第四実施例を示すブロック構或図。 第１１図は従来例を示すブロック構戒図。 第ｌ２図はその動作を示すタイムチャート。 １・・・入力データ、２・・・入力クロック、３・・・
シフトレジスタ、４・・・ラッチ回路、５ａ〜５ｆ・・
・アンド回路、５ａ　〜６ｄ　，　１５ａ　，　１５ｂ
　・・・インバータ、７・・・リングカウンタ、８・・
・ワード同期保護回路、９、１１、１７、ｌ８、２１・
・・遅延回路、１０・・・フレームカウンタ、１２、ｌ
４・・・カウンタ、１３・・・セレクタ、１６・・・オ
ア回路、１９、２０、２２・・・シフトマトリクス、３
０・・・直並列変換部、４０・・・高速回路部。

Claims (1)

1. 【特許請求の範囲】 １、１フレーム内に（ｍ−１）個の一論理値と１個の反
   対論理値とを有するフレーム同期パターンが１ワードご
   とに１ビットずつ分散配置された時分割多重高速信号か
   らなる入力データをワード単位に並列展開後フレーム同
   期をとる手段を備えたフレーム同期回路において、 並列展開されたｎビットより１ビットを選択出力する第
   一の出力選択手段（１３）と、 並列展開されたｎビットの内第２ビットから第ｎビット
   までを１ビット遅延させる第一の遅延手段（１８）と、 この第一の遅延手段の出力の（ｎ−１）ビットと並列展
   開後のｎビットとを並列入力してｎビットを選択出力す
   る第二の出力選択手段（１９）と、前記第一の出力選択
   手段の出力が反対論理値の場合に前記第一および第二の
   出力選択手段を制御して選択出力を１ビットずつシフト
   する制御手段（５ｅ、６ｅ、１７）と を備えたことを特徴とするフレーム同期回路。 ２、１フレーム内に（ｍ−１）個の一論理値と１個の反
   対論理値とを有するフレーム同期パターンが１ワードご
   とに１ビットずつ分散配置された時分割多重高速信号か
   らなる入力データをワード単位に並列展開後フレーム同
   期をとる手段を備えたフレーム同期回路において、 並列展開されたｎビットの内第２ビットから第ｎビット
   までを１ビット遅延させる第一の遅延手段（１８）と、 この第一の遅延手段の出力の（ｎ−１）ビットと並列展
   開後のｎビットとを並列入力してｎビットを選択出力す
   る第二の出力選択手段（１９）と、この第二の出力選択
   手段の出力の第ｎビットが反対論理値の場合に前記第二
   の出力選択手段を制御して選択出力を１ビットずつシフ
   トする制御手段と を備えたことを特徴とするフレーム同期回路。 ３、１フレーム内に（ｍ−１）個の一論理値と１個の反
   対論理値とを有するフレーム同期パターンが１ワードご
   とに１ビットずつ分散配置された時分割多重高速信号か
   らなる入力データをワード単位に並列展開後フレーム同
   期をとる手段を備えたフレーム同期回路において、 並列展開されたｎビットをそれぞれ遅延させる第二の遅
   延手段（２１）と、 この第二の遅延手段の出力のｎビットと並列展開後のｎ
   ビットとを並列入力し互いにｎビット離れた２本の入力
   を選択出力する第三の出力選択手段（２０）と、 前記第二の遅延手段の出力の第２ビットから第ｎビット
   までの（ｎ−１）ビットと並列展開後のｎビットとを並
   列入力してｎビットを選択出力する第二の出力選択手段
   （１９）と、 前記第三の出力選択手段の二つの出力が共に反対論理値
   の場合に前記第二および第三の出力選択手段を制御して
   選択出力を１ビットずつシフトする制御手段と を備えたことを特徴とするフレーム同期回路。 ４、１フレーム内に（ｍ−１）個の一論理値と１個の反
   対論理値とを有するフレーム同期パターンが１ワードご
   とに１ビットずつ分散配置された時分割多重高速信号か
   らなる入力データをワード単位に並列展開後フレーム同
   期をとる手段を備えたフレーム同期回路において、 並列展開されたｎビットをそれぞれ１ビット遅延させる
   第二の遅延手段（２１）と、 この第二の遅延手段の出力のｎビットと並列展開後のｎ
   ビットとを並列入力して（ｎ＋１）ビットを選択出力す
   る第四の出力選択手段（２２）と、この第四の出力選択
   手段の出力の第１ビットと第（ｎ＋１）ビットが共に反
   対論理値である場合に前記第四の出力選択手段を制御し
   て選択出力を１ビットずつシフトする制御手段と を備えたことを特徴とするフレーム同期回路。