JPS6124347A - ネツトワ−クシステム - Google Patents
ネツトワ−クシステムInfo
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- JPS6124347A JPS6124347A JP14481284A JP14481284A JPS6124347A JP S6124347 A JPS6124347 A JP S6124347A JP 14481284 A JP14481284 A JP 14481284A JP 14481284 A JP14481284 A JP 14481284A JP S6124347 A JPS6124347 A JP S6124347A
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
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- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
- G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
- G08C15/12—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division the signals being represented by pulse characteristics in transmission link
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- H—ELECTRICITY
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- Small-Scale Networks (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は、信号ラインによって結合された複数のステー
ションのそれぞれにあってシリアルデータの授受を相互
に行なえるように構成したネットワークシステムに関し
、特に、所定の符号列信号を専用の同期信号線を介して
各ステーションへ供給し、各ステーションのアドレッシ
ングおよび同期を取りつつ、他の専用のデータ信号線に
て搬送されたシリアルデータをステーション相互間で授
受させるように構成したネットワークシステムに関する
ものである。 （従来技術とその問題点） 従来から、データ列とアドレス信号とをそれぞれの専用
ラインで送るようにした２線式のネットワークシステム
が提案されていた。斯様な通信方式にあっては、所定の
符号列信号を専用の同期信号伝送線を介して各ステーシ
ョンへ供給し、各ステーションの７ドレツシングおよび
同期（伝送制御）をとる方式のネットワークシステムで
あり、例えば、特公昭５２−ｊ３３６７「信号多重伝送
装置」公報に示される如きものがある。これは、第６図
に示す如く、複数対の送信ステーション６０４および受
信ステーション６０５を同期信号伝送線′６０２および
データ伝送線６０３とによって結合してなるもので、同
期信号伝送線６０２には、同期信号発生器６０１がら、
第７図（Ｃ）に示されるような同期信号が各ステーショ
ンに供給されている。 同期信号発生器６０１においては、第７図（ａ）に示さ
れるよう゛な一定周期τのクロック信号と、同図（ｂ）
に示されるような一定周期Ｔで、ＨｌＨ，Ｈ，Ｌ、Ｌ、
Ｈ，Ｌという順序を繰り返すＭ系列旬月を発生し、幅変
調を行なって同図＜Ｃ）に示すような信号を発生するも
のである。 ′ＦＡ仁ステーション６０４は、同期伯りを受信し、第
７図に示したようなりロック信号と符号系列信号とに復
調づる受信回路６０６と、復調された符号系列イ３８を
クロック信号に同期して順次供給するシフトレジスタ６
０７ 、６０８ 、６０９８５よび、これらシフトレジ
スタ６０７，６０８．６０９の各出力の論理演算を行な
って予め定められた論理出力となったときにゲート６１
１を開く論理回路６１０とを備えている。 第８１図は、シフトレジスタ６０７，６０８，６０９の
出力Ｄ１．Ｄ２．Ｄ３ａＬにび論理回路６１０の出力Ｘ
の関係をクロック毎に示したもので、同図に示される如
く、シフトレジスタ６０７，６０８．６０９の出力のり
、Ｈの組合せパターンは符号系列信号の周期Ｔの間に７
種顕現れる。 従って、各送信ステーション６０４において７つの組合
ゼパターンのうちの１つを論理回路６１０の成立条件と
すれば（例えば、同図に示す如くＨ，Ｈ，Ｌ）、符号系
列信号の１周期丁の間に１回だけ論理回路６１０の論理
が成立してゲート６１１が開かれることとなり、出力回
路６１２がら１ビツトのデータがデータ伝送線６０３へ
送出されることとなる。 同様にして、受信ステーション６０５においても、受信
回路６１３とシフトレジスタ６１．４，６１５．６１６
および論理回路６１７を備えて８５つ、符号系列信号の
１周期丁の間に所定の組合せパターンが〜得られたとき
のみゲート６１８を開き、データ伝送線６０３から信号
入力回路６１９へ取込−む構成となっている。 このようにしＣ，送信ステ−ション６０４では論理回路
６１０の成立条件と同一の成立条件を有する論理回路６
１７を備えた受信ステーションとの間でｆ−夕の送受が
可能となり、他の成立条件を有する送受信ステーション
に対して異なる同期を取ることができ、データが衝突す
ることなく送受信ができる。 しかしながら、このような従来のネットワークシステム
にあっては、シリアルデータ列を送受するタイムスロッ
ト（Ｉｆｈ述例の場合、１クロック周期τに相当する時
間）が一定長に固定されていたため、伝送態様の融通性
がなかった。そのため、タイムスロット内のデータ長に
応じた時間幅の当該タイムスロットを設定することがで
きず、伝送したいデータ長が大である場合にはそのタイ
ムスロットにＪ３Ｇプる伝送速度を高めな
ションのそれぞれにあってシリアルデータの授受を相互
に行なえるように構成したネットワークシステムに関し
、特に、所定の符号列信号を専用の同期信号線を介して
各ステーションへ供給し、各ステーションのアドレッシ
ングおよび同期を取りつつ、他の専用のデータ信号線に
て搬送されたシリアルデータをステーション相互間で授
受させるように構成したネットワークシステムに関する
ものである。 （従来技術とその問題点） 従来から、データ列とアドレス信号とをそれぞれの専用
ラインで送るようにした２線式のネットワークシステム
が提案されていた。斯様な通信方式にあっては、所定の
符号列信号を専用の同期信号伝送線を介して各ステーシ
ョンへ供給し、各ステーションの７ドレツシングおよび
同期（伝送制御）をとる方式のネットワークシステムで
あり、例えば、特公昭５２−ｊ３３６７「信号多重伝送
装置」公報に示される如きものがある。これは、第６図
に示す如く、複数対の送信ステーション６０４および受
信ステーション６０５を同期信号伝送線′６０２および
データ伝送線６０３とによって結合してなるもので、同
期信号伝送線６０２には、同期信号発生器６０１がら、
第７図（Ｃ）に示されるような同期信号が各ステーショ
ンに供給されている。 同期信号発生器６０１においては、第７図（ａ）に示さ
れるよう゛な一定周期τのクロック信号と、同図（ｂ）
に示されるような一定周期Ｔで、ＨｌＨ，Ｈ，Ｌ、Ｌ、
Ｈ，Ｌという順序を繰り返すＭ系列旬月を発生し、幅変
調を行なって同図＜Ｃ）に示すような信号を発生するも
のである。 ′ＦＡ仁ステーション６０４は、同期伯りを受信し、第
７図に示したようなりロック信号と符号系列信号とに復
調づる受信回路６０６と、復調された符号系列イ３８を
クロック信号に同期して順次供給するシフトレジスタ６
０７ 、６０８ 、６０９８５よび、これらシフトレジ
スタ６０７，６０８．６０９の各出力の論理演算を行な
って予め定められた論理出力となったときにゲート６１
１を開く論理回路６１０とを備えている。 第８１図は、シフトレジスタ６０７，６０８，６０９の
出力Ｄ１．Ｄ２．Ｄ３ａＬにび論理回路６１０の出力Ｘ
の関係をクロック毎に示したもので、同図に示される如
く、シフトレジスタ６０７，６０８．６０９の出力のり
、Ｈの組合せパターンは符号系列信号の周期Ｔの間に７
種顕現れる。 従って、各送信ステーション６０４において７つの組合
ゼパターンのうちの１つを論理回路６１０の成立条件と
すれば（例えば、同図に示す如くＨ，Ｈ，Ｌ）、符号系
列信号の１周期丁の間に１回だけ論理回路６１０の論理
が成立してゲート６１１が開かれることとなり、出力回
路６１２がら１ビツトのデータがデータ伝送線６０３へ
送出されることとなる。 同様にして、受信ステーション６０５においても、受信
回路６１３とシフトレジスタ６１．４，６１５．６１６
および論理回路６１７を備えて８５つ、符号系列信号の
１周期丁の間に所定の組合せパターンが〜得られたとき
のみゲート６１８を開き、データ伝送線６０３から信号
入力回路６１９へ取込−む構成となっている。 このようにしＣ，送信ステ−ション６０４では論理回路
６１０の成立条件と同一の成立条件を有する論理回路６
１７を備えた受信ステーションとの間でｆ−夕の送受が
可能となり、他の成立条件を有する送受信ステーション
に対して異なる同期を取ることができ、データが衝突す
ることなく送受信ができる。 しかしながら、このような従来のネットワークシステム
にあっては、シリアルデータ列を送受するタイムスロッ
ト（Ｉｆｈ述例の場合、１クロック周期τに相当する時
間）が一定長に固定されていたため、伝送態様の融通性
がなかった。そのため、タイムスロット内のデータ長に
応じた時間幅の当該タイムスロットを設定することがで
きず、伝送したいデータ長が大である場合にはそのタイ
ムスロットにＪ３Ｇプる伝送速度を高めな
【ブればなら
ないといった問題点があった。 そのため、当該ネットワークシステムでの伝送効率が低
下したり、高速伝送に伴い装置が高価なものとなってい
た。また、高速伝送に起因して、雑音輻射によって使用
機器のｆ１能が低下し、その対策のためにさらに装置が
高価なしのとなるといった問題点があった。 （発明の目的） 本発明は、上述した問題点に鑑みてなされたものであっ
て、シリアルデータ列を送受するタイムスロットに融通
性を持たせることにより、伝送効率を維持しつつ、低置
な装置構成によるネットワークシステムを提供すること
にある。 （発明の構成および作用） 本発明においては、シリアルデータ伝送用のデータ信号
線と伝送制御用の制御信号線とに複数のステーションを
共通に接続し、ステーションの選択およびシリアルデー
タの伝送同期、伝送期間の設定を制御信号によって行な
い、シリアルデータの送信を行なうべく選択されたステ
ーションから当該シリアルデータの送信が完了するまで
は、制御信号用として制御信号線に送出されるべきビッ
ト情報の送出動作を禁止して、シリアルデータの伝送期
間が可変となっている。 また、シリアルデータ伝送用のデータ信号線と伝送制御
用の制御信号線とに複数のステーションを共通に接続し
、ステーションの選択およびシリアルデータの伝送同期
、伝送期間の設定を制御信号によって行ない、予め定め
た記憶情報に基づいて、制御信号用として制御信号線に
送出されるべきビット情報の送出動作を禁止して、シリ
アルデータの伝送期間が可変となっている。 （発明の実施例） 以下図面に基づいて本発明の詳細な説明する。 第１図に本発明の一実施例を示す。図において、専用の
同期信号伝送線１１１および専用のデータ伝送線１１２
に、ネットワークシステムを構成するように結合された
複数のステーションのうちの１つを示し、他のステーシ
ョンも同様な構成であるものとする。 複数のステーションの相互間でシリアルデータ列の授受
をなすため、伝送制御を行なうものとして、同期信号を
発生する同期符号を発生する発生器１１３Ａが、同期信
号伝送線１１１に接続されている。この同期符号発、１
器１１３Ａは、複数のステーションのそれぞれにおいて
行なわれるデータ伝送の同期およびデータの授受をずべ
きステーションの指令（アドレッシング）を司どるもの
であり、複数のステーションとは別個に信号伝送線１１
１に接続されている。 同期符号発生器１１３Ａは、内部で一定周期を有する符
号列としてのＭ系列符号列を生じさけるものであり、こ
こでは、３次のＭ系列で符号を発生させている。 第２図（ａ ）〜（Ｃ）に、同期符号発生器１１３Ａの
各部における信号タイミング波形を示す。 第１図において３段（Ｉｌｌ １〜ｌｌ１３）でなるシ
フトレジスタ１２１の第２段ｍ２と第３段ｍ３との出力
を排他的論理和ゲート１２３に供給して、当該ゲート１
２３の出力をシフトレジスタ１２１の第１段ｍ１の入力
としている。基準クロック発生器１２５から発生される
基準クロック信号Ｃをアンドゲート１２７に供給する。 このアンドゲート１２７は、後述覆る送信部１１７から
供給される遅延要求信号ＳＤＭと基準クロック信号Ｃと
の論理積を取り、その出力信号である制御クロック信号
Ｃｖ１を発生している。この制御り、ロック信号ＣＶ１
を、シフトレジスタ１２１の各段に共通に接続している
。このにうに、シフトレジスタ１２１と論理素子である
排他的論理和ゲート１２３との相合けによって発生され
るＭ系列符号は、第３段１３と、第２段１１１２との排
他的論理和で表わされる多項式＜ｍ３■ｍ２）に従う３
次のＭ系列符号である。 シフトレジスタ１２１の第３段ｍ３の出力としで得られ
る３次のＭ系列符号信号Ｍ（第２図（１））参照）を、
パルス幅変調器１２９に供給している。 また、基準クロック信号Ｃをパルス幅変調器１２９に供
給している。このパルス幅変調器１２９では、一定周期
ｔｃの基準クロック信号Ｃ（第２図（ａ＞参照）の立上
り時に同期して、Ｍ系列符号１５号Ｍの論理状態に従っ
てパルス幅の異なる信号を出力りる。Ｍ系列符号信号Ｍ
が゛低゛′論理状態（Ｌ）の場合には幅の狭いパルス（
保持期間ｔ Ｌ）を、“高′°論理状態（）」）の場合
には幅の広いパルス（保持期間１＋）をそれぞれ発生づ
る。このようにパルス幅変調された出力信号として、第
２図（Ｃ）に示づＭ系列符円同期信号ＣＭが本来パルス
幅変調器１２９から得られる。 ところで、このようなＭ系列符号を同）ＩＩ信号として
用いることは公知である。一般に、０段のシフトレジス
タと論理素子とで実現でさる符号系列の最大周期Ｔは、 Ｔ＝２”−１〈１） として表わされる。そのため、同じ組合せによる符号状
態は上記（１）式で表わされる周ＩＩ ｌ−をとり、そ
の期間同じ組合せの符号状態は生じない。 定まった段数のシフ１〜レジスタを用いて同期信号を得
る場合、Ｍ系列符号を同期信号として利用すれば、チャ
ネル数を最大にでき、最も効果的と６える。そのため、
Ｍ系列符号はデータ通信の同期信号として多用されるも
のである。 第１図に示す本実施例の同期符′号発生器１１３Ａにお
いて（Ｊ、シフ１〜レジスタ１２１の段数１１が３段で
ある１、十記（１）式に従つ゛Ｃ，遅延遅延要求信号Ｉ
） ＭにＪ、る遅延が４１い場合における本来のＭ系列
符弓同期仇号ＣＭの周期ＴＣＭは、Ｔ’ｃＭ−ｔｃＸ
（２３−１＞ （２）として与えられる。また
、符号の組合せ状態は７（＝２３−１＞通りである。 同ｌ１ＩＪ７９号光牛′ａ１１３Ａヲ除＜ｍｌ＆、ｌｆ
ｉ、１ステーシヨンの装置構成である。１ステーシヨン
の内部構成としては、Ｍ系列符号同期信号ＣＭを遅延要
求信号ＳＤＭで遅延制御して１ｑた同期信号ＭＶ１によ
る同期およびアドレッシングに基づいて、当該ステーシ
ョンのシリアルデータ列の送信あるいは受信の指令等を
行なうための制御部１１５がある。また、その制御部１
１５の指令に応じて、当該ステーションから、その内部
にパラレル状態で格納されたシリアルデ・−夕刊を信号
伝送線１１１に送出する送信部１１７が備わっている。 さらに、制御部１１５の指令に従って、データ伝送線１
１２に接続され得る受信部１１９が備わっている。 まず制御部１１５を説明する。同期信号伝送線１１１に
接続された同期信号受信回路１３１は、基本的には同期
信号ＣＭ（第２図（Ｃ）参照）でなる同期信号ＭＶＩを
受信して、第２図（ａ ＞に示したと同様なりロック信
号ＣＬ Ｋ ｄ３よび同図（ｂ’）に示したようなＭ系
列符号信号Ｍに分離し、３段のシフトレジスタ１３３へ
供給している。 シフトレジスタ１３３の出力信号ｏ１．Ｄ２およびＤ３
は制御部１１５内のメモリ回路１３５にアドレスデータ
として供給されている。このメモリ回路１３５には、Ｍ
系列符号の１周期ＴＣＭ間に現れるＨ、Ｌの組合せパタ
ーンをアドレスとしており、各アドレスに対応して送受
信制御用のデータＧ１およびＧ２が設定記憶されている
。メモリ回路１３５は例えばＲＯＭであり、第１図に示
すようなデータが書込まれているものとする。 ラツヂ回路１３７は、同期信号受信回路１３１から供給
されるクロック信号ＣＬ Ｋに同期してメモリ回路１３
５からの第１制御データ信号Ｇ１をラップするもので、
例えばＤ形フリツブラロツプで構成されている。このラ
ッチ回路１３７め出力である第１ゲート制御信号し１は
、ゲートＡ１３９および３つ、のラッチ回路ＬＡ、ＬＢ
、ＬＧにそれぞれ供給されている。 他のラッチ回路１４１は、クロック信号ＣＬＫに同期し
てメモリ回路１３５からの第２制御データ信号Ｇ２をラ
ッチするもので、同じくＤ形フリップ７０ツブで構成さ
れている。このラッチ回路１４１の出力である第２ゲー
ト制御信号「２は、ゲート８１４３に供給されていると
ともに、インバータ１４５を介してゲートＣ１４７へ供
給されている。 送信部１１７には、複数ビットからなるデータを格納す
るメモリ回路１５１△（例えば、バックアップされたＲ
Ａ Ｍ ）が備わっている。このメモリ回路１５１△
は、アドレス領域ＭＡＤ、データ書込みをなすためのシ
リアルデータ領域ＭＳＤおよびデータ数を記憶するデー
タ数領域ＭＤＮからなっている。メモリ回路１５１Ａか
ら出力される１５３に、パラレル−シリアル変換器（以
下Ｐ−８変換器と称づ−る）１５３によって変換される
。。 クロック発生器１５５は、’Ｐ−８変換器１５３に、所
定周期（ＴＣＬＴ）のクロック信号Ｃｌ−Ｔを供給する
。また、変調器１５７は、ｐ−ｓ＊挽器１５３からのシ
リアルデータＤＳ１５３の゛′高″。 ′“低″（″“１１Ｚ１“０″に対応）に対応し、クロ
ック発生器１５５のクロック信号ＣＬｌを幅変調して、
シリアルデータ列信号ＤＴを出力する。 ここで、クロック発生器１５５から発生されるクロック
信号ＣＬＴは、タイムスロット内にてシリアルデータ列
の各ビットを送出するため同期タ −イミングをと
る送信用クロック信号である。そのため、タイムスロッ
トを規定する基準クロック信号Ｃの周期ｔｃと比較して
、送信用クロック信号ＣＬＴの同期ＴＣＬＴは相対的に
小さくなるように規定されている。− メモリ回路１５１Ａのアドレス領域ＭＡＤには、制御部
１１５内の３つのラッチ回路り、Ａ、Ｌ８およびＬＣか
らシフトレジスタ１３３の出力Ｄ１〜Ｄ３のラッチ出力
信＠Ｌａ〜ｌｃがアドレスデータとして供給されており
、入力されたアドレスに格納されているシリアルデータ
が出力される。 メモリ回路１５１Ａには、さらに、そのアドレス領域Ｍ
Ａ ｌ）に対応してデータ数領域ＭＤＮが含まれてい
る。あるアドレスに記憶されたシリアルデータ（記憶態
様ではパラレル状態になっている）の総ビット数を、対
応するそれぞれの領域ＭＤＮに記憶づるようになってい
る。従って、実際には、シリアルデータ領域Ｍ Ｓ Ｄ
での記憶ビットを計数する手段が含まれている。 また、送信部１１７には、制御部１１５におけるラッチ
回路１／１１から出力される第２ゲート制御信号し２に
よって、計数の開始が制御される減算カウンタ１５９が
備わっている。 この減締カウン；Ｚ’１５９は、第２ゲート制御信号Ｌ
２の立上りに同期して、メモリ回路１５１ＡにＪ５ける
データ数領域ＭＤＮからのビット状データ（ｇ号ＳＯＮ
を保持する。しかる後、クロック発生器１５５にて発生
されるクロック信号ＣＬ、 ｌ−に同期して、減算計数
を行なう。ｉ１４算カウンタ１５９からは、その計数保
持値がＯのとき１１１Ｉ ；、６１数保持値がＯでない
ときには“０″をそれぞれ出力する。このような計数状
態に応じて出力される信号を遅延要求信号ＳＤＭとして
、送信部１１７は発生する。涯延要求信号ＳＤＭは、同
期符号発生器１１３Ａ内のアンドゲート１２７に供給さ
れて、基準クロック信号Ｃの供給を制御で−る。 受信部１１９は、ゲートＣ１４７を介して取込まれた受
信データを復調して、り［１ツク信号ＣＬＲとシリアル
データ信号ＤＲとを分離する復調器１６１と、復調され
たシリアルデータ化＠１〕Ｒをパラレルデータ信号ＤＰ
Ｒに変換するシリアル−パラレル変換器（以下Ｓ−Ｐ変
換器と称する）１６３と、Ｓ−Ｐ変換器１６３から出力
されるパラレルデータ信号ＤＰＲを格納するメ［り回路
１６５（例えばＲＡＭ）とから構成されている。 ここで、復調器１６１によって復調後に出力されるクロ
ック信号ＣＬＲは、タイムスロット内にて、シリアルデ
ータ列の各ビットをＳ−Ｐ変換器１６３においてそれぞ
れシフトするためのものであり、受信用クロック信号で
ある。従って、受信用クロック信号ＣＬ Ｒの同期ＴＣ
ＬＲも、タイムスロットを規定する基準クロック信号Ｃ
の同期ｔｃより小さい。この受信用クロック信号ＣＬＲ
は、受信したシリアルデータがら得られるものであるか
ら、その周１１１Ｊ １− ＣＬＲは送信用クロック信
号ＣＬＴの周期ＴＣＬＴど同じである。 メモリ回路１６５は、３つのラッチ回路ＬＡ。 Ｌ Ｂ ｔｉよびＬ ’Ｃの出力Ｌａ、Ｌｂおよびｌｃ
をアドレスデータとして入力し、指定されたアドレスに
ｓ−ｐ変換器１６３がら供給されるｆ−夕を書込むもの
である。 送信部１１７内のメモリ回路１５１Ａおよび受イ；】部
１’ｌ”９内のメモリ回路１６５は、例えばマイク［１
」ンピＪ−タ（図示せず）に接続されており、メモリ回
路１５１Ａには制御負荷の状態に応じて送信用データの
書込がなされ、また、メモリ回路１６５から読込まれた
データに基づいて制御負荷を制御する構成となっている
。 制御部１１５にお【プるゲート△１３９はメモリ回路１
３５からの第１制御データ信号Ｇ１の’ｌ”によって開
き、それに応じて、送信部１１７あるいは受信部１１９
の何れかがデータ伝送線１１２に接続されることとなる
。何れが接続されるのかは、メモリ回路１３５からの別
な第２制御データ信号Ｇ２の論理状態に応じ−で、送信
部１１７が接続されて本ステーションからの送信が可能
となるか、あるいは１１９が接続されて本ステーション
への受信が可能となるものである。 上述の如く構成されたネットワークシステムにおいて、
このネットワークシステムを構成する複数のステーショ
ンのうちの１つにａ３い□て、メ七り回路１３５には第
１図に示す如く、アドレスに従って各制御データが記憶
されているものとし、また、その他のメモリ回路１５１
Ａおよび１６５においても第１図に示すアドレスに送受
信データ用のエリアが設けられているものとする。 今、第３図（ｂ）に示す同期信号Ｍｖ１が各ステーショ
ンに供給され、同図におりる時点ｔ１においで、第１ｔ
Ｊに示づ一木スチージョンのシフトレジスタ１３う；３
の出力Ｄ３〜Ｄ１が（１，１，１＞であったどする。 シフ１〜レジスタ１３３の出力Ｄ３〜Ｄ１が（１゜１．
１）であることにより、メモリ回路１３５の第１制御デ
ータ信号Ｇ１は遅延時間ｔａの後に“１″どなり、他方
の第２制御データ信月Ｇ２は１゛′どなる。この遅延時
間ｔａは、同期信号受信回路１３１におりる復調に要す
る時間である。 この状態から、同期信号ＭＶ１の１周期が経過した時点
ｔ２においては、ラッチ回路１３７およびラッチ回路１
４１にクロック信号ＣＬＫが供給されることによって、
この時点（時点ｊ２）にお【ブるメモリ回路１３５から
の両制御データ信号Ｇ１およびＧ２がラッチされる。す
なわちラッチ回路１３９からの出力たる第１ゲート制御
信号Ｌ１は１″どなり、ラッチ回路１３１から出ツノさ
れる第２ゲート制御信＠Ｌ２は０″となる。 これと同時に、ラッチ回路１３７から出力される第１ゲ
ート制御信＠１−１は３つのラッチ回路！−へ、ＬＢお
よびＬＣに供給されることによって、時点ｔ２における
シフトレジスタ１３３の出ツノ信号Ｄ３〜ＤＩ （１，
１，１）をラッチする。そのラッチ出力１ｃｍ１−ａを
メモリ回路１５１Ａおよびメモリ回路１６５ヘアドレス
ｆ−夕として供給する。 上述の動作がなされた後、遅延時間ｔａの後にシフトレ
ジスタ１３３の出力Ｄ３〜Ｄ１は（１，１゜Ｏ〉となり
、これによってメモリ回路１３５がら出力される両制御
データ信号Ｇ１およびＧ２はともに１″となる。 従って、ラッチ回路１３７から出力される第１ゲート制
御信号Ｌ１がＩＩ １１１となったことによりゲートＡ
１３９が開かれ、かつラッチ回路１４１から出力される
第２ゲート制御信号Ｌ２が” ｏ ”となったことによ
りゲートＣ１４７が開かれて、受信可能状態となる。よ
って、データ伝送線１１２からグー１−Ａ１３９および
ゲートＣ１４７を介して複数ビットのシリアルデータ列
信号ＤＴが受信され、受信部１１９へ入力される。この
信号ＤＴは復調され、しかる後パラレルｉ′−夕に変換
されて、メ七り回路１６５に受信データとして格納され
る。 このとぎメモリ回路１６５にはアドレスデータとして（
１，１，１）が供給されており、このアドレス（１，１
，１）、に対応するメモリエリアに受信データ（例えば
、第３図（ｇンに示す如く（１，１，０，１＞のシリア
ルデータ）が格納されることとなる。 次にさらに同期信号ＭＶＩの１周期が経過し、時点ｔ３
となった場合には、同様にして、ラッチ回路１３７およ
びラッチ回路１４１はその時点ｔ３におけるメモリ回路
１３５から出力される両制御データ信号Ｇ１およびＧ２
をラッチする。このとき第１制御データ信号Ｇ１はｌ
１１１．第２制御データ信号Ｇ２は“１゛であり、従っ
てラッチ回路１３７からの出力たる第１ゲート制御信号
Ｌ１は“１″、ラッチ回路１４１から出力される第２ゲ
ート制御信号Ｌ２は１″となる。 これによって、ゲートＡ１３９は開、ゲートＢ１４３は
同、ゲートＣ７４７は閏となり、送信可能状態となる。 また３つラッチ回路ＬＡ、ＬＢおよびＬＣの出力Ｌａ、
１−ｂおよびＬＣは、時点ｔ、におけるシフトレジスタ
１３３の出力（１，１，Ｏ）をラッチし、メモリ回路１
５１Ａおよびメモリ回路１６５へ供給する。 シフトレジスタ１３３の出力Ｄ３〜Ｄ１は、時点ｔ３か
ら遅延時間ｔａ経過した後に１段シフトされて、その出
力は（１，Ｑ、Ｏ）となり、これに伴ってメモリ回路１
３５の出力【よ変化する。 従って、時点ｔ３から同期信号Ｍ Ｖ １の１周期が経
過するまでは、ゲートＡ１３９，１５よびゲートＢ１４
３を介して送信部１１７から複数ビットのシリアルデー
タがデータ伝送線１１２へ送出される。このとき、メモ
リ回路１５１Ａからは、供給されるアドレスデータ（１
，１，０）に対応するエリア内の送信用データが送出さ
れる構成となっている。 今、送信部１１７のメモリ回路１５１Ａにおけるアドレ
ス＜１．１．Ｏ）ｌ、Ｅ記憶されているデータが（１，
α、ｏ、ｉ＞のパラレルデータであるものとする。前述
の如くこのアドレス（１，１゜０）で指定されることに
より当該メモリ回路１５１Ａからデータ（１，Ｏ，０，
１＞が読み出されて、パラレルデータ信号ＤＰ１５１と
なってＰ−８変換器１５３に並列に供給される。Ｐ−３
変換器１５３では、クロック信号Ｃ］−下に同期してシ
リアルデータＤＳ１５３に変換ツる。変換後のシリアル
データ信号０８１５３は、クロック信号ＣＬＴに応じて
変調器１５７によってパルス幅変調される。ＩＩ Ｉ
ＩＩを表わす広い幅のパルスとパＯ”を表わす狭い幅の
パルスとがＦＲ間に対して直列に存在するシリアルデー
タ（１，Ｏ，０，１＞のデータ信号ＤＴ（第３図（ａ＞
参照〉が、ゲートＰ１４３およびグー１−Ａ１４９を介
してデータ伝送線１１２に出力送信される。 ところで、時点ｔＪ盆以降送信モードにおいては、制御
部１１５から送信部１１７へ供給される第２ゲート制御
備号Ｌ２が゛１゛′である。この制御信号Ｌ２の立上り
によって、メモリ回路１５１のデータ数領域ＭＤＮにお
けるアドレス＜１．１゜Ｏ）に記憶されているビット長
データ（本例の場合４ビツト）が読み出される。つまり
、ビット長データに基づくピッ１−長信号ＳＯＮ （’
“４″を表わす）が減算カウンタ１５９に供給されて、
そのビット長を表わす数値（“’４”）が当該カウンタ
１５９にセットされる。 クロック発生器１５５からのクロック信＠ＣＬ−「に基
づいてシリアルデータが１ビツトずつ送信されていると
ともに、このクロック信５ｃＬ１−に応じて減算カウン
タ１５９は１ビツトずつ減算割数を行なう。４ビツトの
シリアルデータの送信を終了するまでは減算カウンタ１
５９の出力は０″であり、４ビツトの送信を終了すると
カウンタ出力は１″となる。従って、送信部１１７から
発生される遅延要求信号ＳＤＭの論理状態は、シリアル
データの送信中は０′”、送信終了後は１″である。 遅延要求信号ＳＤＭが導入される同期符号発生器１１３
Ａのアンドゲート１２７は、当該信号ＳＤＭの論理状態
に応じて基準クロック信号Ｃをゲート制ｙｌｌ ？Ｉる
。そのため、シリアルデータの送信中は基準クロック信
号Ｃの供給が遮断（禁止）され、送信路ｒ後にＢｔ １
クロック信号Ｃの供給が再開される。このようにして遅
延要求信号ＳＤＭに応じ゛Ｃアンドゲート１２７のゲー
ト制御によって得られた制御クロック信号Ｃ■１を、本
例では同期符号発生用として用いている。 そのため、シリアルデータの送信が終了するまで同期信
号ＭＶ１の同期信号伝送線１１１への供給が停止される
。仮に、送信中に基準クロック信号Ｃの発生があっても
、同期信号ＭＶ１の発生は、送信完了まで遅延されるこ
ととなる。これにより、シリアルデータ列の長さに応じ
てそれの送信タイムスロットを可変して延長したことに
なり、データ伝送を同期符号のクロックに邪魔されるこ
となく行ない得る。 なお、シリアルデータの送信終了時点から所定時間に亘
って遅延要求信＠ＳＤＭが“′Ｏ゛′をとる持続期間を
伸長させても良い。その場合、同期符号発生器１１３Ａ
のアンドゲート１２７にお（プる基準クロック信号Ｃの
禁止を解く時点は所定時間だ１）遅らされることとなる
。 上述の如く、第１図に示したステーションにおいては、
アドレスが（１，１，１＞のときに受信がなされ、（１
，１，Ｏ）のときに送信がなされる構成となっている。 これに対応して、他のステーションのうちの１ステーシ
ヨンにおいてアドレスが（１，１，１，）のときに送信
を行ない、（１゜１．０）の場合に受信を行なうように
各メモリ回路１３５．１５１Ａ、１６５の設定を行なっ
ておけば、そのステーションと第１図に示づ゛ステーシ
ョンとの間で同期を取ることができ、これら２つのステ
ーション間でのデータの送受信が可能となる。 また、第１図に示したステーションにおいて、さらに他
のアドレス、例えば（０，０，１）の場合に受信、また
アドレスが（０，１，０＞の場合に送信を行なうように
メモリ回路１３１にデータを設定しておき、これに・対
応して他のステーションのうちさらに他のステーション
においてアドレスが（０，０，１）の場合に送信、（０
，１，Ｏ）の場合に受信を行なうように設定しておけば
、そのステーションど第１図に示すステーションとの間
のデータの送受信が可能となる。このようにし−で、第
１図に示すステーションは、他のステーションのうち２
つのステーションとの間で所定のデータを衝突させるこ
とな（別々に送受信が行なえる。 従って、上述の如く、他のステーションにおいても、互
いに送受信を行なおうとするステーション同士で共通づ
るアドレスに対しては送受信の設定を行なえば、同期信
号ＭＶ１によって同期を取りつつアドレッシングが可能
となる。 さらに１つのステーションで異なる複数のデータを複数
のステーションに対して送受信することが可能である。 第４図に本発明の別実施例を示す。図において、第１図
と異なるのは、送信部および同期符号発生器である。 まず、送信部１１７では、メモ゛り回路１５１Ｂにおい
てビット長データを格納するデータ数領域ＭＤＮを除去
し、減算カウンタも使用していない。 また、同期符号発生器１１３Ｂでは、新たにスロット長
テーブル（例えばＲＯＭ＞４１１および別な２段（ｇｌ
、ａ２）のシフトレジスタ４１３を設【プてい−る。シ
フトレジスタ１２１にお１プる３段ｍ３〜ｌｌ１１の出
力信号Ａ３〜Ａ１を、スロット長テーブル４１１のアド
レス信号として用いている。スロット長テーブル４１１
の出力ＤＳ１およびＤＳ２をシフトレジスタ４１３の第
１段ｇ１および第２段９２に供給し、当該第２段ｇ２の
出力信号と基準クロック信号Ｃとをアンドゲート１２７
に供給している。このアンドゲート１２７の論理積出力
である制御クロック信号ＣＶ２を、シフ１〜レジスタ４
１３の各段、シフトレジスタ１２１の各段およびパルス
幅変調器１２９に供給している。シフトレジスタ４１３
は制御クロック信号ＱＶ２の立上りで、スロット中テー
ブル４１１からの出力信Ｆ−３１） Ｓ １およびｌ）
Ｓ ２をラッチするものである。また、ＪＩＩＩＩク
ロック発生器１２５からのＭ準りロック信号Ｃに応じて
シフト動作を行なう。 なお、スロット長テーブル４１１には、第４図に示Ｊよ
うに各アドレスに従って各データが書込まれているもの
とする。 第５図＜ａ ＞〜（ｅ）に同期符号発生器１１３Ｂの各
部における信号を示す。以下、第４図および第５図を参
照する。 今、時点ｔ２直前でのシフトレジスタ１２１の３段ｍ３
〜■１における論理状態△３〜Ａ１が（１，１，Ｏ）と
する。そのとき、Ｍ系列符号信号Ｍはｌ ｉ １１、排
他的論理和ゲート１２３の出力はＩＩ ＯＩＩである。 シフトレジスタ４１３は、時点ｔ１においてスロット長
テーブル４１１からの出力ＤＳ１およびＤＳ２はともに
１”°であるので、第、１段ｇ１および第２段ｇ２の論
理状態はともに“１″である。基準クロック信号Ｃのシ
フトによって、時点ｔ２以降でも第２段ｇ２の出力論理
状態は１′°である。 時点ｔ２にＪ５いて、制御クロック信＠Ｃ，Ｖ ２が供
給されて、シフトレジスタ１２１の論理状態△３〜Ａ１
が（１，Ｏ，Ｏ）となる。Ｍ系列符号信号Ｍは１″のま
まであり、スロット長テーブル４１１からは、ＤＳＩが
’１”、ＤＳ２が０°′で出力されて、シフトレジスタ
４１３に保持される。次の基準クロック信号Ｃが時点ｔ
２ｄで生じても、第２段ｇ２は０″であるために、基準
クロック信＠Ｃのクロックパルスは慧止されて、アンド
ゲート１２７を通過しない。そのため、シフトレジスタ
１２１のシフトは行われず、符号発生は遅延することと
なる。 次の基準クロック信号Ｃが生じる時点ｔ３に８３いて、
シフトレジスタ４１３のシフト動作によって第２段９２
が１°′に転する。そのため、クロックパルスはアンド
ゲート１２７を通過して、制御クロック信号ＣＶ２には
パルスが生じる。このパルスによって、再びシフトレジ
スタ１２１のシフト動作がなされる。 しかる後、時点ｔ５では、シフトレジスタ１２１の出力
Ａ３〜Ａ１は（１，０，１＞となる。スロット長デープ
ル４１１から出力され、るデータ信＠０８１は”１”、
ＤＳ２は゛′Ｏパにてシフトレジスタ４１３に供給され
て保持される。第２段９２が′Ｏ°′となるので、基準
クロック信号Ｃに次の時点ｔ５ｄでクロックパルスが生
じても、アンドゲート１２７を通過しない。また、時点
ｔ６ｄにおいても同様である。 スロット長テーブル４１１での設定データ（ＤＳＩ、Ｄ
Ｓ２）に従って、制御クロック信号ＣＶ２にはクロック
パルスが存在しない時点が生じる（本例では時点ｔ２ｄ
、ｔ５ｄおよびｔ６（１）。 その場合には同期符号の発生が進展しないので、結果的
には同期信号が遅延してタイムスロットがその分伸長し
たことどなる。 このようにして、タイムスロットを所望なだけ可変伸長
し、かつ符号列の発生を遅延させて、送受対象どなるシ
リアルデータ列の長さに対応できるようにしているので
ある。 なお、本実施例では、同期アドレス（’１，０゜０）、
（’１，０．１）および（’０．１．１）に対応するタ
イムスロット長を長くする例を示した。 同期符号として３次のＭ系列を用いたので、スロット長
テーブルには同期アドレスシーグンスで３つだけ後にず
らしたアドレスに対応するメモリエリアに、遅延フラグ
を設定すれば良い。もしＮ時のＭ系列符号を用いれば、
Ｎだ【プずらぜば良い。 また、本例では、所定の符号列アドレスに対して、他の
２倍のタイムスロット長を有する構成としたが、スロッ
ト長テーブル４１１の記１ｍ ｆ−タ長、シフトレジス
タ４１３の段数を増Ｖば、他の整数倍のタイムスロット
とすることができる。 シフトレジスタ４１３はカウンタであっても良い。タイ
ムスロットを伸長する倍数を大きくする場合には、カウ
ンタを用いてスロット長テーブル４１１の記憶データ長
のビットが小さくなって有効である。 また、この第４図に示す実施例においても、第１図に関
して説明しＩＣと同様に、各ステーションのアドレス番
適宜設定することによって、ステーション相互佃の゛デ
ータ授受が可能であることは言うまでもない゛。 上述した第１図および第４図の両実施例によるネットワ
ークシステムにおいて、各ステーションで送信のみある
いは受信のみとしだい場゛合には、受信部１１９あるい
は送信部１１７を除去して、それぞれの専用ステーショ
ンとすることができる。 なお、以上の説明にあっては、同期符号としてＭ系列符
号を使用したが、同期性を有する符号列としては、平方
剰余系列（し系列）、双子素数系列等もある。ただし、
これらはＭ系列に比べると発生多項式が複雑で、Ｍ系列
のように簡易なシフトレジスタとｖ１他的論理和ゲート
とでは実現できないので、実際的ではない。 （発明の効果） 以上詳述した如く本発明によれば、送受すべきシリアル
データ列の長さに対応できるように同期信号用の情報ビ
ットの発生を可変的に遅延させ、タイムスロストを伸長
させることにより、通信系の伝送効率が向上し、かつ安
価なネットワークシステムを実現することができる。
ないといった問題点があった。 そのため、当該ネットワークシステムでの伝送効率が低
下したり、高速伝送に伴い装置が高価なものとなってい
た。また、高速伝送に起因して、雑音輻射によって使用
機器のｆ１能が低下し、その対策のためにさらに装置が
高価なしのとなるといった問題点があった。 （発明の目的） 本発明は、上述した問題点に鑑みてなされたものであっ
て、シリアルデータ列を送受するタイムスロットに融通
性を持たせることにより、伝送効率を維持しつつ、低置
な装置構成によるネットワークシステムを提供すること
にある。 （発明の構成および作用） 本発明においては、シリアルデータ伝送用のデータ信号
線と伝送制御用の制御信号線とに複数のステーションを
共通に接続し、ステーションの選択およびシリアルデー
タの伝送同期、伝送期間の設定を制御信号によって行な
い、シリアルデータの送信を行なうべく選択されたステ
ーションから当該シリアルデータの送信が完了するまで
は、制御信号用として制御信号線に送出されるべきビッ
ト情報の送出動作を禁止して、シリアルデータの伝送期
間が可変となっている。 また、シリアルデータ伝送用のデータ信号線と伝送制御
用の制御信号線とに複数のステーションを共通に接続し
、ステーションの選択およびシリアルデータの伝送同期
、伝送期間の設定を制御信号によって行ない、予め定め
た記憶情報に基づいて、制御信号用として制御信号線に
送出されるべきビット情報の送出動作を禁止して、シリ
アルデータの伝送期間が可変となっている。 （発明の実施例） 以下図面に基づいて本発明の詳細な説明する。 第１図に本発明の一実施例を示す。図において、専用の
同期信号伝送線１１１および専用のデータ伝送線１１２
に、ネットワークシステムを構成するように結合された
複数のステーションのうちの１つを示し、他のステーシ
ョンも同様な構成であるものとする。 複数のステーションの相互間でシリアルデータ列の授受
をなすため、伝送制御を行なうものとして、同期信号を
発生する同期符号を発生する発生器１１３Ａが、同期信
号伝送線１１１に接続されている。この同期符号発、１
器１１３Ａは、複数のステーションのそれぞれにおいて
行なわれるデータ伝送の同期およびデータの授受をずべ
きステーションの指令（アドレッシング）を司どるもの
であり、複数のステーションとは別個に信号伝送線１１
１に接続されている。 同期符号発生器１１３Ａは、内部で一定周期を有する符
号列としてのＭ系列符号列を生じさけるものであり、こ
こでは、３次のＭ系列で符号を発生させている。 第２図（ａ ）〜（Ｃ）に、同期符号発生器１１３Ａの
各部における信号タイミング波形を示す。 第１図において３段（Ｉｌｌ １〜ｌｌ１３）でなるシ
フトレジスタ１２１の第２段ｍ２と第３段ｍ３との出力
を排他的論理和ゲート１２３に供給して、当該ゲート１
２３の出力をシフトレジスタ１２１の第１段ｍ１の入力
としている。基準クロック発生器１２５から発生される
基準クロック信号Ｃをアンドゲート１２７に供給する。 このアンドゲート１２７は、後述覆る送信部１１７から
供給される遅延要求信号ＳＤＭと基準クロック信号Ｃと
の論理積を取り、その出力信号である制御クロック信号
Ｃｖ１を発生している。この制御り、ロック信号ＣＶ１
を、シフトレジスタ１２１の各段に共通に接続している
。このにうに、シフトレジスタ１２１と論理素子である
排他的論理和ゲート１２３との相合けによって発生され
るＭ系列符号は、第３段１３と、第２段１１１２との排
他的論理和で表わされる多項式＜ｍ３■ｍ２）に従う３
次のＭ系列符号である。 シフトレジスタ１２１の第３段ｍ３の出力としで得られ
る３次のＭ系列符号信号Ｍ（第２図（１））参照）を、
パルス幅変調器１２９に供給している。 また、基準クロック信号Ｃをパルス幅変調器１２９に供
給している。このパルス幅変調器１２９では、一定周期
ｔｃの基準クロック信号Ｃ（第２図（ａ＞参照）の立上
り時に同期して、Ｍ系列符号１５号Ｍの論理状態に従っ
てパルス幅の異なる信号を出力りる。Ｍ系列符号信号Ｍ
が゛低゛′論理状態（Ｌ）の場合には幅の狭いパルス（
保持期間ｔ Ｌ）を、“高′°論理状態（）」）の場合
には幅の広いパルス（保持期間１＋）をそれぞれ発生づ
る。このようにパルス幅変調された出力信号として、第
２図（Ｃ）に示づＭ系列符円同期信号ＣＭが本来パルス
幅変調器１２９から得られる。 ところで、このようなＭ系列符号を同）ＩＩ信号として
用いることは公知である。一般に、０段のシフトレジス
タと論理素子とで実現でさる符号系列の最大周期Ｔは、 Ｔ＝２”−１〈１） として表わされる。そのため、同じ組合せによる符号状
態は上記（１）式で表わされる周ＩＩ ｌ−をとり、そ
の期間同じ組合せの符号状態は生じない。 定まった段数のシフ１〜レジスタを用いて同期信号を得
る場合、Ｍ系列符号を同期信号として利用すれば、チャ
ネル数を最大にでき、最も効果的と６える。そのため、
Ｍ系列符号はデータ通信の同期信号として多用されるも
のである。 第１図に示す本実施例の同期符′号発生器１１３Ａにお
いて（Ｊ、シフ１〜レジスタ１２１の段数１１が３段で
ある１、十記（１）式に従つ゛Ｃ，遅延遅延要求信号Ｉ
） ＭにＪ、る遅延が４１い場合における本来のＭ系列
符弓同期仇号ＣＭの周期ＴＣＭは、Ｔ’ｃＭ−ｔｃＸ
（２３−１＞ （２）として与えられる。また
、符号の組合せ状態は７（＝２３−１＞通りである。 同ｌ１ＩＪ７９号光牛′ａ１１３Ａヲ除＜ｍｌ＆、ｌｆ
ｉ、１ステーシヨンの装置構成である。１ステーシヨン
の内部構成としては、Ｍ系列符号同期信号ＣＭを遅延要
求信号ＳＤＭで遅延制御して１ｑた同期信号ＭＶ１によ
る同期およびアドレッシングに基づいて、当該ステーシ
ョンのシリアルデータ列の送信あるいは受信の指令等を
行なうための制御部１１５がある。また、その制御部１
１５の指令に応じて、当該ステーションから、その内部
にパラレル状態で格納されたシリアルデ・−夕刊を信号
伝送線１１１に送出する送信部１１７が備わっている。 さらに、制御部１１５の指令に従って、データ伝送線１
１２に接続され得る受信部１１９が備わっている。 まず制御部１１５を説明する。同期信号伝送線１１１に
接続された同期信号受信回路１３１は、基本的には同期
信号ＣＭ（第２図（Ｃ）参照）でなる同期信号ＭＶＩを
受信して、第２図（ａ ＞に示したと同様なりロック信
号ＣＬ Ｋ ｄ３よび同図（ｂ’）に示したようなＭ系
列符号信号Ｍに分離し、３段のシフトレジスタ１３３へ
供給している。 シフトレジスタ１３３の出力信号ｏ１．Ｄ２およびＤ３
は制御部１１５内のメモリ回路１３５にアドレスデータ
として供給されている。このメモリ回路１３５には、Ｍ
系列符号の１周期ＴＣＭ間に現れるＨ、Ｌの組合せパタ
ーンをアドレスとしており、各アドレスに対応して送受
信制御用のデータＧ１およびＧ２が設定記憶されている
。メモリ回路１３５は例えばＲＯＭであり、第１図に示
すようなデータが書込まれているものとする。 ラツヂ回路１３７は、同期信号受信回路１３１から供給
されるクロック信号ＣＬ Ｋに同期してメモリ回路１３
５からの第１制御データ信号Ｇ１をラップするもので、
例えばＤ形フリツブラロツプで構成されている。このラ
ッチ回路１３７め出力である第１ゲート制御信号し１は
、ゲートＡ１３９および３つ、のラッチ回路ＬＡ、ＬＢ
、ＬＧにそれぞれ供給されている。 他のラッチ回路１４１は、クロック信号ＣＬＫに同期し
てメモリ回路１３５からの第２制御データ信号Ｇ２をラ
ッチするもので、同じくＤ形フリップ７０ツブで構成さ
れている。このラッチ回路１４１の出力である第２ゲー
ト制御信号「２は、ゲート８１４３に供給されていると
ともに、インバータ１４５を介してゲートＣ１４７へ供
給されている。 送信部１１７には、複数ビットからなるデータを格納す
るメモリ回路１５１△（例えば、バックアップされたＲ
Ａ Ｍ ）が備わっている。このメモリ回路１５１△
は、アドレス領域ＭＡＤ、データ書込みをなすためのシ
リアルデータ領域ＭＳＤおよびデータ数を記憶するデー
タ数領域ＭＤＮからなっている。メモリ回路１５１Ａか
ら出力される１５３に、パラレル−シリアル変換器（以
下Ｐ−８変換器と称づ−る）１５３によって変換される
。。 クロック発生器１５５は、’Ｐ−８変換器１５３に、所
定周期（ＴＣＬＴ）のクロック信号Ｃｌ−Ｔを供給する
。また、変調器１５７は、ｐ−ｓ＊挽器１５３からのシ
リアルデータＤＳ１５３の゛′高″。 ′“低″（″“１１Ｚ１“０″に対応）に対応し、クロ
ック発生器１５５のクロック信号ＣＬｌを幅変調して、
シリアルデータ列信号ＤＴを出力する。 ここで、クロック発生器１５５から発生されるクロック
信号ＣＬＴは、タイムスロット内にてシリアルデータ列
の各ビットを送出するため同期タ −イミングをと
る送信用クロック信号である。そのため、タイムスロッ
トを規定する基準クロック信号Ｃの周期ｔｃと比較して
、送信用クロック信号ＣＬＴの同期ＴＣＬＴは相対的に
小さくなるように規定されている。− メモリ回路１５１Ａのアドレス領域ＭＡＤには、制御部
１１５内の３つのラッチ回路り、Ａ、Ｌ８およびＬＣか
らシフトレジスタ１３３の出力Ｄ１〜Ｄ３のラッチ出力
信＠Ｌａ〜ｌｃがアドレスデータとして供給されており
、入力されたアドレスに格納されているシリアルデータ
が出力される。 メモリ回路１５１Ａには、さらに、そのアドレス領域Ｍ
Ａ ｌ）に対応してデータ数領域ＭＤＮが含まれてい
る。あるアドレスに記憶されたシリアルデータ（記憶態
様ではパラレル状態になっている）の総ビット数を、対
応するそれぞれの領域ＭＤＮに記憶づるようになってい
る。従って、実際には、シリアルデータ領域Ｍ Ｓ Ｄ
での記憶ビットを計数する手段が含まれている。 また、送信部１１７には、制御部１１５におけるラッチ
回路１／１１から出力される第２ゲート制御信号し２に
よって、計数の開始が制御される減算カウンタ１５９が
備わっている。 この減締カウン；Ｚ’１５９は、第２ゲート制御信号Ｌ
２の立上りに同期して、メモリ回路１５１ＡにＪ５ける
データ数領域ＭＤＮからのビット状データ（ｇ号ＳＯＮ
を保持する。しかる後、クロック発生器１５５にて発生
されるクロック信号ＣＬ、 ｌ−に同期して、減算計数
を行なう。ｉ１４算カウンタ１５９からは、その計数保
持値がＯのとき１１１Ｉ ；、６１数保持値がＯでない
ときには“０″をそれぞれ出力する。このような計数状
態に応じて出力される信号を遅延要求信号ＳＤＭとして
、送信部１１７は発生する。涯延要求信号ＳＤＭは、同
期符号発生器１１３Ａ内のアンドゲート１２７に供給さ
れて、基準クロック信号Ｃの供給を制御で−る。 受信部１１９は、ゲートＣ１４７を介して取込まれた受
信データを復調して、り［１ツク信号ＣＬＲとシリアル
データ信号ＤＲとを分離する復調器１６１と、復調され
たシリアルデータ化＠１〕Ｒをパラレルデータ信号ＤＰ
Ｒに変換するシリアル−パラレル変換器（以下Ｓ−Ｐ変
換器と称する）１６３と、Ｓ−Ｐ変換器１６３から出力
されるパラレルデータ信号ＤＰＲを格納するメ［り回路
１６５（例えばＲＡＭ）とから構成されている。 ここで、復調器１６１によって復調後に出力されるクロ
ック信号ＣＬＲは、タイムスロット内にて、シリアルデ
ータ列の各ビットをＳ−Ｐ変換器１６３においてそれぞ
れシフトするためのものであり、受信用クロック信号で
ある。従って、受信用クロック信号ＣＬ Ｒの同期ＴＣ
ＬＲも、タイムスロットを規定する基準クロック信号Ｃ
の同期ｔｃより小さい。この受信用クロック信号ＣＬＲ
は、受信したシリアルデータがら得られるものであるか
ら、その周１１１Ｊ １− ＣＬＲは送信用クロック信
号ＣＬＴの周期ＴＣＬＴど同じである。 メモリ回路１６５は、３つのラッチ回路ＬＡ。 Ｌ Ｂ ｔｉよびＬ ’Ｃの出力Ｌａ、Ｌｂおよびｌｃ
をアドレスデータとして入力し、指定されたアドレスに
ｓ−ｐ変換器１６３がら供給されるｆ−夕を書込むもの
である。 送信部１１７内のメモリ回路１５１Ａおよび受イ；】部
１’ｌ”９内のメモリ回路１６５は、例えばマイク［１
」ンピＪ−タ（図示せず）に接続されており、メモリ回
路１５１Ａには制御負荷の状態に応じて送信用データの
書込がなされ、また、メモリ回路１６５から読込まれた
データに基づいて制御負荷を制御する構成となっている
。 制御部１１５にお【プるゲート△１３９はメモリ回路１
３５からの第１制御データ信号Ｇ１の’ｌ”によって開
き、それに応じて、送信部１１７あるいは受信部１１９
の何れかがデータ伝送線１１２に接続されることとなる
。何れが接続されるのかは、メモリ回路１３５からの別
な第２制御データ信号Ｇ２の論理状態に応じ−で、送信
部１１７が接続されて本ステーションからの送信が可能
となるか、あるいは１１９が接続されて本ステーション
への受信が可能となるものである。 上述の如く構成されたネットワークシステムにおいて、
このネットワークシステムを構成する複数のステーショ
ンのうちの１つにａ３い□て、メ七り回路１３５には第
１図に示す如く、アドレスに従って各制御データが記憶
されているものとし、また、その他のメモリ回路１５１
Ａおよび１６５においても第１図に示すアドレスに送受
信データ用のエリアが設けられているものとする。 今、第３図（ｂ）に示す同期信号Ｍｖ１が各ステーショ
ンに供給され、同図におりる時点ｔ１においで、第１ｔ
Ｊに示づ一木スチージョンのシフトレジスタ１３う；３
の出力Ｄ３〜Ｄ１が（１，１，１＞であったどする。 シフ１〜レジスタ１３３の出力Ｄ３〜Ｄ１が（１゜１．
１）であることにより、メモリ回路１３５の第１制御デ
ータ信号Ｇ１は遅延時間ｔａの後に“１″どなり、他方
の第２制御データ信月Ｇ２は１゛′どなる。この遅延時
間ｔａは、同期信号受信回路１３１におりる復調に要す
る時間である。 この状態から、同期信号ＭＶ１の１周期が経過した時点
ｔ２においては、ラッチ回路１３７およびラッチ回路１
４１にクロック信号ＣＬＫが供給されることによって、
この時点（時点ｊ２）にお【ブるメモリ回路１３５から
の両制御データ信号Ｇ１およびＧ２がラッチされる。す
なわちラッチ回路１３９からの出力たる第１ゲート制御
信号Ｌ１は１″どなり、ラッチ回路１３１から出ツノさ
れる第２ゲート制御信＠Ｌ２は０″となる。 これと同時に、ラッチ回路１３７から出力される第１ゲ
ート制御信＠１−１は３つのラッチ回路！−へ、ＬＢお
よびＬＣに供給されることによって、時点ｔ２における
シフトレジスタ１３３の出ツノ信号Ｄ３〜ＤＩ （１，
１，１）をラッチする。そのラッチ出力１ｃｍ１−ａを
メモリ回路１５１Ａおよびメモリ回路１６５ヘアドレス
ｆ−夕として供給する。 上述の動作がなされた後、遅延時間ｔａの後にシフトレ
ジスタ１３３の出力Ｄ３〜Ｄ１は（１，１゜Ｏ〉となり
、これによってメモリ回路１３５がら出力される両制御
データ信号Ｇ１およびＧ２はともに１″となる。 従って、ラッチ回路１３７から出力される第１ゲート制
御信号Ｌ１がＩＩ １１１となったことによりゲートＡ
１３９が開かれ、かつラッチ回路１４１から出力される
第２ゲート制御信号Ｌ２が” ｏ ”となったことによ
りゲートＣ１４７が開かれて、受信可能状態となる。よ
って、データ伝送線１１２からグー１−Ａ１３９および
ゲートＣ１４７を介して複数ビットのシリアルデータ列
信号ＤＴが受信され、受信部１１９へ入力される。この
信号ＤＴは復調され、しかる後パラレルｉ′−夕に変換
されて、メ七り回路１６５に受信データとして格納され
る。 このとぎメモリ回路１６５にはアドレスデータとして（
１，１，１）が供給されており、このアドレス（１，１
，１）、に対応するメモリエリアに受信データ（例えば
、第３図（ｇンに示す如く（１，１，０，１＞のシリア
ルデータ）が格納されることとなる。 次にさらに同期信号ＭＶＩの１周期が経過し、時点ｔ３
となった場合には、同様にして、ラッチ回路１３７およ
びラッチ回路１４１はその時点ｔ３におけるメモリ回路
１３５から出力される両制御データ信号Ｇ１およびＧ２
をラッチする。このとき第１制御データ信号Ｇ１はｌ
１１１．第２制御データ信号Ｇ２は“１゛であり、従っ
てラッチ回路１３７からの出力たる第１ゲート制御信号
Ｌ１は“１″、ラッチ回路１４１から出力される第２ゲ
ート制御信号Ｌ２は１″となる。 これによって、ゲートＡ１３９は開、ゲートＢ１４３は
同、ゲートＣ７４７は閏となり、送信可能状態となる。 また３つラッチ回路ＬＡ、ＬＢおよびＬＣの出力Ｌａ、
１−ｂおよびＬＣは、時点ｔ、におけるシフトレジスタ
１３３の出力（１，１，Ｏ）をラッチし、メモリ回路１
５１Ａおよびメモリ回路１６５へ供給する。 シフトレジスタ１３３の出力Ｄ３〜Ｄ１は、時点ｔ３か
ら遅延時間ｔａ経過した後に１段シフトされて、その出
力は（１，Ｑ、Ｏ）となり、これに伴ってメモリ回路１
３５の出力【よ変化する。 従って、時点ｔ３から同期信号Ｍ Ｖ １の１周期が経
過するまでは、ゲートＡ１３９，１５よびゲートＢ１４
３を介して送信部１１７から複数ビットのシリアルデー
タがデータ伝送線１１２へ送出される。このとき、メモ
リ回路１５１Ａからは、供給されるアドレスデータ（１
，１，０）に対応するエリア内の送信用データが送出さ
れる構成となっている。 今、送信部１１７のメモリ回路１５１Ａにおけるアドレ
ス＜１．１．Ｏ）ｌ、Ｅ記憶されているデータが（１，
α、ｏ、ｉ＞のパラレルデータであるものとする。前述
の如くこのアドレス（１，１゜０）で指定されることに
より当該メモリ回路１５１Ａからデータ（１，Ｏ，０，
１＞が読み出されて、パラレルデータ信号ＤＰ１５１と
なってＰ−８変換器１５３に並列に供給される。Ｐ−３
変換器１５３では、クロック信号Ｃ］−下に同期してシ
リアルデータＤＳ１５３に変換ツる。変換後のシリアル
データ信号０８１５３は、クロック信号ＣＬＴに応じて
変調器１５７によってパルス幅変調される。ＩＩ Ｉ
ＩＩを表わす広い幅のパルスとパＯ”を表わす狭い幅の
パルスとがＦＲ間に対して直列に存在するシリアルデー
タ（１，Ｏ，０，１＞のデータ信号ＤＴ（第３図（ａ＞
参照〉が、ゲートＰ１４３およびグー１−Ａ１４９を介
してデータ伝送線１１２に出力送信される。 ところで、時点ｔＪ盆以降送信モードにおいては、制御
部１１５から送信部１１７へ供給される第２ゲート制御
備号Ｌ２が゛１゛′である。この制御信号Ｌ２の立上り
によって、メモリ回路１５１のデータ数領域ＭＤＮにお
けるアドレス＜１．１゜Ｏ）に記憶されているビット長
データ（本例の場合４ビツト）が読み出される。つまり
、ビット長データに基づくピッ１−長信号ＳＯＮ （’
“４″を表わす）が減算カウンタ１５９に供給されて、
そのビット長を表わす数値（“’４”）が当該カウンタ
１５９にセットされる。 クロック発生器１５５からのクロック信＠ＣＬ−「に基
づいてシリアルデータが１ビツトずつ送信されていると
ともに、このクロック信５ｃＬ１−に応じて減算カウン
タ１５９は１ビツトずつ減算割数を行なう。４ビツトの
シリアルデータの送信を終了するまでは減算カウンタ１
５９の出力は０″であり、４ビツトの送信を終了すると
カウンタ出力は１″となる。従って、送信部１１７から
発生される遅延要求信号ＳＤＭの論理状態は、シリアル
データの送信中は０′”、送信終了後は１″である。 遅延要求信号ＳＤＭが導入される同期符号発生器１１３
Ａのアンドゲート１２７は、当該信号ＳＤＭの論理状態
に応じて基準クロック信号Ｃをゲート制ｙｌｌ ？Ｉる
。そのため、シリアルデータの送信中は基準クロック信
号Ｃの供給が遮断（禁止）され、送信路ｒ後にＢｔ １
クロック信号Ｃの供給が再開される。このようにして遅
延要求信号ＳＤＭに応じ゛Ｃアンドゲート１２７のゲー
ト制御によって得られた制御クロック信号Ｃ■１を、本
例では同期符号発生用として用いている。 そのため、シリアルデータの送信が終了するまで同期信
号ＭＶ１の同期信号伝送線１１１への供給が停止される
。仮に、送信中に基準クロック信号Ｃの発生があっても
、同期信号ＭＶ１の発生は、送信完了まで遅延されるこ
ととなる。これにより、シリアルデータ列の長さに応じ
てそれの送信タイムスロットを可変して延長したことに
なり、データ伝送を同期符号のクロックに邪魔されるこ
となく行ない得る。 なお、シリアルデータの送信終了時点から所定時間に亘
って遅延要求信＠ＳＤＭが“′Ｏ゛′をとる持続期間を
伸長させても良い。その場合、同期符号発生器１１３Ａ
のアンドゲート１２７にお（プる基準クロック信号Ｃの
禁止を解く時点は所定時間だ１）遅らされることとなる
。 上述の如く、第１図に示したステーションにおいては、
アドレスが（１，１，１＞のときに受信がなされ、（１
，１，Ｏ）のときに送信がなされる構成となっている。 これに対応して、他のステーションのうちの１ステーシ
ヨンにおいてアドレスが（１，１，１，）のときに送信
を行ない、（１゜１．０）の場合に受信を行なうように
各メモリ回路１３５．１５１Ａ、１６５の設定を行なっ
ておけば、そのステーションと第１図に示づ゛ステーシ
ョンとの間で同期を取ることができ、これら２つのステ
ーション間でのデータの送受信が可能となる。 また、第１図に示したステーションにおいて、さらに他
のアドレス、例えば（０，０，１）の場合に受信、また
アドレスが（０，１，０＞の場合に送信を行なうように
メモリ回路１３１にデータを設定しておき、これに・対
応して他のステーションのうちさらに他のステーション
においてアドレスが（０，０，１）の場合に送信、（０
，１，Ｏ）の場合に受信を行なうように設定しておけば
、そのステーションど第１図に示すステーションとの間
のデータの送受信が可能となる。このようにし−で、第
１図に示すステーションは、他のステーションのうち２
つのステーションとの間で所定のデータを衝突させるこ
とな（別々に送受信が行なえる。 従って、上述の如く、他のステーションにおいても、互
いに送受信を行なおうとするステーション同士で共通づ
るアドレスに対しては送受信の設定を行なえば、同期信
号ＭＶ１によって同期を取りつつアドレッシングが可能
となる。 さらに１つのステーションで異なる複数のデータを複数
のステーションに対して送受信することが可能である。 第４図に本発明の別実施例を示す。図において、第１図
と異なるのは、送信部および同期符号発生器である。 まず、送信部１１７では、メモ゛り回路１５１Ｂにおい
てビット長データを格納するデータ数領域ＭＤＮを除去
し、減算カウンタも使用していない。 また、同期符号発生器１１３Ｂでは、新たにスロット長
テーブル（例えばＲＯＭ＞４１１および別な２段（ｇｌ
、ａ２）のシフトレジスタ４１３を設【プてい−る。シ
フトレジスタ１２１にお１プる３段ｍ３〜ｌｌ１１の出
力信号Ａ３〜Ａ１を、スロット長テーブル４１１のアド
レス信号として用いている。スロット長テーブル４１１
の出力ＤＳ１およびＤＳ２をシフトレジスタ４１３の第
１段ｇ１および第２段９２に供給し、当該第２段ｇ２の
出力信号と基準クロック信号Ｃとをアンドゲート１２７
に供給している。このアンドゲート１２７の論理積出力
である制御クロック信号ＣＶ２を、シフ１〜レジスタ４
１３の各段、シフトレジスタ１２１の各段およびパルス
幅変調器１２９に供給している。シフトレジスタ４１３
は制御クロック信号ＱＶ２の立上りで、スロット中テー
ブル４１１からの出力信Ｆ−３１） Ｓ １およびｌ）
Ｓ ２をラッチするものである。また、ＪＩＩＩＩク
ロック発生器１２５からのＭ準りロック信号Ｃに応じて
シフト動作を行なう。 なお、スロット長テーブル４１１には、第４図に示Ｊよ
うに各アドレスに従って各データが書込まれているもの
とする。 第５図＜ａ ＞〜（ｅ）に同期符号発生器１１３Ｂの各
部における信号を示す。以下、第４図および第５図を参
照する。 今、時点ｔ２直前でのシフトレジスタ１２１の３段ｍ３
〜■１における論理状態△３〜Ａ１が（１，１，Ｏ）と
する。そのとき、Ｍ系列符号信号Ｍはｌ ｉ １１、排
他的論理和ゲート１２３の出力はＩＩ ＯＩＩである。 シフトレジスタ４１３は、時点ｔ１においてスロット長
テーブル４１１からの出力ＤＳ１およびＤＳ２はともに
１”°であるので、第、１段ｇ１および第２段ｇ２の論
理状態はともに“１″である。基準クロック信号Ｃのシ
フトによって、時点ｔ２以降でも第２段ｇ２の出力論理
状態は１′°である。 時点ｔ２にＪ５いて、制御クロック信＠Ｃ，Ｖ ２が供
給されて、シフトレジスタ１２１の論理状態△３〜Ａ１
が（１，Ｏ，Ｏ）となる。Ｍ系列符号信号Ｍは１″のま
まであり、スロット長テーブル４１１からは、ＤＳＩが
’１”、ＤＳ２が０°′で出力されて、シフトレジスタ
４１３に保持される。次の基準クロック信号Ｃが時点ｔ
２ｄで生じても、第２段ｇ２は０″であるために、基準
クロック信＠Ｃのクロックパルスは慧止されて、アンド
ゲート１２７を通過しない。そのため、シフトレジスタ
１２１のシフトは行われず、符号発生は遅延することと
なる。 次の基準クロック信号Ｃが生じる時点ｔ３に８３いて、
シフトレジスタ４１３のシフト動作によって第２段９２
が１°′に転する。そのため、クロックパルスはアンド
ゲート１２７を通過して、制御クロック信号ＣＶ２には
パルスが生じる。このパルスによって、再びシフトレジ
スタ１２１のシフト動作がなされる。 しかる後、時点ｔ５では、シフトレジスタ１２１の出力
Ａ３〜Ａ１は（１，０，１＞となる。スロット長デープ
ル４１１から出力され、るデータ信＠０８１は”１”、
ＤＳ２は゛′Ｏパにてシフトレジスタ４１３に供給され
て保持される。第２段９２が′Ｏ°′となるので、基準
クロック信号Ｃに次の時点ｔ５ｄでクロックパルスが生
じても、アンドゲート１２７を通過しない。また、時点
ｔ６ｄにおいても同様である。 スロット長テーブル４１１での設定データ（ＤＳＩ、Ｄ
Ｓ２）に従って、制御クロック信号ＣＶ２にはクロック
パルスが存在しない時点が生じる（本例では時点ｔ２ｄ
、ｔ５ｄおよびｔ６（１）。 その場合には同期符号の発生が進展しないので、結果的
には同期信号が遅延してタイムスロットがその分伸長し
たことどなる。 このようにして、タイムスロットを所望なだけ可変伸長
し、かつ符号列の発生を遅延させて、送受対象どなるシ
リアルデータ列の長さに対応できるようにしているので
ある。 なお、本実施例では、同期アドレス（’１，０゜０）、
（’１，０．１）および（’０．１．１）に対応するタ
イムスロット長を長くする例を示した。 同期符号として３次のＭ系列を用いたので、スロット長
テーブルには同期アドレスシーグンスで３つだけ後にず
らしたアドレスに対応するメモリエリアに、遅延フラグ
を設定すれば良い。もしＮ時のＭ系列符号を用いれば、
Ｎだ【プずらぜば良い。 また、本例では、所定の符号列アドレスに対して、他の
２倍のタイムスロット長を有する構成としたが、スロッ
ト長テーブル４１１の記１ｍ ｆ−タ長、シフトレジス
タ４１３の段数を増Ｖば、他の整数倍のタイムスロット
とすることができる。 シフトレジスタ４１３はカウンタであっても良い。タイ
ムスロットを伸長する倍数を大きくする場合には、カウ
ンタを用いてスロット長テーブル４１１の記憶データ長
のビットが小さくなって有効である。 また、この第４図に示す実施例においても、第１図に関
して説明しＩＣと同様に、各ステーションのアドレス番
適宜設定することによって、ステーション相互佃の゛デ
ータ授受が可能であることは言うまでもない゛。 上述した第１図および第４図の両実施例によるネットワ
ークシステムにおいて、各ステーションで送信のみある
いは受信のみとしだい場゛合には、受信部１１９あるい
は送信部１１７を除去して、それぞれの専用ステーショ
ンとすることができる。 なお、以上の説明にあっては、同期符号としてＭ系列符
号を使用したが、同期性を有する符号列としては、平方
剰余系列（し系列）、双子素数系列等もある。ただし、
これらはＭ系列に比べると発生多項式が複雑で、Ｍ系列
のように簡易なシフトレジスタとｖ１他的論理和ゲート
とでは実現できないので、実際的ではない。 （発明の効果） 以上詳述した如く本発明によれば、送受すべきシリアル
データ列の長さに対応できるように同期信号用の情報ビ
ットの発生を可変的に遅延させ、タイムスロストを伸長
させることにより、通信系の伝送効率が向上し、かつ安
価なネットワークシステムを実現することができる。
第１図は本発明によるネットワークシステムの一実施例
における１ステーシヨンの構成および同期符号発生器の
構成を示すブロック図、第２図（ａ）−一−（Ｃ）は第
１図に示した同期符号発生器の動作を示す各部の信号波
形図、第３図（ａ）〜（ｇ＞は第１図に示した本発明実
施例の動作を説明するためのタイミング図、第４図は本
発明の別実施例を示すブロック図、第５図（ａ ）〜（
ｅ ）は第４図の動作を説明するための信号タイミング
図、第６図は従来の２線式におけるネットワークシステ
ムの構成を示すブロック図、第７図（ａ ）〜（Ｃ）は
第６図に示ずネットワークシステムにおけるＭ系列符号
同期信号を得る動作を示″ＩＪ信号タイミング図、第８
図は第６図に示すネットワークシステムに”用いるＭ系
列符号同期信号の論理状態を説明するための論理状態図
である。 １１１．６０２・・・同期信号伝送線 １１２ 、６’Ｏ’３・・・・・・・・・・・・・・・
データ伝送線１１３Ａおよび１１．３Ｂ・・・同期符号
発生器１１５・・・・・・・・・・・・・・・川・・・
・・・・・・制御部１１７・・・・・・・・・用例・・
・・・・・・・用送信ｍ１１９・・・・・・川・・・・
・・・・・・・・・・・・・・受信部１２１．１３３．
．４１３・・・シフトレジスタ１２３・・・・・・・・
・・・・・・・・・・・・・・・・・・・排他的論理和
ゲート１２５・・・・・・川・・・川・・・、・・・・
・・用基準クロック発生器１３１・・・町・・・・・・
・・・・・川・・・・・・同期信号受信回路１３９．１
４３．１４７・・・ゲート １３５．１５１Ａ、１５１Ｂ、１６５ ・・・メモリ回路
における１ステーシヨンの構成および同期符号発生器の
構成を示すブロック図、第２図（ａ）−一−（Ｃ）は第
１図に示した同期符号発生器の動作を示す各部の信号波
形図、第３図（ａ）〜（ｇ＞は第１図に示した本発明実
施例の動作を説明するためのタイミング図、第４図は本
発明の別実施例を示すブロック図、第５図（ａ ）〜（
ｅ ）は第４図の動作を説明するための信号タイミング
図、第６図は従来の２線式におけるネットワークシステ
ムの構成を示すブロック図、第７図（ａ ）〜（Ｃ）は
第６図に示ずネットワークシステムにおけるＭ系列符号
同期信号を得る動作を示″ＩＪ信号タイミング図、第８
図は第６図に示すネットワークシステムに”用いるＭ系
列符号同期信号の論理状態を説明するための論理状態図
である。 １１１．６０２・・・同期信号伝送線 １１２ 、６’Ｏ’３・・・・・・・・・・・・・・・
データ伝送線１１３Ａおよび１１．３Ｂ・・・同期符号
発生器１１５・・・・・・・・・・・・・・・川・・・
・・・・・・制御部１１７・・・・・・・・・用例・・
・・・・・・・用送信ｍ１１９・・・・・・川・・・・
・・・・・・・・・・・・・・受信部１２１．１３３．
．４１３・・・シフトレジスタ１２３・・・・・・・・
・・・・・・・・・・・・・・・・・・・排他的論理和
ゲート１２５・・・・・・川・・・川・・・、・・・・
・・用基準クロック発生器１３１・・・町・・・・・・
・・・・・川・・・・・・同期信号受信回路１３９．１
４３．１４７・・・ゲート １３５．１５１Ａ、１５１Ｂ、１６５ ・・・メモリ回路
Claims (2)
- （１）シリアルデータが伝送されるデータ信号線と、前
記シリアルデータの伝送制御を行なうための制御信号が
供給されている制御信号線とに、それぞれが接続された
複数のステーションの相互間で、前記シリアルデータの
伝送同期、および前記複数のステーションのうちデータ
伝送をなすべきステーションの選択を、前記制御信号に
よって行なうように構成されたネットワークシステムに
おいて； 前記シリアルデータの伝送を行なうべきステーションの
選択をなす情報であり且つ前記シリアルデータの伝送同
期を行なう情報としての情報ビットを、前記制御信号用
にサイクリックに生じさせるビット発生部と、前記情報
ビットが前記制御信号として前記制御信号線に供給され
るのを、禁止する禁止部とを含む制御信号発生手段と； 前記シリアルデータの送出を行なって前記データ信号線
に乗せるように選択されたステーションにおいて、その
シリアルデータ送出が完了するまで、シリアルデータ送
出中であることを示すシリアルデータ送出信号を前記制
御信号発生手段の禁止部に供給する禁止指令手段とを備
え； 前記シリアルデータ送出信号の持続期間に応じた期間に
亘って、前記制御信号発生手段の前記禁止部を付勢して
、前記シリアルデータの伝送期間を可変とするように構
成したことを特徴とするネットワークシステム。 - （２）シリアルデータが伝送されるデータ信号線と、前
記シリアルデータの伝送制御を行なうための制御信号が
供給されている制御信号線とに、それぞれが接続された
複数のステーションの相互間で、前記シリアルデータの
伝送同期、および前記複数のステーションのうちデータ
伝送をなすべきステーションの選択を、前記制御信号に
よって行なうように構成されたネットワークシステムに
おいて； 前記シリアルデータの伝送を行なうべきステーションの
選択をなす情報であり且つ前記シリアルデータの伝送同
期を行なう情報としての情報ビットを、前記制御信号用
にサイクリックに生じさせるビット発生部と、前記情報
ビットが前記制御信号として前記制御信号線に供給され
るのを、禁止する禁止部とを含む制御信号発生手段と； 前記制御信号発生手段の禁止部における禁止動動内容を
予め定めた禁止情報記憶手段と； 前記禁止情報記憶手段から発生される禁止情報を、前記
制御信号発生手段の禁止部に供給して当該禁止部におい
て前記制御信号が前記制御信号線への供給を禁止させる
禁止指令手段とを備え；前記シリアルデータの伝送期間
を可変とするように構成したことを特徴とするネットワ
ークシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14481284A JPS6124347A (ja) | 1984-07-12 | 1984-07-12 | ネツトワ−クシステム |
| US06/753,595 US4694294A (en) | 1984-07-12 | 1985-07-10 | Synchronized network system |
| DE19853524654 DE3524654A1 (de) | 1984-07-12 | 1985-07-10 | Netzwerksystem |
| GB08517552A GB2162723B (en) | 1984-07-12 | 1985-07-11 | Network system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14481284A JPS6124347A (ja) | 1984-07-12 | 1984-07-12 | ネツトワ−クシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124347A true JPS6124347A (ja) | 1986-02-03 |
Family
ID=15371029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14481284A Pending JPS6124347A (ja) | 1984-07-12 | 1984-07-12 | ネツトワ−クシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4694294A (ja) |
| JP (1) | JPS6124347A (ja) |
| DE (1) | DE3524654A1 (ja) |
| GB (1) | GB2162723B (ja) |
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| US4799218A (en) * | 1985-03-28 | 1989-01-17 | Nissan Motor Company, Limited | Network system |
| FR2600474B1 (fr) * | 1986-06-18 | 1988-08-26 | Alcatel Thomson Faisceaux | Procede de synchronisation de deux trains binaires |
| JPH06105895B2 (ja) * | 1986-09-18 | 1994-12-21 | 日産自動車株式会社 | 車両用通信装置 |
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| US5359630A (en) * | 1992-08-13 | 1994-10-25 | Digital Equipment Corporation | Method and apparatus for realignment of synchronous data |
| JPH10150475A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | データ転送装置 |
| JP3792408B2 (ja) * | 1998-09-01 | 2006-07-05 | セイコーエプソン株式会社 | シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム |
| JP4006871B2 (ja) * | 1999-02-25 | 2007-11-14 | 株式会社デンソー | シリアル通信装置 |
| US7385598B2 (en) * | 2003-06-27 | 2008-06-10 | Samsung Electronics, Co., Ltd. | Driver for operating multiple display devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2406916A1 (fr) * | 1977-10-18 | 1979-05-18 | Ibm France | Systeme de transmission de donnees decentralise |
| DE2837214A1 (de) * | 1978-08-25 | 1980-03-06 | Siemens Ag | Anordnung zum uebertragen von digitalen datensignalen |
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1984
- 1984-07-12 JP JP14481284A patent/JPS6124347A/ja active Pending
-
1985
- 1985-07-10 US US06/753,595 patent/US4694294A/en not_active Expired - Fee Related
- 1985-07-10 DE DE19853524654 patent/DE3524654A1/de active Granted
- 1985-07-11 GB GB08517552A patent/GB2162723B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB8517552D0 (en) | 1985-08-14 |
| US4694294A (en) | 1987-09-15 |
| DE3524654A1 (de) | 1986-01-30 |
| GB2162723B (en) | 1988-03-30 |
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