WO2000002434A1 - Imageur transistorise - Google Patents

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WO2000002434A1
WO2000002434A1 PCT/JP1999/003675 JP9903675W WO0002434A1 WO 2000002434 A1 WO2000002434 A1 WO 2000002434A1 JP 9903675 W JP9903675 W JP 9903675W WO 0002434 A1 WO0002434 A1 WO 0002434A1
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signal
light receiving
capacitance
switch element
circuit
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Application number
PCT/JP1999/003675
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French (fr)
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Seiichiro Mizuno
Hiroo Yamakawa
Original Assignee
Hamamatsu Photonics K.K.
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a MOS solid-state imaging device capable of capturing a two-dimensional optical image.
  • the mainstream of solid-state imaging devices used in various fields such as home video is a charge-coupled device (CCD) system having excellent characteristics such as high sensitivity and low noise.
  • CCD charge-coupled device
  • MOS solid-state imaging device that has excellent transfer efficiency of charges generated by light reception is used.
  • those capable of capturing a two-dimensional optical image include a discrete amplifier and an A / D converter for a large number of light receiving elements arranged two-dimensionally on a semiconductor chip.
  • a method is used in which a current signal output from each light-receiving element is amplified by an amplifier to generate a voltage signal, and this voltage signal is converted into a digital signal by an A / D converter and output.
  • a / D converter has been.
  • the solid-state imaging device disclosed in Japanese Patent Application Laid-Open No. Hei 9-151476 has an integration circuit and the like mounted on the same chip as the light receiving element array corresponding to each column of the light receiving element array.
  • the current signal output from the light-receiving element is amplified and A / D-converted by an integrating circuit.
  • the circuit scale mounted on the chip is increased, the chip area is increased, and the power consumption of the chip is increased and suppressed. Disclosure of the invention
  • the present invention has been made in order to solve the above problems, and has an excellent S / N ratio, does not cause an offset error even when an amplifier has an offset variation, and has a small circuit scale. It is intended to provide a device.
  • a solid-state imaging device includes: (1) a light receiving device including: a photoelectric conversion element that converts an input optical signal into a current signal; and a switch element that outputs the current signal to an output terminal. An element, (2) an integration circuit that inputs and integrates the current signal output from the output terminal of the light receiving element and outputs a voltage signal to the output terminal, and (3) processes the voltage signal from the integration circuit. And (3a) a capacitance element for inputting a voltage signal output from the output terminal of the integration circuit, and a voltage signal output from the capacitance element.
  • Element and the capacitor A variable capacitance integration circuit that outputs an integrated signal having a value corresponding to the variation of the input voltage signal from the output terminal of the amplifier, and (3b) an integrated signal output from the variable capacitance integration circuit, A comparison circuit that compares the value of the integration signal with a reference value and outputs a comparison result signal; and (3c) receives the comparison result signal output from the comparison circuit and inputs the comparison result signal based on the comparison result signal.
  • the capacitance value of the variable capacitance unit is determined. 1st digital according to And a capacity control unit that outputs a signal.
  • the switch element of the light receiving element is open, and the integration circuit is in the reset state.
  • the reset switch element is closed and reset, and the capacitance value of the variable capacitance section is initialized.
  • the integration circuit is set to the integration enabled state, and after a certain period of time, the reset switch element of the variable capacitance integration circuit is opened.
  • the switch element of the light receiving element is closed, a current signal corresponding to the amount of light received by the photoelectric conversion element is input to the integrating circuit, integrated, and a voltage signal is output from the integrating circuit.
  • the voltage signal output from the integration circuit is input to the capacitance element of the variable capacitance integration circuit, and the fluctuation of the voltage signal input to the capacitance element is input to the amplifier.
  • the fluctuation of the voltage signal and the capacitance value of the variable capacitance section Charge flows into the variable capacity section.
  • the variable capacitance integration circuit outputs an integration signal having a value corresponding to the variation of the voltage signal input to the capacitance element.
  • the integration signal output from the variable capacitance integration circuit is input to the comparison circuit, the value of the integration signal is compared with the reference value by the comparison circuit, and the comparison result signal, which is the comparison result, is output from the comparison circuit. .
  • the comparison result signal output from the comparison circuit is input to a capacitance control unit, and the capacitance control unit controls the capacitance value of the variable capacitance unit based on the comparison result signal. That is, the feedback loop including the variable capacitance integration circuit, the comparison circuit, and the capacitance control unit controls the variable capacitance unit until the capacitance control unit determines that the value of the integration signal and the reference value match with a predetermined resolution.
  • the signal processing unit including the variable capacitance integration circuit, comparison circuit, and capacitance control unit has a CDS (Correlated Double Sampling) function to remove offset errors, and an A / A to convert analog signals to digital signals. Has D conversion function.
  • FIG. 1 is a circuit configuration diagram of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a circuit configuration diagram of the variable capacitance integration circuit.
  • FIG. 4 is another circuit configuration diagram of the variable capacitance integration circuit.
  • FIG. 5 is a configuration diagram of a solid-state imaging device according to the second embodiment.
  • FIG. 6 is a configuration diagram of a solid-state imaging device according to the third embodiment.
  • FIG. 7 is a configuration diagram of a solid-state imaging device according to the fourth embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit configuration diagram of the solid-state imaging device according to the first embodiment. This figure shows the configuration of each column of the two-dimensionally arranged light receiving element array or one-dimensionally arranged light receiving element array.
  • the configuration of each column of the light receiving element array arranged two-dimensionally will be described, and each column of the light receiving element array will be referred to as a vertical light receiving section 11.
  • Each of the switch elements 14 opens and closes based on a vertical scanning signal, and inputs a current signal output from a force source terminal of the photoelectric conversion element 13, Output to a common signal output terminal connected to each other.
  • the switch element 20 inputs a current signal output from a common signal output terminal of the vertical light receiving section 11 to an input terminal, and outputs the current signal to an output terminal when the switch element is closed.
  • the integration circuit 30 inputs the current signal output from the output terminal of the switch element 20, integrates the current signal, and outputs a voltage signal to the output terminal.
  • the integration circuit 30 includes a charge amplifier 31, a capacitance element 32, and a switch element 33 for resetting.
  • the + input terminal is grounded, and a current signal is input to one input terminal.
  • the capacitive element 32 is provided between the input terminal and the output terminal of the charge amplifier 31 and stores the input current signal, that is, the electric charge.
  • the switch element 33 is provided between one input terminal and the output terminal of the charge amplifier 31.When the switch element 33 is open, the capacitive element 32 stores electric charge. Reset charge storage.
  • the switch element 40 inputs the voltage signal output from the output terminal of the integration circuit 30 to the input terminal, and outputs the voltage signal to the output terminal when the switch element 40 is closed.
  • the variable capacitance integration circuit 50 receives the voltage signal output from the output terminal of the switch element 40.
  • the variable capacitance integration circuit 50 includes a capacitance element 51, an amplifier 52, a variable capacitance section 53, and a switch element 54 for resetting.
  • the capacitive element 51 is provided between the output terminal of the switch element 40 and the negative input terminal of the amplifier 52.
  • the amplifier 52 has the + input terminal grounded, and the ⁇ input terminal receives the voltage signal from the capacitive element 51. input.
  • the variable capacitance section 53 has a variable capacitance and is controllable.
  • the variable capacitance section 53 is provided between one input terminal and the output terminal of the amplifier 52 and stores an electric charge according to the input voltage signal.
  • the switch element 54 is provided between the input terminal and the output terminal of the amplifier 52. When the switch element 54 is open, the variable capacitance section 53 accumulates electric charge. When the switch element is closed, the variable capacitance section 53 is provided. 5 Reset the charge accumulation in 3.
  • the variable capacitance integration circuit 50 receives the voltage signal output from the output terminal of the switch element 40, integrates the voltage signal according to the capacitance of the variable capacitance section 53, and outputs an integrated signal as a result of the integration. I do.
  • the comparison circuit 60 inputs the integration signal output from the variable capacitance integration circuit 50 to one input terminal, the + input terminal is set to the reference potential V ref , and the value of the integration signal and the reference potential v ref Are compared, and a comparison result signal that is the result of the comparison is output.
  • the capacitance control unit 70 receives the comparison result signal output from the comparison circuit 60, outputs a capacitance instruction signal C for controlling the capacitance of the variable capacitance unit 53 based on the comparison result signal, and If it is determined based on the result signal that the value of the integration signal and the reference potential Vref match with a predetermined resolution, a first digital signal corresponding to the capacitance of the variable capacitance section 53 is output.
  • the reading unit 80 receives the first digital signal output from the capacitance control unit 70, and outputs a second digital signal corresponding to the first digital signal.
  • the second digital signal indicates a value obtained by removing the offset value of the variable capacitance integration circuit 50 from the value of the first digital signal.
  • the read unit 80 is, for example, a storage element, receives a first digital signal as an address, and outputs data stored in the address of the storage element as a second digital signal.
  • This second digital signal is a light detection signal output from the solid-state imaging device according to the present embodiment.
  • the signal processing unit 100 is constituted by a set of the variable capacitance integration circuit 50, the comparison circuit 60, the capacitance control unit 70, and the reading unit 80.
  • the signal processing unit 100 has a CDS function to remove offset errors, and A to convert analog signals to digital signals. It has a / D conversion function.
  • the switch elements 54 for resetting the circuit 50 are controlled to open and close at predetermined timings, and also control the operation of the capacitance control unit 70.
  • FIG. 2 is a circuit configuration diagram of the variable capacitance integration circuit 50.
  • variable capacitance section 53 includes capacitance elements C1 to C4 and a switch element S
  • the capacitance element C 1 and the switch element SW 11 are connected in cascade with each other and provided between the ⁇ input terminal and the output terminal of the amplifier 52.
  • the switch element SW21 is provided between a connection point of the capacitive element C1 and the switch element SW11 and the ground potential.
  • the capacitance element C2 and the switch element SW12 are connected in cascade with each other and provided between the-input terminal and the output terminal of the amplifier 52.
  • the switch element SW22 is provided between the connection point of the capacitance element C2 and the switch element SW12 and the ground potential.
  • the capacitance element C3 and the switch element SW13 are connected in cascade with each other, and provided between the-input terminal and the output terminal of the amplifier 52.
  • the switch element SW23 is provided between the connection point of the capacitive element C3 and the switch element SW13 and the ground potential.
  • the capacitance element C4 and the switch element SW14 are connected in cascade with each other and provided between one input terminal and the output terminal of the amplifier 52.
  • the switch element SW24 is provided between the connection point of the capacitance element C4 and the switch element SW14 and the ground potential.
  • Each of the switch elements SW11 to SW14 opens and closes according to the values of Cn to C of the capacitance instruction signal C output from the capacitance control unit 70.
  • Switch element SW2 1 ⁇ SW24 Each of them is C 2 1 of the capacity indication signal C output from the capacity control unit 70.
  • the solid-state imaging device according to the present embodiment operates as follows. 3A to 3D are explanatory diagrams of the operation of the solid-state imaging device according to the present embodiment. In the following, it is assumed that the switch element 20 and the switch element 40 are always closed.
  • the switch element 33 of the integration circuit 30 is reset.
  • the switch element 54 of the variable capacitance integration circuit 50 the variable capacitance integration circuit 50 is reset.
  • the capacitance value of the variable capacitance section 53 is set to C. Set to.
  • the switch element 33 of the integration circuit 30 the integration operation in the integration circuit 30 is enabled. At this point, an offset voltage serving as switching noise is generated in the integration circuit 30 by the action of the parasitic capacitance of the switch element 33.
  • the switch element 54 is opened.
  • the output terminal of the integration circuit 50 has the offset level of the integration circuit 30 removed, and the voltage level corresponding to the photocharge generated thereafter changes relatively. That is, a so-called CDS (Correlated Double Sampling) effect occurs.
  • the switch element 14 of the first light receiving element 12 i in the vertical light receiving section 11 is closed.
  • the electric charge accumulated in the photoelectric conversion element 13 of the light receiving element 12 i by the light reception so far becomes a current signal and becomes a common signal of the vertical light receiving section 11.
  • the signal is output from the signal output terminal, input to the integration circuit 30 via the switch element 20, is integrated by the integration circuit 30, and is output as a voltage signal.
  • the voltage signal output from the integration circuit 30 is input to the variable capacitance integration circuit 50 via the switch element 40.
  • the voltage signal input to the capacitance element 51 of the variable capacitance integration circuit 50 fluctuates by the output voltage change corresponding to the amount of photocharge in the integration circuit 30, and the voltage fluctuation and the capacitance value of the variable capacitance section 53 C; Charge Q corresponding to flows into variable capacitance section 53 (see FIG. 3A).
  • the capacitance control unit 70 closes the switch elements SW22 to SW24 after opening the switch elements SW12 to SW14 of the variable capacitance unit 53 (see FIG. 3B).
  • the capacitance value of the variable capacitance section 53 becomes as follows, and the value V sb of the integration signal output from the variable capacitance integration circuit 50 becomes
  • V sb Q / C t
  • the integration signal is input to the comparison circuit 60, and the value is compared with the reference potential V REF .
  • the capacitance control unit 70 receives the comparison result, further opens the switch element SW22 of the variable capacitance unit 53, and then closes the switch element SW12 (see FIG. 3C). ). As a result, the capacitance value of the variable capacitance section 53 becomes + C 2, and the value V sc of the integration signal output from the variable capacitance integration circuit 50 becomes
  • V SC Q / (C, + C 2 )
  • the integration signal is input to the comparison circuit 60, and the value is compared with the reference potential V REF .
  • the integration signal is input to the comparison circuit 60, and the value is compared with the reference potential V REF .
  • the capacitance control unit 70 When the capacitance control unit 70 completes the capacitance control for all of the capacitance elements C1 to C4 of the variable capacitance unit 53 in this manner, the readout unit reads a digital signal corresponding to the final capacitance value of the variable capacitance unit 53. Output to 80.
  • the read unit 80 inputs the digital signal output from the capacitance control unit 70 as an address, and outputs the digital data stored at that address of the storage element as a light detection signal of the solid-state imaging device according to the present embodiment. .
  • the switch element 14 of the light receiving element 12 is opened at an estimated time when it is estimated that the photoelectric conversion element 13 has completely discharged the accumulated charge.
  • First light receiving element of vertical light receiving section 1 1 1 2! When the reading of the photodetection signal according to the above is completed, the switch element 33 of the integration circuit 30 is closed to reset the integration circuit 30.
  • the switch element 54 of the variable capacitance integration circuit 50 By closing the switch element 54 of the variable capacitance integration circuit 50, the variable capacitance integration circuit 50 is reset. Also, closing the switch element SW1 1 ⁇ SW14 respective variable capacitance integration circuit 50, by opening the respective switch element SW2 1 ⁇ SW24, it sets the capacitance value of the variable capacitance section 53 in the C Q.
  • variable capacitance section 53 of the variable capacitance integration circuit 50 is not limited to the circuit configuration shown in FIG. 2, but may be another circuit configuration.
  • FIG. 4 is another circuit configuration diagram of the variable capacitance integration circuit 50.
  • variable capacitance integration circuit 50 By making the variable capacitance integration circuit 50 have a circuit configuration as shown in this figure, the solid-state imaging device according to the present embodiment can provide a favorable image even when the charge stored in the photoelectric conversion element 13 is extremely small. A high S / N ratio can be secured.
  • the variable capacitance section 53 of the variable capacitance integration circuit 50 includes capacitance elements C1 to C4, switch elements SW11 to SW14, switch elements SW21 to SW24, and switch elements SW31 to SW33. And switch elements SW41 to SW43.
  • the switch element SW31, the capacitance element C1, and the switch element SW11 are cascaded in this order, and provided between the-input terminal and the output terminal of the amplifier 52.
  • the switch element SW21 is provided between a connection point of the capacitance element C1 and the switch element SW11 and the ground potential.
  • the switch element SW41 is provided between the connection point of the capacitive element C1 and the switch element SW31 and the ground potential.
  • the capacitance element C 4 and the switch element SW 14 are cascaded with each other and provided between one input terminal and the output terminal of the amplifier 52.
  • the switch element SW24 is provided between the connection point of the capacitance element C4 and the switch element SW14 and the ground potential.
  • the switch elements SW 11 to SW 14 are respectively connected to C of the capacitance instruction signal C output from the capacitance control unit 70. Open and close according to the value of 4 . It switch element SW 2 1 ⁇ SW 2 4 it opens and closes in response to the value of C 2 1 ⁇ C 24 of the capacitor instruction signal C output from the capacitance control section 7 0. The switch element SW3 1 ⁇ SW3 3 respectively, to open and close in response to the value of C 3 i C of the capacitance instruction signal C output from the capacitance controller 7 0 You. Each switch element SW4 1 ⁇ SW43 opens and closes in response to the value of C 4 i to C 43 of the capacitor instruction signal C outputted from the capacity control section 70.
  • the solid-state imaging device having the variable capacitance integration circuit 50 having the circuit configuration shown in FIG. 4 operates as follows.
  • the switch element 33 of the integration circuit 3 ° the integration circuit 30 is reset.
  • Open switch element 40 By closing the switch element 54 of the variable capacitance integration circuit 50, the variable capacitance integration circuit 50 is reset, and thereafter, the switch element 54 is opened.
  • the switch elements SW11 to SW14 and the switch elements SW41 to SW43 of the variable capacitance integration circuit 50 and opening the switch elements SW21 to SW24 and the switch elements SW31 to SW33, respectively, to set the capacitance value of the capacitance section 53 in the C 4.
  • the switch element 33 of the integration circuit 30 the integration operation in the integration circuit 30 is started.
  • the switch element 14 of the first light receiving element 12 in the vertical light receiving section 11 is closed.
  • the charge accumulated in the photoelectric conversion element 13 of the light receiving element 12 i by the light reception up to that time is output as a current signal from the common signal output terminal of the vertical light receiving section 11, and the switching element 20
  • the signal is input to the integration circuit 30 via, and is integrated by the integration circuit 30 and output as a voltage signal.
  • the switch element 40 is closed. Accordingly, the voltage signal output from the integration circuit 30 is input to the variable capacitance integration circuit 50 via the switch element 40.
  • the switch element 40 is closed, the voltage signal input to the capacitance element 51 of the variable capacitance integration circuit 50 fluctuates rapidly, and the fluctuation of the voltage signal is input from the capacitance element 51 to the amplifier 52. That is, the charge Q corresponding to the variation of the input voltage signal and the capacitance value C 4 of the variable capacitance section 53 flows into the variable capacitance section 53.
  • each of the switch elements SW41 to SW43 is opened, each of the switch elements SW31 to SW33 is closed, and the capacitance value of the variable capacitance section 53 is set to C. And Such changes and voltage relationship of both ends of the capacitor element C 1 through C 3 be so does not change, there is no change in the value V s of the integration signal, the charge generated in the capacitive element C 1 through C 4 The total is
  • the signal processing unit 100 configured as a set of the variable capacitance integration circuit 50, the comparison circuit 60, the capacitance control unit 70, and the reading unit 80 has a CDS function. Since it has an A / D conversion function, it is possible to improve the S / N ratio and suppress offset errors with a simple circuit configuration.
  • the numbers of the vertical light receiving unit 11, the integrating circuit 30, and the signal processing unit 100 may be the same. However, as shown in the following embodiments, the relationship between the number M 1 of the vertical light receiving sections 11, the number M 2 of the integrator circuits 30, and the number M 3 of the signal processing sections 100 is determined.
  • M2 integration circuits 30 and M3 sets of signal processing sections 100 are arranged on the same chip.
  • the switch element 20 and the switch element are used as selective connection means. Child 40 is used.
  • FIG. 5 is a configuration diagram of a solid-state imaging device according to the second embodiment.
  • the number of the vertical light receiving section 11, the switch element 20, the integration circuit 30, and the switch element 40 is 16 in this case, it may be larger.
  • Integrating circuit 30 j (j 2 1 to 16) Each of them has the same configuration as the integrating circuit 30 of the first embodiment.
  • Scan Idzuchi element 40 j (j 4, 8 , 1 2, 1 6) is provided between the output terminal and the input terminal of the signal processing unit 100 4 of the integrating circuit 30 j.
  • the signal processing circuit 100 i has the configuration of FIG. 1 of the first embodiment. Vertical light receiving portion 1 1 2, Suitsuchi element 20 2, the integrating circuits 30 2, also Suitsuchi element 40 2 and the signal processing circuit 100 2 becomes the arrangement of Figure 1 in the first embodiment.
  • Vertical light receiving portion 1 1 3, Suitsuchi element 20 3, the integrating circuit 30 3, also Suitsuchi element 403 and the signal processing circuit 100 3 in FIG. 1 of the first embodiment structure Will be successful.
  • the solid-state imaging device has the same effects as the solid-state imaging device according to the first embodiment, and also has the following effects. That is, in the conventional solid-state imaging device, one signal processing unit is provided for each vertical light receiving unit on the chip, and the width of each signal processing unit is equal to the width of the vertical light receiving unit due to the chip layout. Inevitably, the layout shape of each signal processing unit is long in one direction. The chip size was large. On the other hand, in the solid-state imaging device according to the present embodiment, the number of signal processing units is reduced, so that the overall circuit size is small and the chip size is small. In addition, since the degree of freedom in the layout design of each signal processing unit increases, the chip size also decreases in this regard.
  • each signal processing section can be arranged on the side which is the end side of the light receiving section parallel to the first direction. The size is reduced, and an image sensor having a shape close to a square can be realized.
  • FIG. 6 is a configuration diagram of a solid-state imaging device according to the third embodiment.
  • the number of each of the vertical light receiving section 11, the switch element 20, and the switch element 40 is set to 16 and the number of the integrating circuits 30 is set to 4. However, the number may be larger.
  • Suitsuchi element 2 0 j (j two 9-1 2) is provided between the common signal output terminal and the input terminal of the integrating circuit 30 3 of the vertical light receiving portion 1 1 ".
  • the solid-state imaging device operates as follows.
  • the integration circuit 30 i, switch element 40 and signal processing circuit 100 have the configuration of the first embodiment shown in FIG. Vertical light receiving portion 1 1 5, Suitsuchi elements 20 5, integrated circuits 30 2, also Suitsuchi element 40 5 and the signal processing circuit 1 00 2 a configuration in Figure 1 of the first embodiment.
  • the solid-state imaging device has the same effects as the solid-state imaging device according to the first embodiment, and also has the following effects. That is, in the solid-state imaging device according to the present embodiment, the number of integration circuits and signal processing units is reduced, so that the overall circuit scale is small and the chip size is small. Also, since the degree of freedom in the layout design of each signal processing unit increases, the chip size also decreases in this regard. Further, as shown in the figure, with respect to the arrangement of the vertical light receiving sections of the light receiving sections, each signal processing section can be arranged on the side which is the end side of the light receiving section parallel to the first direction. The chip size is reduced, and an image sensor having a shape close to a square can be realized.
  • FIG. 7 is a configuration diagram of a solid-state imaging device according to the fourth embodiment.
  • the number of the vertical light receiving section 11 and the number of the switch elements 20 are 16 and the number of the integrating circuit 30 and the number of the switch elements 40 are 4. However, the numbers may be larger.
  • the capacity control unit 70 and the shift register unit 91 to 94 control the operation of each.
  • the switch element 40 and the signal processing circuit 100 i have the configuration of FIG. 1 of the first embodiment.
  • switch elements 2 1 to 94 are used to switch element 2
  • the solid-state imaging device has the same effects as the solid-state imaging device according to the first embodiment, and also has the following effects. That is, in the solid-state imaging device according to the present embodiment, the number of integration circuits, switch elements, and signal processing units is reduced, so that the overall circuit scale is small and the chip size is small. Also, since the degree of freedom in the layout design of each signal processing unit increases, the chip size also decreases in this respect. Further, as shown in the figure, with respect to the arrangement of the vertical light receiving sections of the light receiving section, each signal processing section can be arranged on the side which is the end side of the light receiving section parallel to the first direction. Accordingly, the chip size can be reduced, and an image sensor having a shape close to a square can be realized. Industrial applicability
  • the present invention can be used for capturing a two-dimensional optical image and the like as a MOS type solid-state imaging device having excellent transfer efficiency of charges generated by light reception.
  • the signal processing unit including the variable capacitance integration circuit, comparison circuit, and capacitance control unit has a CDS function and an A / D conversion function, so the S / N ratio can be improved and the offset error can be suppressed with a simple circuit configuration. This is useful because it can be realized.

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Description

曰月糸田
技術分野
本発明は、 2次元光像を撮像することができる M O S型の固体撮像装置に関す るものである。 背景技術
家庭用ビデオ等の様々な分野で使用されている固体撮像装置は、 高感度で低ノ ィズ等の優れた特性を有する電荷結合素子 （C C D ) 方式のものが主流である。 しかし、 特定の分野では、 受光により発生する電荷の転送効率が優れた M O S型 の固体撮像装置が使用されている。
M O S型の固体撮像装置のうち 2次元光像を撮像することができるものは、 半 導体チップ上に 2次元配列された多数の受光素子に対してディスクリ一卜の増幅 器および A/D変換器を設け、 各受光素子から出力された電流信号を増幅器によ り増幅して電圧信号とし、 この電圧信号を A/D変換器によりデジタル信号に変 換して出力する方式が従来から採用されてきた。 しかし、 近年、 M O S型である ことの長所を活かしつつ装置小型化を目指して、 増幅器および A/D変換器を受 光素子ァレイと同一のチップ上に搭載するとともに回路構成方式を変更する試み が提案されている。
例えば、 特開平 9一 5 1 4 7 6号公報に開示された固体撮像装置は、 受光素子 アレイの各列毎に対応して積分回路等を受光素子ァレイと同一のチッブ上に搭載 し、 その積分回路等により、 受光素子から出力された電流信号を増幅するととも に A/D変換するものである。 そして、 このように構成することにより、 チップ 上に搭載される回路規模の増加、 チップ面積の増加およびチップの消費電力の増 加それそれの抑制を図っている。 発明の開示
しかしながら、 上記従来例では、 積分回路等により電流信号を積分して得られ た電圧信号への変換に際して発生するノイズに対し、 これを除去するための信号 処理を行っていないことから、 増幅の際の S /N比が良くないという問題点があ る。 また、 積分回路の要素回路である増幅器が有するオフセットばらつきに対し て対策を施していないことから、 A/D変換の結果に若干のオフセット誤差が生 じる可能性がある。
本発明は、 上記問題点を解消する為になされたものであり、 S /N比が優れ、 増幅器がオフセットばらつきを有する場合であってもオフセット誤差を生じるこ となく、 回路規模が小さい固体撮像装置を提供することを目的とする。
上記目的を達成するために、 本発明に係る固体撮像装置は、 （1)入力した光信 号を電流信号に変換する光電変換素子と該電流信号を出力端子に出力するスィッ チ素子とを含む受光素子と、 （2)上記受光素子の出力端子から出力された電流信 号を入力し積分して電圧信号を出力端子に出力する積分回路と、 （3)上記積分回 路からの電圧信号を処理する信号処理部と、 を有し、 上記信号処理部は、 （3a)上 記積分回路の出力端子から出力された電圧信号を入力する容量素子と、 上記容量 素子から出力される電圧信号を入力端子に入力する増幅器と、 上記増幅器の入力 端子と出力端子との間に設けられ容量値が可変である可変容量部と、 上記増幅器 の入力端子と出力端子との間に設けられたリセット用スィツチ素子とを有し、 上 記容量素子に入力した電圧信号の変動分に応じた値の積分信号を上記増幅器の出 力端子から出力する可変容量積分回路と、 （3b)上記可変容量積分回路から出力さ れた積分信号を入力し、 この積分信号の値と基準値とを大小比較して比較結果信 号を出力する比較回路と、 （3c)上記比較回路から出力された比較結果信号を入力 し、 この比較結果信号に基づいて上記可変容量部の容量値を制御するとともに、 この比較結果信号に基づいて上記積分信号の値と上記基準値とが所定の分解能で 一致していると判断した場合に上記可変容量部の容量値に応じた第 1のデジタル 信号を出力する容量制御部と、 を備えることを特徴とする。
この固体撮像装置によれば、 先ず初期状態として、 受光素子のスィッチ素子は 開いており、積分回路はリセット状態とされている。 また、 可変容量積分回路は、 リセット用スィツチ素子が閉じてリセッ卜され、 可変容量部の容量値が初期設定 される。 その後、 積分回路は積分可能状態とされ、 その後の一定時間経過後に可 変容量積分回路のリセット用スィッチ素子が開く。 そして、 受光素子のスィッチ 素子が閉じると、 光電変換素子の受光量に応じた電流信号が積分回路に入力して 積分され、 積分回路から電圧信号が出力される。 積分回路から出力された電圧信 号は可変容量積分回路の容量素子に入力し、 容量素子に入力した電圧信号の変動 分が増幅器に入力し、 その電圧信号の変動分と可変容量部の容量値とに応じた電 荷が可変容量部に流入する。 これにより、 可変容量積分回路からは、 容量素子に 入力した電圧信号の変動分に応じた値の積分信号が出力される。
可変容量積分回路から出力された積分信号は比較回路に入力し、 この積分信号 の値と基準値とが比較回路により大小比較され、 その比較結果である比較結果信 号が比較回路から出力される。 比較回路から出力された比較結果信号は容量制御 部に入力し、 容量制御部により、 この比較結果信号に基づいて可変容量部の容量 値が制御される。 すなわち、 可変容量積分回路、 比較回路および容量制御部から なるフィードバックループにより、 積分信号の値と基準値とが所定の分解能で一 致していると容量制御部により判断されるまで、 可変容量部の容量値の設定およ び積分信号の値と基準値との大小比較が繰り返される。 そして、 積分信号の値と 基準値とが所定の分解能で一致していると容量制御部により判断された場合に、 可変容量部の容量値に応じた第 1のデジタル信号が容量制御部から出力される。 すなわち、 可変容量積分回路、 比較回路および容量制御部を含む信号処理部は、 オフセット誤差を除去する C D S (相関二重サンプリング、 Correlated Double Sampling) 機能、 および、 アナログ信号をデジタル信号に変換する A/ D変換 機能を有する。 このような構成による、 C D S機能及び A / D変換機能を有する信号処理部を 用いることによって、 S /N比の向上及びオフセット誤差の抑制を簡単な回路構 成で実現することができる。 また、 全体の回路規模を小さく、 したがってチップ サイズを小さくすることが可能になる。 図面の簡単な説明
図 1は、 第 1の実施形態に係る固体撮像装置の回路構成図である。
図 2は、 可変容量積分回路の回路構成図である。
図 3 A〜図 3 Dは、 第 1の実施形態に係る固体撮像装置の動作説明図である。 図 4は、 可変容量積分回路の他の回路構成図である。
図 5は、 第 2の実施形態に係る固体撮像装置の構成図である。
図 6は、 第 3の実施形態に係る固体撮像装置の構成図である。
図 7は、 第 4の実施形態に係る固体撮像装置の構成図である。 発明を実施するための最良の形態
以下、 添付図面を参照して本発明の実施の形態を詳細に説明する。 尚、 図面の 説明において同一の要素には同一の符号を付し、 重複する説明を省略する。
(第 1の実施形態）
先ず、本発明に係る固体撮像装置の第 1の実施形態について説明する。図 1は、 第 1の実施形態に係る固体撮像装置の回路構成図である。 なお、 この図は、 2次 元配列された受光素子アレイの各列について、 または、 1次元配列された受光素 子アレイについて、 その構成を示すものである。 以下では、 2次元配列された受 光素子アレイの各列についての構成を説明するものとし、 受光素子アレイの各列 を垂直受光部 1 1とする。
垂直受光部 1 1は、 受光素子 1 2 i ( i = 1〜L ) が配列されてなる。 受光 素子 1 2 i ( i = 1〜L ) それぞれは、 光電変換素子 1 3およびスィツチ素子 1 4からなる。 受光素子 1 2 i ( i = 1 〜 L ) それぞれの光電変換素子 1 3は、 例えば、 アノード端子が接地されたフォトダイオードであり、 受光した光信号に 応じて電流信号を出力する。 受光素子 1 2 i ( i 二 1 〜 L ) それぞれのスィッ チ素子 1 4は、 垂直走査信号に基づいて開閉し、 光電変換素子 1 3の力ソード端 子から出力される電流信号を入力し、 互いに接続された共通の信号出力端子に出 力する。 受光素子 1 2 i ( i = 1 〜 L ) それそれのスィッチ素子 1 4は、 2以 上のものが同時に開くことはない。
スィッチ素子 2 0は、 垂直受光部 1 1の共通の信号出力端子から出力された電 流信号を入力端子に入力し、 閉じているときには、 その電流信号を出力端子に出 力する。
積分回路 3 0は、 スィツチ素子 2 0の出力端子から出力された電流信号を入力 し、 その電流信号を積分して電圧信号を出力端子に出力する。 積分回路 3 0は、 電荷増幅器 3 1、 容量素子 3 2およびリセット用のスィツチ素子 3 3を備える。 電荷増幅器 3 1は、 +入力端子が接地され、 一入力端子に電流信号を入力する。 容量素子 3 2は、 電荷増幅器 3 1の—入力端子と出力端子との間に設けられ、 入 力した電流信号すなわち電荷を蓄える。 スィッチ素子 3 3は、 電荷増幅器 3 1の 一入力端子と出力端子との間に設けられ、 開いているときには容量素子 3 2に電 荷の蓄積を行わせ、 閉じているときには容量素子 3 2における電荷蓄積をリセッ トする。
スィッチ素子 4 0は、 積分回路 3 0の出力端子から出力された電圧信号を入力 端子に入力し、 閉じているときには、 その電圧信号を出力端子に出力する。
可変容量積分回路 5 0は、 スィツチ素子 4 0の出力端子から出力された電圧信 号を入力する。 可変容量積分回路 5 0は、 容量素子 5 1、 増幅器 5 2、 可変容量 部 5 3およびリセット用のスィツチ素子 5 4を備える。 容量素子 5 1は、 スィッ チ素子 4 0の出力端子と増幅器 5 2の—入力端子との間に設けられている。 増幅 器 5 2は、 +入力端子が接地され、 —入力端子に容量素子 5 1からの電圧信号を 入力する。 可変容量部 5 3は、 容量が可変であって制御可能であり、 増幅器 5 2 の一入力端子と出力端子との間に設けられ、 入力した電圧信号に応じて電荷を蓄 える。 スィッチ素子 5 4は、 増幅器 5 2の—入力端子と出力端子との間に設けら れ、 開いているときには可変容量部 5 3に電荷の蓄積を行わせ、 閉じているとき には可変容量部 5 3における電荷蓄積をリセットする。 そして、 可変容量積分回 路 5 0は、 スィッチ素子 4 0の出力端子から出力された電圧信号を入力し、 可変 容量部 5 3の容量に応じて積分し、 積分した結果である積分信号を出力する。 比較回路 6 0は、 可変容量積分回路 5 0から出力された積分信号を一入力端子 に入力し、 +入力端子が基準電位 V r e f に設定されており、 積分信号の値と基 準電位 v r e f とを大小比較して、 その大小比較の結果である比較結果信号を出 力する。
容量制御部 7 0は、 比較回路 6 0から出力された比較結果信号を入力し、 この 比較結果信号に基づいて可変容量部 5 3の容量を制御する容量指示信号 Cを出力 するとともに、 この比較結果信号に基づいて積分信号の値と基準電位 V r e f と が所定の分解能で一致していると判断した場合に可変容量部 5 3の容量に応じた 第 1のデジタル信号を出力する。
読み出し部 8 0は、 容量制御部 7 0から出力された第 1のデジタル信号を入力 し、 この第 1のデジタル信号に対応する第 2のデジタル信号を出力する。 第 2の デジタル信号は、 第 1のデジタル信号の値から可変容量積分回路 5 0のオフセッ ト値を除去した値を示すものである。読み出し部 8 0は、例えば記憶素子であり、 第 1のデジタル信号をァドレスとして入力し、 記憶素子のそのァドレスに記憶さ れているデータを第 2のデジタル信号として出力する。 この第 2のデジタル信号 は、 本実施形態に係る固体撮像装置から出力される光検出信号となる。
可変容量積分回路 5 0、 比較回路 6 0、 容量制御部 7 0および読み出し部 8 0 を 1組として信号処理部 1 0 0が構成される。 信号処理部 1 0 0は、 オフセット 誤差を除去する C D S機能、 および、 アナログ信号をデジタル信号に変換する A /D変換機能を有する。
また、 タイミング制御部 （図示せず） が更に傭えられている。 タイミング制御 部は、 受光素子 1 2 i ( i = 1〜： L) それそれのスィツチ素子 1 4、 スィッチ 素子 20、 積分回路 30のリセット用のスィッチ素子 33、 スィッチ素子 40、 および、 可変容量積分回路 50のリセット用のスィッチ素子 54それそれを所定 のタイミングで開閉制御し、 また、 容量制御部 70の動作を制御する。
図 2は、可変容量積分回路 50の回路構成図である。この図 2では、 1/24 = 1/1 6の分解能を有する A/D変換機能を備える回路構成を示し、 以下、 この 回路構成で説明する。
図 2に示すように、 可変容量部 53は、 容量素子 C 1〜C4、 スィッチ素子 S
Wl 1〜SW14およびスィツチ素子 SW2 1〜SW24を備える。 容量素子 C 1およびスィッチ素子 SW1 1は、 互いに縦続接続されて、 増幅器 52の—入力 端子と出力端子との間に設けられている。 スィッチ素子 SW2 1は、 容量素子 C 1およびスィッチ素子 SW1 1の接続点と接地電位との間に設けられている。 容 量素子 C 2およびスィッチ素子 SW1 2は、 互いに縦続接続されて、 増幅器 52 の—入力端子と出力端子との間に設けられている。 スィッチ素子 SW22は、 容 量素子 C 2およびスィツチ素子 SW1 2の接続点と接地電位との間に設けられて いる。 容量素子 C 3およびスィッチ素子 SW1 3は、 互いに縦続接続されて、 増 幅器 52の—入力端子と出力端子との間に設けられている。 スィツチ素子 SW2 3は、 容量素子 C 3およびスィッチ素子 SW1 3の接続点と接地電位との間に設 けられている。 また、 容量素子 C4およびスィッチ素子 SW14は、 互いに縦続 接続されて、 増幅器 52の一入力端子と出力端子との間に設けられている。 スィ ツチ素子 SW24は、 容量素子 C 4およびスィツチ素子 SW14の接続点と接地 電位との間に設けられている。
スィッチ素子 SW1 1〜SW14それぞれは、 容量制御部 70から出力された 容量指示信号 Cの Cn〜C の値に応じて開閉する。 スィツチ素子 SW2 1〜 SW24それそれは、 容量制御部 70から出力された容量指示信号 Cの C 2 1
C24の値に応じて開閉する。 容量素子 C 1 C 4の容量値 Ci C4 は、
Figure imgf000010_0001
なる関係を満たす。
本実施形態に係る固体撮像装置は以下のように動作する。 図 3 A〜図 3 Dは、 本実施形態に係る固体撮像装置の動作説明図である。 なお、 以下では、 スィッチ 素子 20およびスィツチ素子 40それぞれは常に閉じているものとする。
本実施形態に係る固体撮像装置では、 まず、 受光素子 1 2 i ( i = l L) それぞれのスィツチ素子 14を開く。 積分回路 30のスィツチ素子 33を閉じる ことにより、 積分回路 30をリセット状態とする。 可変容量積分回路 50のスィ ツチ素子 54を閉じることにより可変容量積分回路 50をリセット状態とする。 また、 可変容量積分回路 5 0のスィツチ素子 SW 1 1 SW1 4それぞれを閉 じ、 スイッチ素子 SW2 1 SW24それぞれを開くことにより、 可変容量部 5 3の容量値を C。 に設定する。 そして、 この状態で、 積分回路 30のスィッチ 素子 33を開くことにより、 積分回路 30での積分動作を可能にする。 この時点 で、 スイッチ素子 33の寄生容量の作用により、 積分回路 30にはスイッチング ノイズとなるオフセット電圧が発生する。
スィツチ素子 33を開いた時刻から僅かな時間 ATdだけ遅れて、 スィツチ素 子 54を開く。 これにより、 積分回路 50の出力端子には、 積分回路 30のオフ セットレベルが除去された形で、 この後に発生する光電荷分に応じただけの電圧 レベルが相対的に変化する。すなわち、 いわゆる CD S (相関二重サンプリング、 Correlated Double Sampling) 作用が生じる。
次に、 垂直受光部 1 1における第 1番目の受光素子 1 2 i のスィッチ素子 1 4のみを閉じる。 これにより、 それまでの受光によって受光素子 1 2 i の光電 変換素子 1 3に蓄積された電荷は、 電流信号となって垂直受光部 1 1の共通の信 号出力端子から出力され、 スィッチ素子 20を介して積分回路 30に入力し、 積 分回路 30により積分され電圧信号として出力される。
積分回路 30から出力された電圧信号は、 スィツチ素子 40を介して可変容量 積分回路 50に入力する。 可変容量積分回路 50の容量素子 5 1に入力する電圧 信号は、 積分回路 30での光電荷量に応じた出力電圧変化分だけ変動し、 その電 圧変動分と可変容量部 5 3の容量値 C；。 とに応じた電荷 Qが可変容量部 53に 流入する （図 3 A参照）。
引き続き、 容量制御部 70は、 可変容量部 53のスィッチ素子 SW1 2〜SW 14を開いた後、 スィッチ素子 SW2 2〜SW24を閉じる （図 3B参照）。 こ の結果、 可変容量部 53の容量値は となり、 可変容量積分回路 50から出 力される積分信号の値 Vsbは、
Vsb = Q/Ct
となる。 この積分信号は、 比較回路 60に入力し、 その値が基準電位 VREF と 大小比較される。
もし、 Vsb>VREF であれば、 この比較結果を受けて容量制御部 70は、 更 に、 可変容量部 53のスィッチ素子 SW22を開いた後に、 スィッチ素子 SW1 2を閉じる （図 3 C参照）。 この結果、 可変容量部 53の容量値は +C2 と なり、 可変容量積分回路 50から出力される積分信号の値 Vscは、
VSC = Q/ (C, +C2 )
となる。 この積分信号は、 比較回路 60に入力し、 その値が基準電位 VREF と 大小比較される。
また、 Vsb<VREF であれば、 この比較結果を受けて容量制御部 70は、 更 に、 可変容量部 53のスィッチ素子 SW1 1および SW22を開いた後に、 スィ ツチ素子 SW1 2および SW2 1を閉じる （図 3 D参照）。 この結果、 可変容量 部 53の容量値は C2 となり、 可変容量積分回路 50から出力される積分信号 の値 Vsdは、 Vsd=Q/C2
となる。 この積分信号は、 比較回路 60に入力し、 その値が基準電位 VREF と 大小比較される。
以後、 同様にして、 可変容量積分回路 50、 比較回路 60および容量制御部 7 0からなるフィードバックループにより、 積分信号の値と基準電位 Vref とが 所定の分解能で一致していると容量制御部 70により判断されるまで、 可変容量 部 53の容量値の設定および積分信号の値と基準電位 Vref との大小比較を繰 り返す。 容量制御部 70は、 このようにして可変容量部 53の容量素子 C 1〜C 4の全てについて容量制御を終了すると、 可変容量部 53の最終的な容量値に応 じたデジタル信号を読み出し部 80へ向けて出力する。
読み出し部 80では、 容量制御部 70から出力されたデジタル信号をァドレス として入力し、 記憶素子のそのアドレスに記憶されているデジタルデータを、 本 実施形態に係る固体撮像装置の光検出信号として出力する。
なお、 垂直受光部 1 1の第 1番目の受光素子 1 2！ の光電変換素子 1 3が蓄 積した電荷を放出しきったと推定される時間を見計らって、 受光素子 1 2 の スィツチ素子 1 4を開く。 垂直受光部 1 1の第 1番目の受光素子 1 2！ に応じ た光検出信号の読み出しが終了すると、 積分回路 30のスィツチ素子 33を閉じ ることにより、 積分回路 30をリセット状態とする。 可変容量積分回路 50のス ィツチ素子 54を閉じることにより可変容量積分回路 50をリセット状態とす る。 また、 可変容量積分回路 50のスイッチ素子 SW1 1〜SW14それぞれを 閉じ、 スィッチ素子 SW2 1〜SW24それぞれを開くことにより、 可変容量部 53の容量値を CQ に設定する。 そして、 この状態で、 積分回路 30のスイツ チ素子 33を開くことにより、 積分回路 30での積分動作を可能にする。 以後、 垂直受光部 1 1の第 1番目の受光素子 1 2！ と同様にして、 垂直受光部 1 1の 第 2番目の受光素子 1 22 に応じた光検出信号を読み出す。 垂直受光部 1 1の 第 i番目の受光素子 1 2 i (i = 3〜： L) についても同様である。 なお、 可変容量積分回路 5 0の可変容量部 5 3の構成は、 図 2に示された回路 構成に限られるものではなく、 他の回路構成であってもよい。 図 4は、 可変容量 積分回路 5 0の他の回路構成図である。 可変容量積分回路 5 0をこの図に示すよ うな回路構成とすることにより、 本実施形態に係る固体撮像装置は、 光電変換素 子 1 3に蓄積された電荷が極微小であっても、 良好な S/N比を確保することが できる。
この可変容量積分回路 5 0の可変容量部 5 3は、 容量素子 C 1〜C 4、 スイツ チ素子 SW 1 1〜SW 1 4、 スイツチ素子 SW2 1〜SW2 4、 スイツチ素子 S W3 1〜SW3 3およびスィツチ素子 SW4 1〜SW4 3を備える。 スィッチ素 子 SW3 1、 容量素子 C 1およびスィッチ素子 SW 1 1は、 この順に縦続接続さ れて、 増幅器 5 2の—入力端子と出力端子との間に設けられている。 スィッチ素 子 SW2 1は、 容量素子 C 1およびスィッチ素子 SW 1 1の接続点と接地電位と の間に設けられている。 スィッチ素子 SW4 1は、 容量素子 C 1およびスイッチ 素子 SW3 1の接続点と接地電位との間に設けられている。 スィッチ素子 SW3 2、 容量素子 C 2、 スィッチ素子 SW 1 2、 スィッチ素子 SW2 2およびスイツ チ素子 SW4 2も同様である。 スイッチ素子 SW3 3、 容量素子 C 3、 スイッチ 素子 SW 1 3、 スィツチ素子 SW2 3およびスィツチ素子 SW4 3も同様であ る。 容量素子 C 4およびスィッチ素子 SW 1 4は、 互いに縦続接続されて、 増幅 器 5 2の一入力端子と出力端子との間に設けられている。 スィツチ素子 SW2 4 は、 容量素子 C 4およびスィツチ素子 SW 1 4の接続点と接地電位との間に設け られている。
スィツチ素子 SW 1 1〜SW 1 4それぞれは、 容量制御部 7 0から出力された 容量指示信号 Cの C
Figure imgf000013_0001
4の値に応じて開閉する。 スィッチ素子 SW 2 1〜 SW 2 4それそれは、 容量制御部 7 0から出力された容量指示信号 Cの C2 1〜 C 24の値に応じて開閉する。 スィッチ素子 SW3 1〜SW3 3それぞれは、 容 量制御部 7 0から出力された容量指示信号 Cの C 3 i C の値に応じて開閉す る。 スィッチ素子 SW4 1〜SW43それぞれは、 容量制御部 70から出力され た容量指示信号 Cの C 4 i〜 C 43の値に応じて開閉する。
この図 4に示す回路構成の可変容量積分回路 50を有する固体撮像装置は以下 のように動作する。
この本実施形態に係る固体撮像装置では、 まず、 受光素子 1 2 i ( i = l〜 L) それぞれのスィツチ素子 14を開く。 積分回路 3◦のスィツチ素子 33を閉 じることにより、積分回路 30をリセット状態とする。スィツチ素子 40を開く。 可変容量積分回路 50のスィツチ素子 54を閉じることにより可変容量積分回路 50をリセット状態とし、 その後、 スィッチ素子 54を開く。 また、 可変容量積 分回路 50のスィツチ素子 SW 1 1〜SW 14およびスィツチ素子 SW4 1〜S W43それぞれを閉じ、 スィツチ素子 SW2 1〜SW24およびスィツチ素子 S W3 1〜SW33それぞれを開くことにより、 可変容量部 53の容量値を C4 に 設定する。 そして、 この状態で、 積分回路 30のスィッチ素子 33を開くことに より、 積分回路 30での積分動作を開始させる。
次に、 垂直受光部 1 1における第 1番目の受光素子 1 2 のスィッチ素子 1 4のみを閉じる。 これにより、 それまでの受光によって受光素子 1 2 i の光電 変換素子 1 3に蓄積された電荷は、 電流信号となって垂直受光部 1 1の共通の信 号出力端子から出力され、 スィッチ素子 20を介して積分回路 30に入力し、 積 分回路 30により積分され電圧信号として出力される。
そして、 スィッチ素子 40を閉じる。 これにより、 積分回路 30から出力され た電圧信号は、 スィッチ素子 40を介して可変容量積分回路 50に入力する。 ス ィツチ素子 40が閉じることにより、 可変容量積分回路 50の容量素子 5 1に入 力する電圧信号が急激に変動し、 その電圧信号の変動分が容量素子 5 1から増幅 器 52に入力する。 すなわち、 入力した電圧信号の変動分と可変容量部 53の容 量値 C4 とに応じた電荷 Qが可変容量部 53に流入する。 このとき、 可変容量 積分回路 50から出力される積分信号の値 Vs は、 Vs =Q/C4
となる。
次に、 スィッチ素子 SW4 1〜SW43それぞれを開いた後、 スィッチ素子 S W3 1〜SW33それぞれを閉じて、 可変容量部 5 3の容量値を C。 とする。 このように変化しても容量素子 C 1〜C 3の両端の電圧関係は変化せず、 積分信 号の値 Vs には変化がないので、 容量素子 C 1〜C 4に発生する電荷の総計は、
Qx =Q · (C0 /C4 )
となる。 すなわち、 図 2の場合に比べて （C。 /C4 ) 倍の電荷が可変容量部 53に蓄積されることになる。 以後、 図 2の場合と同様にして、 垂直受光部 1 1 の第 i番目の受光素子 1 2 i ( i = l〜： L) それぞれに応じた光検出信号を順 次読み出す。 したがって、 光電変換素子 1 3に蓄積された電荷が極微小の場合に も良好な S/Nを確保することができる。
以上のように本実施形態に係る固体撮像装置では、 可変容量積分回路 50、 比 較回路 60、 容量制御部 70および読み出し部 80を 1組として構成される信号 処理部 1 00は、 CD S機能および A/D変換機能を有するので、 S/N比の向 上およびオフセット誤差の抑制を簡単な回路構成で実現することができる。 なお、 垂直受光部 1 1、 積分回路 30および信号処理部 1 00それそれの個数 を互いに同一としてもよい。 しかし、 以降の実施形態に示すように、 垂直受光部 1 1の個数 M l、 積分回路 30の個数 M 2および信号処理部 1 00の個数 M 3の 間の関係を
M3≤M2≤M 1 , M3 <M 1
とし、 Ml個の垂直受光部 1 1、 M2個の積分回路 30および M3組の信号処理 部 1 00を選択的に接続する選択的接続手段を更に備える場合には、 これらを同 一チップ上に搭載したときに、 チップ上に搭載される回路規模の増加、 チップ面 積の増加およびチップの消費電力の増加それそれを抑制することができるので好 適である。 ここで、 選択的接続手段として、 スィッチ素子 20およびスイッチ素 子 40が用いられる。
(第 2の実施形態）
次に、本発明に係る固体撮像装置の第 2の実施形態について説明する。図 5は、 第 2の実施形態に係る固体撮像装置の構成図である。 本実施形態に係る固体撮像 装置は、 垂直受光部 1 1 j (： i = 1〜 16 ) が配列された受光部 10、 スイツ チ素子 20 j ( j = 1〜16)、 積分回路 30 j ( j = 1〜16)、 スィッチ素 子 40j (j = l〜16)、 シフトレジス夕部 91〜94および信号処理部 10 0 j (j = 1〜4) を備える。 なお、 垂直受光部 1 1、 スィツチ素子 20、 積 分回路 30およびスィツチ素子 40それそれの個数は、 ここでは 16としている が、 更に多くてもよい。
受光部 10は、 受光素子 12が 2次元配列されたものである。 すなわち、 受光 部 10は、 受光素子 12が第 1の方向に配列されて垂直受光部 1 1」 ( j = 1 〜16) とされて、 垂直受光部 1 1」 が第 2の方向に配列されたものである。 垂直受光部 1 1 j ( j = 1〜 16 ) それぞれは、 第 1の実施形態の垂直受光部 11と同様の構成である。 積分回路 30 j ( j二 1〜16) それそれは、 第 1 の実施形態の積分回路 30と同様の構成である。 信号処理部 100」 ( j = 1 〜4) それぞれは、 第 1の実施形態の信号処理部 100と同様の構成であり、 可 変容量積分回路 50、 比較回路 60、 容量制御部 70および読み出し部 80から なる。
スィッチ素子 20j (j = 1〜 16 ) それそれは、 第 1の実施形態のスイツ チ素子 20に相当し、 スィツチ素子 40 j ( j = 1〜16) それそれは、 第 1 の実施形態のスィッチ素子 40に相当する。 また、 スィッチ素子 20j および スィヅチ素子 40 j ( j = 1〜； L 6) は、 垂直受光部 11 j (j = 1〜； L 6)、 積分回路 30 j (j = 1〜； L 6) および信号処理部 100」 （j = 1〜4) を 選択的に接続する選択的接続手段として作用する。 すなわち、 スィッチ素子 20 j ( j = 1〜16) は、 垂直受光部 1 1」 の共通の信号出力端子と積分回路 3 0 j の入力端子との間に設けられている。 また、 スィッチ素子 40 j ( j = 1 , 5, 9， 13) は、 積分回路 30 j の出力端子と信号処理部 100 i の入力端 子との間に設けられている。 スィッチ素子 40」 （j = 2， 6， 10 , 14) は、 積分回路 30」 の出力端子と信号処理部 1 002 の入力端子との間に設け られている。 スィツチ素子 40 j ( j = 3， 7 , 1 1， 1 5) は、 積分回路 3 0 j の出力端子と信号処理部 1 003 の入力端子との間に設けられている。 ス ィヅチ素子 40 j ( j = 4， 8， 1 2， 1 6 ) は、 積分回路 30 j の出力端子 と信号処理部 1004 の入力端子との間に設けられている。
シフトレジス夕部 9 1〜94それぞれは、 選択的接続手段であるスイッチ素子 20 j およびスィッチ素子 40 j ( j = 1〜 16) それぞれの開閉を制御する。 また、 タイミング制御部 （図示せず） が更に備えられている。 タイミング制御部 は、垂直受光部 l l j ( j = 1〜16)のスィッチ素子 14、積分回路 30 j ( j = 1〜 16)のリセット用のスィツチ素子 33、および、信号処理部 100 j ( j = 1〜4) の可変容量積分回路 50のリセット用のスィツチ素子 54それぞれを 所定のタイミングで開閉制御し、 また、 信号処理部 1 00」 （j = l〜4) の 容量制御部 70およびシフトレジス夕部 9 1〜94それぞれの動作を制御する。 本実施形態に係る固体撮像装置は以下のように動作する。 まず、 シフトレジス 夕部 9 1〜94それそれにより、 スィツチ素子 20 j (j = l〜1 6) のうち スィッチ素子 20 ， 202 , 203 および 204 のみを閉じる。 また、 スィ ツチ素子 40」 （j = 1〜： L 6) のうちスィッチ素子 4 , 402 , 403 お よび 404 のみを閉じる。これにより、垂直受光部 1 1 、スィツチ素子 20 j 、 積分回路 30 、 スィツチ素子 40！ および信号処理回路 100 i は第 1の実 施形態の図 1の構成となる。 垂直受光部 1 12 、 スィツチ素子 202 、 積分回 路 302 、 スィツチ素子 402 および信号処理回路 1002 も第 1の実施形態 の図 1の構成となる。垂直受光部 1 13 、スィツチ素子 203 、積分回路 303 、 スィツチ素子 403 および信号処理回路 1003 も第 1の実施形態の図 1の構 成となる。 垂直受光部 1 14 、 スィツチ素子 204 、 積分回路 304 、 スィッ チ素子 404 および信号処理回路 1 004 も第 1の実施形態の図 1の構成とな る。 そして、 これら 4組が第 1の実施形態に係る固体撮像装置の動作と同様の手 順で並列的に動作することにより、 垂直受光部 1 1」 （ j = 1〜4) それぞれ の各受光素子 1 2の受光量に応じたデジタル信号を信号処理部 100k (k二 1〜4) から同時に出力する。
続いて、 シフトレジス夕部 9 1〜94それぞれにより、 スィツチ素子 20 d ( j = 1〜 16 ) のうちスィツチ素子 205 ， 206 ， 207 および 208 のみ を閉じ、 また、 スィツチ素子 40 j ( j = 1〜16)のうちスィツチ素子 405 ， 406 , 407 および 408 のみを閉じて、 垂直受光部 1 1 j (j = 5 , 6， 7, 8) それぞれの各受光素子 12の受光量に応じたデジタル信号を信号処理部 100k (k= 1〜4) から同時に出力する。
さらに続いて、 シフトレジス夕部 9 1〜94それそれにより、 スィッチ素子 2 0 j (j =；!〜 16) のうちスィツチ素子 209 ， 2010, 20 uおよび 20 12のみを閉じ、 また、 スィッチ素子 40 j ( j = 1〜1 6) のうちスイッチ素 子 409 ， 4010, 40 uおよび 4012のみを閉じて、 垂直受光部 1 1」 ( j =9， 10, 1 1 , 12) それぞれの各受光素子 1 2の受光量に応じたデジタル 信号を信号処理部 100k (k = 1〜4) から同時に出力する。
そして、シフトレジス夕部 9 1〜94それそれにより、スィツチ素子 20 j ( j = 1〜 16 ) のうちスィッチ素子 2013, 2014, 2015および 2016のみを 閉じ、 また、 スィヅチ素子 40 j (j = l〜16) のうちスィツチ素子 4013， 4014， 4015および 4016のみを閉じて、 垂直受光部 1 1 j (j = 13， 1 4， 15， 16) それそれの各受光素子 12の受光量に応じたデジタル信号を信 号処理部 100k (k = 1〜4) から同時に出力する。
以上のように、 本実施形態に係る固体撮像装置は、 第 1の実施形態に係る固体 撮像装置が奏する効果と同様の効果を奏する他、 以下のような効果をも奏する。 すなわち、 従来の固体撮像装置では、 チップ上において 1つの垂直受光部毎に 1 つの信号処理部が備えられており、 チップレイアウトの都合上、 各信号処理部の 幅は垂直受光部の幅と等しくならざるを得ず、 各信号処理部のレイアウト形状は 一方向に長いものとなる。 チップサイズは大きかった。 これに対して、 本実施形 態に係る固体撮像装置では、 信号処理部の個数が削減されたので、 全体の回路規 模は小さく、 チップサイズは小さくなる。 また、 各信号処理部のレイアウト設計 の自由度が増すので、 この点でもチップサイズは小さくなる。 また、 図示のよう に受光部の各垂直受光部の配列に対して、 第 1の方向に平行な受光部の端部側で ある側部に各信号処理部を配置することができるので、 チップサイズが小さくな り、 また、 正方形に近い形状のイメージセンサを実現することができる。
(第 3の実施形態）
次に、本発明に係る固体撮像装置の第 3の実施形態について説明する。図 6は、 第 3の実施形態に係る固体撮像装置の構成図である。 本実施形態に係る固体撮像 装置は、 垂直受光部 1 1」 （ j = 1 〜 1 6 ) が配列された受光部 1 0、 スィッ チ素子 2 0」 （ j 二 1 〜 1 6 )、 積分回路 3 0 j ( j = 1 〜 4 )ヽ スイッチ素子 4 0 j ( j = l 〜 1 6 )、 シフトレジスタ部 9 1 〜 9 4および信号処理部 1 0 0 j ( j = 1 〜 4 ) を備える。 なお、 ここでは、 垂直受光部 1 1、 スィツチ素子 2 0およびスィツチ素子 4 0それぞれの個数は 1 6とし、 積分回路 3 0の個数は 4としているが、 これらの個数は更に多くてもよい。
受光部 1 0は、 受光素子 1 2が 2次元配列されたものである。 すなわち、 受光 部 1 0は、 受光素子 1 2が第 1の方向に配列されて垂直受光部 1 1」 ( j = 1 〜 1 6 ) とされて、 垂直受光部 1 1」 が第 2の方向に配列されたものである。 垂直受光部 1 1」 （ j = 1 〜 1 6 ) それそれは、 第 1の実施形態の垂直受光部 1 1と同様の構成である。 積分回路 3 0」 ( j = 1 〜 4 ) それそれは、 第 1の 実施形態の積分回路 3 0と同様の構成である。 信号処理部 1 0 0 j ( j = 1 〜 4 ) それぞれは、 第 1の実施形態の信号処理部 1 0 0と同様の構成であり、 可変 容量積分回路 50、 比較回路 60、 容量制御部 70および読み出し部 80からな る o
スィツチ素子 20 j (j = 1〜 1 6 ) それぞれは、 第 1の実施形態のスィッ チ素子 2 0に相当し、 スィツチ素子 40 j ( j = 1〜 1 6) それぞれは、 第 1 の実施形態のスィッチ素子 40に相当する。 また、 スィッチ素子 20」 および スィツチ素子 40 j (j = 1〜 1 6) は、 垂直受光部 1 1 j ( j = 1〜： L 6)、 積分回路 30 j (j = 1〜4) および信号処理部 1 00 j ( j = 1〜4) を選 ^的に接続する選択的接続手段として作用する。 すなわち、 スィッチ素子 20 j ( j = 1〜 4 ) は、 垂直受光部 1 1 j の共通の信号出力端子と積分回路 30 i の 入力端子との間に設けられている。 スィツチ素子 2 0 j ( j = 5〜8) は、 垂 直受光部 1 1」 の共通の信号出力端子と積分回路 302 の入力端子との間に設 けられている。 スィツチ素子 2 0 j ( j二 9〜 1 2 ) は、 垂直受光部 1 1」 の 共通の信号出力端子と積分回路 303 の入力端子との間に設けられている。 ス ィヅチ素子 20」 （j = 1 3〜 1 6 ) は、 垂直受光部 1 1 j の共通の信号出力 端子と積分回路 304 の入力端子との間に設けられている。 また、 スィッチ素 子 40 j (j = 1〜4) は、 積分回路 30 j の出力端子と信号処理部 1 00 i の 入力端子との間に設けられている。 スィッチ素子 40 j (j = 5〜8) は、 積 分回路 302 の出力端子と信号処理部 1 002 の入力端子との間に設けられて いる。 スィツチ素子 40 j (j = 9〜 1 2 ) は、 積分回路 303 の出力端子と 信号処理部 1 003 の入力端子との間に設けられている。スィッチ素子 40j ( j = 1 3〜 1 6) は、 積分回路 304 の出力端子と信号処理部 1 004 の入力 端子との間に設けられている。
シフ トレジスタ部 9 1〜94それぞれは、 選択的接続手段であるスィッチ素子 20 j およびスィッチ素子 40 j (j = l〜 1 6) それぞれの開閉を制御する。 また、 タイミング制御部 （図示せず） が更に備えられている。 タイミング制御部 は、垂直受光部 l l j (j = 1〜 1 6)のスィ ヅチ素子 14、積分回路 30」 ( j = 1〜4) のリセット用のスィツチ素子 33、 および、 信号処理部 1 00」 ( j = 1〜4) の可変容量積分回路 50のリセット用のスィツチ素子 54それぞれを 所定のタイミングで開閉制御し、 また、 信号処理部 1 00」 （j = l〜4) の 容量制御部 70およびシフトレジス夕部 9 1〜94それそれの動作を制御する。 本実施形態に係る固体撮像装置は以下のように動作する。 まず、 シフ トレジス 夕部 9 1〜94それぞれにより、 スィツチ素子 20 j ( j = 1〜1 6 ) のうち スィツチ素子 2 0！ , 2 05 , 209 および 2 013のみを閉じ、 また、 スィヅ チ素子 40 j (j二：！〜 1 6) のうちスイツチ素子 40 ， 405 , 409 お よび 40 3のみを閉じる。これにより、垂直受光部 1 1 i 、スィツチ素子 20！ 、 積分回路 3 0 i 、 スィッチ素子 40 および信号処理回路 1 00 は第 1の実 施形態の図 1の構成となる。 垂直受光部 1 15 、 スィツチ素子 205 、 積分回 路 302 、 スィツチ素子 405 および信号処理回路 1 002 も第 1の実施形態 の図 1の構成となる。垂直受光部 1 19 、 スィツチ素子 209 、積分回路 303 、 スィッチ素子 409 および信号処理回路 1 003 も第 1の実施形態の図 1の構 成となる。 垂直受光部 1 113、 スィツチ素子 2013、 積分回路 304 、 スイツ チ素子 4013および信号処理回路 1 004 も第 1の実施形態の図 1の構成とな る。 そして、 これら 4組が第 1の実施形態に係る固体撮像装置の動作と同様の手 順で並列的に動作することにより、 垂直受光部 1 1」 （j = l , 5， 9 , 1 3) それそれの各受光素子 1 2の受光量に応じたデジタル信号を信号処理部 1 00k (k= 1〜4) から同時に出力する。
続いて、 シフトレジスタ部 9 1〜94それぞれにより、 スィツチ素子 20」 ( j = l〜l 6) のうちスィツチ素子 202 ， 2 06 ， 2010および 2014のみ を閉じ、 また、 スィツチ素子 40 j ( j = 1 ~ 1 6 )のうちスィツチ素子 402 ， 406 , 4010および 4014のみを閉じて、 垂直受光部 1 1」 (3 = 2 , 6 , 10, 14) それぞれの各受光素子 1 2の受光量に応じたデジタル信号を信号処 理部 1 00k (k= l〜4) から同時に出力する。 さらに続いて、 シフトレジスタ部 9 1〜94それそれにより、 スィッチ素子 2 0 j (j = l〜： 1 6) のうちスィツチ素子 203 , 2 07 , 20 ηおよび 2 0 5のみを閉じ、 また、 スィツチ素子 40」 （j = 1〜 1 6 ) のうちスイッチ素 子 403 , 407 ， 40 nおよび 4015のみを閉じて、 垂直受光部 1 1 j ( j =3， 7 , 1 1， 1 5) それぞれの各受光素子 1 2の受光量に応じたデジタル信 号を信号処理部 1 00k (k= 1〜4) から同時に出力する。
そして、 シフトレジス夕部 9 1〜94それぞれにより、 スィツチ素子 20 j ( j = 1〜 1 6 ) のうちスィツチ素子 204 , 2 08 , 2 012および 2 016のみ を閉じ、 また、 スィヅチ素子 40j (j = l〜1 6)のうちスィツチ素子 404 ， 408 ， 4012および 4016のみを閉じて、 垂直受光部 1 1 j ( j = 4 , 8 , 1 2， 1 6) それそれの各受光素子 1 2の受光量に応じたデジタル信号を信号処 理部 1 00k (k= l〜4) から同時に出力する。
以上のように、 本実施形態に係る固体撮像装置は、 第 1の実施形態に係る固体 撮像装置が奏する効果と同様の効果を奏する他、 以下のような効果をも奏する。 すなわち、 本実施形態に係る固体撮像装置では、 積分回路および信号処理部の個 数が削減されたので、 全体の回路規模は小さく、 チップサイズは小さくなる。 ま た、 各信号処理部のレイアウト設計の自由度が増すので、 この点でもチップサイ ズは小さくなる。 また、 図示のように受光部の各垂直受光部の配列に対して、 第 1の方向に平行な受光部の端部側である側部に各信号処理部を配置することがで きるので、 チップサイズが小さくなり、 また、 正方形に近い形状のイメージセン サを実現することができる。
(第 4の実施形態）
次に、本発明に係る固体撮像装置の第 4の実施形態について説明する。図 7は、 第 4の実施形態に係る固体撮像装置の構成図である。 本実施形態に係る固体撮像 装置は、 垂直受光部 1 1 j (j = 1〜1 6) が配列された受光部 1 0、 スィッ チ素子 20 j (j = 1〜 1 6)、 積分回路 30j ( j = 1〜4)、 スィツチ素子 40 j ( j = 1〜 4 )、 シフトレジス夕部 9 1〜 94および信号処理部 100」 ( j二 1〜4) を備える。 なお、 ここでは、 垂直受光部 1 1およびスィツチ素子 20それそれの個数は 16とし、 積分回路 30およびスィツチ素子 40の個数は 4としているが、 これらの個数は更に多くてもよい。
受光部 10は、 受光素子 12が 2次元配列されたものである。 すなわち、 受光 部 10は、 受光素子 12が第 1の方向に配列されて垂直受光部 1 l j ( j = 1 〜1 6) とされて、 垂直受光部 1 1」 が第 2の方向に配列されたものである。 垂直受光部 1 1」 （ j = 1〜 1 6 ) それぞれは、 第 1の実施形態の垂直受光部 1 1と同様の構成である。 積分回路 30 j ( j = 1〜4) それそれは、 第 1の 実施形態の積分回路 30と同様の構成である。 信号処理部 100 j ( j = 1〜 4) それぞれは、 第 1の実施形態の信号処理部 100と同様の構成であり、 可変 容量積分回路 50、 比較回路 60、 容量制御部 70および読み出し部 80からな る。
スィッチ素子 20」 （j = l〜 1 6) それぞれは、 第 1の実施形態のスイツ チ素子 20に相当し、 スイッチ素子 40」 （ j = 1〜4) それそれは、 第 1の 実施形態のスィッチ素子 40に相当する。 また、 スィッチ素子 20 j ( j = 1 〜1 6) およびスィッチ素子 40」 （j = l〜4) は、 垂直受光部 1 1」 ( j = 1〜 1 6 )、 積分回路 30 j ( j = 1〜 4 ) および信号処理部 100 j ( j = 1〜4) を選択的に接続する選択的接続手段として作用する。 すなわち、 スイツ チ素子 20 j (j = l〜4) は、 垂直受光部 1 1 j の共通の信号出力端子と積 分回路 30 i の入力端子との間に設けられている。 スィッチ素子 20」 ( j = 5〜8) は、 垂直受光部 1 1 の共通の信号出力端子と積分回路 302 の入力 端子との間に設けられている。 スィツチ素子 20 j ( j = 9〜 12) は、 垂直 受光部 1 l j の共通の信号出力端子と積分回路 303 の入力端子との間に設け られている。 スィッチ素子 20 j ( j = 13〜 1 6) は、 垂直受光部 1 1 j の 共通の信号出力端子と積分回路 304 の入力端子との間に設けられている。 ま た、 スィッチ素子 4 0」 （j = l〜4 ) は、 積分回路 3 0」 の出力端子と信号 処理部 1 0 0 j の入力端子との間に設けられている。
シフトレジス夕部 9 1〜9 4それそれは、 選択的接続手段であるスィツチ素子 2 0 j ( j = 1〜； L 6 ) およびスィッチ素子 4 0 j ( j = l〜4 ) それぞれの 開閉を制御する。 また、 タイミング制御部 （図示せず） が更に備えられている。 夕イミング制御部は、 垂直受光部 1 1」 （ j = 1〜 1 6 ) のスィツチ素子 1 4、 積分回路 3 0 j ( j = 1〜4 ) のリセッ ト用のスィツチ素子 3 3、 および、 信 号処理部 1 0 0」 （j = 1〜4 ) の可変容量積分回路 5 0のリセット用のスィ ツチ素子 5 4それぞれを所定のタイミングで開閉制御し、 また、 信号処理部 1 0 0 j ( j = 1〜4 ) の容量制御部 7 0およびシフトレジス夕部 9 1〜9 4それ それの動作を制御する。
本実施形態に係る固体撮像装置は以下のように動作する。 なお、 図 7に示すよ うに垂直受光部 1 1の数が 1 6個であれば、 スィッチ素子 4 0」 （j = l〜4 ) それぞれは閉じたままでよい。
まず、 シフトレジス夕部 9 1〜9 4それぞれにより、 スィッチ素子 2 0 j ( j = 1〜 1 6 ) のうちスィツチ素子 2 0 j , 2 0 5 ， 2 0 9 および 2 0 1 3のみ を閉じる。 これにより、 垂直受光部 1 1 i 、 スィツチ素子 2 0 j 、 積分回路 3 0！ 、 スィッチ素子 4 0 および信号処理回路 1 0 0 i は第 1の実施形態の図 1の構成となる。 垂直受光部 1 1 5 、 スィツチ素子 2 0 2 、 積分回路 3 0 2 、 スィッチ素子 4 0 2 および信号処理回路 1 0 0 2 も第 1の実施形態の図 1の構 成となる。 垂直受光部 1 1 9 、 スィツチ素子 2 0 3 、 積分回路 3 0 3 、 スイツ チ素子 4 0 3 および信号処理回路 1 0 0 3 も第 1の実施形態の図 1の構成とな る。 垂直受光部 1 1 1 3、 スィツチ素子 2 0 4 、 積分回路 3 0 4 、 スィツチ素子 4 0 4 および信号処理回路 1 0 0 4 も第 1の実施形態の図 1の構成となる。 そ して、 これら 4組が第 1の実施形態に係る固体撮像装置の動作と同様の手順で並 列的に動作することにより、 垂直受光部 1 l j ( j = l , 5 , 9 , 1 3 ) それ それの各受光素子 1 2の受光量に応じたデジタル信号を信号処理部 1 00k ( k= 1〜4) から同時に出力する。
続いて、 シフトレジス夕部 9 1〜94それぞれにより、 スィツチ素子 20 j ( j = l〜 l 6) のうちスィツチ素子 202 ， 2 06 ， 2 010および 2 014のみ を閉じて、 垂直受光部 1 1 j (j = 2 , 6 , 1 0 , 1 4) それぞれの各受光素 子 1 2の受光量に応じたデジタル信号を信号処理部 1 00k (k= l〜4) か ら同時に出力する。
さらに続いて、 シフトレジス夕部 9 1〜94それぞれにより、 スィッチ素子 2
0 j ( j = 1〜： L 6) のうちスィツチ素子 203 , 2 07 ， 2 0 nおよび 2 0 i 5のみを閉じて、 垂直受光部 1 1 j ( j = 3 , 7 , 1 1， 1 5) それぞれの各 受光素子 1 2の受光量に応じたデジタル信号を信号処理部 1 00k (k= 1〜
4) から同時に出力する。
そして、 シフトレジス夕部 9 1〜94それそれにより、 スィツチ素子 20 d ( j = l〜 l 6) のうちスィツチ素子 204 , 2 08 , 2 012および 2 016のみ を閉じて、 垂直受光部 1 1 j ( j = 4 , 8 , 1 2 , 1 6) それぞれの各受光素 子 1 2の受光量に応じたデジタル信号を信号処理部 1 00k (k= l〜4) か ら同時に出力する。
以上のように、 本実施形態に係る固体撮像装置は、 第 1の実施形態に係る固体 撮像装置が奏する効果と同様の効果を奏する他、 以下のような効果をも奏する。 すなわち、 本実施形態に係る固体撮像装置では、 積分回路、 スィッチ素子および 信号処理部の個数が削減されたので、 全体の回路規模は小さく、 チップサイズは 小さくなる。 また、 各信号処理部のレイアウト設計の自由度が増すので、 この点 でもチップサイズは小さくなる。 また、 図示のように受光部の各垂直受光部の配 列に対して、 第 1の方向に平行な受光部の端部側である側部に各信号処理部を配 置することができるので、 チップサイズが小さくなり、 また、 正方形に近い形状 のイメージセンサを実現することができる。 産業上の利用可能性
本発明は、 受光により発生する電荷の転送効率が優れた M O S型の固体撮像装 置として、 2次元光像の撮像などに利用可能である。 特に、 可変容量積分回路、 比較回路、 及び容量制御部を含む信号処理部は、 C D S機能及び A/D変換機能 を有するので、 S /N比の向上及びオフセット誤差の抑制を簡単な回路構成で実 現することができる点で有用である。

Claims

言青求の範囲
1 . 入力した光信号を電流信号に変換する光電変換素子と該電流信号 を出力端子に出力するスィツチ素子とを含む受光素子と、
前記受光素子の出力端子から出力された電流信号を入力し積分して電圧信号を 出力端子に出力する積分回路と、
前記積分回路からの電圧信号を処理する信号処理部と、 を有し、
前記信号処理部は、
前記積分回路の出力端子から出力された電圧信号を入力する容量素子と、 前記 容量素子から出力される電圧信号を入力端子に入力する増幅器と、 前記増幅器の 入力端子と出力端子との間に設けられ容量値が可変である可変容量部と、 前記増 幅器の入力端子と出力端子との間に設けられたリセット用スィツチ素子とを有 し、 前記容量素子に入力した電圧信号の変動分に応じた値の積分信号を前記増幅 器の出力端子から出力する可変容量積分回路と、
前記可変容量積分回路から出力された積分信号を入力し、 この積分信号の値と 基準値とを大小比較して比較結果信号を出力する比較回路と、
前記比較回路から出力された比較結果信号を入力し、 この比較結果信号に基づ いて前記可変容量部の容量値を制御するとともに、 この比較結果信号に基づいて 前記積分信号の値と前記基準値とが所定の分解能で一致していると判断した場合 に前記可変容量部の容量値に応じた第 1のデジタル信号を出力する容量制御部 と、
を備えることを特徴とする固体撮像装置。
2 . 前記信号処理部は、
前記容量制御部から出力された第 1のデジタル信号を入力し、 この第 1のデジ タル信号に対応する第 2のデジタル信号を出力する読み出し部を更に備えること を特徴とする請求項 1記載の固体撮像装置。
3 . 前記受光素子が第 1の方向に配列されるとともに各々のスィツチ 素子の出力端子が互いに接続され共通の信号出力端子とされて垂直受光部が形成 され、 前記垂直受光部が第 2の方向に M 1個配列されて受光部が構成されてお り、
前記積分回路が M 2個 （ただし、 M2≤M1) 設けられ、
前記信号処理部が M3組 （ただし、 M3≤M2， M3<M1) 設けられ、
M 1個の前記垂直受光部、 M 2個の前記積分回路および M 3組の前記信号処理 部を選択的に接続する選択的接続手段を更に備える、
ことを特徴とする請求項 1または 2記載の固体撮像装置。
4. 前記信号処理部は、 前記第 1の方向に対して平行な前記受光部の 端部側である側部に配置されていることを特徴とする請求項 3記載の固体撮像装
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