WO1999039486A1 - Demodulateur numerique - Google Patents

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WO1999039486A1
WO1999039486A1 PCT/JP1999/000400 JP9900400W WO9939486A1 WO 1999039486 A1 WO1999039486 A1 WO 1999039486A1 JP 9900400 W JP9900400 W JP 9900400W WO 9939486 A1 WO9939486 A1 WO 9939486A1
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pattern
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Hisakazu Katoh
Akinori Hashimoto
Yuichi Iwadate
Kazuhiko Shibuya
Fumiaki Minematsu
Shigeyuki Itoh
Tomohiro Saito
Kenichi Shiraishi
Akihiro Horii
Shoji Matsuda
Soichi Shinjo
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Kabushiki Kaisha Kenwood
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    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Definitions

  • the digitizer demodulator requires only one phase error table, the potential period of the BPSK signal of a known pattern that does not enable the carrier regeneration loop fill, the TMCC period, and the main signal.
  • the fill operation is stopped, so that the period of the potential of the BPSK signal of a known pattern that does not enable the carrier recovery loop filter, the main signal BPSK signal period ,
  • the phase obtained from the signal point position of the demodulated base spanned signal in the QPSK signal period and the 8 PSK signal period is compared with the reference phase in the phase error table, and the phase error output is sent out. There is no inconvenience because the loop filter has stopped its operation.
  • FIG. 1 is a block diagram showing a configuration of a digital demodulator according to one embodiment of the present invention.
  • FIG. 2 shows a digital demodulator according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a frame configuration of a supplied signal and waveform diagrams of signals Rs, Al, A0, As, Bs, and SF.
  • FIG. 5 is an explanatory diagram of a phase error table in the digital demodulator according to one embodiment of the present invention.
  • FIG. 2 (a) is a diagram showing an example of a frame configuration in the hierarchical modulation scheme.
  • One frame is composed of one header part 1992 symbol and a three hundred ninety three symbol formed by a plurality of pairs of 203 symbols and four symbols.
  • the digital demodulator according to one embodiment of the present invention includes an arithmetic circuit 1, a numerically controlled oscillator (NCO) 2, a raised cosine characteristic roll-off filter 3 composed of a digital filter, and a frame synchronization timing circuit 4.
  • NCO numerically controlled oscillator
  • the numerically controlled oscillator 2 has a sine wave table 23 that outputs sine wave data 23a and 23b of opposite polarities, and a cosine wave 24a and 24b.
  • a cosine wave table 24 to output Based on the output from the AFC circuit 9, the sine wave data 23 a and 23 b and the cosine wave data 24 a and 24 b having opposite polarities are output, and in cooperation with the AFC circuit 9, A sine wave signal and a cosine wave signal having mutually opposite polarities, which form a reproduced carrier, are output.
  • the arithmetic circuit 1 includes a multiplier 1 a for multiplying the quasi-synchronously detected I-axis base span signal i and the sine wave data 23 a, a baseband signal i and a cosine wave data A multiplier 1 b for multiplying 2 4 a by a multiplier 1 d for multiplying the quasi-synchronous detected Q-axis baseband signal Q and sine wave data 2 3 b of opposite polarity, and a baseband signal Q A multiplier 1 e that multiplies the cosine wave data 2 4 b by the multiplier 1 e, an adder 1 c that adds the output of the multiplier lb and an output of the multiplier I d and outputs the result as a baseband signal 1, and a multiplier 1 An adder 1 f that adds the output of a and the output of the multiplier 1 e and outputs it as a baseband signal Q, receives the output from the numerically controlled oscillator 2, and tunes the frequency of the baseband signals
  • the frame synchronization timing circuit 4 receives the baseband signal ID and QD output from the roll-off filter 3, and sends out a TMCCC pattern to the transmission mode determination circuit 5.
  • the transmission mode decision circuit 5 is based on the result of decoding the TMC C pattern, and is based on the result of decoding the TMC C pattern.
  • a 2-bit transmission mode signal corresponding to the signal (the demodulated output obtained by demodulating the QPSK modulated wave is referred to as a QPSK signal) and the BPSK signal (the demodulated output obtained by demodulating the BPSK modulated wave is referred to as a BPSK signal) It is sent to the frame synchronization timing circuit 4.
  • the frame synchronization timing circuit 4 has a baseband signal ID, QD
  • the AFC circuit 9 detects the frame synchronization pattern and outputs the frame synchronization signal FSYNC to the AFC circuit 9.
  • the AFC circuit 9 performs the AFC operation for each frame and receives the transmission mode signal output from the transmission mode determination circuit 5.
  • the signal A1 shown in Fig. 2 (c) of the high potential during the BPSK signal period and the frame synchronization pattern section
  • the signal AO shown in Fig. 2 (d) for the high potential during the frame synchronization pattern is processed by processing the signal AO shown in Fig.
  • Frame synchronization timing circuit 4 as shown in FIG. 4 (b), the period low potential super-one framing pattern W 2 of the beginning frame, subsequent seven frames of the scan one superframe identification pattern W 3 period high potential Signal to identify the super-frame identification pattern A certain superframe identification pattern identification signal is transmitted.
  • the known pattern signal generation circuit 6 includes a frame synchronization pattern generation circuit 61, a super-frame identification pattern generation circuit 62, a burst symbol pattern generation circuit 63, an exclusive OR circuit 64, an invertor 65 and 66, An OR gate circuit 67 is provided, and a signal of a known pattern is transmitted from the OR gate circuit 67 as a carrier reproducing loop filter 8 high enable signal.
  • the frame synchronization pattern generation circuit 61 is reset by the signal R s, receives the signal As, that is, the signal of the frame synchronization pattern period as an enable signal, and forms a frame synchronization pattern in synchronization with the bit clock signal. To send a signal. This signal is inverted at the inverter 65, and the inverted signal is sent to the carrier regeneration loop filter 8 as an enable signal via the OR gate circuit 67. For example, when the potential is high, the enable instruction is issued.
  • the super frame identification pattern generation circuit 62 is reset by the signal R s, receives the signal SF, that is, the signal in the super frame identification pattern period, as an enable signal, and synchronizes with the bit clock signal to generate the first frame. It sends the superframe identification pattern W 2 constituting sequentially to an exclusive OR circuit 6 4. This signal is subjected to exclusive OR operation with the super-frame identification pattern identification signal output from the frame synchronization evening circuit 4, inverted, and sent to the OR gate circuit 67.
  • the super-frame identification pattern identification signal output from the super-frame identification pattern generation circuit 62 allows the exclusive-OR circuit 64 to output the W 2 super-frame identification pattern for the first frame and the subsequent seven frames. Invert pattern W 2 And the pattern W 3 is delivered. As a result, signals X 2 , W 3 , W 3 , W 3 , W 3 , W 3 , W 3 , W 3 , and W 3 of the superframe identification pattern shown in FIG. From the first frame to the eighth frame, each frame is transmitted to the carrier reproduction loop filter 8 as an enable signal via the OR gate circuit 67. For example, when the potential is high, the enable instruction is issued.
  • the burst symbol pattern generation circuit 63 is reset by the signal R s, receives the signal B s, that is, the signal of the burst symbol pattern period as an enable signal, and sequentially synchronizes the burst symbol signal with the bit clock signal. Transmitted to Inver Evening 66, inverted and sent out in Inver Evening 66. This inverted signal is transmitted as an enable signal through an OR gate circuit 67. For example, when the potential is high, the enable instruction is issued.
  • the known pattern signal generation circuit 6 outputs a signal obtained by inverting the frame synchronization pattern and a signal obtained by inverting the super frame identification pattern shown in FIG. 4 (a) corresponding to the frame number for each frame.
  • the carrier reproduction loop filter 8 is enabled during the high potential period of the signal obtained by inverting the signal and the burst symbol signal.
  • the carrier reproduction phase error detection circuit 7 receives the baseband signal ID and QD output from the roll-off filter 3, and refers to the carrier reproduction phase error table to determine the baseband signal ID and the signal point position based on the QD. Detects a phase error with one of the reference phases of the phase-based spanned signal ID and QD, and sends out a phase error voltage value based on the phase error.
  • the carrier recovery phase error detection circuit 7 has a baseband signal ID and a phase convergence point (0 (2 ⁇ )) of one of the reference phases of QD. (A) in the carrier recovery phase error table shown in Fig. 5 (a).
  • the phase is determined from the QD signal point position, the phase error voltage based on the phase difference between the phase and one of the reference phases is determined from the carrier reproduction phase error table, and sent to the carrier reproduction loop filter 8. You. Therefore, when the phase obtained from the baseband signal ID and the QD signal point position input to the carrier recovery phase error detection circuit 7 is a phase in the increasing direction from ⁇ radians or more to 0 (2 ⁇ ) radians, When the negative phase error voltage value shown in Fig. 5 (a) and (b) is in the decreasing direction from less than T radians to 0 (2 ⁇ ) radians with respect to the phase, The positive phase error voltage values shown in Fig.
  • phase error voltage value is the maximum value in the + direction or the maximum value in one direction when the phase is ⁇ radian.
  • the phase error voltage output from the carrier recovery phase error detection circuit 7 based on the phase determined from the base point signal ID and QD signal point position is applied to the carrier recovery loop filter 8 composed of a digital low-pass filter.
  • the supplied phase error voltage is smoothed.
  • the signal output from the known pattern signal generation circuit 6 is supplied to the carrier reproduction loop filter 8 as an enable signal (CRFLGP), and the frame synchronization pattern period and the super-frame discrimination signal are output. Only during the period of bit “0” (low potential) in the burst period and the burst symbol signal period, the fill operation by the carrier regeneration loop fill 8 is performed. Period of bit “1" (high potential) inverted from bit "0" As described above, the carrier reproduction loop filter 8 is enabled.
  • the carrier recovery loop filter 8 Is disabled and stops operation, and is held at the filter output during the filter operation immediately before the stop.
  • the output from the carrier regeneration loop filter 8 is supplied to the AFC circuit 9 as a carrier regeneration loop tuning voltage.
  • the reference points of the phase of the signal point positions of the baseband signals ID and QD output from the roll-off filter 3 are two (0 (2 ⁇ ) radians) or ⁇ radians.
  • the reference point of the phase of the carrier reproduction phase error detection table provided in the carrier reproduction phase error detection circuit 7 is 0 (2 ⁇ ) radians. Therefore, the phase error voltage based on the phase difference between the phase of the signal point position of the baseband signal ID and the QD signal output from the roll filter 3 and the reference point 0 (2 ⁇ ) radian is obtained.
  • a phase error voltage based on the phase difference between the ID and QD signal point position phase and the reference point 7T radian cannot be obtained.
  • the baseband signal based on the main signal BPSK signal, QPSK signal, and 8PSK signal is used. Even if the signal is supplied, no problem occurs in this case because the carrier regeneration loop filter 8 is not enabled as described above.
  • the operation of the digital demodulator according to the embodiment of the present invention will be described.
  • a desired signal in a generally designated channel is scanned by a scanning operation of an AFC circuit 10 so as to act to capture a carrier.
  • a desired signal is quadrature-demodulated by a quasi-synchronous detection method, and the demodulated baseband signals i and Q are supplied to an arithmetic circuit 1 and a numerically controlled oscillator
  • the output data from 2 is calculated and converted to baseband signals I and Q.
  • the baseband signals I and Q are supplied to the roll-off filter 3, and the baseband signal ID and QD are supplied to the carrier reproduction phase error detection circuit 7 via the roll-off filter 3.
  • the baseband signal ID and QD are supplied to the frame synchronization timing circuit 4, and when the frame synchronization pattern is detected, the frame synchronization is captured and the frame timing is established, the frame synchronization pattern, the TMCC pattern, and the super The time-series positions of the one-frame identification pattern and the burst symbol signal are determined, and the TMCC pattern is transmitted to the transmission mode determination circuit 5 and decoded, and the transmission mode output from the transmission mode determination circuit 5 Upon receiving the signal, the signal R s from the frame synchronization timing circuit 4 and the signal generated from Al and AO are generated. As, Bs and SF are transmitted.
  • the signal of the frame synchronization pattern and the super-frame are transmitted from the known pattern signal generation circuit 6.
  • the reception phase point for each time is recognized from the reception phase and the temporal position based on the signal of the identification pattern and the inverted signal of the burst symbol signal, and the high potential based on the reception phase point where the reception phase point is recognized is recognized.
  • the signal is sent to the carrier reproduction loop filter 8 as an enable signal.
  • the carrier reproduction phase error detection circuit 7 to which the baseband signal ID and QD output from the roll-off filter 3 are supplied has a phase error equal to the phase determined from the baseband signal ID and the QD signal point position.
  • the phase error voltage based on the difference from the convergence point 0 (27t) radian of the difference table is obtained from the phase error table shown in FIG. 5 and sent to the carrier regeneration loop 8.
  • the inverted signal of the frame synchronization pattern, the inverted signal of the super frame identification pattern, and the inverted signal of the burst symbol signal are sent from the known pattern signal generation circuit 6 to the carrier reproduction loop filter 8 to enable the signal (CRFLGP).
  • the phase error voltage is smoothed by the carrier regeneration loop filter 8 while the enable signal (CRFLGP) is at a high potential, and the output from the carrier regeneration loop filter 8 is sent to the AFC circuit 9. Then, carrier frequency control is performed based on the output from the carrier reproduction loop filter 8, and carrier reproduction by burst reception is performed.
  • the inverted signal of the frame synchronization pattern, the inverted signal of the super-frame identification pattern, and the inverted signal of the burst symbol signal are at low potential.
  • the enable signal (CRFLGP) is at a low potential, and during the low potential period, the carrier reproduction loop fill 8 is filled.
  • the evening operation is stopped, and the carrier output is maintained from the carrier regeneration loop filter 8 just before the evening operation is stopped, and carrier regeneration is performed.
  • the carrier reproduction is performed based on the phase error voltage obtained by the convergence point obtained by one phase error table, and the phase point of the received signal is reduced. Since the received signal is converted to an absolute phase to converge to one phase point, an absolute phase conversion circuit becomes unnecessary. As a result, the area required for integrating the digital demodulator into an integrated circuit can be reduced.
  • the carrier recovery phase error detection circuit 7 supplies the inverted signal of the frame synchronization pattern, the inverted signal of the super frame identification pattern and the low potential signal in the inverted signal of the burst symbol signal, and the BPS ⁇ signal of the main signal.
  • the phase error voltage is obtained by the carrier recovery phase error table (see Fig. 5) whose reference point is 0 (2 ⁇ ).
  • the enable signal CRFLGP
  • data is transmitted for a part of the burst symbol. In such a case, a section in which no data is transmitted is used.
  • the carrier recovery phase error detection circuit 7 is provided with a phase error table in which the phase convergence point is at the position of% radians instead of the phase convergence point of 0 (2 ⁇ ) radians.
  • Phase error based on phase error of signal point phase based on span signal ID and QD A known pattern signal is generated by detecting the voltage and omitting the inverters 65 and 66 in the known pattern signal generation circuit 6 and outputting the output from the exclusive OR circuit 64 without inverting the output.
  • the carrier regeneration loop filter 8 may be enabled by the bit “0” of the output from the circuit 6.
  • the convergence point for the carrier reproduction phase error detection is determined by using a single phase error table.
  • the received signal is converted to an absolute phase, and an absolute phase conversion circuit is not required. This has the effect of reducing the number of components.

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Description

明 細 書
デ ィ ジ 夕 ル復調器
技術分野
本発明は、 B Sディジタル放送を受信するディジタル放送受信機 に用いるディジタル復調器に関し、 さらに詳細には、 必要とする C /N (搬送波電力対雑音電力比） 値が異なる複数の変調方式による 被変調波が時間軸多重されて伝送されるディジタル被変調波を受信 するディジ夕ル放送受信機に用いるディジタル復調器に関する。 背景技術
B ディジタル放送方式では必要とする CZN値が異なる複数の 変調方式で伝送されてくるディジ夕ル被変調波、 例えば主信号であ る 8 P S K変調波、 Q P S K変調波および B P S K変調波が時間毎 に組み合わされ、 フレーム毎に繰り返し伝送される階層化伝送方式 に加えるのに低 CZN値での受信を可能とするバース トシンボル信 号が挿入された方式が採用される。 バーストシンポル信号は既知の P N符号で B P S K変調された信号である。
さらに、 かかる階層変調方式ではフレーム同期パターンおよびス 一パ一フレーム識別信号もまた予め定められたパターンであり、 B P S K変調されている。 また、 ディジタル放送受信機では、 復調さ れたベースバンド信号のデコーダによるデコード等のために受信位 相を送信側の位相と一致させる絶対位相化がディジタル復調器で行 われている。 そこで、 階層化変調方式ではフレーム同期信号、 伝送 多重構成識別のための後記 TM C C信号およびバース 卜シンポル信 号を B P S K復調し、 受信したフレーム同期パターンの受信位相 (絶対位相受信、 逆相位相受信） から絶対位相化を行っている。 しかしながら、 ディジ夕ル復調器の集積化に際して絶対位相化回 路のためにディジタル復調器の必要面積が増大するという問題点が あった。
本発明は、 絶対位相化回路が不要となるディジ夕ル復調器を提供 することを目的とする。
発明の開示
本発明にかかるディジ夕ル復調器は、 複数の変調方式による被変 調波が時間軸多重されて伝送されるディジタル被変調波を受信する ディジ夕ル放送受信機のディジ夕ル復調器において、 受信ディジタ ル被変調波中における既知パターンの B P S K信号と同一既知パ夕 —ンの信号を、 受信ディジ夕ル被変調波中における既知パターンの 信号に同期して発生する既知パターン信号発生手段と、 B P S K復 調べ一スパンド信号の信号点位置の 2つの基準位相のうちの一方の 基準位相を収束点とする位相誤差テーブルのみを備えて、 復調べ一 スパンド信号の信号点位置から求めた位相と位相収束点との位相差 に基づく位相誤差出力を送出するキヤリァ再生用位相誤差検出手段 と、 既知パターン信号発生手段から出力される既知パターンの信号 に基づきイネ一ブルに制御されて、 ィネーブル期間中位相誤差出力 を平滑化するキャリア再生用ループフィル夕とを備え、 キャリア再 生用ル一プフィル夕の出力に基づき前記信号点位置の位相が位相収 束点に来るように再生キャリアの周波数を制御してキャリア再生を 行うことを特徴とする。
本発明にかかるディジタル復調器では、 受信ディジ夕ル被変調波 中における既知パターンの B P S K信号と同一既知パターンの信号 が受信ディジタル被変調波中における既知パターンの B P S K信号 に同期して既知パターン信号発生手段から発生され、 位相誤差テー ブルとして位相誤差検出のため B P S K復調べ一スバンド信号の信 号点位置の基準位相のうちの一方の基準位相を収束点とする位相誤 差テーブルのみを備えたキヤリァ再生用位相誤差検出手段から、 復 調べ一スパンド信号の信号点位置から求めた位相と位相収束点との 位相差に基づく位相誤差出力が検出され、 既知パターン信号発生手 段から出力される既知パターンの B P S K信号に基づきイネ一ブル に制御されて、 ィネーブル期間中位相誤差出力がキヤリァ再生用ル ープフィルタによって平滑化されて、 キャリア再生用ループフィル 夕の出力に基づいて前記信号点位置の位相が位相収束点に来るよう に再生キャリアの周波数が制御されてキャリア再生が行われるため、 受信信号の位相点が絶対位相に収束するために受信信号が絶対位相 化されて、 絶対位相化回路が不要となる。
本発明にかかるディジ夕ル復調器は、 位相誤差テ一ブルは一つで すみ、 キャリア再生用ループフィル夕をイネ一ブルしない既知のパ ターンの B P S K信号の電位の期間、 T M C C期間、 主信号 B P S K信号期間、 Q P S K信号期間および 8 P S K信号期間においては フィル夕動作が停止されるため、 キャリア再生用ル一プフィルタを イネ一ブルしない既知のパターンの B P S K信号の電位の期間、 主 信号 B P S K信号期間、 Q P S K信号期間および 8 P S K信号期間 における復調べ一スパンド信号の信号点位置から求めた位相と位相 誤差テーブルの基準位相とが比較されて、 位相誤差出力が送出され るが、 この間はキャリア再生用ループフィルタはフィルタ動作を停 止しているために不都合はない。
図面の簡単な説明
第 1図は、 本発明の実施の一形態にかかるディジタル復調器の構 成を示すプロック図である。
第 2図は、 本発明の実施の一形態にかかるディジタル復調器に供 給される信号のフレーム構成図および信号 R s、 A l、 A 0、 A s、 B s、 S Fの波形図である。
第 3図は、 本発明の実施の一形態にかかるディジ夕ル復調器にお ける演算回路および数値制御発振器の構成を示すプロック図である。 第 4図は、 本発明の実施の一形態にかかるディジ夕ル復調器に供 給される信号のフレーム中のスーパ一フレーム識別パターンの説明 図である。
第 5図は、 本発明の実施の一形態にかかるディジタル復調器にお ける位相誤差テーブルの説明図である。
発明の実施の形態
以下、 本発明にかかるディジタル復調器を実施の形態によって説 明する。
第 1図は本発明の実施の一形態にかかるディジタル復調器の構成 を示すブロック図である。
本発明の実施の一形態にかかるディジタル復調器の説明の前に階 層変調方式のフレーム構成について説明する。 第 2図 （ a ) は階層 変調方式におけるフレーム構成の一例を示す図である。 1フレーム は、 1つのヘッダ部 1 9 2シンポルと、 複数の 2 0 3シンボルと 4 シンボルからなる対とで形成された 3 9 9 3 6シンポルで構成され ている。
さらに詳細には、 フレーム構成はヘッダを構成するフレーム同期 パターン （B P S K) 3 2シンボル （その内、 定められた 2 0シン ポルを用いる） 、 伝送多重構成識別のための TMCC (Transmission and Multiplexing Configuration Control) パターン （B P S K) 1 2 8シンポルおよびスーパ一フレーム識別情報パターン 3 2シン ポル （その内、 定められた 2 0シンポルを用いる） 、 ヘッダに続い て主信号 （T C 8 P S K) 2 0 3シンポル、 1 フレーム期間毎にセ ッ トされる疑似ランダム信号で B P S K変調されるバース トシンポ ル信号 （第 2図 （ a) において B Sと記載してある） 4シンボル、 主信号 （T C 8 P S K) 2 0 3シンボル、 バース トシンポル信号 4 シンポル、 ……、 主信号 （Q P S K) 2 0 3シンボル、 バース トシ ンポル信号 4シンボル、 主信号 （B P S K) 2 0 3シンポル、 バー ス トシンボル信号 4シンポルの順序で形成されている。 ここで、 8 フレームをスーパ一フレームと称し、 スーパ一フレーム識別情報パ 夕一ンはスーパ一フレーム識別のための情報である。
第 1図に示した本発明の実施の一形態にかかるディジタル復調器 に戻って説明する。 本発明の実施の一形態にかかるディジタル復調 器には、 演算回路 1、 数値制御発振器 （N C O) 2、 ディジタルフ ィル夕からなるレイズドコサイン特性のロールオフフィル夕 3、 フ レーム同期タイミング回路 4、 伝送モード判別回路 5、 フレームの 先頭に同期して既知パターンの B P S K信号を発生する既知パター ン信号発生回路 6、 キヤリァ再生用位相誤差テーブルを備えロール オフフィル夕 3から出力される復調ベースバンド信号に基づきキヤ リア再生用の位相誤差電圧を送出するキヤリァ再生用位相誤差検出 回路 7、 既知パターン信号発生回路 6からの出力によって選択的に ィネ一ブルされて位相誤差電圧を平滑化する口一バスディジ夕ルフ ィルタからなるキャリア再生用ループフィル夕 8、 キャリア再生用 ループフィルタ 8からの出力に基づき A F C信号を数値制御発振器 2へ送出する A F C回路 9を備えている。
数値制御発振器 2は第 3図に示すように、 互いに逆極性の正弦波 データ 2 3 a、 2 3 bを出力する正弦波テーブル 2 3 と、 余弦波 デ一夕 2 4 a、 2 4 bを出力する余弦波テーブル 2 4とを備えて、 A F C回路 9からの出力に基づいて互いに逆極性の正弦波デ一夕 2 3 a, 2 3 bおよび余弦波データ 2 4 a、 2 4 bを出力させて、 A F C回路 9 と協働して実質的に再生キャリアを形成する互いに逆 極性の正弦波信号および余弦波信号を出力する。
演算回路 1は第 3図に示すように、 準同期検波された I軸のベ一 スパンド信号 i と正弦波データ 2 3 aとを乗算する乗算器 1 aと、 ベースバンド信号 i と余弦波データ 2 4 aとを乗算する乗算器 1 b と、 準同期検波された Q軸のベースバンド信号 Qと逆極性の正弦波 データ 2 3 bとを乗算する乗算器 1 dと、 ベースバンド信号 Q と余 弦波データ 2 4 bとを乗算する乗算器 1 e と、 乗算器 l bの出力と 乗算器 I dの出力とを加算してベースバンド信号 1 として出力する 加算器 1 c と、 乗算器 1 aの出力と乗算器 1 eの出力とを加算して ベースバンド信号 Qとして出力する加算器 1 f とを備えて、 数値制 御発振器 2からの出力受けてベースバンド信号 i、 qを周波数同調 させて、 周波数同調出力であるベースバンド信号 I、 Qをそれぞれ ロールオフフィル夕 3へ送出する。
フレーム同期タイミング回路 4はロールオフフィルタ 3から出力 されるベースバンド信号 I D、 QDを受けて、 TMC Cパターンを 伝送モード判定回路 5へ送出する。 伝送モード判定回路 5は TMC Cパターンをデコードした結果に基づいて高階層信号である 8 P S K信号 （ 8 P S K被変調波を復調した復調出力を 8 P S K信号と記 す） 、 低階層信号である Q P S K信号 （Q P S K被変調波を復調し た復調出力を Q P S K信号と記す） 、 B P S K信号 （B P S K被変 調波を復調した復調出力を B P S K信号と記す） に対応して 2 ビッ トの伝送モード信号をフレーム同期タイミング回路 4へ送出する。 フレーム同期タイミング回路 4は、 ベースバンド信号 I D、 QD を受けてフレーム同期パターンを検出してフレーム同期信号 F S Y N Cを A F C回路 9へ出力して、 A F C回路 9においてフレーム毎 に A F C動作をさせると共に、 伝送モード判定回路 5から出力され る伝送モード信号を受けて、 フレーム同期パターンの先頭に同期す る第 2図 （b) に示す信号 R s を出力すると共に、 B P S K信号期 間高電位の第 2図 （ c ) に示す信号 A 1 とフレーム同期パターン 区間とスーパ一フレーム識別パターン区間とバース トシンボル信号 区間と Q P S K信号期間高電位の第 2図 （ d ) に示す信号 A O とを 処理して、 フレーム同期パターン期間高電位の第 2図 （ e ) に示す 信号 A s と、 バース トシンボル信号期間高電位の第 2図 （ f ) に示 す信号 B s と、 スーパ一フレーム識別パターン期間高電位の第 2図
( g) とに示す信号 S Fを出力する。
次に、 スーパ一フレーム識別パターンについて説明する。 第 4図
( a) はスーパ一フレーム識別パターンの説明図であって、 は フレーム同期パターンを表示しており、 全フレームに対して同一の パターンである。 第 4図 （ a ) において、 パ夕一ン W2 および W3 がスーパーフレーム識別パターンを表示し、 各フレームからフレー ム同期パターンとスーパ一フレーム識別パターンとを抽出して示し てある。 先頭フレームに対してはスーパーフレーム識別パターンは W2 のパターンであり、 第 2フレームから第 8フレームまでの 7フ レーム全てのス一パーフレーム誠別パターンは W3 であって、 パ夕 —ン W3 は W2 の反転パターンに形成されている。
フレーム同期タイミング回路 4は、 第 4図 （ b) に示す如く、 先 頭フレームのスーパ一フレーム識別パターン W2 の期間低電位で、 引き続く 7フレームのス一パーフレーム識別パターン W3 の期間高 電位であるスーパ一フレーム識別パターンを識別するための信号で あるスーパーフレーム識別パターン識別信号を送出する。
既知パターン信号発生回路 6は、 フレーム同期パターン発生回路 6 1、 スーパ一フレーム識別パターン発生回路 6 2、 バーストシン ポルパターン発生回路 6 3、 排他論理和回路 6 4、 インバー夕 6 5 および 6 6、 オアゲート回路 6 7を備えて、 オアゲート回路 6 7か ら既知パターンの信号をキャリア再生用ループフィルタ 8ハイネ一 ブル信号として送出する。
フレーム同期パターン発生回路 6 1は、 信号 R s にてリセッ トさ れ、 信号 A sすなわちフレーム同期パターン期間の信号をイネーブ ル信号として受けて、 ビッ トクロック信号に同期してフレーム同期 パターンを構成する信号を送出する。 この信号はインバー夕 6 5に おいて反転され、 反転された信号がオアゲート回路 6 7を介してィ ネーブル信号としてキャリア再生用ループフィルタ 8へ送出される。 例えば高電位のときィネーブル指示となる。
スーパーフレーム識別パターン発生回路 6 2は、 信号 R s にてリ セッ トされ、 信号 S Fすなわちスーパ一フレーム識別パターン期間 の信号をイネ一ブル信号として受けて、 ビッ トクロック信号に同期 して先頭フレームを構成するスーパーフレーム識別パターン W 2 を 順次排他論理和回路 6 4へ送出する。 この信号は、 フレーム同期夕 イミング回路 4から出力されるスーパ一フレーム識別パターン識別 信号と排他論理和演算され、 反転されたうえでオアゲート回路 6 7 へ送出される。
したがって、 スーパ一フレーム識別パターン発生回路 6 2から出 力されるスーパ一フレーム識別パターン識別信号によって、 排他論 理和回路 6 4から先頭フレームに対する W 2 のスーパ一フレーム識 別パターンと、 引き続く 7フレームに対してパターン W 2 を反転し たパターン W3 とが送出される。 この結果、 排他論理和回路 6 4か ら第 4図 （ a ) に示したスーパーフレーム識別パターンの信号 W2 、 w3 、 w3 、 w3 、 w3 、 w3 、 w3 、 w3 が、 先頭フレームから 第 8フレームまで各フレームごとにオアゲート回路 6 7を介してィ ネーブル信号としてキャリア再生用ループフィル夕 8へ送出される。 例えば高電位のときィネーブル指示となる。
バース トシンポルパターン発生回路 6 3は、 信号 R s にてリセッ トされ、 信号 B sすなわちバーストシンポルパターン期間の信号を ィネーブル信号として受けて、 ビッ トクロック信号に同期してバー ス トシンボル信号を順次インバー夕 6 6へ送出し、 インバー夕 6 6 において反転のうえ送出される。 反転されたこの信号はオアゲート 回路 6 7を介してイネ一ブル信号として送出される。 例えば高電位 のときィネーブル指示となる。
この結果、 既知パターン信号発生回路 6からは、 フレーム同期パ 夕一ンを反転した信号、 フレームごとにフレームの番号に対応する 第 4図 （ a ) に示したスーパ一フレーム識別パターンを反転した信 号およびバース トシンポル信号を反転した信号の高電位の期間、 キ ャリア再生用ループフィルタ 8がイネ一ブルされることになる。 キヤリァ再生用位相誤差検出回路 7はロールオフフィルタ 3から 出力されるベースバンド信号 I D、 QDを受けて、 キャリア再生用 位相誤差テーブルを参照して、 ベースバンド信号 I D、 QDによる 信号点位置から求めた位相べ一スパンド信号 I D、 QDの一方の基 準位相との位相誤差を検出し、 位相誤差に基づく位相誤差電圧値を 送出する。
さらに詳細には、 キヤリァ再生用位相誤差検出回路 7にはベース バンド信号 I D、 QDの一方の基準位相の位相収束点 （ 0 ( 2 ττ) ラジアン） を有する第 5図 （ a ) に示すキャリア再生用位相誤差テ —ブルを備えて、 ベースバンド信号 I D、
QDの信号点位置から位相を求め、 該位相と一方の基準位相との間 の位相差に基づく位相誤差電圧がキヤリァ再生用位相誤差テーブル から求められて、 キャリア再生用ループフィル夕 8へ送出される。 そこで、 キャリア再生用位相誤差検出回路 7へ入力されるベース バンド信号 I D、 QDの信号点位置から求められた位相が πラジア ン以上から 0 ( 2 π) ラジアンまでの増加方向の位相のときは位相 に対して第 5図 （ a) および （ b) に示す負の位相誤差電圧値が、 位相が Tラジアン未満から 0 ( 2 π) ラジアンまでの減少方向の位 相のときは位相に対して第 5図 （ a ) および （b) に示す正の位相 誤差電圧値が出力され、 この位相誤差電圧が供給された A F C回路 9 (キャリア再生ループ） による制御のもとに、 信号点位置から求 められた位相が第 5図 （b) に示すように 0 ( 2 π) ラジアンに収 束される。 この場合において位相誤差電圧値は位相が πラジアンの ときが +方向最大値または一方向最大値である。
ベ一スパンド信号 I D、 QDの信号点位置から求めた位相に基づ きキヤリァ再生用位相誤差検出回路 7から出力された位相誤差電圧 は、 ディジタルローバスフィル夕からなるキャリア再生用ループフ ィルタ 8に供給され位相誤差電圧が平滑化される。 この場合におい てキャリア再生用ループフィル夕 8に、 既知パターン信号発生回路 6から出力される信号がイネ一プル信号 （C R F L G P) として供 給されて、 フレーム同期パターン期間、 スーパ一フレーム識別パ夕 ーン期間およびバース トシンポル信号期間のビッ ト " 0 " (低電位） の期間のみキャリア再生用ループフィル夕 8によるフィル夕動作が 行われる。 ビッ ト " 0 " を反転したビッ ト " 1 " (高電位） の期間 キヤリァ再生用ループフィルタ 8がイネ一ブルされることは前記の とおりである。
フレーム同期パターン期間、 スーパ一フレーム識別パターン期間 およびバース トシンボル信号期間のビッ ト " 1 " の期間、 主信号の B P S K信号期間、 Q P S K信号期間および 8 P S K信号期間にお いてはキャリア再生用ループフィルタ 8はデイスイネ一ブル状態に されて動作を停止し、 停止直前におけるフィルタ動作時のフィルタ 出力に保持される。 キャリア再生用ループフィルタ 8からの出力は A F C回路 9へキャリア再生ループのチューニング電圧として供給 される。
一方、 ロールオフフィルタ 3から出力されるべ一スバンド信号 I D、 QDの信号点位置の位相の基準点は 0 ( 2 π) ラジアン、 また は πラジアンの 2つである。 しかるに、 キャリア再生用位相誤差検 出回路 7に備えているキヤリァ再生用位相誤差検出テーブルの位相 の基準点は 0 ( 2 ττ) ラジアンである。 したがって、 ロールォフフ ィルタ 3から出力されるベースバンド信号 I D、 Q Dの信号点位置 の位相と基準点 0 ( 2 π) ラジアンとの間の位相差に基づく位相誤 差電圧が求められるが、 ベースバンド信号 I D、 QDの信号点位置 の位相と基準点 7Tラジアンとの間の位相差に基づく位相誤差電圧は 得られない。
しかるに、 キャリア再生用位相誤差検出回路 7に、 信号点位置の 位相の基準点が πラジアンのベースバンド信号が供給されても、 主 信号の B P S K信号、 Q P S K信号および 8 P S K信号に基づくベ —スパンド信号が供給されても、 この場合は上記のようにキャリア 再生用ループフィルタ 8がィネーブルにされないために支障は生じ ない。 上記した本発明の実施の一形態にかかるディジタル復調器の作用 について説明する。
B Sディジタル放送受信機において、 一般的に指定されたチャン ネル内の希望信号を A F C回路 1 0のスキヤンニング動作によって スキャンイングし、 キャリアを捕捉するように作用させる。 本発明 の実施の一形態にかかるディジタル復調器においては、 希望信号を 受けて準同期検波方式により直交復調され、 復調されたベースバン ド信号 i 、 Qは演算回路 1に供給されて、 数値制御発振器 2からの 出力データと演算され、 ベースバンド信号 I 、 Qに変換される。 ベースバンド信号 I 、 Qはロールオフフィル夕 3に供給され、 口 —ルオフフィル夕 3を介したベースバンド信号 I D、 Q Dはキヤリ ァ再生用位相誤差検出回路 7に供給されて、 ベースバンド信号 I D、 Q Dに基づく信号点位置から求めた位相に基づくキャリア再生のた めの位相誤差電圧を得て、 位相誤差電圧はキヤリア再生用ループフ ィルタ 8によって平滑化されてキャリア再生ループのチューニング 電圧として A F C回路 9に供給され、 A F C回路 9の出力が数値制 御発振器 2に与えられて、 位相誤差電圧が 0になるようにキャリア の周波数が制御されてキヤリァ再生が行われる。
一方、 ベースバンド信号 I D、 Q Dはフレーム同期タイミング回 路 4に供給されて、 フレーム同期パターンが検出されて、 フレーム 同期が捕捉されフレームタミングが確立されると、 フレーム同期パ ターン、 T M C Cパターン、 スーパ一フレーム識別パターン、 バ一 ス トシンポル信号のそれぞれの時系列的な位置が判明し、 T M C C パターンが伝送モード判定回路 5に送出されてデコ一ドされ、 伝送 モード判定回路 5から出力される伝送モード信号を受けて、 フレー ム同期タイミング回路 4から信号 R s と、 A l 、 A Oから生成され た A s、 B sおよび S Fが送出される。
フレーム同期タイミング回路 4から送出された信号 R s、 A s、 B s、 S Fおよびスーパ一フレーム認識パターン識別信号を受けて、 既知パターン信号発生回路 6からフレーム同期パターンの信号、 ス ーパ一フレーム識別パターンの信号、 バース トシンボル信号の反転 信号に基づく受信位相および時間的な位置から、 それぞれの時間毎 の受信位相点が認識されて、 受信位相点が認識された受信位相点に 基づく高電位の信号がィネーブル信号としてキャリア再生用ループ フィルタ 8に送出される。
また一方、 ロールオフフィル夕 3から出力されるベースバンド信 号 I D、 QDが供給されたキヤリァ再生用位相誤差検出回路 7では、 ベースバンド信号 I D、 Q Dの信号点位置から求めた位相と位相誤 差テ一ブルの収束点 0 ( 2 7t ) ラジアンとの差に基づく位相誤差電 圧が第 5図に示す位相誤差テーブルから得られ、 キャリア再生用ル —プフィル夕 8へ送出される。
この状態において、 既知パターン信号発生回路 6からフレーム同 期パターンの反転信号、 スーパ一フレーム識別パターンの反転信号 およびバース トシンポル信号の反転信号がキャリア再生用ループフ ィル夕 8にイネ一ブル信号 （C R F L G P) として供給されて、 ィ ネーブル信号 （C R F L G P) が高電位の期間、 位相誤差電圧がキ ャリア再生用ループフィルタ 8によって平滑化され、 キャリア再生 用ループフィル夕 8からの出力は A F C回路 9へ送出されて、 キヤ リア再生用ループフィルタ 8からの出力に基づきキャリアの周波数 制御が行われて、 バースト受信によるキヤリァ再生が行われる。
フレーム同期パターンの反転信号、 スーパ一フレーム識別パター ンの反転信号およびバーストシンポル信号の反転信号が低電位の期 間、 主信号 B P S K信号期間、 Q P S Κ信号期間および 8 P S Κ信 号期間においては、 イネ一ブル信号 （C R F L G P) は低電位であ つて、 低電位の期間はキヤリァ再生用ループフィル夕 8はフィル夕 動作が停止させられ、 キヤリァ再生用ループフィルタ 8からフィル 夕動作停止直前の出力状態が保持されて、 キャリア再生がなされる。 上記したように本発明の実施の一形態にかかるディジタル復調器 において、 収束点が 1つの位相誤差テ一ブルによって求めた位相誤 差電圧に基づいてキヤリァ再生が行われ、 受信信号の位相点が 1つ の位相点に収束するために受信信号が絶対位相化されて、 絶対位相 化回路が不要となる。 この結果ディジタル復調器の集積回路化に際 して必要とする面積は少なくて済むことになる。
なお、 キャリア再生用位相誤差検出回路 7に、 フレーム同期パタ —ンの反転信号、 スーパ一フレーム識別パターンの反転信号および バ一ス トシンボル信号の反転信号中の低電位信号、 主信号の B P S Κ信号、 Q P S Κ信号および 8 P S Κ信号に基づくベースバンド信 号 I D、 QDが供給されたときも、 基準点が 0 ( 2 π) のキャリア 再生用位相誤差テーブル （第 5図参照） によって位相誤差電圧が検 出されるが、 この場合はイネ一ブル信号 （C R F L G P) が低電位 であって、 キャリア再生用ループフィル夕 8がイネ一ブルにされな いために、 問題はないことは前記のとおりである。 また、 バースト シンポルの一部はデータが送出される場合もあるが、 その場合、 デ —夕が送出されない区間を使用することになる。
なお、 上記実施の一形態において、 キャリア再生用位相誤差検出 回路 7に 0 ( 2 π) ラジアンの位相収束点に代わって位相収束点が %ラジアンの位置にある位相誤差テーブルを備えて復調べ一スパン ド信号 I D、 QDに基づく信号点位相の位相誤差に基づく位相誤差 電圧を検出し、 既知パターン信号発生回路 6において、 インバ一タ 6 5および 6 6を省略し、 かつ排他論理和回路 6 4から出力を反転 せずに出力するように構成して既知パターン信号発生回路 6からの 出力のビッ ト " 0 " にてキャリア再生用ループフィルタ 8をイネ一 ブルするようにしてもよい。
産業上の利用可能性
以上説明したように本発明にかかるディジ夕ル復調器によれば、 既知パターンの B P S K信号受信期間に、 キヤリァ再生用位相誤差 検出に収束点が 1つの位相誤差テーブルを用いて受信信号の受信位 相に基づく位相誤差を検出し、 該位相誤差に基づきキヤリア再生を 行うために、 受信信号が絶対位相化されて、 絶対位相化回路が不要 となって、 ディジタル復調器の集積回路化に際して必要面積が少な くて済むという効果が得られる。

Claims

請 求 の 範 囲
. 複数の変調方式による被変調波が時間軸多重されて伝送される ディジタル被変調波を受信するディジタル放送受信機のディジ夕 ル復調器において、
受信ディジタル被変調波中における既知パターンの B P S K信 号と同一の既知パターンの信号を、 受信ディジタル被変調波中に おける既知パターンの信号に同期して発生する既知パターン信号 発生手段と、
B P S K復調ベースバンド信号の信号点位置の 2つの基準位相 のうちの 1つの基準位相を収束点とする位相誤差テーブルを備え て、 復調ベースバンド信号の信号点位置から求めた位相と位相収 束点との位相差に基づく位相誤差出力を送出するキャリア再生用 位相誤差検出手段と、
既知パターン信号発生手段から出力される既知パターンの信号 に基づきイネ一ブルに制御されて、 ィネーブル期間中位相誤差出 力を平滑化するキャリア再生用ループフィル夕と、
を備え、
キャリア再生用ループフィル夕の出力に基づき前記信号点位置 の位相が位相収束点に来るように再生キャリアの周波数を制御し てキャリア再生を行うことを特徴とするディジ夕ル復調器。
. 請求の範囲第 1項記載のディジタル復調器において、 キャリア 再生用ループフィルタは既知パターン信号発生手段から出力され る既知パターンの信号の低電位期間においてィネーブルに制御さ れることを特徴とするディジタル復調器。
. 請求の範囲第 1項記載のディジタル復調器において、 キャリア 再生用ループフィル夕は既知パターン信号発生手段から出力され る既知パターンの信号の高電位期間においてイネ一ブルされるこ とを特徴とするディジタル復調器。
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