WO1999039380A1 - Substrat soi et procede de fabrication dudit substrat - Google Patents

Substrat soi et procede de fabrication dudit substrat Download PDF

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WO1999039380A1
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wafer
defects
soi
density
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Isao Hamaguchi
Atsushi Ikari
Atsuki Matsumura
Keisuke Kawamura
Takayuki Yano
Yoichi Nagatake
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Nippon Steel Corporation
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Definitions

  • the present invention relates to an S0I substrate in which a buried oxide layer is arranged near the surface of a silicon substrate, and a silicon layer (hereinafter, referred to as an S0I (silicon-on-insulator) layer) is formed thereon, It relates to a manufacturing method.
  • S0I silicon-on-insulator
  • a bonding method and an SIM0X (separation by implanted oxygen) wafer are mainly known.
  • the bonded wafer is obtained by bonding two single-crystal silicon wafers with an oxide film interposed therebetween, and thinning one of the two wafers.
  • SIM 0 X wafers introduce oxygen ions into the single-crystal silicon substrate by ion implantation of oxygen ions, and subsequently carry out a chemical reaction between these oxygen ions and silicon atoms by an annealing treatment, thereby burying the buried oxide. It is obtained by forming a film.
  • the M 0 SFET Metal-oxide-semiconductor field effect transistor formed on the S 0 I layer of the S 0 I substrate has high radiation resistance and latch-up resistance, as well as high reliability. As a result, the short channel effect accompanying the miniaturization of devices is suppressed, and low power consumption operation is enabled. For this reason, the S0I substrate is expected as a high-performance semiconductor substrate for the next-generation MOS-LSI.
  • M0 SFET the basic component of MOS-LSI
  • MOS-LSI has a gate If the withstand voltage of the oxide film under the electrode is not maintained, the transistor cannot operate. In addition, normal functions cannot be maintained for the entire LSI. Therefore, as for the quality of the semiconductor substrate used for the MOS-LSI, it is required that the breakdown voltage of the gate oxide film of the M-SFET formed on the semiconductor substrate can be ensured with a sufficient yield over the entire surface of the wafer.
  • as-rown defects such as C0P (Crystal Originated Particulate)
  • C0P Crystal Originated Particulate
  • MOS-LSIs fabricated on S0I substrates have their device formation regions filled with insulators. Since it is electrically insulated from the substrate body through the oxide layer, it is possible to realize excellent characteristics such as improvement in radiation resistance and rupture resistance as described in the previous section, and low power consumption operation. Therefore, in order to realize these excellent characteristics, it is required that the insulating property of the buried oxide layer can be secured with a sufficient yield over the entire surface of the wafer.
  • an object of the present invention is to provide a high-quality SOI substrate for high-performance LSI and a method for manufacturing the same, by reducing the presence of these problems. Disclosure of the invention
  • the present invention relates to an SOI substrate and a method of manufacturing the same to solve the above-mentioned problems, and is based on the following means.
  • a buried oxide film is formed on a silicon single crystal substrate.
  • S 0 I substrate having a S 0 I layer for device formation formed on the buried oxide film at least one of the following: S 0 I substrate characterized by satisfying the following conditions:
  • the density of pinhole defects in the buried oxide layer is less than 1 / cm 2 .
  • a method for manufacturing an SOI substrate characterized by forming an SOI structure using one of the following silicon single crystal substrates: (a) A method for forming an SOI structure defect density regions is less than 1 X 1 0 5 cm- 3, and
  • FIG. 1 is an explanatory view showing the steps of one embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the M0S-LSI is formed on the S0I substrate and the SIM0X substrate according to the present invention, it is possible to manufacture a high-performance device with a high yield by the operation described below. That is, if a MOS device is formed on an S0I substrate in which the density of pit-like defects observed from the surface of the S0I layer is low, the rate of occurrence of defects in the gate oxide film can be reduced. The effect of this is that if all or part of the gate oxide film of a MOS device overlaps a pit-like defect, electric field concentration at the defect, uneven growth of the oxide film, and an increase in defects in the oxide film will occur. The breakdown voltage characteristics are degraded as a cause.
  • SIMOX wafer As the prepared S0I substrate.
  • SIMOX wafers were divided into three groups according to the difference in the density of pit-like defects observed on the surface. That is,
  • Wehagurupu A have the meanings density of pit-like defects observed at the surface of the 1 0-2 0 c nT 2,
  • Wehagurupu B is a pit-like density 1-5 pieces c [pi 2 defects, wafer group C is the density of pit-like defects were one c ⁇ 2 below.
  • the above-mentioned pit-like defects in the SOI layer of the SI MOX wafer were measured with an optical microscope, but can also be observed with a surface roughness measuring device such as an AFM (Atomic Force Microscope) and a light scattering surface foreign particle meter. Alternatively, the measurement may be performed by making it obvious by chemical etching, Cu deposition, or the like.
  • the above-mentioned pit-like defect observed by an optical microscope was a square with a side of about 1 to 10 mm or a circle with a diameter of 1 to 10 mm.
  • the shape of the observed pit defects depends on the plane orientation of the silicon single crystal used and the heat treatment conditions.
  • TZDB Time Zero Dielectronic Breakdown
  • the yield rate of the MOS Diode formed on the SIM0X wafer belonging to wafer group A is about 80%.
  • the yield rate of the M0S diodes on the SIM0X wafers belonging to wafer groups B and C was 95% or more.
  • the M0S diodes formed on the SIM0X wafers of wafer groups B and C showed good results with 95% non-defective products in the TZDB evaluation. I could't see it. Therefore, the TDD (Time Dependent Dielectronic Breakdown) characteristics of these MOS diodes were evaluated and further compared.
  • the TDDB characteristics the voltage is continuously applied to the gate electrode so that the leakage current value of the gate oxide film of the MOS diode becomes constant, and eventually the gate oxide film is destroyed.
  • the evaluation was based on the magnitude of the amount of charge that had flowed up to that point.
  • the measurement results showed that the TDD characteristics of the MOS diodes formed on the SI MOX wafers belonging to wafer group C were better than those of wafer group B.
  • M ⁇ S-LSI is formed on a SIM ⁇ X wafer where the density of pit-like defects observed from the surface is 5 c ⁇ 2 or less
  • high yield can be achieved.
  • a highly reliable product can be made.
  • MOS-LSI products with higher yield and higher reliability can be produced.
  • the reliability of the gate oxide film of a device having an ultra-thin gate oxide film corresponding to a highly integrated LSI can be improved. This also applies to other SOI substrates including the bonding method.
  • M 0 S to S 0 I substrate Rupidzu preparative defect density observed is 5 cm _ 2 or less from the surface - by creating a LSI, it is possible to make a highly reliable product at a high yield. Furthermore, S0I substrates with pit-like defect densities observed from the surface of 1 cm- 2 or less can produce MOS-LSI products with higher yield and higher reliability. The reliability of the gate oxide film of a device having a corresponding gate oxide film can be improved.
  • MOS-LSI manufacturing can be achieved by using an S0I substrate including a SIM0X wafer whose pit density observed from the surface is 5 cm- 2 or less.
  • S0I substrate including a SIM0X wafer whose pit density observed from the surface is 5 cm- 2 or less.
  • the possibility of defocusing due to the presence of local thickness unevenness is reduced.
  • SOI substrate with a pit density of lcm- 2 or less eliminates the possibility of defocusing, especially in high-precision lithography used in the manufacture of higher-density LSIs. The occurrence of defocus can be suppressed.
  • the device formed on the SOI layer is short-circuited to the substrate, thereby suppressing the occurrence of electrical malfunctions, and
  • the same effect can be expected in the absence of the S ⁇ I layer at the pit, which can reduce the occurrence of defects due to the failure to properly form the elements that are the components of the LSI that would have been created there. it can.
  • the above-mentioned pit-like defect is not particularly limited, but its size is 0.7. It is necessary to pay attention to those that are ⁇ 100 1m 2 .
  • S 0 when I observing Unamono by affecting the LSI characteristics on a substrate, the magnitude of which was 0.7 to 1 0 0/111 2.
  • the pit-like defect whose size is less than 0.7 ⁇ m 2 is deformed in the SOI structure forming process and disappears in some cases, and as described above, the influence on the LSI characteristics on the SOI substrate is reduced. Conceivable.
  • pit-like defects in the size of their is 1 0 0 m 2 greater, the occurrence factor, the size is 0.5 7; unlike pit-like defects 1 0 0 zm 2, 301 on a substrate
  • the effect on the 1 ⁇ 3I characteristics is also different.
  • the defect density of a region of the silicon single crystal immediately before forming an SOI structure, which is involved in forming an SOI structure is described.
  • the SOI substrate is a SI MOX substrate
  • the area involved in forming the S0I structure is the depth from the silicon crystal surface determined by the manufacturing conditions of the SI MOX wafer, specifically, ion implantation.
  • the maximum concentration depth of implanted oxygen Ion is 0. 43 5 zm
  • the buried oxide film thickness formed in the heat treatment step after the implantation is 0.08 // m, and in this case, the region involved in forming the S 0 I structure is usually a silicon crystal region.
  • the depth from the surface is preferably 0.5 to 15 ⁇ m, and particularly preferably an area up to 0.5 m. If the defect density in this region is 1 ⁇ 10 5 c ⁇ 3 or less, the defect surface density contained in this region is 5 cm ⁇ 2 or less.
  • the defect density of the silicon single crystal immediately before the formation of the SOI structure is 2 ⁇ 10 4 cm ⁇ 3 or less in the region related to the formation of the SOI structure, the surface of the silicon single crystal from the surface after the SOI structure is formed The density of observed pit-like defects is 1 cm- 2 or less.
  • S 0 I if structural defect density in the region of the formation during the last silicon single crystal 1 X 1 0 5 cm- 3 or less, S 0 I structure formed after MO S formed on the substrate —
  • the defect density of the silicon single crystal immediately before forming the SOI structure is 2 ⁇ 10 4 cm ⁇ 3 or less in the region related to forming the SOI structure.
  • the characteristics of the MOS-LSI formed on the substrate can be further improved. In particular, it can improve the reliability of the gate oxide film of devices with ultra-thin gate oxide films compatible with highly integrated LSIs.
  • the above-described method for forming the S0I substrate requires that oxygen ions are ion-implanted into the surface of the silicon single crystal substrate, followed by an annealing process. It is preferable to use a method for manufacturing a SIMOX substrate as a main process.
  • the dislocations in the silicon substrate before the formation of the S0I structure may form pits due to, for example, abnormal oxidation during the S0I formation process due to the strain of the dislocation itself and the presence of impurities that get trapped in the dislocation. I will.
  • the void is a cavity formed by the deficiency of silicon atoms in the silicon substrate. If this is present in the silicon crystal before forming the S0I structure, it is taken in the S0I layer in the step of forming the S0I structure and may grow, possibly resulting in the bit-like defect. Appears in the surface region of the S 0 I layer.
  • oxygen precipitates exist in the silicon crystal before the SOI structure is formed they grow and deform in the SOI structure forming step, and are oxidized by the surface oxidation or polishing, for example, after the polishing step.
  • the surface pits are formed, and the characteristics of the device formed there are degraded.
  • COP is a kind of minute pits measured by, for example, a light scattering surface foreign particle meter, and this is the area involved in forming the S0I structure in the wafer before forming the SII structure. If they exist in the surface, they are deformed in the step of forming the SOI structure, and become surface pit defects. These surface pits due to COP, for example, as surface irregularities, degrade the characteristics of the devices formed there.
  • the silicon single crystal substrate as a starting material for forming the S 0 I structure only needs to satisfy the above-mentioned quality, and its manufacturing method is not particularly limited.
  • a wafer having a silicon epi layer of 0.1 m or more on the surface of a single crystal silicon substrate may be used.
  • a single crystal silicon substrate which is annealed at 100 ° C. to 130 ° C. for 1 hour or more in a rare gas atmosphere having an impurity content of 5 ppm or less may be used.
  • a wafer which is grown as single-crystal silicon by the Czochralski method and has a pulling rate of 0.8 mm / min or less at that time may be used.
  • a wafer that has been crystal-pulled and grown under conditions that allow it to be used may be used.
  • a silicon wafer containing nitrogen as an impurity at 1 ⁇ 10 14 at 0 ms / cm 3 or more and 1 ⁇ 10 18 atms / cm 3 or less may be used.
  • the present invention makes it possible to manufacture a high-performance LSI with high reliability by using an S 0 I substrate having few pit defects in the S 0 I layer.
  • a substrate can be provided.
  • a high performance LSI can be manufactured with high reliability even on an SIMOX wafer having few pit defects in the S ⁇ I layer.
  • An S0I substrate with few pit defects in the S0I layer can be obtained by using a silicon crystal with a defect density below a certain density before forming the S0I structure. .
  • the thickness of the buried oxide layer and SOI layer of the S 0 I substrate in the case of a SI MOX wafer, the thickness of the buried oxide layer is about 0.lm or about 0.4 zm, and the thickness of the SOI layer is 0.3 / m or less is used.
  • the embedded oxide layer In the case of a bonded substrate, the embedded oxide layer has a thickness of 0.2 ⁇ m to 0.2 ⁇ m. The thickness of 4 m and the SOI layer can be adjusted relatively freely by polishing, but a thickness of about 1/111 to about 0.2 m is used.
  • SIMOX substrates Due to the recent advances in LSI technology, SIMOX substrates have excellent S ⁇ I layer quality and cost advantages due to the short ion implantation time. Substrates with a buried oxide layer of around 0.1 zm Is increasingly used. For bonded substrates, substrates with a buried oxide layer thickness of about 0.1 are being used. As the buried oxide layer becomes thinner, the importance of ensuring its quality, such as its insulating properties, is increasing.
  • the device formation region can be favorably formed with the substrate main body by the buried oxide layer which has a high insulation and a high yield.
  • the pinhole buried because inclusive oxide layer cause lowering yield, since the chip size of the device is 1 mm 2 ⁇ 1 cm 2 or so, the buried oxide film pinhole density of 1 / cm 2 or more In such a case, insulation failure occurs frequently between the device and the substrate body, and the yield of the device is greatly reduced.
  • the voids are cavities due to the deficiency of silicon atoms in the silicon substrate. ⁇ If this was present in the silicon crystal before the S0I structure was formed, the depth of In the case of manufacturing a bonded substrate, there is a possibility that a defect is generated in a buried oxide layer formed as a result by affecting a vertical direction distribution, and in the case of manufacturing a bonded substrate, by generating a defect in a surface oxide layer.
  • C 0 P is a kind of minute pits measured by, for example, a light scattering surface foreign particle meter.
  • the thickness distribution may be generated in the surface oxide layer, which may cause defects in the buried oxide layer.
  • the voids and / or C 0 P As the voids and / or C 0 P to be targeted, since the thickness of the SOI layer and the buried oxide layer in the S 0 I structure is about 0.1 m or more, The size should be 0.1 zm or more, and a silicon wafer free of voids and / or COPs of this size should be used at least at a depth from the surface until the buried oxide layer is formed.
  • the silicon single crystal substrate as a starting material for forming the S 0 I structure only needs to satisfy the above-mentioned quality, and the manufacturing method thereof is not particularly limited.
  • the silicon substrate On the surface of the silicon substrate, It is possible to use a wafer having a silicon epilayer of 0.4 ⁇ m or more for SIM 0 X substrate production and a silicon epilayer of 0.1 ⁇ m or more for bonded substrate production. Good.
  • a single crystal silicon substrate which has been annealed in a rare gas atmosphere having an impurity content of 5 ppm or less at a temperature of 1000 ° C. to 130 ° C. for 1 hour or more may be used.
  • a wafer obtained from a silicon single crystal which is grown as a single crystal silicon by the Czochralski method and has a pulling rate of 0.8 mm / min or less at that time may be used.
  • a wafer obtained from a silicon single crystal grown by crystal pulling may be used under conditions that allow it.
  • a silicon wafer containing nitrogen as an impurity at 1 ⁇ 10 14 atoms / cm 3 or more and 1 ⁇ 10 18 atoms / cm 3 or less may be used.
  • the manufacturing conditions of the SOI substrate need not be particularly limited except for using the silicon wafer described above.
  • an acceleration voltage of 180 keV to 200 keV is usually used as an oxygen implantation condition, but a higher voltage or a lower voltage may be used.
  • the dose amount of oxygen ion for example, when an acceleration voltage of 180 keV is used, from the viewpoint of electric breakdown voltage characteristics, it is about 4 ⁇ 10 17 cm—about 2 , or 1.3 ⁇ 10 18 it is desirable to use c ⁇ 2 or more dose, but effects of the buried oxide film pinhole reduction in dose outside this range can be expected.
  • the annealing condition is 1300. (It is desirable to use the above temperature, but a lower temperature may be used.
  • the atmosphere in the anneal may be oxidizing or non-oxidizing.
  • the method for manufacturing a bonded substrate includes a step of forming a thermal oxide layer on the surface of one substrate using two silicon single crystal substrates, and then bonding the substrate to the other substrate. It is preferable that the main steps include a bonding step and a step of polishing the substrate on which the thermal oxide layer is formed, from the surface where the bonding is not performed.
  • the oxidation condition for producing the buried oxide layer is usually about 100 ° C. as the temperature, but may be higher or lower.
  • the atmosphere during the oxidation may be dry or wet, and the oxygen partial pressure does not need to be particularly limited.
  • the present invention provides a semiconductor substrate capable of manufacturing a high-performance LSI with high reliability by using an S0I substrate having few defects in a buried oxide layer. it can.
  • An S 0 I substrate having few defects in the buried oxide layer can be obtained by using a silicon crystal having a defect density of a certain density or less before forming the S 0 I structure.
  • FIG. 1 shows a method for manufacturing a SI MOX substrate (cross section) according to the embodiment.
  • Previous wafer Group A defect density of the single crystal silicon wafer in 1 is 1 ⁇ 2 X 1 0 6 cm- 3
  • wafer defect density is 0. 2 ⁇ lx 1 0 5 c ⁇ 3 of implanting oxygen ions group B
  • the obtained SI MOX substrate had a structure in which the S 0 I layer 4 was formed on the buried oxide film 5.
  • Single crystal silicon before oxygen ion implantation The defect density in Recon Wafer 1 was determined from the density of FPD (Flow Pattern Defect) that appeared on the surface by immersing a test wafer manufactured in the same batch as each CZ wafer with the SI MOX structure formed in the same batch as the Secco etching solution. .
  • FPD Flow Pattern Defect
  • the surface of the finished SI MOX Uweha were examined by light microscopy. Surface pit of 1 0-2 0 c [pi 2 about density SOI layer 4 surface at the time of forming the SI M0X structure wafers belonging to the wafer group A was observed. On the other hand, when the SIM0X structure was formed on the wafer belonging to wafer group B, the density of the surface spots observed on the surface of the S0I layer 4 was 2 to 5 cm- 2 , The surface pit density of the wafer was 0-1 cm- 2 .
  • a MOS diode was formed on these SI MOX wafers, and the TZDB and TDDB characteristics were evaluated.
  • TZDB Characterization M 0 S Daio was utilized over de was prepared 2 9 0 to the gate oxide film thickness 2 5 0 nm, the gate electrode area 1 mm 2 6 in Chiweha plane. Measurement by increasing the voltage applied to the gate gradually, the MO S Daio one de electric field when the leakage current value of the gate one gate oxide film becomes 1 0- 6 A / cm is 8 MV / cm or more Excellent insulation withstand voltage-The percentage of good insulation was compared.
  • the non-defective rate of the MOS diode formed on the SIMOx wafer belonging to wafer group A is about 80%.
  • the non-defective rate of M0S diodes on SI M0X wafers belonging to wafer groups B and C was 95% or more.
  • the MOS device used had a gate oxide film thickness of 6.5 nm and a gate electrode area of 10 mm 2 .
  • Measurements gate leakage current continues to apply a gate one G Voltage so that a constant value of 5 mA / cm 2, evaluated by the difference of the total electric load value gate oxide film flows through the gate oxide film up to the destruction did.
  • SI MOX ⁇ belonging to wafer group A M 0 S diodes on E c the ratio of MO S diode to break in total charge 1 c / cm 2 was at 6 0-8 0% or more.
  • the ratio of destroyed MOS diodes in wafer group B was 8 to 15%, and in wafer group C was 1 to 3%.
  • the annealing was performed at a temperature of 1350 ° C. for 6 hours in an argon atmosphere to which 0.5% oxygen was added.
  • the thickness of each layer of the fabricated SI MOX substrate was 0.3 ⁇ m for the SOI layer and 0.1 / m for the buried oxide layer.
  • a thermal oxide layer having a thickness of 100 ⁇ m was formed on the surface of one wafer by wet oxidation at a temperature of 100 °. And heat-treated in a nitrogen atmosphere at a temperature of 110 ° C. Then, the wafer on which the thermal oxide layer was formed was removed from the surface opposite to the bonded surface. Polishing to reduce the SOI layer to 0.2 0m And thinned.
  • the prepared SIMOX substrate and the bonded substrate were immersed in a plating solution containing copper ions so that only the substrate surface was in contact with the substrate, and the back surface of the substrate was brought into contact with an electric cathode, and an electric anode was placed in the plating solution. After that, by applying a low voltage of about 10 V between the two electrodes, which does not destroy the buried oxide layer itself. Copper deposits are generated on the substrate surface immediately above the portion where the buried oxide layer has a via hole. The pinhole density in the buried oxide layer was evaluated by counting the number. The results are shown in Table 1 together with the density of void defects in the silicon wafer used.
  • the pinhole defect density of the buried oxide layer of the SIMOX substrate is still not 0 even for a wafer with a void density of 0 because oxygen ions are implanted by particles adhering to the wafer surface during oxygen ion implantation. Is considered to be shielded.

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Description

明 細
S 0 I基板およびその製造方法 技術分野
本発明は、 シリコン基板の表面近傍に埋め込み酸化層を配し、 その上 にシリコン層 （以下、 S 0 I ( Si l icon- on- insulator )層とする） を形成 した S 0 I基板及びその製造方法に関する。 背景技術
シリコン酸化物のような絶縁物上に単結晶シリコン層を形成した S 0 I基板としては、 貼り合わせゥ工ハと S I M 0 X ( Separation by impla nted oxygen)ウェハとが主として知られている。 貼り合わせゥヱハは、 2枚の単結晶シリコンウェハを酸化膜をはさんで接着させ、 2枚のうち 片方のウェハを薄膜化することによって得られる。 一方、 S I M 0 Xゥ ェハは、 酸素イオンのイオン注入によって単結晶シリコン基板内部に酸 素イオンを導入し、 引続き行われるァニール処理によってこれら酸素ィ オンとシリコン原子を化学反応させて、 埋め込み酸化膜を形成させるこ とによって得られる。
これら S 0 I基板の S 0 I層に形成された M 0 S F E T (Metal-oxide -semiconductor f ield effect transi stor )は、 高レヽ放射線耐性とラッ チアップ耐性を持ち、 高信頼性を示すことに加えて、 デバイスの微細化 にともなうショートチャネル効果を抑制し、 かつ、 低消費電力動作を可 能とする。 このため、 S 0 I基板は次世代 M O S— L S I用の高機能半 導体基板として期待されている。
( 1 ) M O S - L S Iの基本構成要素である M 0 S F E Tは、 ゲート 電極下の酸化膜の絶縁耐圧が保たれないと トランジス夕動作をすること ができなくなる。 そして、 L S I全体としても正常な機能が保てなくな る。 ゆえに、 M O S— L S Iに利用される半導体基板の品質としては、 その半導体基板上に形成された M〇 S F E Tのゲ一ト酸化膜の耐圧が、 ウェハ全面にわたって十分な歩留まりで確保できることが求められる。 通常のチヨクラルスキー法によって作られたミラーウェハにおいては、 例えば C 0 P ( Crystal Originated Partic le )などの、 結晶育成時に結 晶内に導入される a s - r o w n欠陥が、 ゲ一ト酸化膜の耐圧劣化の 要因となることが指摘されている。 このため、 ミラーウェハではこれら の a s— g r o w n欠陥の密度を低減させて、 ゲ一卜酸化膜の絶縁不良 発生を抑えることが求められている。
S O I基板については、 これまで埋め込み酸化膜の形成条件、 張り合 わせ強度、 付着異物、 導入金属汚染について注目し、 その改善に努めて きた。 しかしながら、 S 0 I基板上の M O S F E Tのゲート酸化膜耐圧 を劣化させる要因について調査が十分になされてこなかったため、 酸化 膜耐圧不良を低減させるための品質改良の対策が不十分であつた。
また、 M O S— L S I用に利用される S 0 I基板には、 L S I製造ェ 程で用いられるリソグラフィ一工程での焦点ずれを生じさせ、 またエツ チング工程で不均一エッチングによるエッチングトラブルを発生させ、 または膜堆積での不良の原因となるような欠陥がないことも求められる, ( 2 ) 一方、 S 0 I基板上に作製した M O S— L S Iは、 そのデバィ ス形成領域が、 絶縁体である埋め込み酸化層を介することにより基板本 体と電気的に絶縁されることから、 前項で述べたような放射線耐性ゃラ ツチアツプ耐性の向上や、 低消費電力動作などの優れた特性が実現でき る。 従って、 これらの優れた特性を実現するためには、 埋め込み酸化層 の絶縁性がウェハ全面にわたって十分な歩留まりで確保できることが求 められる。 通常のチヨクラルスキー法によって作られたミラーウェハに おいては、 例えば C O P (Crystal Originated particle) などの、 結 晶育成時に結晶内に導入される a s— g r o wn欠陥が存在するが、 こ れらの欠陥は L O C O S (Local Oxidation of Silicon) 分離膜の品質 低下を引き起こすなど、 酸化層の品質を劣化させることが指摘されてい る。 このため、 ミラ一ウェハではこれらの a s— g r o wn欠陥の密度 を低減させて、 各種酸化層の絶縁不良発生を抑えることが求められてい る。
S 01基板については、 これまで埋め込み酸化層の形成条件、 張り合 わせ強度、 付着異物、 導入金属汚染について注目しその改善に努めてき た。 しかしながら、 埋め込み酸化層への結晶欠陥の影響については検討 が十分になされてこなかった。
従って、 本発明は、 これらの不具合の存在を低減し、 高性能 L S I用 の高品質 S 0 I基板及びその製造方法を提供することを目的とする。 発明の開示
( 1 ) S 0 I構造形成以前に結晶中に存在していた a s— g r own 欠陥が、 S 0 I構造形成工程の間に変容してピッ ト状に観察されるもの となり、 その結果、 デバイス特性に悪影響を与えることを、 我々は新た に見いだした。
( 2 ) また、 S 0 I構造形成以前に結晶中に存在していた a s— g r own欠陥が、 S I M 0 X法の場合は注入された酸素プロフアイルに影 響を及ぼすことにより、 貼り合わせ法の場合は表面酸化層に欠陥を発生 させることにより、 最終的に S 0 I構造における埋め込み酸化層に欠陥 を生じさせることを、 我々は新たに見いだした。
そして、 この悪影響を防止する方法を発明した。 すなわち、 本発明は 上記課題を解決するための S 0 I基板とその製造方法に関するものであ り、 以下に述べる手段による。
本発明によれば、 シリコン単結晶基板上に埋め込み酸化膜が形成され. 前記埋め込み酸化膜上にデバィス形成用の S 0 I層が形成された S 0 I 基板において、 少なく とも下記のいずれか一方の条件を満たすことを特 徴とする S 0 I基板 ：
( a) 前記 S O I層の表面より観察されるピッ ト状欠陥の密度が 5 c m— 2 以下である、 および
( b ) 前記埋め込み酸化層のピンホール欠陥の密度が 1個/ c m2未 満である、 を提供できる。
また、 本発明によれば、 下記のいずれか一方のシリコン単結晶基板を 用いて S O I構造を形成することを特徴とする S O I基板の製造方法 ： ( a) S 0 I構造を形成するのに関わる領域の欠陥密度が 1 X 1 05 c m— 3 以下である、 および
( b ) 少なく とも表面から埋め込み酸化層が形成される深さまでの領 域において、 直径換算で 0. 1 /m以上のボイ ド及び/または C 0 Pが 存在しない、 を提供できる。 図面の簡単な説明
図 1は、 本発明の一実施例の工程を示す説明図である。 発明を実施するための最良の形態
( 1 ) ピッ ト状欠陥
本発明による S 0 I基板および S I M 0 X基板に M 0 S— L S Iを形 成すれば、 以下に述べる作用によって、 高性能デバイスを高歩留まりで 製造することが可能となる。 すなわち、 S 0 I層の表面から観察されるピッ ト状欠陥の密度が少な い S 0 I基板に M O Sデバイスを作成すれば、 ゲー卜酸化膜の不良発生 率を下げることができできる。 この作用としては、 M O Sデバイスのゲ ―ト酸化膜の全体あるいは一部がピッ ト状欠陥と重なると、 欠陥部での 電界集中、 酸化膜の不均一成長、 酸化膜中の欠陥の増大などが原因とな つて絶縁耐圧特性が劣化する、 そこで、 このピッ ト状欠陥の密度が低い S O I基板を使用することによって、 これらゲート酸化膜の耐圧劣化を 抑制できるようになる。 同様に、 M〇 S— L S I製造で利用されるリソ グラフィ一工程において、 局所的な膜厚凹凸の存在による焦点ずれが生 ずる可能性が低くなる。 また、 ピッ ト状欠陥部での埋め込み酸化膜の欠 損によって、 S 0 I層に作られたデバイスが基板と短絡することが起因 である電気的な動作不良の発生が抑制される。 また、 表面のピッ ト状欠 陥箇所で S 0 I層が欠損していることによって、 そこに作られるはずで あった L S Iの構成要素である素子が正常に形成されない、 ということ による不良発生を抑制できる。
ビッ ト状欠陥の面密度とデバイス特性への影響の作用を調べる方法に ついて以下に述べる。 すなわち、 ピッ ト状欠陥の密度が異なる各 S 0 I 基板に M O Sダイォードを作成し、 そのゲ一ト電極の電圧一電流特性を 調べる。
例えば、 用意した S 0 I基板として、 S I M O Xウェハを用いるとき. これらの S I M O Xウェハを表面で観察されるピッ ト状欠陥密度の違い によって 3グループに分けた。 すなわち、
ゥェハグループ Aは表面で観察されるピッ ト状欠陥の密度が 1 0〜 2 0個 c nT2のものであり、
ゥェハグループ Bはピッ ト状欠陥の密度が 1〜 5個 c π 2であり、 ウェハグループ Cはピッ ト状欠陥の密度が 1個 c ΠΓ2以下であった。 S I MOXウェハの S O I層中の上記ピッ 卜状欠陥は光学顕微鏡によ つて測定したが、 例えば A F M (Atomic Force Microscope)などの表面 凹凸測定装置および光散乱式表面異物計などによっても観察できる。 ま た、 化学エッチングや C uの電析などによって顕在化させて測定しても よい。
光学顕微鏡で観察した上述のピッ ト状欠陥は、 一辺約 1〜 1 0〃mの 四角状、 または直径 1〜 1 0〃mの円形状の形状であった。 観察された ピッ 卜状欠陥の形状は、 用いたシリコン単結晶の面方位や熱処理条件に 依存する。
これらの S I M0Xウェハに、 ゲート酸化膜厚 2 5 0 nmで 1 mm2 のゲ一ト電極面積を持つ MO Sダイオードを面内に 2 9 0個作成した。 まず、 これら M 0 Sダイオードのゲート酸化膜の T Z D B (Time Zero D ielectronic Breakdown)特性を調べた。 T Z D B測定は、 ゲートに加え る電圧を徐々に増加して、 ゲー卜酸化膜のリーク電流値が 1 0— 6A/c mになるときの電界が 8 M V/ c m以上である M 0 Sダイォ一ドを絶縁 耐圧良品とした。
ウェハグループ Aに属する S I M0Xウェハ上に形成された MO Sダ ィオードの絶縁耐圧良品率は 8 0 %程度である。 これに対し、 ウェハグ ループ Bおよび Cに属する S I M0Xウェハ上の M0 Sダイオードの良 品率はいずれも 9 5 %以上であった。
S I MOXウェハに MO S— L S Iを形成する際に、 個々のデバイス の絶縁耐性が十分に確保され、 絶縁不良による L S Iの製造不良の発生 を防ぐためには、 MO Sダイォードでの上述の絶縁耐圧良品率が 9 0 % 以上必要であることがわかっている。 したがって、 ウェハグループ Bお よび Cに属する S I M0Xウェハ上に MO S— L S Iを形成すれば、 高 い歩留まりで製品を得ることができる。 すなわち、 表面から観察される ピッ ト状欠陥の密度が 5 c m— 2以下である S I MOXウェハに MO S— L S Iを形成すれば、 高歩留まりで信頼性の高い製品を作ることができ る。 また、 このことは貼り合わせ法を含めた他の方法による S 0 I基板 においても同様な作用により、 表面から観察されるピヅ ト密度が 5 c m —2以下である S 0 I基板に MO S— L S Iを作成すれば、 高歩留まりで 高信頼性の製品を作ることができる。
ウェハグループ Bおよび Cの S I M 0 Xウェハ上に形成された M 0 S ダイォ一ドは、 T Z D B評価の良品率がいずれも 9 5 %という良好な結 果を示しており、 ウェハグループ間の差異が見られなかった。 そこで、 これらの MO Sダイォードの T D D B (Time Dependent Dielectronic B reakdown)特性の評価を行ってさらに比較した。 T DD B特性としては、 MO Sダイォードのゲ一ト酸化膜のリーク電流値が一定になるようにゲ 一ト電極に電圧を印加し続'けて、 最終的にゲート酸化膜が破壊にいたる までに流した電荷量の大小で評価した。 測定の結果、 ウェハグループ C に属する S I MOXウェハ上に形成された MO Sダイオードの T D D B 特性は、 ウェハグループ Bの場合よりも良好であることが示された。
T DD B特性がより優れているウェハで MO S - L S Iを形成した場 合、 そのデバィスのゲ一ト酸化膜の信頼性はより高くなることがわかつ ている。 特に、 高集積 L S Iの微細 MO S F E T用極薄酸化膜の絶縁特 性がよくなることが示されている。 したがって、 ウェハグループ Cの S I MOXウェハ上に MO S— L S Iを形成すれば、 より高い歩留まりで かつ高信頼性の製品を得ることができる。 特に、 より高集積 L S Iに対 応した極薄ゲート酸化膜を持つデバィスの信頼性を向上させることがで きる。
すなわち、 表面から観察されるピッ ト状欠陥の密度が 5 c π 2以下で ある S I M〇Xウェハに M〇 S— L S Iを形成すれば、 高歩留まりで信 頼性の高い製品を作ることができる。 さらに、 表面より観察されるピッ ト状欠陥密度が 1 c m—2以下である S I M O Xウェハでは、 より高歩留 まりで信頼性の高い M O S— L S I製品ができる。 特に、 より高集積 L S Iに対応した極薄ゲ一ト酸化膜を持つデバイスのゲート酸化膜の信頼 性を向上させることができる。 また、 このことは、 貼り合わせ法を含め た他の S 0 I基板においても同様である。 すなわち、 表面から観察され るピヅ ト状欠陥密度が 5 c m _2以下である S 0 I基板に M 0 S - L S I を作成すれば、 高歩留まりで高信頼性の製品を作ることができる。 さら に、 表面より観察されるピッ ト状欠陥密度が 1 c m— 2以下である S 0 I 基板では、 より高歩留まりで信頼性の高い M O S— L S I製品ができる, そして、 特に、 高集積 L S Iに対応した極簿ゲート酸化膜を持つデバィ スのゲ一ト酸化膜の信頼性を向上させることができる。
以上ゲ一ト酸化膜の信頼性向上について述べたこと同様に、 表面より 観察されるピッ ト密度が 5 c m— 2以下の S I M 0 Xウェハを含む S 0 I 基板を用いれば、 M O S— L S I製造で利用されるリソグラフィー工程 において、 局所的な膜厚凹凸の存在による焦点ずれが起こる可能性が低 くなる。 そして、 このことはピッ ト密度が l c m—2以下である S O I基 板を利用すればより焦点ずれ発生の可能性がなくなり、 特に、 より高集 積 L S I製造の際に用いられる高精度リソグラフィ一での焦点ずれ発生 を抑制できる。 さらに、 表面ピッ ト部での埋め込み酸化膜の欠損によつ て、 S 0 I層に作られたデバイスが基板と短絡することが起因である電 気的な動作不良の発生の抑制、 および表面ピッ ト部で S〇 I層が欠損し ていることによって、 そこに作られるはずであった L S Iの構成要素で ある素子が正常に形成されないことによる不良発生の抑制においても同 様な効果が期待できる。
上述したピッ ト状欠陥は、 特に限定されないが、 その大きさが 0 . 7 〜 1 0 0〃m2であるものについて注目する必要がある。 ピッ ト状欠陥 のうち、 上述したように、 S 0 I基板上の L S I特性に影響を与えるよ うなものを観察すると、 その大きさは 0. 7〜 1 0 0 /1112であった。 その大きさが 0. 7〃m2未満になるピッ ト状欠陥は、 S O I構造形成 工程において変形し場合によっては消滅して、 上述したように、 S O I 基板上の L S I特性に与える影響が小さくなると考えられる。 逆に、 そ の大きさが 1 0 0 m2超のピッ ト状欠陥は、 その発生要因が、 大きさ が 0. 7〜； 1 0 0 zm2のピッ ト状欠陥と異なり、 301基板上の1^ 3 I特性に与える影響もまた違っている。
本発明では、 上述したようなビッ ト状欠陥密度の低い S O I基板を得 る方法として、 S O I構造を形成する直前の前記シリコン単結晶の、 S 0 I構造を形成するのに関わる領域の欠陥密度が 1 X 1 05c Π 3以下 と低いものを選ぶことを提言している。 S O I構造を形成する前のシリ コン結晶中に存在する結晶欠陥のあるものは、 その後 S 0 I構造を形成 した際のピッ ト状欠陥の原因となるためである。 たとえば、 S O I基板 として S I MOX基板とする場合、 S 0 I構造を形成するのに関わる領 域とは、 シリコン結晶の表面から S I MOXウェハの製造条件によって 決まる深さ、 具体的には、 イオン注入された酸素の最大濃度深さと酸化 膜厚により決まる領域のことである。 例えば、 よく用いられる、 イオン 注入の注入エネルギーが 1 8 0 K e Vで注入量が 4 x 1 017 c m— 2の ときは、 注入された酸素ィオンの最大濃度深さは 0. 43 5 zmであり、 注入後の熱処理工程で形成される埋め込み酸化膜厚は 0. 0 8 //mとな り、 この場合、 S 0 I構造を形成するのに関わる領域は、 通常、 シリコ ン結晶の表面から深さ 0. 5 1 5〃mが好ましく、 特に 0. 5 mまで の領域であることが好ましい。 この領域内の欠陥密度が 1 X 1 05c ΠΓ3 以下であれば、 この領域に含まれる欠陥面密度は 5個 c m— 2以下になる。 さらに、 S 0 I構造を形成する直前の前記シリコン単結晶の、 S O I構 造を形成するのに関わる領域の欠陥密度が 2 X 1 04c m—3以下であれ ば、 S O I構造形成後に表面から観察されるピッ ト状欠陥の密度が 1個 c m— 2以下となる。
すなわち、 S 0 I構造形成直前のシリ コン単結晶中の該領域中の欠陥 密度が 1 X 1 05c m— 3以下であれば、 S 0 I構造形成後にその基板上 に形成された MO S— L S Iを、 例えば高歩留ま りで高信頼性を持って 製造することいつた電気特性の向上をはかれる。 さらに、 S O I構造を 形成する直前の前記シリコン単結晶の、 S 0 I構造を形成するのに関わ る領域の欠陥密度が 2 X 1 04cm— 3以下であれば、 S O I構造形成後 にその基板上に形成された MO S— L S Iの特性をより向上させること ができる。 特に、 より高集積 L S Iに対応した極薄ゲ一ト酸化膜を持つ デバイスのゲート酸化膜の信頼性を向上させることができる。
このことは S 0 I基板として特に S I MOX基板とした場合について、 上述した作用によって効用が期待できる。 すなわち、 S I MOX構造を 形成する直前の前記シリコン単結晶の S I MOX構造を形成するのに関 わる領域の欠陥密度を l x l O Sc m—3以下とすることによって、 S I MOX形成後に、 その上に形成された MO S— L S Iの特性を向上させ ることができる。 さらに、 同様に、 S I MOX構造を形成する直前の前 記シリコン単結晶の該領域の欠陥密度が 2 1 04c ΠΓ3以下である材 料に S I MOX構造を形成すれば、 その上に形成された MO S— L S I はきわめて良好な特性を示すことができる。 そして、 より高集積 L S I に対応した極薄ゲ一ト酸化膜を持つデバイスのゲート酸化膜の信頼性を 向上させることができる。
また、 上述の S 0 I基板の形成方法では、 シ リ コン単結晶基板表面に 酸素ィオンをイオン注入し、 その後行われるァニール処理を行うことを 主工程とする S I M O X基板の製造方法であることが好ましい。
上述した S 0 I構造を形成する直前のシリコン単結晶の欠陥のうち、 転位、 ボイ ド、 酸素析出物、 及び/または C 0 Pであるものについて注 目することが必要である。
S 0 I構造形成前のシリコン基板中の転位は、 転位自身のひずみや転 位にゲッ夕 リングされる不純物の存在によって、 S 0 I形成工程中の例 えば異常酸化によりピッ トを形成してしまう。 ボイ ドはシリコン基板中 のシリコン原子の欠損による空洞である。 これが S 0 I構造を形成する 前のシリコン結晶中に存在していた場合、 S 0 I構造を形成する工程に おいて S 0 I層中に取り込まれ場合によっては成長し、 該ビッ ト状欠陥 として S 0 I層の表面領域に出現する。 また、 S O I構造を形成する前 のシリコン結晶中に酸素析出物が存在していれば、 S 0 I構造形成工程 において成長および変形して、 表面酸化や研磨工程後の例えばふつ酸洗 浄などによって該表面ピッ トとなり、 そこに形成されたデバイス特性を 劣化させる。 また、 C O Pは例えば光散乱式表面異物計によって測定さ れる微少ピッ 卜の一種であるが、 これが S〇 I構造を形成する前のゥェ ハ中で S 0 I構造を形成するのに関わる領域に存在していた場合、 S 0 I構造を形成する工程において変形し、 該表面ピッ ト状欠陥となる。 こ れら C O P起因の表面ピッ トは、 例えば表面凹凸として、 そこに形成さ れたデバィスの特性を劣化させることになる。
これらの作用はいずれの方法による S 0 I基板においても発生しうる が、 特に S I M O Xゥヱハエ程では高ドーズの酸素イオン注入と高温熱 処理を行うため、 各要因の表面ピッ トへの変形が顕著なため、 特に注目 する必要がある。
上記 S 0 I構造を形成するための開始材としてのシリコン単結晶基板 は上記の品質を満足すれば良く、 その製造方法については特に限定され るものではないが、 例えば、 具体的には単結晶シ リコン基板の表面に 0 1 m以上のシリコンのェピ層を有するウェハを用いてもよい。 また、 例えば、 単結晶シリコン基板を、 不純物含有量が 5 p pm以下の希ガス 雰囲気中において 1 0 0 0 °C以上 1 3 0 0 °C以下で 1時間以上ァニール したものを用いてもよい。 また、 例えば、 単結晶シリコンとしてチヨク ラルスキー法にて成長するものであり、 その際の引き上げ速度が 0. 8 mm/m i n以下であるウェハを用いてもよい。 さらに、 例えば、 チヨ クラルスキー法にてシリコン単結晶を製造する過程において、 1 2 0 0 〜 1 0 0 0 °Cの結晶温度域内に、 冷却速度が 1. 0°C/m i n以下とな る領域ができるような条件で、 結晶引き上げ、 成長させたウェハを利用 してもよい。 また、 不純物として窒素を 1 X 1 014 a t 0 m s / c m3 以上 1 x 1 018 a t o ms/c m3以下を含むシ リコンウェハを用いて もよい。
以上に説明したように、 本発明は S 0 I層中のピッ ト状欠陥が少ない S 0 I基板を利用することによって、 高性能 L S Iを高信頼性を持って 製造することが可能となる半導体基板を提供することができる。 また、 S〇 I層中のピッ ト状欠陥が少ない S I M 0 Xウェハでも、 同様に、 高 性能 L S Iを高信頼性を持って製造することが可能となる。 S 0 I層中 のピッ ト状欠陥が少ない S 0 I基板は、 S 0 I構造を形成する前のシリ コン結晶中の欠陥密度が一定密度以下であるものを使うことによって得 ることができる。
( 2 ) ピンホール欠陥
S 0 I基板の埋め込み酸化層、 S O I層の厚さとしては、 S I MOX ウェハの場合には、 埋め込み酸化層として 0. l m前後、 もしくは 0 4 zm前後の厚さ、 S O I層として 0. 3 / m以下の厚さのものが用い られる。 貼り合わせ基板の場合は、 埋め込み酸化層に 0. 2〃m〜0. 4〃mの厚さ、 S 0 I層は研磨により比較的自由に調整可能であるが、 1 // 111程度から 0 . 2 m程度までの厚さのものが用いられる。
最近の L S I技術の進歩に伴い、 S I M O X基板としてはイオン注入 時間が短いことにより、 S〇 I層品質に優れかつコス ト的にも優位であ る、 埋め込み酸化層が 0 . 1 z m前後の基板が使われることが多くなつ てきた。 貼り合わせ基板についても、 埋め込み酸化層厚が 0 . 程 度の基板が使われるようになってきている。 埋め込み酸化層が薄くなる ことに伴い、 その絶縁性などの品質確保の重要性が高まっている。
本発明による S I M O X基板もしくは貼り合わせ基板である S 0 I基 板に M O S— L S Iを形成すれば、 絶縁性が高歩留で確保された埋め込 み酸化層によりデバイス形成領域が基板本体と良好に絶縁されることに より、 放射線耐性やラッチアップ耐性に優れ、 低消費電力動作が可能な 高性能デバイスを高歩留まりで製造することが可能となる。 従って、 埋 め込み酸化層のピンホールは歩留低下の原因となり、 デバイスのチップ サイズが 1 m m2 〜 1 c m2程度であることから、 埋め込み酸化膜ピン ホール密度が 1個/ c m2以上の場合には、 デバイスと基板本体との間 で絶縁不良が多発して、 デバイスの歩留が大幅に低下してしまう。
上述した S 0 I構造を形成する直前のシリコン単結晶中の欠陥のうち、 ボイ ド、 及び/または C 0 Pであるものについて注目することが必要で ある。 ボイ ドはシリコン基板中のシリコン原子の欠損による空洞である < これが S 0 I構造を形成する前のシリコン結晶中に存在していた場合、 S I M O X基板製造の場合には注入された酸素イオンの深さ方向分布に 影響することにより、 また貼り合わせ基板製造の場合は表面酸化層中に 欠損を生じることにより、 結果として形成される埋め込み酸化層中に欠 損を発生させる可能性がある。 また、 C 0 Pは例えば光散乱式表面異物 計によって測定される微少ピッ 卜の一種であるが、 これが S 0 I構造を 形成する前のウェハ中で S 0 I構造を形成するのに関わる領域に存在し ていた場合、 S I M O X基板製造工程において注入された酸素イオンの 深さ分布に影響を及ぼし、 また貼り合わせ基板製造の場合は表面酸化層 に厚さ分布を生じさせることにより、 やはり埋め込み酸化層に欠損を生 じる可能性がある。
L S I製造用に通常用いられる、 チヨクラルスキー法により作製され た典型的なシリコンウェハには、 上述の 0 . 1〃m以上のサイズのボイ ドが 1 X 1 0 5 c πΓ3程度、 0 . 1 m以上のサイズの C 0 Pが 1ケ / c m2程度、 存在することが知られている。 このようなシリコンウェハ を用いて S O I基板を作製した場合には、 上述の効果により埋め込み酸 化層には欠損が発生することになる。 特に、 厚さ 0 . 1 m程度の薄い 埋め込み酸化層を有する S 0 I基板の場合には、 ボイ ドおよび C 0 Pに よる影響だけでも 1 ケ / c m2程度の欠損が埋め込み酸化層に生じてし まい、 埋め込み酸化層の欠損密度がそれよりも優れる S 0 I基板の形成 は不可能となってしまう。
従って、 S O I基板における埋め込み酸化層のピンホール欠陥密度を 低減するためには、 これらのボイ ド及び/または C〇 Pを低減する必要 がある。 対象とすべきボイ ド及び/または C 0 Pとしては、 S 0 I構造 における S O I層、 埋め込み酸化層の層の厚さが 0 . 1 m程度もしく はそれ以上の厚さであることから、 0 . 1 z m以上のサイズとすべきで あり、 少なく とも表面から埋め込み酸化層が形成されるまでの深さに、 このサイズのボイ ド及び/または C O Pが存在しないシリコンウェハを 用いればよい。
上記 S 0 I構造を形成するための開始材としてのシリコン単結晶基板 は上記の品質を満足すれば良く、 その製造方法については特に限定され るものではないが、 具体的には、 例えば単結晶シ リコン基板の表面に、 S I M 0 X基板製造用には 0. 4〃m以上のシリコンのェピ層を、 貼り 合わせ基板製造用には 0. l〃m以上のシリコンのェピ層を有するゥェ ハを用いてもよい。 また、 単結晶シリコン基板を、 不純物含有量が 5 p p m以下の希ガス雰囲気中で 1 0 0 0 °C以上 1 3 0 0 °C以下で 1時間以 上ァニールしたものを用いてもよい。 また、 単結晶シリコンとしてチヨ クラルスキー法にて成長するものであり、 その際の引き上げ速度が 0. 8 mm/m i n以下であるシリコン単結晶から得たウェハを用いてもよ い。 また、 チヨクラルスキー法にてシリコン単結晶を製造する過程にお いて、 1 2 0 0 ~ 1 0 0 0 °Cの結晶温度域内に冷却速度が 1. 0°C/m i n以下となる領域ができるような条件で、 結晶引き上げ成長させたシ リコン単結晶から得たウェハを利用してもよい。 また、 不純物として窒 素を 1 X 1 014a t o m s/c m3以上 1 x 1 018a t o m s/c m3以 下含むシリコンウェハを用いてもよい。
S 0 I基板の製造条件については、 上記のシリコンウェハを用いる以 外には特に限定する必要はない。 例えば S I MO X基板の製造条件にお いては、 酸素注入条件として加速電圧 1 8 0 k e V〜 2 0 0 k e Vが通 常用いられるが、 この範囲よりも高電圧でも低電圧でも良い。 酸素ィォ ンのドーズ量としては、 例えば加速電圧 1 8 0 k e Vを用いた場合は、 電気的耐圧特性の観点からは 4 X 1 017c m— 2前後、 もしくは 1. 3 x 1 018c ΠΓ2以上のドーズ量を用いるのが望ましいが、 この範囲以外の ドーズ量でも埋め込み酸化膜ピンホール低減の効果は期待できる。 ァニ ール条件としても、 良質な埋め込み酸化膜を得るためには 1 3 00。(以 上の温度を用いるのが望ましいが、 これよりも低い温度でも良い。 また、 ァニールにおける雰囲気は酸化性でも非酸化性でも良い。
貼り合わせ基板の製造方法は、 2枚のシリコン単結晶基板を用いて、 一方の基板の表面に熱酸化層を形成する工程と、 その後他方の基板と貼 り合わせる工程と、 さらに熱酸化層を形成した基板を貼り合わせていな い面から研磨する工程とを主工程とすることが好ましい。 貼り合わせ結 晶の製造条件についても、 埋め込み酸化層製造用の酸化条件については 温度として 1 0 0 0 °C前後が通常用いられるが、 これより高くても低く ても良い。 酸化時の雰囲気はドライでもウエッ トでも良く、 また酸素分 圧についてもとくに限定する必要はない。
以上に説明したように、 本発明は埋め込み酸化層の欠陥の少ない S 0 I基板を利用することによって高性能 L S Iを高信頼性を持って製造す ることが可能となる半導体基板を供することができる。 埋め込み酸化層 中の欠陥が少ない S 0 I基板は、 S 0 I構造を形成する前のシリコン結 晶中の欠陥密度が一定密度以下であるものを使うことによって得ること ができる。 実施例
以下に本発明の具体例を説明する。
実施例 1 (ピッ ト状欠陥）
図 1は実施例に係る S I MOX基板 （断面） の製造方法を示す。
酸素イオンを注入する以前の単結晶シリコンウェハ 1中の欠陥密度が 1〜 2 X 1 06c m— 3であるウェハグループ A、 欠陥密度が 0. 2〜 l x 1 05 c πΓ3であるウェハグループ B、 および欠陥密度が 2〜： L 0 X 1 03 c m—3であるウェハグループ Cに属する各シリコン単結晶ウェハ 1 対し、 注入エネルギー 1 8 O k e Vにて ドーズ量 4 x 1 017c nT2の酸 素イオンを注入して （酸素イオンビーム 3 ) 高濃度酸素イオン注入層 2 を形成し、 引き続き 1 3 5 0 °Cで 7時間ァニールして S I MOX基板と した。 得られた S I MOX基板では、 埋め込み酸化膜 5の上部に S 0 I 層 4が形成された構造であつた。 酸素イオンを注入する以前の単結晶シ リコンウェハ 1中の欠陥密度は、 S I MOX構造を形成したそれぞれの C Zウェハと同バッチで製造したテス トウェハを S e c c oエッチング 液に浸漬して表面に出現する F P D (Flow Pattern Defect)の密度から 特定した。
完成した S I MOXゥヱハの表面を光学顕微鏡によって調べたところ. ウェハグループ Aに属したウェハに S I M0X構造を形成したときには S O I層 4表面に 1 0〜 2 0個 c Π 2程度の密度の表面ピッ トが観察さ れた。 一方、 ウェハグループ Bに属するウェハに S I M 0 X構造を形成 したときには、 S 0 I層 4表面に観察された表面ピヅ 卜の密度は 2〜 5 個 cm—2であり、 ウェハグループ Cに属するウェハでは表面ピッ ト密度 は 0〜 1個 c m—2であった。
これらの S I MOXウェハに MO Sダイオードを形成して、 T Z D B と T D D B特性を評価した。 T Z D B特性評価に利用した M 0 Sダイォ ードは、 ゲート酸化膜厚 2 5 0 nm、 ゲート電極面積 1 mm2で 6イン チウェハ面内に 2 9 0個作成した。 測定は、 ゲートに加える電圧を徐々 に増加して、 ゲ一ト酸化膜のリーク電流値が 1 0— 6A/c mになるとき の電界が 8 MV/c m以上である MO Sダイォ一ドを絶縁耐圧良品とし- その絶縁良品率を比較した。 ウェハグループ Aに属する S I M0Xゥェ ハ上に形成された MO Sダイオードの良品率は 8 0 %程度である。 これ に対し、 ウェハグループ Bおよび Cに属する S I M0Xウェハ上の M0 Sダイォードの良品率はいずれも 9 5 %以上であつた。
ついで T D D B特性について調べた。 利用した MO Sデバイスは、 ゲ ート酸化膜厚 6. 5 nm、 ゲート電極面積 1 0 mm2であった。 測定は、 ゲート リーク電流が 5 mA/c m2の一定値となるようにゲ一ト電圧を 加え続け、 ゲート酸化膜が破壊に至るまでにゲート酸化膜に流れた総電 荷値の差異によって評価した。 ウェハグループ Aに属する S I MOXゥ ェハ上の M 0 Sダイオードは、 総電荷量 1 c/c m2で破壊する MO S ダイオードの比率が 6 0〜 8 0 %以上であった。 これに対し、 ウェハグ ループ Bでは破壊する MO Sダイォ一ドの比率は 8〜 1 5 %であり、 ゥ ェハグループ Cでは 1〜 3 %であった。
このことより、 S 0 I構造を形成する直前の単結晶シリコン基板中の. S 0 I構造を形成したときに S 0 I構造を形成するのに関わる領域の欠 陥密度が少なければ、 S 0 I構造を形成した後の S 0 I基板の表面より 観察されるビヅ ト状欠陥の密度がより低くなり、 その S O I基板上に M 0 S— L S Iを形成すれば、 その電気特性のより向上を得ることができ ることがわかった。
実施例 2 (ピンホール欠陥）
下記表 1に示すように、 表面から 0. 5 mまでの深さに存在する 0 1〃m以上のサイズのボイ ド及び C 0 Pの密度が異なるシリコンウェハ を 3種類用意し、 それらのウェハを用いて S I MOX基板および貼り合 わせ基板を作製した。 ウェハ Aおよび Bは通常の C Z法により作製した シリコンウェハ、 ウェハ Cは引き上げ速度 0. 4 mm/m i nにて作製 したシリコンウェハである。 S I M 0 X基板の製造条件は、 酸素イオン 注入の加速電圧を 1 8 0 k e Vとし、 酸素イオン注入量は 4 x 1 017 c m_2を用いた。 ァニール条件は温度 1 3 50 °C；、 0. 5 %の酸素を添加 したアルゴン雰囲気にて、 6時間処理を行った。 作製された S I MOX 基板の各層の厚さは、 S O I層が 0. 3〃m、 埋め込み酸化層が 0. 1 /mであった。 貼り合わせ基板の製造においては、 一方のウェハの表面 に、 温度 1 0 0 0 ° (：、 ウエッ ト酸化にて厚さ 0. 2〃mの熱酸化層を形 成した。 続いて、 もう一方のウェハと貼り合わせ、 温度 1 1 0 0 °C；、 窒 素雰囲気中での熱処理を施した。 その後、 熱酸化層を形成した方のゥェ ハを、 貼り合わせ面と反対側の面から研磨し、 S O I層を 0. 2〃mま で薄膜化した。
作製した S I M O X基板および貼り合わせ基板は、 銅イオンを含むメ ッキ液に基板表面のみが接触するように浸し、 基板裏面を電気陰極に接 触させ、 メ ツキ液中に電気陽極を配置した。 その後、 両電極間に、 埋め 込み酸化層自体は破壊しない 1 0 V程度の低電圧を印加することにより. 埋め込み酸化層にビンホールのある部分の直上の基板表面に銅電析物を 発生させ、 その数を計数することにより埋め込み酸化層中のピンホール 密度を評価した。 結果を表 1に用いたシリコンウェハ中のボイ ド欠陥の 密度と合わせて示す。
表 1
Figure imgf000021_0001
表 1から明らかなように、 埋め込み酸化層のビンホール密度は、 ボイ ド欠陥のないウェハ Cにおいて明らかに少なくなつている。 このことか らシリコンウェハ中のボイ ド欠陥密度を低減することにより、 そのシリ コンウェハを用いて作製した S I M O X基板および貼り合わせ基板の埋 め込み酸化層ピンホールを低減できることが確認された。
尚、 表 1においてボイ ド密度が 0のウェハにおいても依然として S I M O X基板の埋め込み酸化層のピンホール欠陥密度が 0でないのは、 酸 素イオン注入中にウェハ表面に付着するパーティ クルにより酸素イオン の注入が遮蔽されるためと考えられる。

Claims

請 求 の 範 囲
1. シリ コン単結晶基板上に埋め込み酸化膜が形成され、 前記埋め込 み酸化膜上にデバイス形成用の S 0 I層が形成された S 0 I基板におい て、 少なく とも下記のいずれか一方の条件を満たすことを特徴とする S 0 I基板 ：
( a) 前記 S 0 I層の表面より観察されるピッ ト状欠陥の密度が 5 c m—2 以下である、 および
( b ) 前記埋め込み酸化層のピンホール欠陥の密度が 1個/ c m2未 満である。
2. 前記ピッ ト状欠陥の大きさが 0. 7〜 1 0 0 /m2であることを 特徴とする請求項 1記載の S 0 I基板。
3. 前記 S O I基板が、 S I MOX基板であることを特徴とする請求 項 1または 2記載の S 0 I基板。
4. 下記のいずれか一方のシリコン単結晶基板を用いて S 0 I構造を 形成することを特徴とする S O I基板の製造方法 ：
(a) S O I構造を形成するのに関わる領域の欠陥密度が 1 X 1 05 c m"3 以下である、 および
( b ) 少なく とも表面から埋め込み酸化層が形成される深さまでの領 域において、 直径換算で 0. 1 zm以上のボイ ド及び/または C 0 Pが 存在しない。
5. 前記欠陥が転位、 ボイ ド、 酸素析出物、 及び/または C O Pであ ることを特徴とする請求項 4記載の方法。
6. 前記 S 0 I構造の形成方法が、 シリコン単結晶基板に酸素イオン をイオン注入し、 その後ァニ一ル処理を行うことを主工程とする S I M
OX基板の製造方法であることを特徴とする請求項 4または 5記載の方 εさ 0/66/1 _£6 o
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7186628B2 (en) 2002-01-09 2007-03-06 Shin-Etsu Handotai Co., Ltd. Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855436B2 (en) * 2003-05-30 2005-02-15 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
KR100543252B1 (ko) * 2001-05-29 2006-01-20 신닛뽄세이테쯔 카부시키카이샤 Ｓｏｉ 기판
JP4567251B2 (ja) * 2001-09-14 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
JP2004087768A (ja) * 2002-08-27 2004-03-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
JPWO2004083496A1 (ja) * 2003-02-25 2006-06-22 株式会社Sumco シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法
US7112509B2 (en) * 2003-05-09 2006-09-26 Ibis Technology Corporation Method of producing a high resistivity SIMOX silicon substrate
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
KR100560815B1 (ko) * 2004-03-16 2006-03-13 삼성전자주식회사 이형 반도체 기판 및 그 형성 방법
JP4706199B2 (ja) * 2004-07-20 2011-06-22 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘ基板の製造方法
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
FR2963848B1 (fr) * 2010-08-11 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire a basse pression
US10651281B1 (en) * 2018-12-03 2020-05-12 Globalfoundries Inc. Substrates with self-aligned buried dielectric and polycrystalline layers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05345699A (ja) * 1992-06-16 1993-12-27 Mitsubishi Materials Corp シリコンウェーハの製造方法
JPH06279188A (ja) * 1993-03-26 1994-10-04 Mitsubishi Materials Corp シリコン単結晶棒およびその引上げ方法
JPH0846161A (ja) * 1994-07-29 1996-02-16 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
JPH08306752A (ja) * 1995-05-01 1996-11-22 Mitsubishi Materials Shilicon Corp 単結晶シリコンの成長欠陥の検出方法
JPH08321594A (ja) * 1995-03-20 1996-12-03 Mitsubishi Materials Corp Ｓｏｉ基板の製造方法
JPH10500254A (ja) * 1994-05-18 1998-01-06 コミツサリア タ レネルジー アトミーク 半導体基板中に埋め込まれた酸化物層を備えた低転位密度構造の製造プロセス

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5015346A (en) * 1990-04-10 1991-05-14 United States Department Of Energy Electrochemical method for defect delineation in silicon-on-insulator wafers
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
JP3036619B2 (ja) * 1994-03-23 2000-04-24 コマツ電子金属株式会社 Ｓｏｉ基板の製造方法およびｓｏｉ基板
JP2895743B2 (ja) * 1994-03-25 1999-05-24 信越半導体株式会社 Ｓｏｉ基板の製造方法
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Ｓｏｉ基板およびその製造方法
JPH10284431A (ja) * 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
US5966624A (en) * 1997-07-29 1999-10-12 Siemens Aktiengesellschaft Method of manufacturing a semiconductor structure having a crystalline layer
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05345699A (ja) * 1992-06-16 1993-12-27 Mitsubishi Materials Corp シリコンウェーハの製造方法
JPH06279188A (ja) * 1993-03-26 1994-10-04 Mitsubishi Materials Corp シリコン単結晶棒およびその引上げ方法
JPH10500254A (ja) * 1994-05-18 1998-01-06 コミツサリア タ レネルジー アトミーク 半導体基板中に埋め込まれた酸化物層を備えた低転位密度構造の製造プロセス
JPH0846161A (ja) * 1994-07-29 1996-02-16 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
JPH08321594A (ja) * 1995-03-20 1996-12-03 Mitsubishi Materials Corp Ｓｏｉ基板の製造方法
JPH08306752A (ja) * 1995-05-01 1996-11-22 Mitsubishi Materials Shilicon Corp 単結晶シリコンの成長欠陥の検出方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1052687A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7186628B2 (en) 2002-01-09 2007-03-06 Shin-Etsu Handotai Co., Ltd. Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer

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