WO1999026458A1 - Carte de cablage imprime multicouche et son procede de fabrication - Google Patents

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WO1999026458A1
WO1999026458A1 PCT/JP1998/005200 JP9805200W WO9926458A1 WO 1999026458 A1 WO1999026458 A1 WO 1999026458A1 JP 9805200 W JP9805200 W JP 9805200W WO 9926458 A1 WO9926458 A1 WO 9926458A1
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hole
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mounting
core
insulating layer
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PCT/JP1998/005200
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Kiyotaka Tsukada
Mitsuhiro Kondo
Naoto Ishida
Kouji Asano
Hisashi Minoura
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Ibiden Co., Ltd.
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    • H05K3/0073—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces
    • H05K3/0082—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces characterised by the exposure method of radiation-sensitive masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Definitions

  • Multilayer printed wiring board and method of manufacturing the same
  • the present invention relates to a multilayer printed wiring board and a method for manufacturing the same, and more particularly, to a method for forming a conductive hole while reducing the thickness of an insulating layer, and further relates to protecting the wiring board against an etchant.
  • FIG. 1 shows a method of manufacturing a conventional multilayer printed wiring board.
  • a conductive hole 92 and a conductor pattern 93 are formed in an insulating substrate 91, and a plurality of the substrates 91 are laminated.
  • FIG. 2 shows a conventional built-up method capable of forming a thin insulating layer.
  • an insulating substrate 91 having a conduction hole 92 and a conductor pattern 93 is prepared, and an insulating layer 911 such as a pre-preda is laminated on the surface of the substrate 91.
  • a conductive pattern 931 is formed on the surface of the insulating layer 911, and thereafter, the conductive hole 921 is formed in the insulating layer 911 by irradiating ultraviolet rays to perform image formation.
  • a plating film 930 is formed in the conduction hole 921.
  • the distance between the conductor patterns 93 and 931 is shortened, and high-speed signal transmission is possible.
  • the resin when the conduction holes are formed, the resin may remain in the insulating layer 911, and conduction failure of the conduction holes 921 may occur. Therefore, it is necessary to form the conduction holes 921 large. However, in this case, it becomes an obstacle to narrow the pitch of the conductive holes.
  • the exposed conductor pattern 93 in the mounting hole 94 may be eroded by the copper foil etchant. Therefore, the connectivity of the bonding wire to the bonding pad 942 exposed in the mounting hole 94 may be reduced.
  • a first object of the present invention is to provide a multilayer printed wiring board capable of shortening the interval between layers of a pattern and easily forming minute conduction holes having excellent conduction reliability, and a method of manufacturing the same. is there.
  • a second object of the present invention is to provide a multilayer electronic component mounting substrate having connection terminals having excellent corrosion resistance to an etching solution and excellent connection reliability to a bonding wire, and a method of manufacturing the same. Disclosure of the invention
  • a method for manufacturing a multilayer printed wiring board First, a core substrate having a core pattern including a pad for covering the bottom opening of the conduction hole is prepared. Next, an insulating layer is laminated on the surface of the core substrate to form a laminate. Next, a surface pattern is formed on the surface of the laminate except for the region where the conduction hole is formed. Then, a laser beam is applied to the conductive hole forming region of the laminate to form a conductive hole whose bottom opening is covered by the pad. Next, the entire surface of the insulating layer including the inside of the conduction hole is covered with the thin plating film.
  • the conductive film is coated on the inner wall of the conduction hole by using the thin plating film as a mask with the conduction hole opened, and then the mask is peeled off. Then, the thin plating film excluding the portion covered with the conductive film is removed.
  • the most remarkable point in the present invention is to perform a build-up method of laminating an insulating layer on the surface of a core substrate, and to form a conduction hole reaching a pad in a laminated plate by irradiating a single laser beam. That is.
  • the core pattern means one or more conductor patterns formed on the surface or inside of the core substrate.
  • the surface pattern means a conductor pattern formed on the surface of the insulating layer.
  • the pattern is a core pattern And / or surface pattern.
  • the insulating layer is reinforced by the core substrate when the conduction holes and the surface pattern are formed. Therefore, the thickness of the insulating layer can be reduced.
  • the middle part of the conduction hole forming region is preferably surrounded by the land. Since the land and the conductive coating covering the inner wall of the conduction hole are both made of metal, both have substantially the same thermal expansion coefficient. Therefore, peeling of the conductive film from the inner wall of the conduction hole due to thermal shock is suppressed.
  • the land and the core pattern located in the same layer are insulated from each other.
  • the lands located on the same layer and the core pattern may be electrically connected.
  • the thin plating film preferably has a thickness of 0.01 to 5 m.
  • the core substrate is preferably an insulating substrate having a mechanical strength capable of forming a pattern and a hole.
  • the core substrate includes a resin substrate filled with glass fiber or glass cloth.
  • the core substrate has a core pattern formed on at least one of the surface and the inside of the core substrate.
  • the insulating layer preferably has a thickness of 30 to 150 / xm.
  • the insulating layer may be formed on one side or both sides of the core substrate.
  • the insulating layer is, for example, printed and coated with a pre-preda made by impregnating a resin into glass: 7 ivor or glass cloth and semi-curing, or laying a pre-preda sheet, and then curing the resin in the pre-preda. Alternatively, it can be formed.
  • the conducting hole preferably has a diameter of 30 m to 300 z m.
  • the thin plating film is preferably made of, for example, a chemical plating film made of a conductive material such as copper, tin plating, application of a solder palladium catalyst, or a laminated structure of these. Further, it is preferable that the conductive film is formed of an electroplating film made of a conductive material such as copper, a chemical plating film, or a laminated structure thereof.
  • a multilayer printed wiring board according to a second aspect of the present invention includes: a core substrate having a core pattern; an insulating layer covering a surface of the core substrate; a surface pattern provided on a surface of the insulating layer; And a conduction hole for electrically connecting the core pattern to the core pattern.
  • the core pattern includes a covering pad that covers a bottom opening of the conduction hole.
  • a method for manufacturing a multilayer electronic component mounting substrate First, in the first step, a core substrate having a core pattern including a hole for mounting an electronic component, a connection terminal exposed along with the mounting hole, and a pad for covering a bottom opening of the conduction hole is prepared. Is done. Next, in a second step, an insulating layer is laminated on the surface of the core substrate in a state where the mounting holes and the connection terminals are exposed to form a laminate. In the third step, the surface of the connection terminal is covered with an electroless plating film. Next, in a fourth step, a metal layer is formed on the surface of the laminate.
  • the conductive hole forming region of the laminate is irradiated with laser light to form a conductive hole whose bottom opening is covered by a pad.
  • a conductive film is formed inside the conduction hole.
  • the metal layer is etched to form a surface pattern. Then, after the third step and before the seventh step, the laminate is heated.
  • connection terminals exposed together with the mounting holes are covered with an electroless plating film.
  • the connection terminals are preferably made of copper.
  • copper contained in the connection terminals may enter the electroless plating film.
  • Copper is a substance that reduces corrosion resistance to an etchant.
  • By heating the electroless plating film copper in the electroless plating film diffuses to the film surface. As a result, self-sintering of the electroless plating film is promoted, and a dense film structure is obtained. For this reason, the corrosion resistance of the electroless plating film to the etching solution used when forming the surface pattern (the seventh step) is improved. Therefore, the connection terminal exposed inside the mounting hole is not eroded by the etching solution. Therefore, the bonding strength of the bonding wire, the flip chip, the solder connection and the like to the connection terminal is improved.
  • a method of manufacturing a multilayer electronic component mounting substrate First, in the first step, the holes for mounting electronic components and the connection terminals exposed together with the mounting holes A core substrate having a core pattern including: and a pad for covering a bottom opening of the conduction hole is prepared. Next, in a second step, an insulating layer is laminated on the surface of the core substrate in a state where the mounting holes and the connection terminals are exposed to form a laminate. In the third step, the surface of the connection terminal is covered with an electroless plating film. Next, in a fourth step, a metal layer is formed on the surface of the laminate. In the fifth step, a surface pattern is formed by etching the metal layer.
  • a laser beam is applied to the conductive hole forming region of the laminated plate to form a conductive hole whose bottom opening is covered by the covering pad.
  • a conductive film is formed inside the conduction hole. Then, after the third step and before the fifth step, the laminate is heated.
  • the conduction hole is formed after the surface pattern is formed, and in the fourth embodiment, the surface pattern is formed after the conduction hole is formed.
  • any of the second step and the third step may be performed first.
  • the laminate may be heated after forming the electroless plating film and before forming the surface pattern.
  • the electroless plating film is preferably formed by electroless Ni-Au plating or electroless Ni-Pd plating. This enables wire-to-bonding.
  • a multilayer electronic component mounting substrate comprising: a mounting hole for mounting an electronic component; a core substrate having a core pattern; an insulating layer disposed on a surface of the core substrate; A surface pattern arranged on the layer, a conduction hole for electrically connecting the core pattern and the surface pattern, and a connection terminal exposed together with the mounting hole are provided.
  • the connection terminals are covered with an electroless plating film formed by electroless Ni-Au plating or electroless Ni_Pd plating. Further, the bottom opening of the conduction hole is covered with a pad.
  • a method of manufacturing a multilayer electronic component mounting substrate First, a core substrate having a core pattern and mounting holes is prepared. Next, a laminate is formed by laminating on the surface of a core substrate having an insulating layer corresponding to the mounting hole. A metal foil is coated on the surface of the laminate so as to cover the mounting holes. Overturned. Next, a conductive hole is formed in the laminate, and the inner wall of the conductive hole is covered with a conductive film. Together with the surface pattern patterning the metal foil by fi 1 Ukoto is formed, a lid portion for the covering part of the mounting hole and its periphery of the insulating layer is formed. Then, by removing a part of the insulating layer at the periphery of the mounting hole, the lid portion is removed, thereby exposing the mounting hole.
  • an insulating layer is laminated on the surface of the core substrate by a built-up method, a conductive hole is formed while the mounting hole is covered with a metal foil, and the conductive hole is electrically conductive. Coating with a functional film and formation of a surface pattern. Therefore, a part of the core pattern such as the bonding pad exposed inside the mounting hole is not eroded by the plating solution and the etching solution. Also, the core pattern is not damaged when the conductive holes are formed.
  • a multilayer electronic component mounting substrate includes a core substrate having a core pattern, an insulating layer disposed on a surface of the core substrate, and a surface pattern disposed on a surface of the insulating layer.
  • the insulating layer has an opening corresponding to the mounting hole, and a recess formed on the periphery of the opening.
  • FIG. 1 is an explanatory view showing a method for manufacturing a multilayer printed wiring board according to a first conventional example.
  • FIG. 2 is an explanatory view illustrating a method for manufacturing a multilayer printed wiring board according to a second conventional example.
  • FIG. 3 is an explanatory view illustrating a method for manufacturing a multilayer printed wiring board according to a second conventional example.
  • FIG. 4 is a schematic sectional view of the multilayer printed wiring board according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of the core substrate of the multilayer printed wiring board of FIG.
  • FIG. 6 is a cross-sectional view of a core substrate showing a method of forming a wall pattern.
  • FIG. 7 is a perspective view of a core substrate having a wall pattern.
  • FIG. 8 is a perspective view of a core substrate on which a mask for forming a core pattern is formed.
  • FIG. 9 is a perspective view of a core substrate having a core pattern.
  • FIG. 10 is a cross-sectional view of a core substrate having a core pattern.
  • FIG. 11 is a plan view of a core substrate having a core pattern.
  • FIGS. 12 to 18 are cross-sectional views illustrating a method for manufacturing a multilayer printed wiring board according to the first embodiment of the present invention.
  • FIG. 19 is a schematic cross-sectional view of a multilayer electronic component mounting board according to a second embodiment of the present invention.
  • FIG. 20 is a plan view of the multilayer electronic component mounting substrate of FIG.
  • FIG. 21 is a plan view of a core substrate having a core pattern.
  • FIG. 22 is a cross-sectional view of a core substrate showing a method of forming a wall pattern.
  • FIG. 23 is a perspective view of a core substrate having a wall pattern.
  • FIG. 24 is a perspective view of a core substrate having a core pattern.
  • 25 to 31 are cross-sectional views illustrating a method for manufacturing a multilayer electronic component mounting board according to a second embodiment of the present invention.
  • FIGS. 32 and 33 are cross-sectional views illustrating a method of manufacturing a multilayer electronic component mounting board according to a third embodiment of the present invention.
  • FIG. 34 is a schematic sectional view of a multilayer electronic component mounting board according to a fourth embodiment of the present invention.
  • 35 to 39 are cross-sectional views illustrating a method of manufacturing a multilayer electronic component mounting board according to a fourth embodiment of the present invention.
  • FIG. 40 is a schematic sectional view of a multilayer electronic component mounting board according to a fifth embodiment of the present invention.
  • FIGS. 41 to 46 are cross-sectional views illustrating a method for manufacturing a multilayer electronic component mounting board according to a fifth embodiment of the present invention.
  • Figure 47 is an enlarged view of the area around the holes for mounting electronic components on the laminate.
  • FIGS. 48 and 49 are cross-sectional views illustrating a method for manufacturing a multilayer electronic component mounting substrate according to a fifth embodiment of the present invention.
  • the multilayer printed wiring board 50 includes a core substrate 21 having core patterns 12, 13, and 16, an insulating layer 22 laminated on the surface of the core substrate 21, and an insulating layer. It has a surface pattern 11 formed on 22 and conduction holes 30 and 31.
  • the conduction hole 30 electrically connects the core pattern 13 and the surface pattern 11.
  • the conduction hole 31 electrically connects the core pattern 12 and the surface pattern 11.
  • the middle part of the conduction hole 30 is surrounded by a ring-shaped reinforcing land 110.
  • the core patterns 13 and 11 have covering pads 101 and 111 that cover the bottom openings of the conduction holes 30 and 31, respectively.
  • the surface pattern 11 has lands 120 and 121 surrounding the openings of the conduction holes 30 and 31.
  • the surface pattern 11 has pads 125 for joining solder poles 63 for external connection.
  • the multilayer printed wiring board 50 has a mounting hole 29 for mounting an electronic component at a substantially central portion thereof.
  • a plurality of wall surface patterns 15 are provided in a strip shape.
  • the wall pattern 15 is electrically connected to the core pad 13.
  • bonding pads 1 16, 126, 1 17 electrically connected to the core pattern 12, the surface pattern 11, and the wall pattern 15 are provided.
  • one opening of the mounting hole 29 is covered with a heat sink 59.
  • the surface of multilayer printed wiring board 50 is covered with solder resist 25.
  • an insulating substrate having insulating layers 211, 212 is prepared.
  • the insulating layers 211 and 212 are preferably made of epoxy, polyimide, or bismaleimide triazine resin, preferably glass fiber or glass cloth. Is filled with a reinforcing material consisting of The copper foil 1 is adhered to the surfaces of the insulating layers 2 1 1 and 2 1 2.
  • the copper foil 1 on one surface of the insulating layer 212 is patterned to form a core pattern 13. Thereafter, an opening 100 is formed in a predetermined mounting hole forming area 2900 of the remaining copper foil 1 of the insulating layers 211 and 212.
  • the insulating layers 2 1 2 and 2 1 1 are bonded together, preferably using an adhesive (not shown) such as a pre-preda to obtain a core substrate 21.
  • a mounting hole forming area 290 of the core substrate 21 is formed by using a means such as a router to form a mounting hole 29.
  • the surface of the core substrate 21 including the inner wall of the mounting hole 29 is subjected to chemical plating and electric plating to cover the metal plating film 130.
  • the surface of the core substrate 21 is coated with a resist film 71 made of a negative photosensitive resin.
  • a mask 40 for forming a wall pattern is placed on the upper and lower surfaces of the core substrate 21.
  • the mask 40 has a slit 41 for exposing a part of the resist film 71 (portion where no wall pattern is formed) covering the mounting hole 29.
  • the core substrate 21 is irradiated with the scattered light 4.
  • the portion of the resist film 71 where no wall pattern is formed and the edge of the mounting hole 29 are exposed.
  • the mask 40 is removed, and the resist film 71 is developed to remove the resist film 71 corresponding to the portion where the wall surface pattern is not formed and the portion where the wall surface pad is not formed.
  • the metal plating film 130 and the copper foil 1 exposed from the resist film 71 are removed by etching.
  • an exposed surface 291 of the core substrate 21 is formed on the inner wall of the mounting hole 29, and a wall pattern 15 is formed between the exposed surfaces 291. .
  • an exposed surface 292 between wall surface pads is formed at a peripheral portion of the mounting hole 29.
  • the resist film 71 remaining on the surface of the core substrate 21 is removed with an alkaline solution. As a result, as shown in FIG. 7, the wall pattern 15 and the copper foil 1 are exposed.
  • a mask 42 for pattern formation is placed on the surface of the core substrate 21.
  • the mounting holes 29 are covered with a mask 42.
  • the core substrate 2 Etch the copper foil 1 on the surface of 1.
  • the wall pads 1 18, the bonding pads 1 16, 1 17, and the core patterns 12, 16 are formed on the surface of the core substrate 21.
  • a ring-shaped reinforcing land 110 is formed around the periphery of the conduction hole forming region 300 on the surface of the core substrate 2, and a disc-shaped reinforcing land 110 is formed in the conduction hole forming region 310.
  • a covering pad 1 1 1 is formed.
  • an insulating layer 22 is formed on the surface of the core substrate 21 by preferably printing a pre-preda.
  • the pre-preda is made by impregnating a glass cloth with a resin to make it semi-cured.
  • the insulating layer 22 may be made of epoxy resin impregnated with an aramide fiber nonwoven fabric. Further, the insulating layer may be formed by printing a paste-like solder resist.
  • an opening 229 for exposing the mounting hole 29 and the bonding pads 116 and 117 provided around the mounting hole 29 in the insulating layer 22 is formed.
  • the thickness of the insulating layer 22 is preferably between 30 and 150 m.
  • the thickness of the insulating layer 22 is less than 30 m, it may be difficult to ensure insulation between the core pattern and the surface pattern. If the thickness of the green layer exceeds 150 / m, the layer spacing between the core pattern and the surface pattern becomes large, which may hinder rapid transmission of electrical signals.
  • the copper foil 1 is adhered to the surface of the insulating layer 22 to obtain a laminate 20.
  • An opening 109 having an opening area approximately equal to that of the opening 229 of the insulating layer 22 is formed in the copper foil 1 in advance.
  • a part of the copper foil 1 is removed by etching to form the surface pattern 11 and the bonding pad 126 on the surface of the insulating layer 22 and the conduction hole forming regions 300 and 3.
  • Ring-shaped lands 120 and 122 are formed on the periphery of 10. Further, pads 125 for solder ball bonding are also formed. These lands 120 and 122 are electrically connected to the surface pattern 11.
  • laser light 45 is applied to the conduction hole forming regions 300 and 310 in the laminated plate 20 using the laser oscillation device 46.
  • the laser beam 45 is applied to the conduction hole forming regions 300 and 310 in a spot manner.
  • the laser light 45 it is preferable to use a carbon dioxide gas laser having a relatively large output energy, an excimer laser having a small thermal effect on the substrate, or the like.
  • Irradiation of the laser 45 burns and removes the insulating layer 22, or the insulating layer 22 and part of the core or core substrate 21, and sequentially forms holes inward.
  • the laser beam 45 reaches the covering pads 101 and 111 covering the bottom openings of the holes formed in the conduction hole forming regions 300 and 310, these pads 101 and 111 Reflected by 1 1 1 Therefore, the progress of hole formation is stopped at the pads 101 and 111.
  • conduction holes 30, 31 preferably having a diameter of 30 m to 300 m are formed. Note that excess resin in the insulating layer 22 may be removed by laser light irradiation.
  • the diameter of the conduction holes 30 and 31 is less than 30 m, it becomes difficult for the plating solution to flow into the conduction holes 30 and 31 and the thin plating film 60 described later is not formed uniformly. There is a possibility that conduction between the upper and lower sides may be difficult. If the distance exceeds 300 m, it may be difficult to reduce the pitch of the conductive holes 30 and 31 and also to perform high-density mounting of the conductive holes 30 and 31 and the patterns 11 and 12.
  • a palladium (Pd) catalyst is applied to the surface to form a thin plating film 60 composed of a plurality of layers.
  • These thin coating films 60 preferably have a thickness of 0.01 to 5 / zm. If the thickness of the thin plating film 60 is less than 0.01 im, the thin plating film 60 may not be formed on all the inner wall surfaces of the conduction holes 30 and 31. If it exceeds 5 m, removal by etching after the formation of the conductive film may be difficult.
  • a mask 43 having opening holes 430 and 431 corresponding to the conduction holes 30 and 31 is laminated on the surface of the laminate 20, Perform plating or chemical plating.
  • a conductive coating 67 is formed on the inner walls of the conduction holes 30 and 31.
  • the mask 43 is dissolved and removed with a solvent.
  • a part of the thin plating film 60 that is, a portion not covered with the conductive film 67, is removed by soft etching so that the conductive film 67 remains.
  • the surface of the laminate 20 is coated with a solder resist 25.
  • the solder ball bonding pads 125, the bonding pads 126, 116, 117, and the wall pattern 15 are exposed without being covered with the solder resist 25.
  • connection consisting of NiZAu plating is applied to the surface of solder pad bonding pad 1 25, bonding pad 1 26, 1 16 1, 1 17, wall pattern 15 and wall pad 1 18 A metal coating 61 is formed.
  • solder balls 63 are bonded to the surfaces of the pads 125. Further, a heat sink 59 covering the mounting hole 29 is adhered to the lower surface of the laminate 20.
  • the conduction holes 30 and 31 and the surface pattern 11 are formed as shown in FIGS. 13 and 14. You. At this time, the insulating layer 22 is reinforced by the core substrate 21. Therefore, the insulating layer 22 can sufficiently withstand the shock at the time of processing the conduction holes 30 and 31 and the surface patterns 11 and 19.
  • the thickness of the insulating layer 22 is smaller than before.
  • the layer spacing of the pattern can be shortened, and the signal transmission speed can be increased.
  • the core substrate 21 on which the insulating layer 22 is laminated is relatively thick, the operation of the substrate 2 is easy and easy when forming the conductive holes 30 and 31 and the surface pattern 11. It is done reliably.
  • the formation of the conduction holes 30 and 31 in the conduction hole formation regions 300 and 310 is performed until the laser beam 45 reaches the covering pads 101 and 111. Therefore, by arranging the covered pads 101 and 111 at different positions in the vertical direction, conductive holes 30 and 31 having different depths can be easily formed.
  • the minute conduction holes 30 and 31 are formed by the irradiation of the laser beam 45. Also, there is no residual insulating material in the insulating layer 22. Therefore, high electrical connection reliability between the covering pads 101 and 11 and the conductive film 67 can be obtained.
  • minute conduction holes can be reliably and easily formed.
  • the pitch of the conductive holes can be narrowed and high-density mounting can be realized by miniaturizing the conductive holes.
  • a new surface pattern and a new conduction hole can be further formed on the surface pattern 11. Therefore, a multilayer printed wiring board can be easily manufactured.
  • the land 110 surrounds the periphery of the middle part of the conduction hole 30. Therefore, even if the conduction hole is relatively deep, the thin plating film 60 and the conductive film 67 are uniformly formed on the inner wall of the conduction hole 30, and the conduction reliability is improved. Further, since the reinforcing lands 110, the thin plating film 60, and the conductive film 67 are all made of metal, their thermal expansion coefficients are almost the same. Therefore, the reinforcing lands 110 suppress peeling of the conductive film 67 due to thermal shock.
  • the insulating layer is preferably formed of epoxy resin impregnated with a fiber such as an aramide fiber nonwoven fabric. As a result, rigidity does not act on the insulating layer at the time of laser irradiation, and laser workability is improved.
  • the wall pattern 15 is formed on the wall surface of the mounting hole 29 as shown in FIGS. 5 to 9, but instead of the wall pattern 15, a conduction hole is formed. Thus, conduction between the upper and lower sides of the core substrate 21 may be performed.
  • an insulating layer may be formed on both sides of the core substrate 21 and a surface pattern may be formed on both insulating layers.
  • the mounting hole 29 for mounting the electronic component on the core substrate may be a through hole or a concave non-through hole.
  • a multilayer electronic component mounting board according to a second embodiment of the present invention will be described with reference to FIGS.
  • the multilayer electronic component mounting board 55 of this example includes a mounting hole 29 for mounting an electronic component 82, a core board 21 having core patterns 12 and 13, and a core board 21.
  • 21 has surface patterns 11 and 14 laminated on the insulating layers 22 and 23 disposed on the surface.
  • the multilayer electronic component mounting board 55 has conduction holes 31, 32, 33 for electrically connecting the core patterns 12, 13 and the surface patterns 11, 14, and the inside of the mounting hole 29. And connection terminals 119, 122, 122, 141 exposed on the periphery thereof.
  • connection terminals 12 1 and 122 are covered with an electroless plating film 5 formed by electroless Ni-Au plating or electroless Ni-Pd plating.
  • a wall surface pattern 15 is formed on the inner wall of the conduction hole 29.
  • the upper and lower ends of the wall pattern 15 are connected to wall pads 123 and 131 formed on the upper and lower surfaces of the core substrate 21.
  • the wall pattern 15 and the wall pads 123 and 131 are also covered with an electroless plating film 5 formed by electroless Ni—Au plating or electroless Ni—Pd plating.
  • the bottoms of the conducting holes 31, 32, 33 are covered with covering pads 129, 138, 139.
  • the surface pattern 11 includes bonding pads 115 for bonding solder poles 63 for external connection.
  • a heat sink 81 covering the mounting hole 29 is adhered to the lower surface of the multilayer electronic component mounting substrate 55.
  • the surface of the multilayer electronic component mounting substrate 55 is covered with a solder resist 25.
  • the core pattern 12 includes a covering pad 1 29 covering the opening at the bottom of the conduction hole 3 1, and a reinforcing land 1 2 8 surrounding a middle portion of the conduction hole 3 3. And connection terminals 1 2 1 and 1 2 2, and wall pads 1 2 3 connected to the connection terminals 1 2 2.
  • an insulating substrate as a core substrate is prepared.
  • copper foil 1 is attached to both sides of core substrate 21.
  • a mounting hole 29 for forming a mounting hole is formed using a router.
  • the surface of the core substrate 21 including the inner wall of the mounting hole 29 is coated with a metal plating film 130 by chemical copper plating and electrolytic copper plating.
  • a resist film 7 is coated on the surface of the metal plating film 130.
  • the core substrate 21 is irradiated with the scattered light 4 using the mask 40 having the slit 41.
  • the mask 40 is removed, and the resist film 7 is selectively removed.
  • the metal plating film 130 and the copper foil 1 exposed from the resist film 7 are removed by etching to form a wall surface pattern 15 and an exposed surface 292 as shown in FIG.
  • the resist film 7 is removed with an alkaline solution to expose the copper foil 1.
  • the copper foil 1 is etched using a mask 42 covering the mounting hole 29, and as shown in FIGS. 25 and 21, the connection end is formed on the upper surface of the core substrate 21.
  • the core pattern 12 having the children 1 2 1 and 1 2 2, the wall pad 1 2 3, the covering pad 1 2 9, and the reinforcing land 1 2 8 is formed.
  • the covering pad 1 29 is a disk-shaped pattern for covering the bottom opening of the conduction hole 31.
  • the reinforcing lands 128 are ring-shaped patterns surrounding the side walls of the conduction holes 33.
  • a core pattern 13 including disc-shaped covering pads 13 8 and 13 9 and wall pads 13 1 is formed on the lower surface of the core substrate 21, as shown in FIGS. 25 and 19, a core pattern 13 including disc-shaped covering pads 13 8 and 13 9 and wall pads 13 1 is formed. . Second step
  • prepregs are laminated on both sides of the core substrate 21 to form insulating layers 22 and 23, thereby obtaining a laminated board 20.
  • An opening 296 having an opening area larger than the mounting hole 29 is formed in advance in the pre-predger corresponding to the insulating layer 22 on the upper surface, and a mounting hole is formed in the pre-preparer corresponding to the insulating layer 23 on the lower surface
  • An opening 297 having an opening area smaller than the hole 29 is formed.
  • connection terminals 1 2 1 and 1 2 2 exposed inside the mounting hole 29 and the surface of the wall pattern 15 and the wall pads 1 2 3 and 1 3 1 Ni—Au plating or electroless Ni—Pd plating is performed to form an electroless plating film 5.
  • Electroless Ni—Au plating refers to nickel-plated and gold-plated films formed by electroless plating.
  • the electroless Ni—Pd plating means a nickel plating film and a palladium plating film formed by an electroless plating method.
  • an adhesive sheet 24 made of a prepreg is laminated on the upper surface and the lower surface of the laminate 20, and the copper foil 1 is adhered on the adhesive sheet 24. At this time, the mounting hole 29 is covered with the copper foil 1.
  • openings 10 are formed in the conduction hole forming regions 310, 320, and 330 of the copper foil 1 by etching.
  • the conductive holes 30-33 are formed by irradiating the conductive hole forming regions 310, 320, and 330 of the laminated plate 20 with laser light 45. At this time, since the entire surface of the laminate 20 except for the conduction hole forming regions 310, 320, 330 is covered with the copper foil 1, the laminate 20 is damaged by the laser beam 45. do not do.
  • the surface of the laminate 20 including the inner walls of the conduction holes 31 to 33 is subjected to chemical copper plating, palladium catalyst application and electrolytic copper plating, and An electrically conductive film 67 is formed.
  • the strong land 128 surrounding the middle part of the relatively deep through-hole 33 promotes chemical deposition, and the conductive film 67 is uniformly formed on the inner wall of the through-hole 33. This is because the distance between the reinforcing land 128 and the surface pattern 11 and the distance between the reinforcing land 128 and the conductor pattern 13 are shortened, and the interval between the conductive members is shortened.
  • the laminate 20 is heated at 150 for 60 minutes or more, or at 160 for 30 minutes or more.
  • the copper foil 1 is etched to form a surface pattern 11 having connection terminals 1 1 9 and bonding pads 1 15 for solder pole bonding and a surface pattern having connection terminals 141.
  • the pattern 14 is formed.
  • the surface of the laminate 20 is coated with a solder resist 25.
  • the surface of the bonding pad 1 1 5, connection terminal 1 1 9, 1 41, 1 2 1, 1 2 2, wall pad 1 23, 1 3 1, wall pattern 15 is made of nickel-plated nickel A metal coating 61 is formed.
  • the solder pole 63 is joined to the surface of the joining pad 115 via the metal film 61.
  • a metal heat sink 81 covering the mounting holes 29 is adhered to the lower surface of the laminate 20 with an adhesive 85 made of an insulating resin such as an epoxy resin.
  • an adhesive 83 such as a silver paste.
  • the multilayer electronic component mounting board 55 of this example is obtained.
  • connection terminals 121 and 122 exposed inside the mounting hole 29 are heated after being covered with the electroless plating film 5.
  • the copper of the connection terminal enters the electroless plating film 5 due to the heating, the copper diffuses to the surface of the film 5. Therefore, self-sintering of the electroless plating film 5 is promoted, and a dense film structure is obtained. For this reason, the corrosion resistance of the electroless plating film 5 against an etchant at the time of forming the surface pattern is improved. Therefore, the surfaces of the connection terminals 121, 122 exposed inside the mounting hole 29 are damaged. Not eroded. Therefore, the bonding strength of the bonding wire 84 to the connection terminal is improved.
  • connection terminals 12 1 and 12 2 are covered with the electroless plating film 5, they have excellent corrosion resistance and do not require plating leads.
  • the heating of the laminate 20 is preferably performed at a temperature of 150 to 250. Thereby, the corrosion resistance of the connection terminals 121 and 122 is enhanced. On the other hand, if it is less than 150, the diffusion of gold in the electroless plating film 5 becomes insufficient and the connection terminal may be corroded by the etching solution. If the temperature exceeds 250 "C, the thermal effect on the insulating layers 22 and 23 may be increased. Therefore, the heat treatment needs to be performed in a short time.
  • wall pattern 15 and the wall pads 123, 131 may not be formed as necessary.
  • a surface pattern may be provided only on one surface of the core substrate 21 via an insulating layer.
  • T The second step and the third step may be performed first.
  • the laminate 20 may be heated after the formation of the electroless plating film 5 and before the formation of the surface patterns 11 and 14.
  • the fifth step is performed, and then the fourth step is performed.
  • Heating of the laminate is performed before the fourth step, before or after the fifth step.
  • the heating condition is 150 minutes for 60 minutes or more, or 160 minutes for 30 minutes or more.
  • the electroless plating film 5 is heated before the surface patterns 11 and 14 are formed by etching. Therefore, connection terminals 1 1 9, 1 2 1, Erosion by the etching solutions 122 and 141 can be prevented.
  • connection terminal can be polished by, for example, a method such as argon plasma or mechanical polishing of abrasive grains.
  • the multilayer electronic component mounting board 56 of the fourth embodiment has the same structure as that of the second embodiment except that a core pattern 19 is also provided inside the core board 21 as shown in FIG. It has a similar configuration.
  • the multilayer electronic component mounting board 56 has a core pattern 1
  • Core substrate 21 having 2, 13, and 19; insulating layers 22 and 23 provided on the upper and lower surfaces of core substrate 21; and surface patterns 11 and 14 provided on the surfaces of insulating layers 22 and 23. It has connection terminals 119, 121, 122, and 141 exposed inside the hole 29 and at the periphery thereof.
  • the core pattern 19 inside the core substrate 21 includes cover pads 198 and 199 that cover the bottom openings of the conduction holes 301 and 33. It is electrically connected to the connection terminal 122 provided on the surface of the core substrate 21 via the wall pattern 15 and the wall pad 123 (see FIG. 20).
  • Surface pattern 11 includes a bonding pad 115 for bonding solder balls 63 for external connection.
  • the core pattern 12 is a ring-shaped reinforcing land 128 surrounding the periphery of the middle part of the conduction hole 33, a covering pad 129 covering the bottom opening of the conduction hole 31, a connection terminal 121 and a wall pattern 15. And a connection terminal 122 (see FIG. 20). Note that the multilayer electronic component mounting board of the fourth embodiment has the same planar structure as that of the second embodiment.
  • connection terminals 121 and 122 are electrically connected to the electronic component 82 via a bonding wire 84.
  • the surfaces of the connection terminals 1 2 1 and 122 are formed by electroless plating film 5 formed by electroless Ni-Au plating or electroless Ni-Pd plating. Coated.
  • a core pattern 19 is formed between the insulating layers 210, and the core patterns 12, 13 and the core substrate 21 are formed as in the second embodiment.
  • the core substrate 21 is irradiated with a laser beam to form a conduction hole 301.
  • the inner wall of the conduction hole 301 is covered with a conductive film 67.
  • the upper and lower surfaces of the core substrate 21 are covered with insulating layers 22, 23 with the mounting holes 29 of the core substrate 21 opened.
  • the copper foil 1 is bonded to the surfaces of the insulating layers 22 and 23 via an adhesive sheet 24 made of a prepreg. Note that the adhesive sheet 24 and the copper foil 1 are previously formed with an opening 10 for exposing the mounting hole 29 before lamination. Thereby, the laminated board 20 is formed.
  • connection terminals 1 2 1 and 1 2 2 exposed inside the mounting holes 29 and the surface of the wall pattern 1 5 and the wall pads 1 2 3 and 1 3 1 Ni—Au plating or electroless Ni—Pd plating is performed to form an electroless plating film 5.
  • the laminate is heated for 150 minutes or more for 60 minutes or at 160 ° C. for 30 minutes or more.
  • the copper foil 1 is etched to form surface patterns 11 and 14.
  • the laminated plate 20 is irradiated with a laser beam to form holes 31 to 33 for conduction.
  • the surface of the core substrate 21 including the inner wall of the mounting hole 29 is coated with the chemical copper plating film 8.
  • the entire surface of the laminate 20 except for the conduction holes 31 to 33 is covered with a mask, and the inner wall of the conduction holes 31 to 33 is coated with a conductive film 67 by electroplating. Form.
  • the mask is removed, and the chemical copper plating film 8 is removed by soft etching or the like.
  • the formation of the solder resist 25, the bonding of the heat sink 81, and the bonding of the solder pole 63 are performed to obtain a multilayer electronic component mounting substrate 56.
  • the operation and effect of the present embodiment will be described.
  • the surface patterns 11 and 14 are formed by etching the copper foil. You. Therefore, corrosion of the connection terminal due to the etching solution is prevented.
  • the surface patterns 11 and 14 are formed by etching the copper foil 1.
  • the surface patterns 11 and 14 may be formed by coating the entire surface of the laminate 20 with a copper plating film and etching the copper plating film.
  • a multilayer electronic component mounting board according to a fifth embodiment of the present invention will be described with reference to FIGS.
  • the multilayer electronic component mounting board 56 of the fifth embodiment has concave portions in the openings 296 and 297 of the insulating layers 22 and 23 provided on the upper and lower surfaces of the core board 21. It has cutting traces 296 a and 297 a of the insulating layers 22 and 23 that are depressed. These cutting traces 296a and 296b are traces formed when the lids 2 18 and 219 provided to protect the pattern inside the mounting holes 29 are removed.
  • a core substrate 21 having core patterns 12 and 13 is formed as in the first embodiment.
  • the insulating layers 22 and 23 are formed on the upper and lower surfaces of the core substrate 21 to obtain a laminate 20.
  • An opening 296 having an opening area larger than the mounting hole 29 is previously formed in the insulating layer 22, and an opening 297 having an opening area smaller than the mounting hole 29 in the insulating layer 23. are formed in advance.
  • the copper foil 1 is attached to the upper and lower surfaces of the laminate 20 via an adhesive sheet.
  • the adhesive sheet is omitted in the drawings.
  • the mounting hole 29 is covered with the copper foil 1.
  • an etching process using a mask is performed to form opening holes 10 in the conduction hole forming regions 310, 320, and 330 of the copper foil 1.
  • a laser beam 45 is applied to the conduction hole forming region of the laminated plate 20 using a laser-oscillator 46 to have a diameter of 30 to 300 m as shown in FIG.
  • the conductive holes 31 to 33 are formed.
  • the surface of the laminate 20 including the inner walls of the conduction holes 31 to 33 was subjected to a chemical copper plating palladium catalyst application and an electrolytic copper plating to form a conductive coating 67. Form.
  • the copper foil 1 and the conductive film 67 are patterned to form surface patterns 11 and 14.
  • the surface pattern 11 includes a bonding pad 115 and a connection terminal 119.
  • the mounting holes 29 and the lids 2 18, 219 covering the periphery thereof are formed by patterning the copper foil 1 and the conductive film 67.
  • the insulating layers 2 2 and 2 3 around the mounting holes 29 are located outside the lids 2 18 and 2 19. Is removed by a counterbore. As a result, the lids 2 18 and 2 19 are removed along with the portions 2 2 a and 23 a of the insulating layers 22 and 23 around the mounting holes 29 and the mounting holes 29 are exposed. Is done. At this time, the insulating layers 22 and 23 have concave cutting marks 296a and 297a exposed on the inner side of the mounting hole 29.
  • the surface patterns 11 and 14 of the laminated board 20 are formed with the mounting holes 29 covered with the copper foil 1. Therefore, when the surface patterns 11 and 14 are formed, the etching liquid does not enter the inside of the mounting hole 29. Therefore, damage to the mounting hole 29 having a complicated pattern is prevented.
  • the lids 218 and 219 are removed together with portions 22a and 23a of the insulating layers 22 and 23 on the periphery of the mounting hole 29. Therefore, the lids 2 1 8 and 2 19 do not remain on the periphery of the mounting hole 29. Also, since no burrs are generated on the copper foil 1, high connection reliability between the bonding pads 121 and 122 and the bonding wires is ensured.
  • the surface patterns 11 and 14 are formed outside the openings 269 and 297 of the insulating layers 22 and 23. Therefore, a portion 22a, 22b of the insulating layers 22, 23 around the mounting hole 29 outside the wall surface 295 of the mounting hole 29 of the core substrate 21 without damaging the surface patterns 11 and 14. And lids 218, 219 are removed. In this case, since the insulating layers 22 and 23 are supported by the core substrate 21, the cutting operation is performed while maintaining a certain level of mechanical strength.
  • an ordinary build-up method in which a conduction hole is formed by irradiating ultraviolet rays and developing without using a laser may be applied.

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Description

明細書
多層プリント配線板及びその製造方法
技術分野
本発明は、 多層プリント配線板及びその製造方法に関し、 特に絶縁層の薄層化 とともに導通用孔の形成、 更にはエッチング液に対する配線板の保護に関する。 背景技術
近年、 多層プリント配線板において高速に信号を伝達させるために絶縁層を 薄くしてパターン層の間隔を短くすることが要求される。
図 1は従来例の多層プリント配線板の製造方法を示す。 その方法では、 絶縁基 板 9 1に導通用孔 9 2及び導体パターン 9 3が形成され、 その基板 9 1が複数積 層される。
しかしながら、 上記の方法では、 絶縁基板 9 1にあらかじめ導通用孔 9 2及び 導体パターン 9 3を形成する必要があるため、 絶縁基板 9 1の薄層化は困難であ つた。
図 2は薄い絶縁層を形成し得る従来例のビルトアップ法を示す。 ビルトアップ 法では、 導通用孔 9 2及び導体パターン 9 3を有する絶縁基板 9 1が準備され、 その基板 9 1の表面にプリプレダ等の絶縁層 9 1 1が積層される。 次いで、 絶縁 層 9 1 1の表面に導体パターン 9 3 1が形成され、 その後、 紫外線を照射して現 像を行うことにより導通用孔 9 2 1を絶縁層 9 1 1に形成する。 そして、 導通用 孔 9 2 1内にめっき膜 9 3 0が形成される。 この方法では、 薄い絶緣層が積層さ れるため、 導体パターン 9 3、 9 3 1の間の距離が短くなり、 信号の高速伝達が 可能となる。
しかし、 上記ビルトアップ法においては、 導通用孔形成の際に、 絶縁層 9 1 1 に樹脂が残って、 導通用孔 9 2 1の導通不良が発生するおそれがある。 そのため、 導通用孔 9 2 1を大きく形成する必要がある。 しかし、 この場合には、 導通用孔 の狭ピッチ化の支障となる。
又、 図 3に示すように搭載用穴 9 4を有する多層プリント配線板においては、 導通用穴 9 4を形成する際に搭載用穴 9 4において露出導体パターン 9 3が、 銅 箔のエッチング液に侵蝕される場合がある。 そのため、 搭載用穴 9 4において露 出したボンディングパッド 9 4 2へのボンディングワイヤーの接続性が低下する おそれがある。
本発明の第 1の目的は、 パターンの層間隔を短くし、 また導通信頼性に優れた 微小な導通用孔を容易に形成し得る多層プリント配線板及びその製造方法を提供 しょうとするものである。
本発明の第 2の目的は、 エッチング液に対する耐蝕性、 及びボンディングワイ ヤーに対する接続信頼性に優れた接続端子を有する多層電子部品搭載用基板及び その製造方法を提供しょうとするものである。 発明の開示
本発明の第 1の態様では多層プリント配線板の製造方法が提供される。 最初に 導通用孔の底部開口部を覆うためのパッドを含むコァパターンを有するコア基板 が準備される。 次に、 コア基板の表面に絶縁層が積層されて積層板が形成される。 次に、 導通用孔を形成する領域を除く積層板の表面に表面パターンが形成される。 そして、 積層板の導通用孔形成領域にレーザー光を照射してパッドによりその底 部開口部が覆われた導通用孔が形成される。 次に、 導通用孔の内部を含む絶縁層 の表面全体が薄状めつき膜により被覆される。 続いて、 導通用孔が開口した状態 で薄状めつき膜をマスクして導通用孔の内壁に導電性被膜が被覆され、 その後、 マスクが剥離される。 そして、 導電性被膜により被覆された部分を除く薄状めつ き膜が除去される。
本発明において最も注目すべきことは、 コア基板の表面に絶縁層を積層するビ ルトアップ法を行うこと、 また、 レーザ一光の照射により、 積層板にパッドに至 る導通用孔を穿設することである。
本発明において、 コアパターンは、 コア基板の表面又は内部に形成される 1層 又は 2層以上の導体パターンを意味する。 表面パターンは、 絶縁層の表面に形成 される導体パターンを意味する。 また、 後述においてパターンとは、 コアパター ン及び/又は表面パターンを意味する。
この方法によれば、 導通用孔及び表面パターン形成時に、 絶縁層はコア基板の により補強される。 従って、 絶縁層の薄膜化が可能となる。
導通用孔形成領域の中腹部は、 ランドにより囲まれていることが好ましい。 ラ ンドと、 導通用孔内壁を被覆する導電性被膜とは、 いずれも金属であるため、 両 者の熱膨張係数はほぼ同じである。 そのため、 熱衝撃により導電性被膜が導通用 孔の内壁から剥がれることが抑制される。
また、 導通用孔が比較的深くても、 導通用孔の中腹部にランドを設けることに より、 導通用孔の内壁に均一に薄状めつき膜が形成され、 導電信頼性が改善され る。
ランドは、 導通用孔の補強用にのみ用いる場合には同一層に位置するランドと コアパターンとは互いに絶縁される。 しかしながら、 同一層に位置するランドと コアパターンとを電気的に接続してもよい。
薄状めつき膜は、 0 . 0 1〜5 mの厚みを有することが好ましい。
上記コア基板は、 パターン及び穴形成可能な機械的強度を有する絶縁性の基板 であることが好ましい。 コア基板は、 ガラスファイバ一又はガラスクロスを充填 した樹脂基板を含む。 コア基板は、 コア基板の表面又は内部の少なくともいずれ かに形成されたコアパターンを有する。
絶縁層は、 3 0 ~ 1 5 0 /x mの厚みを有することが好ましい。
絶縁層は、 コア基板の片面又は両面に形成されてもよい。
また、 絶縁層は、 例えば、 ガラス： 7アイバ—又はガラスクロスに樹脂を含浸し 半硬化させてなるプリプレダを印刷、 塗布するか、 又はプリプレダのシートを敷 き、 その後プリプレダ内の樹脂を硬化させることにより形成することもできる。 導通用孔は、 3 0 m〜3 0 0 z mの直径を有することが好ましい。
薄状めつき膜は、 例えば、 銅等の導電材料からなる化学めつき膜、 スズめっき、 半田パラジウム触媒付与等、 又はこれらの積層構造からなることが好ましい。 ま た、 上記導電性被膜は、 銅等の導電材料からなる電気めつき膜、 化学めつき膜又 はこれらの積層構造からなることが好ましい。 本発明の第 2の態様の多層プリント配線板は、 コアパターンを有するコア基板 と、 該コア基板の表面を被覆する絶縁層と、 上記絶縁層の表面に設けられた表面 パターンと、 該表面パターンとコアパターンとを電気的に接続する導通用孔とを 備える。 コアパターンは、 上記導通用孔の底部開口部を被覆する被覆パッドを含 む。
本発明の第 3の態様では、 多層電子部品搭載用基板の製造方法が提供される。 最初に、 第 1工程において電子部品搭載用穴と、 搭載用穴とともに露出される接 続端子と、 導通用孔の底部開口部を覆うためのパッドとを含むコアパターンを有 するコア基板が準備される。 次に、 第 2工程において、 搭載用穴及び接続端子を 露出させた状態で、 コア基板の表面に絶縁層を積層して積層板が形成される。 第 3工程において、 接続端子の表面が無電解めつき膜により被覆される。 次に、 第 4工程において積層板の表面に金属層が形成される。 第 5工程において、 積層板 の導通用孔形成領域にレ一ザ一光を照射して、 パッドによりその底部開口部が覆 われた導通用孔が形成される。 第 6工程では導通用孔の内部に導電性被膜が形成 される。 第 7工程では、 金属層をエッチングして表面パターンが形成される。 そ して、 第- 3工程の後であってかつ第 7工程の前に、 積層板が加熱される。
本発明の第 3の態様では搭載用穴とともに露出された接続端子は、 無電解めつ き膜により被覆されている。 接続端子は好ましくは銅からなる。 しかしながら、 無電解めつき膜の中には、 接続端子に含まれる銅が侵入することがある。 銅は、 エッチング液に対する耐蝕性を低下させる物質である。 無電解めつき膜を加熱す ることにより無電解めつき膜の中の銅が膜表面に拡散する。 この結果、 無電解め つき膜の自己焼結が促されて、 緻密な膜構造が得られる。 このため、 表面パター ン形成時 （第 7工程） に用いられるエッチング液に対する、 無電解めつき膜の耐 蝕性が向上する。 従って、 搭載用穴の内部に露出した接続端子がエッチング液に より侵蝕されない。 よって、 接続端子に対する、 ボンディングワイヤー、 フリツ プチップ、 八ンダ接続等の接合強度が向上する。
本発明の第 4の態様では多層電子部品搭載用基板の製造方法が提供される。 最 初に第 1工程では、 電子部品搭載用穴と、 搭載用穴とともに露出される接続端子 と、 導通用孔の底部開口部を覆うためのパッドとを含むコアパターンを有するコ ァ基板が準備される。 次に、 第 2工程において、 搭載用穴及び接続端子を露出さ せた状態で、 コア基板の表面に絶縁層を積層して積層板が形成される。 第 3工程 において、 接続端子の表面が無電解めつき膜により被覆される。 次に、 第 4工程 において、 積層板の表面に金属層が形成される。 第 5工程において金属層をエツ チングすることにより表面パターンが形成される。 次に、 第 6工程において、 積 層板の導通用孔形成領域にレーザー光を照射して、 被覆パッドによりその底部開 口部が覆われた導通用孔が形成される。 次に、 第 7工程において、 導通用孔の内 部に導電性被膜が形成される。 そして、 第 3工程の後であってかつ第 5工程の前 に、 積層板が加熱される。
第 3の態様では、 表面パターンを形成した後に導通用孔が形成され、 第 4の態 様では、 導通用孔を形成した後に表面パターンが形成される。
第 4の態搽において第 2工程と第 3工程とはいずれを先に行なってもよい。 要 するに、 無電解めつき膜形成後で表面パターン形成前に積層板を加熱すればよい。
無電解めつき膜は、 無電解 N i一 A uめっきあるいは無電解 N i一 P dめっき により形成されることが好ましい。 これにより、 ワイヤ一ボンディングが可能と なる。
本発明の第 5の態様の多層電子部品搭載用基板は、 電子部品を搭載するための 搭載用穴と、 コアパターンを有するコア基板と、 コア基板の表面に配置された絶 縁層と、 絶縁層上に配置された表面パターンと、 コアパターンと表面パターンと を電気的に接続する導通用孔と、 搭載用穴とともに露出された接続端子とを備え る。 そして、 接続端子は、 無電解 N i— A uめっきあるいは無電解 N i _ P dめ つきにより形成された無電解めつき膜により被覆されている。 更に、 導通用孔の 底部開口部は、 パッドにより被覆されている。
本発明の第 6の態様では、 多層電子部品搭載用基板の製造方法が提供される。 最初に、 コアパターンと及び搭載用穴とを有するコア基板が準備される。 次に搭 載用穴に対応する絶縁層を有するコア基板の表面に積層することにより積層板が 形成される。 上記積層板の表面に、 上記搭載用穴を覆うようにして、 金属箔が被 覆される。 次に、 上記積層板に導通用孔が形成されるとともに該導通用孔の内壁 が導電性被膜により被覆される。 上記金属箔のパターンニングを fi1うことにより 表面パターンが形成されるとともに、 搭載用穴及びその周縁の絶縁層の一部を被 覆する蓋部が形成される。 そして、 上記搭載用穴の周縁における絶縁層の一部を 削り取ることにより上記蓋部が取り去られ、 これにより上記搭載用穴が露出する。
本発明において最も注目すべきことは、 ビルトアップ法によりコア基板の表面 に絶縁層を積層すること、 搭載用'穴を金属箔により被覆した状態で導通用孔の形 成、 導通用孔の導電性被膜による被覆、 及び表面パターンの形成を行うことであ る。 そのため、 搭載用穴の内部に露出しているボンディングパッド等のコアパタ ーンの一部が、 めっき液及びエッチング液により侵蝕されない。 また、 導通用孔 の形成時にコアパターンが損傷を受けない。
本発明の第 7の態様の多層電子部品搭載用基板は、 コアパターンを有するコア 基板と、 該コア基板の表面に配置された絶縁層と、 上記絶縁層の表面に配置され た表面パターンと、 該表面パターンとコアパターンとを電気的に接続する導通用 孔と、 上記コア基板に設けられた搭載用穴とを備える。 絶縁層は、 上記搭載用穴 に対応する開口部と、 開口部の周縁に形成された凹みを有する。 図面の簡単な説明
図 1は、 第 1の従来例の多層プリント配線板の製造方法を示す説明図。
図 2は、 第 2の従来例の多層プリント配線板の製造方法を示す説明図。
図 3は、 第 2の従来例の多層プリント配線板の製造方法を示す説明図。
図 4は、 本発明の第 1の実施の形態の多層プリント配線板の概略的な断面図。 図 5は、 図 4の多層プリント配線板のコア基板の断面図。
図 6は、 壁面パターンの形成方法を示すコア基板の断面図。
図 7は、 壁面パターンを有するコア基板の斜視図。
図 8は、 コアパターンを形成するためのマスクが形成されたコア基板の斜視 図。
図 9は、 コアパターンを有するコア基板の斜視図。 図 1 0は、 コアパターンを有するコア基板の断面図。
図 1 1は、 コアパターンを有するコア基板の平面図。
図 1 2〜図 1 8は、 本発明の第 1の実施の形態の多層のプリント配線板の製 造方法を示す断面図。
図 1 9は、 本発明の第 2の実施の形態の多層電子部品搭載用基板の概略的な 断面図。
図 2 0は、 図 1 9の多層電子部品搭載用基板の平面図。
図 2 1は、 コアパターンを有するコア基板の平面図。
図 2 2は、 壁面パターンの形成方法を示すコア基板の断面図。
図 2 3は、 壁面パターンを有するコア基板の斜視図。
図 2 4は、 コアパターンを有するコア基板の斜視図。
図 2 5〜図 3 1は、 本発明の第 2の実施の形態の多層電子部品搭載用基板の 製造方法を示す断面図。
図 3 2、 図 3 3は、 本発明の第 3の実施の形態の多層電子部品搭載用基板の 製造方法を示す断面図。
図 3 4は、 本発明の第 4の実施の多層電子部品搭載用基板の概略的な断面図。 図 3 5〜図 3 9は、 本発明の第 4の実施の形態の多層電子部品搭載用基板の 製造方法を示す断面図。
図 4 0は、 本発明の第 5の実施の形態の多層電子部品搭載用基板の概略的な 断面図。
図 4 1〜図4 6は、 本発明の第 5の実施の形態の多層電子部品搭載用基板の 製造方法を示す断面図。
図 4 7は、 積層板の電子部品搭載用穴周辺の拡大図。
図 4 8、 図 4 9は、 本発明の第 5の実施の形態の多層電子部品搭載用基板の 製造方法を示す断面図。 発明を実施するための最良の形態
(第 1の実施の形態） 本発明の第 1の実施の形態に係る多層プリント配線板の製造方法について、 図 4〜図 1 8を用いて説明する。
多層プリント配線板 50は、 図 4に示すごとく、 コアパターン 1 2、 1 3、 1 6を有するコア基板 2 1と、 コア基板 2 1の表面に積層された絶縁層 2 2と、 絶 縁層 22上に形成された表面パターン 1 1と、 導通用孔 30、 3 1とを有する。
導通用孔 30は、 コアパターン 1 3と表面パターン 1 1とを電気的に接続して いる。 導通用孔 3 1は、 コアパターン 12と表面パターン 1 1とを電気的に接続 している。 導通用孔 30の中腹部は、 リング状の補強ランド 1 1 0により囲まれ ている。
コアパターン 1 3、 1 1は、 それぞれ導通用孔 30、 3 1の底部開口部を覆う 被覆パッド 1 0 1、 1 1 1を有する。 表面パターン 1 1は、 導通用孔 3 0、 3 1 の開口部を囲むランド 1 20、 1 2 1を有する。
表面パターン 1 1は、 外部接続用の半田ポール 6 3を接合するためのパッド 1 25を有する。
また、 多層プリント配線板 50は、 その略中央部に電子部品を搭載するための 搭載用穴 29を有している。 搭載用穴 29の内壁には、 図 9に示すごとく、 複数 の壁面パターン 1 5が帯状に設けられている。 壁面パターン 1 5は、 コアパ夕一 ン 1 3と電気的に接続されている。 搭載用穴 2 9の周囲には、 コアパターン 1 2、 表面パターン 1 1、 壁面パターン 1 5と電気的に接続されたボンディングパッド 1 1 6、 1 26、 1 1 7が設けられている。
図 4に示すごとく、 搭載用穴 29の一方の開口部は放熱板 59により被覆され ている。 多層プリント配線板 50の表面は、 ソルダーレジスト 25により被覆さ れている。
次に、 上記多層プリント配線板の製造方法について説明する。
(1) コア基板の作製
まず、 図 5に示すごとく、 絶縁層 2 1 1, 2 1 2を有する絶縁基板を準備する。 絶縁層 2 1 1、 2 1 2は、 好ましくはエポキシ系、 ポリイミド系、 又はビスマレ イミドトリアジン系の樹脂に好ましくはガラスファイバ一若しくはガラスクロス からなる補強材が充填されたものである。 絶縁層 2 1 1 , 2 1 2の表面に、 銅箔 1を貼着する。 次いで、 露光、 エッチング等の処理を行うことにより、 絶縁層 2 1 2の片面上の銅箔 1のパターンニングを行い、 コアパターン 1 3を形成する。 その後、 絶縁層 2 1 1 、 2 1 2の残りの銅箔 1の所定の搭載用穴形成領域 2 9 0 に、 開口 1 0 0を形成する。
次いで、 絶縁層 2 1 2 , 2 1 1を好ましくはプリプレダ等の接着材 （図示略） を用いて接着して、 コア基板 2 1を得る。 コア基板 2 1の搭載用穴形成領域 2 9 0をルー夕一等の手段を用いて穿設し、 搭載用穴 2 9を形成する。
次いで、 図 6に示すごとく、 搭載用穴 2 9の内壁を含むコア基板 2 1の表面に、 化学めつき及び電気めつきを施して、 金属めつき膜 1 3 0を被覆する。 次いで、 コア基板 2 1の表面に、 ネガ型感光性樹脂からなるレジスト膜 7 1を被覆する。 次いで、 コア基板 2 1の上面及び下面に、 壁面パターン形成用のマスク 4 0を 載置する。 このマスク 4 0は、 搭載用穴 2 9を被覆するレジスト膜 7 1の一部 (壁面パターン非形成部分） を露光するためのスリツト 4 1を有する。
次いで、 コア基板 2 1に、 散乱光 4を照射する。 これにより、 レジスト膜 7 1 における、 壁面パターン非形成部分及び搭載用穴 2 9の縁部が感光する。
次いで、 マスク 4 0を取り去り、 レジスト膜 7 1を現像して、 壁面パターン非 形成部分及び壁面パッド非形成部分に対応するレジス卜膜 7 1を除去する。 次い で、 レジスト膜 7 1から露出した金属めつき膜 1 3 0及び銅箔 1をエッチングに より除去する。 これにより、 図 7に示すごとく、 搭載用穴 2 9の内壁にコア基板 2 1の露出面 2 9 1が形成されて、 該露出面 2 9 1の間に壁面パターン 1 5が形 成される。 また、 搭載用穴 2 9の周縁部には壁面パッド間の露出面 2 9 2が形成 される。
次いで、 コア基板 2 1の表面に残っているレジスト膜 7 1をアル力リ溶液によ り除去する。 これにより、 図 7に示すごとく、 壁面パターン 1 5及び銅箔 1が露 出する。
次いで、 図 8に示すごとく、 コア基板 2 1の表面にパターン形成用のマスク 4 2を載置する。 搭載用穴 2 9は、 マスク 4 2により被覆する。 次いで、 コア基板 2 1の表面の銅箔 1をエッチングする。 これにより、 図 9、 図 1 0に示すごとく、 コア基板 2 1の表面に壁面パッド 1 1 8、 ボンディングパッド 1 1 6、 1 1 7、 コアパターン 1 2、 1 6を形成する。 また、 図 1 1に示すごとく、 コア基板 2の 表面における導通用孔形成領域 300の周縁にはリング状の補強ランド 1 1 0が 形成されるとともに、 通用孔形成領域 3 1 0には円盤状の被覆パッド 1 1 1が形 成される。
(2) 積層板の形成
次いで、 図 1 2に示すごとく、 コア基板 2 1の表面に、 好ましくはプリプレダ を印刷して絶縁層 22を形成する。 プリプレダはガラスクロスに樹脂を含浸して 半硬化状態としたものである。 また、 絶縁層 22は、 ァラミ ド繊維不織布を含浸 したェポシキ樹脂を用いてもよい。 更にペースト状のソルダーレジストの印刷に より絶縁層を形成してもよい。 次に、 絶縁層 22に搭載用穴 29及びその周囲に 設けられたボンディングパッド 1 16、 1 1 7を露出させるための開口 229を 形成する。 絶縁層 22の厚みは、 好ましくは 30〜： 1 50 mである。 絶縁層 2 2の厚みが 30 m未満の場合には、 コアパターンと表面パターンとの間の絶縁 を確保することが困難となる場合がある。 また、 絶緑層の厚みが 1 50 / mを超 える場合には、 コアパターンと表面パターンとの層間隔が大きくなり、 電気信号 の迅速な伝達を妨げるおそれがある。
次いで、 絶縁層 22の表面に銅箔 1を貼着して、 積層板 20を得る。 銅箔 1に は、 絶縁層 22の開口 229と同程度の開口面積を有する開口 1 09が、 あらか じめ形成されている。
(3) 表面パターンの形成
次いで、 図 1 3に示すごとく、 銅箔 1の一部をエッチングにより除去して絶縁 層 22の表面に、 表面パターン 1 1及びボンディングパッド 1 26を形成すると ともに、 導通用孔形成領域 300, 3 1 0の周縁にはリング状のランド 1 20、 1 2 1を形成する。 また、 半田ボール接合用のパッド 1 25も形成される。 これ らのランド 1 20、 1 2 1は表面パターン 1 1と電気的に接続されている。
(4) 導通用孔の穿設 次いで、 図 1 3に示すごとく、 積層板 20における導通用孔形成領域 300、 3 1 0に、 レーザー発振装置 46を用いてレーザー光 4 5を照射する。 レーザ一 光 45は、 導通用孔形成領域 300, 3 1 0に対してスポット的に照射される。 レーザー光 45としては、 比較的大きな出力エネルギーを有する炭酸ガスレーザ 一、 基板に対する熱影響の少ないエキシマレーザ一等を用いることが好ましい。
レーザー 45の照射により絶縁層 22、 又は絶縁層 22及びノ若しくはコア基 板 2 1の一部が焼失除去され、 順次内方へ向かって孔が形成される。 そして、 レ 一ザ一光 45が導通用孔形成領域 300, 3 1 0に形成された孔の底部開口部を 覆う被覆パッド 1 0 1、 1 1 1に到達したときに、 これらパッド 10 1、 1 1 1 により反射される。 従って、 パッド 1 0 1、 1 1 1で孔形成の進行が停止する。 これにより、 図 14に示すごとく、 好ましくは直径 30 ^m〜300 mを有す る導通用孔 30、 3 1が形成される。 なお、 レーザー光の照射により、 絶縁層 2 2における余剰の樹脂を除去してもよい。 導通用孔 30、 3 1の直径が 30 m 未満の場合には、 導通用孔 30、 3 1内にめっき液が流入しにくくなり、 後述す る薄状めつき膜 60が均一に形成されず上下間の導通が取り難くなるおそれがあ る。 また、 300 mを超える場合には、 導通用孔 30、 3 1の狭ピッチ化、 並 びに導通用孔 30、 3 1及びパターン 1 1、 1 2の高密度実装が困難となる場合 がある。
(5) 薄状めつき膜の被覆
次いで、 搭載用穴 29及び導通用孔 30、 3 1の内壁を含む積層板 2 0の表面 に、 化学銅 （Cu) めっき、 又は化学錫 （S n) めっきを施す。 更にその表面に パラジウム （P d) 触媒を付与させて、 複数層からなる薄状めつき膜 60を形成 する。 これらの薄状めつき膜 60は、 好ましくは 0. 0 1〜 5 /zmの厚みを有す る。 薄状めつき膜 60の厚みが 0. 0 1 im未満の場合には、 導通用孔 30、 3 1の全内壁面に薄状めつき膜 60が形成されないおそれがある。 また、 5 mを 超える場合には、 導電性被膜形成後のエッチングによる除去が困難となる可能性 がある。
(6) 導通用孔内の導電性被膜の形成 次いで、 図 1 6に示すごとく、 積層板 2 0の表面に、 導通用孔 3 0、 3 1に対 応する開口孔 4 3 0、 4 3 1を有するマスク 4 3を積層し、 好ましくは電気めつ きあるいは化学めつきを行う。 これにより、 図 1 7に示すごとく、 導通用孔 3 0、 3 1の内壁に導電性被膜 6 7が形成される。
( 7 ) マスクの剥離
次いで、 溶剤によりマスク 4 3を溶解して除去する。
( 8 ) 薄状めつき膜の除去
次いで、 図 1 7に示すごとく、 導電性被膜 6 7が残るようにソフトエッチング により薄状めつき膜 6 0の一部、 すなわち導電性被膜 6 7により被覆されていな い部分を除去する。
( 9 ) 積層板の表面後処理
次いで、 図 1 8に示すごとく、 積層板 2 0の表面をソルダ一レジスト 2 5によ り被覆する。 このとき、 半田ボール接合用のパッド 1 2 5及びボンディングパッ ド 1 2 6、 1 1 6、 1 1 7及び壁面パターン 1 5はソルダ一レジスト 2 5に覆わ れず露出される。
次いで、 半田ポール接合用のパッド 1 2 5、 ボンディングパッド 1 2 6、 1 1 6、 1 1 7、 壁面パターン 1 5及び壁面パッド 1 1 8の表面に、 N i ZA uめつ きからなる接続用金属被膜 6 1を形成する。
次いで、 図 4に示すごとく、 パッド 1 2 5の表面に半田ボール 6 3を接合する。 また、 積層板 2 0の下面に搭載用穴 2 9を覆う放熱板 5 9を接着する。
以上により、 多層プリント配線板 5 0が得られる。
次に、 第 1の実施の形態の作用及び効果について説明する。
図 1 2に示すごとく、 コア基板 2 1の表面に絶縁層 2 2を積層した後に、 図 1 3、 図 1 4に示すごとく、 導通用孔 3 0、 3 1及び表面パターン 1 1が形成され る。 このとき、 絶縁層 2 2はコア基板 2 1により補強される。 従って、 絶縁層 2 2は導通用孔 3 0、 3 1及び表面パターン 1 1、 1 9の加工時の衝撃に十分に耐 えることができる。
そのため、 絶縁層 2 2の厚みを従来に比べて薄くすることが可能となる。 従つ て、 パターンの層間隔を短くでき、 信号伝達速度の高速化が実現される。
また、 絶縁層 2 2が積層されたコア基板 2 1は比較的肉厚であるため、 導通用 孔 3 0、 3 1及び表面パターン 1 1を形成する際に、 基板 2の操作が容易にかつ 確実に行われる。
また、 導通用孔形成領域 3 0 0、 3 1 0に対する導通用孔 3 0、 3 1の形成は、 レーザー光 4 5が被覆パッド 1 0 1、 1 1 1に達するまで行われる。 従って、 被 覆パッド 1 0 1、 1 1 1の上下方向において異なる位置に配置することにより、 異なる深さを有する導通用孔 3 0、 3 1が容易に形成される。
また、 レーザー光 4 5の照射によって、 微小な導通用孔 3 0、 3 1が形成され る。 また、 絶縁層 2 2の絶縁物質の残りもない。 従って、 被覆パッド 1 0 1、 1 1と導電性被膜 6 7との高い電気的接続信頼性が得られる。
このように第 1の実施形態によれば、 微小な導通用孔を確実に、 容易に穿設す ることができる。 また、 導通用孔の微小化によって、 導通用孔の狭ピッチ化及び 高密度実装が実現される。
更に、 図 1 2〜図 1 7に示す製造工程を繰り返すことにより、 表面パターン 1 1上に、 新たな表面パターン及び導通用孔を更に作製できる。 そのため、 多層プ リント配線板が容易に製造できる。
また、 図 1 1に示すごとく、 ランド 1 1 0は、 導通用孔形 3 0の中腹部周縁を 囲む。 そのため、 導通孔が比較的深くても導通用孔 3 0の内壁に薄状めつき膜 6 0及び導電性被膜 6 7が均一に形成され、 導電信頼性が改善される。 また、 補強 ランド 1 1 0、 薄状めつき膜 6 0及び導電性被膜 6 7はいずれも金属からなるた め、 これらの熱膨張係数はほぼ同じである。 そのため、 補強ランド 1 1 0は、 熱 衝撃による導電性被膜 6 7の剥がれを抑制する。
絶縁層は、 ァラミド繊維不織布等の繊維を含浸したェポシキ樹脂から形成され ることが好ましい。 これにより、 レーザ一照射時に絶縁層に硬直力が働かず、 レ —ザ一加工性が向上する。
なお、 第 1の実施の形態においては、 図 5〜図 9に示すごとく搭載用穴 2 9の 壁面に壁面パターン 1 5を形成したが、 壁面パターン 1 5のかわりに、 導通用孔 によりコア基板 2 1の上下間の導通を行ってもよい。
また、 本例においては、 コア基板 2 1の両側に絶縁層を形成し、 その両絶縁層 上に表面パターンを形成してもよい。
また、 コア基板に電子部品を搭載するための搭載用穴 29は、 貫通穴もしくは、 凹状の非貫通穴であってもよい。
(第 2の実施の形態）
本発明の第 2の実施の形態にかかる多層電子部品搭載用基板について、 図 1 9 〜図 3 1を用いて説明する。
本例の多層電子部品搭載用基板 55は、 図 1 9に示すごとく、 電子部品 82を 搭載するための搭載用穴 29と、 コアパターン 1 2、 1 3を有するコア基板 2 1 と、 コア基板 2 1の表面に配置された絶縁層 22、 23上に積層された表面バタ ーン 1 1、 14とを有する。
また、 多層電子部品搭載用基板 55は、 コアパターン 1 2、 1 3と表面パター ン 1 1、 14とを電気的に接続する導通用孔 3 1、 32、 33と、 搭載用穴 29 の内部及びその周縁に露出する接続端子 1 19、 1 2 1、 1 22、 14 1とを有 する。
接続端子 1 2 1、 1 22は、 無電解 N i一 Auめっきあるいは無電解 N i一 P dめっきにより形成された無電解めつき膜 5により被覆されている。
導通用孔 29の内壁には壁面パターン 1 5が形成されている。 壁面パターン 1 5の上下端は、 コア基板 2 1の上下面に形成された壁面パッド 1 23、 1 3 1と 接続されている。 また、 壁面パターン 1 5、 壁面パッド 1 23、 1 3 1も、 無電 解 N i—Auめっきあるいは無電解 N i— P dめっきにより形成された無電解め つき膜 5により被覆されている。
導通用孔 3 1、 32、 33の底部は、 被覆パッド 1 29、 1 38、 1 39によ り被覆されている。
表面パターン 1 1は、 図 1 9、 図 20に示すごとく、 外部接続用の半田ポール 63を接合するための接合パッド 1 1 5を含む。 多層電子部品搭載用基板 5 5の 下面には、 搭載用穴 29を被覆する放熱板 8 1が接着されている。 多層電子部品搭載用基板 5 5の表面は、 ソルダーレジスト 2 5により被覆され ている。
コアパターン 1 2は、 図 1 9、 図 2 1に示すごとく、 導通用孔 3 1の底部開口 部を覆う被覆パッド 1 2 9と、 導通用孔 3 3の中腹部を囲む補強ランド 1 2 8と、 接続端子 1 2 1、 1 2 2と、 接続端子 1 2 2と接続された壁面パッド 1 2 3とを 有する。
次に、 上記多層電子部品搭載用基板の製造方法について説明する。
第 1工程
まず、 コア基板としての絶縁基板を準備する。
次いで、 図 2 2に示すごとく、 コア基板 2 1の両面に銅箔 1を貼着する。 次い で、 搭載用穴形成用の搭載用穴 2 9をルーターを用いて穿設する。 次いで、 搭載 用穴 2 9の内壁を含むコア基板 2 1の表面に化学銅めつき及び電気銅めつきによ り金属めつき膜 1 3 0を被覆する。
次いで、 金属めつき膜 1 3 0の表面にレジスト膜 7を被覆する。 次いで、 スリ ット 4 1を有するマスク 4 0を用いてコア基板 2 1に散乱光 4を照射する。 次い で、 マスク 4 0を取り去り、 レジスト膜 7を選択的に除去する。 次いで、 レジス ト膜 7から露出した金属めつき膜 1 3 0及び銅箔 1をエッチングにより除去して 図 2 3に示すごとく、 壁面パターン 1 5と、 露出面 2 9 2とが形成される。
次いで、 レジスト膜 7をアルカリ溶液により除去して、 銅箔 1を露出させる。 次いで、 図 2 4に示すごとく、 搭載用穴 2 9を覆うマスク 4 2を用いて銅箔 1 をエッチングして図 2 5、 図 2 1に示すごとく、 コア基板 2 1の上面に、 接続端 子 1 2 1、 1 2 2、 壁面パッド 1 2 3、 被覆パッド 1 2 9、 補強ランド 1 2 8を 有するコアパターン 1 2を形成する。
被覆パッド 1 2 9は、 図 2 1に示すごとく、 導通用孔 3 1の底部開口部を覆う ために円盤形状に形成されたパターンである。 また、 補強ランド 1 2 8は、 導通 用孔 3 3の側壁を囲うリング状のパターンである。 また、 コア基板 2 1の下面に は、 図 2 5、 図 1 9に示すごとく、 円盤状の被覆パッド 1 3 8、 1 3 9及び壁面 パッド 1 3 1を含むコアパターン 1 3が形成される。 第 2工程
次いで、 図 2 6に示すごとく、 コア基板 2 1の両面に、 プリプレグを積層して 絶縁層 2 2、 2 3を形成して、 積層板 2 0を得る。 上面側の絶縁層 2 2に対応す るプリプレダには搭載用穴 2 9よりも大きな開口面積を有する開口 2 9 6が予め 形成され、 下面側の絶縁層 2 3に対応するプリプレダには搭載用穴 2 9よりも小 さな開口面積を有する開口 2 9 7が形成される。
第 3工程
次いで、 図 2 7に示すごとく、 搭載用穴 2 9の内部に露出した接続端子 1 2 1、 1 2 2、 及び壁面パターン 1 5及び壁面パッド 1 2 3、 1 3 1の表面に、 無電解 N i — A uめっきあるいは無電解 N i 一 P dめっきを施して無電解めつき膜 5を 形成する。
無電解 N i— A uめっきとは、 無電解めつ法により形成された、 ニッケルめつ き膜及び金めつき膜をいう。 上記無電解 N i — P dめっきとは、 無電解めつ法に より形成された、 ニッケルめっき膜及びパラジウムめっき膜をいう。
第 4工程
次いで、 図 2 8に示すごとく、 積層板 2 0の上面及び下面に、 プリプレダから なる接着シート 2 4を積層し、 その接着シート 2 4上に銅箔 1を貼着する。 この とき、 銅箔 1により搭載用穴 2 9を被覆する。
次いで、 図 2 9に示すごとく、 エッチングにより、 銅箔 1の導通用孔形成領域 3 1 0、 3 2 0、 3 3 0に開口 1 0を形成する。
第 5工程
次いで、 積層板 2 0の上記導通用孔形成領域 3 1 0、 3 2 0、 3 3 0にレーザ —光 4 5を照射して導通用孔 3 0〜3 3を形成する。 このとき導通用孔形成領域 3 1 0、 3 2 0、 3 3 0を除く積層板 2 0の表面全体は、 銅箔 1により被覆され ているため、 レーザー光 4 5により積層板 2 0は損傷しない。
第 6工程
次いで、 図 3 0 ( a ) に示すごとく、 導通用孔 3 1〜3 3の内壁を含む積層板 2 0の表面に、 化学銅めつき、 パラジウム触媒付与及び電気銅めつきを行い、 導 電性被膜 67を形成する。 このとき、 比較的深い導通用孔 33の中腹部を囲う強 ランド 1 28は、 、 化学めつきの析出を促進し、 導通用孔 33の内壁に導電性被 膜 6 7が均一に形成される。 これは、 補強ランド 1 28と表面パターン 1 1との 間、 補強ランド 1 28と導体パターン 1 3との間が短くなり導電部材の間隔が短 縮化されるからである。
次いで、 図 30 (b) に示すごとく、 積層板 20を 1 50で、 60分間以上、 又は 1 60でで 30分間以上加熱する。
第 7工程
次いで、 図 3 1に示すごとく、 銅箔 1にエッチングを施して、 接続端子 1 1 9. 及び半田ポール接合用の接合パッド 1 1 5を有する表面パターン 1 1と、 接続端 子 141を有する表面パターン 14とを形成する。
その後、 図 1 9に示すごとく、 積層板 20の表面に、 ソルダーレジスト 2 5を 被覆する。 次いで、 接合パッド 1 1 5、 接続端子 1 1 9、 1 41、 1 2 1、 1 2 2、 壁面パッド 1 23、 1 3 1、 壁面パターン 1 5の表面に、 ニッケルノ金めつ き膜からなる金属被膜 6 1を形成する。 次いで、 接合パッド 1 1 5の表面に金属 被膜 6 1を介して、 半田ポール 63を接合する。 また、 積層板 20の下面に、 搭 載用穴 29を被覆する金属製の放熱板 8 1をエポキシ系等の絶緣性樹脂からなる 接着剤 85により接着する。 これにより、 放熱板 8 1の上面は、 搭載用穴 29の 底部開口部を覆い、 その表面には銀ペースト等の接着剤 83により電子部品 82 が接着される。
以上により、 本例の多層電子部品搭載用基板 5 5が得られる。
次に、 本例の作用及び効果について説明する。
図 27に示すごとく、 搭載用穴 29の内部に露出した接続端子 12 1、 1 22 は、 無電解めつき膜 5により被覆した後、 加熱される。 加熱により、 無電解めつ き膜 5の中に接続端子の銅が侵入した場合、 銅が膜 5の表面に拡散する。 従って、 無電解めつき膜 5の自己焼結が促され、 緻密な膜構造が得られる。 このため、 表 面パターン形成時にエッチング液に対する、 無電解めつき膜 5の耐蝕性が向上す る。 従って、 搭載用穴 2 9の内部に露出した接続端子 1 2 1、 1 22の表面が侵 蝕されない。 よって、 接続端子に対する、 ボンディングワイヤ一 8 4の接合強度 が向上する。
また、 接続端子 1 2 1、 1 2 2の表面は、 無電解めつき膜 5により被覆されて いるため、 耐蝕性に優れていると共に、 めっき用リードを必要としない。
積層板 2 0の加熱は、 1 5 0で〜 2 5 0での温度で行うことが好ましい。 これ により、 接続端子 1 2 1 、 1 2 2の耐蝕性が高められる。 一方、 1 5 0で未満の 場合には、 無電解めつき膜 5内における金の拡散が不十分となりエッチング液に より接続端子が腐蝕するおそれがある。 また、 2 5 0 "Cを超える場合には、 絶縁 層 2 2、 2 3への熱影響が大きくなるおそれがある。 そのため、 加熱処理を短時 間で行う必要がある。
なお、 壁面パターン 1 5及び壁面パッド 1 2 3、 1 3 1は必要に応じて形成さ れなくてもよい。
また、 コア基板 2 1の片面だけに絶縁層を介して表面パターンを設けてもよい t また、 第 2工程と第 3工程はいずれを先に行なってもよい。 要するに、 無電解 めっき膜 5形成後で表面パターン 1 1 、 1 4形成前に積層板 2 0を加熱すればよ い。
(第 3の実施の形態）
第 3の実施の形態においては、 図 3 2に示すごとく、 積層板 2 0に導通用孔 3 1 、 3 2、 3 3を穿設する第 5工程を行った後に、 図 3 3に示すごとくめつき処 理により金属層 3 0 0を形成する第 4工程を行っている。
即ち、 第 2の実施の形態における第 1工程から第 3工程を行なった後に第 5ェ 程を行い、 その後第 4工程を行う。 積層板の加熱は、 第 4工程の前、 第 5工程の 前又は後に行う。 加熱条件は、 1 5 0で、 6 0分間以上、 又は 1 6 0でで 3 0分 間以上とする。
次いで、 第 2の実施の形態の第 6工程から第 7工程を行なう。 その他は、 第 2 の実施の形態と同様である。
第 3の実施の形態では、 表面パターン 1 1 、 1 4をエッチングにより形成する 前に、 無電解めつき膜 5を加熱している。 そのため、 接続端子 1 1 9、 1 2 1 、 122、 141のエッチング液による侵蝕を防止できる。
積層板 20の加熱の後であって、 表面パターン 1 1、 14の形成の前に、 無電 解めつき膜 5の表面を研磨することが好ましい。 これにより、 無電解めつき膜 5 の中の銅が除去される。 そのため、 銅を含んだエッチング液による接続端子 12
1、 122の腐蝕が効果的に防止される。 接続端子の研磨は、 例えば、 アルゴン プラズマ、 研磨砥粒等の機械的研磨等の方法を用いることができる。
(第 4の実施の形態）
第 4の実施の形態の多層電子部品搭載用基板 56は、 図 34に示すごとく、 コ ァ基板 21の内部にもコアパターン 1 9を設けている点を除いて、 第 2の実施の 形態と同様の構成である。
即ち、 多層電子部品搭載用基板 56は、 図 34に示すごとく、 コアパターン 1
2、 13、 19を有するコア基板 21と、 コア基板 21の上面、 下面に設けられ た絶縁層 22、 23と、 絶縁層 22、 23の表面に設けられた表面パターン 1 1、 14と、 搭載用穴 29の内部及びその周縁に露出する接続端子 1 19、 121、 122、 141とを有する。
コア基板 21の内部のコアパターン 19は、 導通用孔 30 1、 33の底部開口 部を覆う被覆パッド 1 98、 1 99を含む。 壁面パターン 1 5及び壁面パッド 1 23を介してコア基板 2 1の表面に設けた接続端子 122と電気的に接続されて いる （図 20参照） 。
表面パターン 1 1は、 外部接続用の半田ボール 63を接合するための接合パッ ド 1 15を含む。 コアパターン 12は、 導通用孔 33の中腹部の周縁を囲むリン グ状の補強ランド 128と、 導通用孔 31の底部開口部を覆う被覆パッド 129 と、 接続端子 12 1と壁面パターン 15と接続する壁面パッド 123と、 接続端 子 122とを有している （図 20参照） 。 なお、 第 4の実施の形態の多層電子部 品搭載用基板は、 第 2の実施の形態と同じ平面構造を有する。
接続端子 1 21、 122は、 電子部品 82とボンディングワイヤー 84を介し て電気的に接続されている。 接続端子 1 2 1、 122の表面は無電解 N i -Au めっきあるいは無電解 N i一 P dめっきにより形成された無電解めつき膜 5によ り被覆されている。
次に、 上記多層電子部品搭載用基板の製造方法について説明する。 _
第 1工程
まず、 図 3 5に示すごとく、 絶縁層 2 1 0の間にコアパターン 1 9を形成し、 第 2の実施の形態と同様にコアパターン 1 2、 1 3及びコア基板 2 1を形成する。 次いで、 コア基板 2 1にレーザ一を照射して導通用孔 3 0 1を形成する。 そし て導通用孔 3 0 1の内壁を導電性被膜 6 7により被覆する。
第 2工程
次いで、 図 3 6 ( a ) に示すごとく、 コア基板 2 1の搭載用穴 2 9が開口した 状態で、 コア基板 2 1の上面及び下面に絶縁層 2 2、 2 3を被覆する。
第 3工程
次いで、 絶縁層 2 2、 2 3の表面に、 プリプレダからなる接着シート 2 4を介 して銅箔 1を接着する。 なお、 接着シート 2 4及び銅箔 1には、 積層前に予め搭 載用穴 2 9を露出させるための開口 1 0が予め形成されている。 これにより、 積 層板 2 0が形成される。
第 4工程- 次に、 搭載用穴 2 9の内部に露出した接続端子 1 2 1、 1 2 2、 及び壁面パタ ーン 1 5及び壁面パッド 1 2 3、 1 3 1の表面に、 無電解 N i — A uめっきある いは無電解 N i 一 P dめっきを施して無電解めつき膜 5を形成する。
次いで、 図 3 6 ( b ) に示すごとく、 積層板を 1 5 0 、 6 0分間以上、 又は 1 6 0でで 3 0分間以上加熱する。
第 5工程
次いで、 図 3 7に示すごとく、 銅箔 1をエッチングして、 表面パターン 1 1、 1 4を形成する。
第 6工程
次いで、 図 3 8に示すごとく、 積層板 2 0にレーザー光を照射して、 導通用孔 3 1〜3 3を穿設する。 次いで、 搭載用穴 2 9の内壁を含むコア基板 2 1の表面 に化学銅めつき膜 8を被覆する。 第 7工程
次いで、 図 39に示すごとく、 導通用孔 3 1 ~33を除く積層板 20の全表面 をマスクで被覆して、 導通用孔 3 1〜33の内壁に電気めつき処理により導電性 被膜 67を形成する。 次いで、 マスクを除去し化学銅めつき膜 8をソフトエッチ ング等により除去する。
その後、 図 34に示すごとく、 ソルダーレジスト 25の形成、 放熱板 8 1の接 着、 及び半田ポール 63の接合を行い、 多層電子部品搭載用基板 56を得る。 次に、 本例の作用及び効果について説明する。
第 4の実施の形態においては、 無電解めつき膜 5により被覆された接続端子 1 2 1、 1 23、 141を加熱した後に、 銅箔のエッチング処理により表面パター ン 1 1、 14が形成される。 そのため、 エッチング液による接続端子の腐食が防 止される。
なお、 第 4の実施の形態においては、 図 36 (a) に示すごとく、 表面パ夕一 ン 1 1、 14を銅箔 1のエッチングにより形成している。 しかしながら、 積層板 20の全面を銅めつき膜により被覆し、 その銅めつき膜をエッチングすることに より表面パターン 1 1、 14を形成してもよい。
(第 5の実施の形態）
本発明の第 5の実施形態の多層電子部品搭載用基板について、 図 40〜図 49 を用いて説明する。
第 5の実施の形態の多層電子部品搭載用基板 56は、 図 40に示すごとく、 コ ァ基板 2 1の上下面に設けられた絶縁層 22、 23の開口部 296、 29 7は、 凹状に窪む絶縁層 22、 23の切削跡 296 a、 297 aを有する。 この切削跡 296 a, 296 bは、 搭載用穴 29内部のパターンを保護するために設けられ た蓋部 2 1 8, 2 19を除去する際に形成された跡である。
(1) コア基板の作製
図 4 1に示すように第 1実施形態と同様にコアパターン 1 2、 1 3を有するコ ァ基板 2 1を形成する。
(2) 積層板の形成 次いで、 図 4 2に示すごとく、 コア基板 2 1の上面及び下面に絶縁層 2 2、 2 3を形成して、 積層板 2 0を得る。 絶縁層 2 2には搭載用穴 2 9よりも大きな開 口面積を有する開口 2 9 6が予め形成され、 絶縁層 2 3には搭載用穴 2 9よりも 小さな開口面積を有する開口 2 9 7が予め形成されている。
( 3 ) 金属箔の被覆
次いで、 積層板 2 0の上面及び下面に接着シートを介して銅箔 1を貼着する。 なお、 第 5の実施形態では図面中に接着シートは省略されている。 このとき、 銅 箔 1により、 搭載用穴 2 9は被覆される。
次いで、 図 4 3に示すごとく、 マスクを用いたエッチング処理を行って銅箔 1 の導通用孔形成領域 3 1 0、 3 2 0、 3 3 0に、 開口孔 1 0を形成する。
( 4 ) 導通用孔の形成
次いで、 積層板 2 0の上記導通用孔形成領域に、 レーザ一発振装置 4 6を用い てレーザー光 4 5を照射して、 図 4 4に示すごとく、 直径 3 0〜3 0 0 mを有 する導通用孔 3 1 ~ 3 3を形成する。
次いで、 図 4 5に示すごとく、 導通用孔 3 1〜3 3の内壁を含む積層板 2 0の 表面に、 化学銅めつきパラジウム触媒付与及び電気銅めつきを行い、 導電性被膜 6 7を形成する。
( 5 ) 表面パターン及び蓋部の形成
次いで、 図 4 6、 図 4 7に示すごとく、 銅箔 1及び導電性被膜 6 7のパターン ニングを行い、 表面パターン 1 1、 1 4を形成する。 表面パターン 1 1は、 接合 パッド 1 1 5及び接続端子 1 1 9を含む。 また、 積層板 2 0の上面及び下面には、 銅箔 1及び導電性被膜 6 7のパターニングにより、 搭載用穴 2 9及びその周縁を 被覆する蓋部 2 1 8 , 2 1 9を形成する。
( 6 ) 蓋部の除去
次いで、 図 4 8、 図 4 9に示す破線枠 Aにて示されるように、 蓋部 2 1 8、 2 1 9よりも外側において、 搭載用穴 2 9の周縁の絶縁層 2 2、 2 3を、 ザグリ加 ェにより除去する。 これにより、 搭載用穴 2 9の周縁の絶縁層 2 2、 2 3の一部 2 2 a, 2 3 aとともに、 蓋部 2 1 8、 2 1 9が除去され、 搭載用穴 2 9が露出 される。 このとき、 絶縁層 22、 23は、 搭載用穴 29の内部側に露出する凹状 の切削跡 296 a、 297 aを有する。
(7) 積層板の表面後処理
次いで、 図 40に示すごとく、 積層板 20の表面に、 ソルダ一レジスト 25を 形成した後、 N i ZAuめっきからなる接続用金属被膜 61の形成、 半田ボール 63の接合、 放熱板 59の接着を行い、 多層電子部品搭載用基板 56を得る。 次に、 本例の作用及び効果について説明する。
図 45〜図 47に示すごとく、 搭載用穴 29を銅箔 1により被覆した状態で積 層板 20の表面パターン 1 1、 14が形成される。 そのため、 表面パターン 1 1、 14形成時に、 搭載用穴 29の内部にエッチング液が浸入しない。 それゆえ、 複 雑なパターンを有する搭載用穴 29の損傷が防止される。
また、 蓋部 21 8、 219は、 搭載用穴 29の周縁の絶縁層 22、 23の一部 22 a, 23 aとともに取り除かれる。 それゆえ、 搭載用穴 29の周縁に蓋部 2 1 8, 2 19が残ることはない。 また、 銅箔 1のバリも発生しないので、 ボンデ イングパッド 121、 122とボンディングワイヤーとの高い接続信頼性が確保 される。
また、 図 49 (a) 、 (b) に示すごとく、 表面パターン 1 1、 14は、 絶縁 層 22、 23の開口 269、 297よりも外側に形成されている。 従って、 表面 パターン 1 1、 14を傷つけることなく、 コア基板 21の搭載用穴 29の壁面 2 95よりも外側において、 搭載用穴 29の周縁の絶縁層 22、 23の一部 22 a、 22 bと蓋部 218、 219が除去される。 この場合、 絶緣層 22、 23はコア 基板 21により支持されているので、 ある程度の機械的強度を保持しつつ削取作 業が行われる。
第 5の実施形態では、 レーザ一を用いることなく紫外線照射して現像すること により導通用孔を形成する通常のビルドアップ法が適用されてもよい。

Claims

請求の範囲
1. 多層プリント配線板を製造する方法であって、
導通用孔の底部開口部を被覆するためのパッドを含むコアパターンを有するコ ァ基板を準備する工程と、
上記コア基板の表面に絶縁層を積層して積層板を形成する工程と、
上記導通用孔を形成する領域を除く上記積層板の表面に表面パターンを形成す る工程と、
上記積層板の導通用孔形成領域にレーザ一光を照射して上記パッドによりその 底部開口部が覆われた導通用孔を形成する工程と、
上記導通用孔の内部を含む上記絶縁層の表面全体を薄状めつき膜により被覆す る工程と、
上記導通用孔が開口した状態で上記薄状めつき膜をマスクして、 導通用孔の内 壁に導電性被膜を被覆する工程と、
上記マスクを剥離する工程と、
上記導電性被膜により被覆された部分を除く上記薄状めつき膜を除去する工程 とを備えることを特徴とする多層プリント配線板の製造方法。
2. 請求項 1において、 上記コアパターンは上記導通用孔の中腹部を囲うラ ンドを含むことを特徴とする多層プリント配線板の製造方法。
3. 請求項 1又は 2において、 上記薄状めつき膜は、 0. 0 1〜5 //mの厚 みを有することを特徴とする多層プリント配線板の製造方法。
4. 請求項 1〜 3のいずれか 1項において、 上記絶縁層は、 3 0〜 1 5 0 mの厚みを有することを特徴とする多層プリント配線板の製造方法。
5. 請求項 1〜4のいずれか 1項において、 上記導通用孔は、 30 im〜3 0 0 mの直径を有することを特徴とする多層プリント配線板の製造方法。
6 . コアパターンを有するコア基板と、
上記コア基板の表面を被覆する絶縁層と、
上記絶縁層の表面に設けられた表面パターンと、
上記表面パターンとコアパターンとを電気的に接続する導通用孔とを備え、 上記コアパターンは、 上記導通用孔の底部開口部を被覆するパッドを含むこと を特徴とする多層プリント配線板。
7 . 請求項 6において、 上記コアパターンは上記導通用孔の中腹部を囲うラ ンドを含むことを特徴とする多層プリント配線板
8 . 請求項 6において、 上記絶縁層は、 3 0〜1 5 0 の厚みを有するこ とを特徴とする多層プリント配線板。
9 . 請求項 6〜 8のいずれか 1項において、 上記導通用孔は、 3 0〜3 0 0 Lt mの直径を有することを特徴とする多層プリント配線板。
1 0 . 請求項 6〜 9のいずれか 1項において、 上記多層プリント配線板は、 電子部品を搭載するための搭載用穴を有することを特徴とする多層プリント配線 板。
1 1 . 多層電子部品搭載用基板の製造方法であって、
電子部品搭載用穴と、 搭載用穴とともに露出される接続端子と、 導通用孔の底 部開口部を覆うためのパッドとを含むコアパターンを有するコア基板を準備する 第 1工程と、
上記搭載用穴及び上記接続端子を露出させた状態で、 上記コア基板の表面に絶 縁層を積層して積層板を形成する第 2工程と、 上記接続端子の表面を無電解めつき膜により被覆する第 3工程と、
上記積層板の表面に金属層を形成する第 4工程と、
上記積層板の導通用孔形成領域にレーザ一光を照射して、 パッドにより底部開 口部が覆われた導通用孔を形成する第 5工程と、
上記導通用孔の内部に導電性被膜を形成する第 6工程と、
上記金属層をエッチングして表面パターンを形成する第 7工程と、
上記接続端子の表面を無電解めつき膜により被覆する第 3工程の後であってか つ上記表面パターンを形成する第 7工程の前に、 上記積層板を加熱する工程とを 備えることを特徴とする多層電子部品搭載用基板の製造方法。
1 2 . 多層電子部品搭載用基板の製造方法であって、
電子部品搭載用穴と、 搭載用穴とともに露出された接続端子と、 導通用孔の底 部開口部を覆うためのパッドとを含むコアパターンを有するコア基板を準備する 第 1工程と、
上記搭載用穴及び上記接続端子を露出させた状態で、 上記コア基板の表面に絶 緣層を被覆して積層板と形成する第 2工程と、
上記接続端子の表面を無電解めつき膜により被覆する第 3工程と、
上記積層板の表面に金属層を形成する第 4工程と、
上記金属層をエッチングして表面パターンを形成する第 5工程と、
上記積層板の導通用孔形領域分にレーザー光を照射して、 パッドにより底部開 口部が覆われた導通用孔を形成する第 6工程と、
上記導通用孔の内部に導電性被膜を形成する第 7工程と、
上記接続端子の表面を無電解めつき膜により被覆する第 3工程の後であってか つ上記表面パターンを形成する第 5工程の前に、 上記積層板を加熱することを特 徵とする多層電子部品搭載用基板の製造方法。
1 3 . 請求項 1 1又は 1 2において、 上記積層板の加熱は、 1 5 0 〜2 5 0での温度で行うことを特徴とする多層電子部品搭載用基板の製造方法。
14. 請求項 1 1〜 1 3のいずれか 1項において、 上記無電解めつき膜は、 無電解 N i _Auめっきあるいは無電解 N i一 P dめっきにより形成することを 特徴とする多層電子部品搭載用基板の製造方法。
15. 請求項 1 1〜 14のいずれか 1項において、 上記接続端子は、 銅箔か らなることを特徴とする多層電子部品搭載用基板の製造方法。
16. 請求項 1 1~1 5のいずれか 1項において、 上記積層板の加熱の後で あって、 上記表面パターンの形成の前に、 無電解めつき膜の表面を研磨すること を備える多層電子部品搭載用基板の製造方法。
1 7. 請求項 1 1〜 16のいずれか 1項において、 上記積層板の導通用孔形 成領域にレーザ一光を照射する前に、 金属層における該導通用孔形成領域に、 開 ロ孔を形成する工程を備える多層電子部品搭載用基板の製造方法。
18. 電子部品を搭載するための搭載用穴と、
コアパターンを有するコア基板と、
該コア基板の表面に配置された絶緣層と、
絶縁層上に配置された表面パターンと、
上記コアパターンと上記表面パターンとを電気的に接続する導通用孔と、 搭載用穴とともに露出された接続端子とを備え、
上記接続端子は、 無電解 N i—Auめっきあるいは無電解 N i _P dめっきに より形成された無電解めつき膜により被覆されており、
上記コアパターンは上記導通用孔の底部開口部を覆うパッドを含むことを特徴 とする多層電子部品搭載用基板。
19. 請求項 18において、 上記接続端子は、 銅箔からなることを特徴とす る多層電子部品搭載用基板。
2 0 . 多層電子部品搭載用基板の製造方法であって、
コァパターンと電子部品搭載用穴とを有するコァ基板を準備する工程と、 搭載用穴と対応する開口部を有する絶縁層を上記コア基板の表面に積層して、 積層板を形成する工程と、
上記積層板の表面に、 上記搭載用穴を覆うようにして、 金属箔を被覆する工程 と、
上記積層板に導通用孔を形成するとともに該導通用孔の内壁を導電性被膜によ り被覆する工程と、
上記金属箔のパターンニングを行い、 表面パターンを形成するとともに、 搭載 用穴及びその周縁の絶縁層の一部を被覆する蓋部を形成する工程と、
上記搭載用穴の周縁における絶縁層の一部を削り取ることにより上記蓋部を取 り去り、 これにより上記搭載用穴を露出させる工程とを備えることを特徴とする 多層電子部品搭載用基板の製造方法。
2 1 . 請求項 2 0において、 上記表面パターンは、 絶縁層の開口部よりも外 側に形成されていることを特徴とする多層電子部品搭載用基板の製造方法。
2 2 . コアパターンを有するコア基板と、
上記コア基板の表面に配置された絶縁層と、
上記絶縁層の表面に設けられた表面パターンと、
該表面パターンとコアパターンとを電気的に接続する導通用孔と、
上記コア基板に設けられた搭載用穴とを備え、
上記絶縁層は、 上記搭載用穴に対応する開口部と、 該開口部の周縁に形成され た凹みを有することを特徴とする多層電子部品搭載用基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327499C (zh) * 2001-12-18 2007-07-18 Lg电子株式会社 制造半导体组件的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030088195A1 (en) * 2001-11-02 2003-05-08 Vardi Gil M Guidewire having measurement indicia
JP2006222386A (ja) * 2005-02-14 2006-08-24 Toshiba Corp プリント配線板、プリント回路基板、電子機器
WO2007016642A2 (en) * 2005-07-29 2007-02-08 Foster-Miller, Inc. Dual function composite system and method of making same
JP4171499B2 (ja) * 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US20110024898A1 (en) * 2009-07-31 2011-02-03 Ati Technologies Ulc Method of manufacturing substrates having asymmetric buildup layers
KR101097628B1 (ko) * 2010-06-21 2011-12-22 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
KR101374770B1 (ko) * 2013-11-22 2014-03-17 실리콘밸리(주) 금속 박판의 적층을 이용한 반도체 검사 패드 및 제조방법
JP6862087B2 (ja) 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
CN110726765B (zh) * 2019-12-17 2020-05-05 深圳市刷新智能电子有限公司 一种石墨烯生物传感器电极

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106769A (ja) * 1993-10-08 1995-04-21 Ibiden Co Ltd 電子部品搭載用多層基板の製造方法
JPH07312476A (ja) * 1994-05-18 1995-11-28 Sumitomo Metal Mining Co Ltd プリント配線板の製造方法
JPH0837378A (ja) * 1994-07-21 1996-02-06 Hitachi Chem Co Ltd キャビティ付多層配線板の製造法
JPH0897563A (ja) * 1994-09-27 1996-04-12 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH09246724A (ja) * 1996-03-04 1997-09-19 Hitachi Chem Co Ltd 多層プリント配線板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775573A (en) * 1987-04-03 1988-10-04 West-Tronics, Inc. Multilayer PC board using polymer thick films
US5235211A (en) * 1990-06-22 1993-08-10 Digital Equipment Corporation Semiconductor package having wraparound metallization
US5414224A (en) * 1991-04-01 1995-05-09 Filial Vsesojuznogo Nauchno Issledovatelskogo Instituta Multilayer printed circuit board and method of manufacturing same
US5339217A (en) * 1993-04-20 1994-08-16 Lambda Electronics, Inc. Composite printed circuit board and manufacturing method thereof
US5382759A (en) * 1993-09-28 1995-01-17 Trw Inc. Massive parallel interconnection attachment using flexible circuit
JP4000609B2 (ja) * 1995-12-22 2007-10-31 イビデン株式会社 電子部品搭載用基板及びその製造方法
JPH09266268A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置のパッケージ
JPH10275966A (ja) * 1997-01-30 1998-10-13 Ibiden Co Ltd プリント配線板及びその製造方法
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106769A (ja) * 1993-10-08 1995-04-21 Ibiden Co Ltd 電子部品搭載用多層基板の製造方法
JPH07312476A (ja) * 1994-05-18 1995-11-28 Sumitomo Metal Mining Co Ltd プリント配線板の製造方法
JPH0837378A (ja) * 1994-07-21 1996-02-06 Hitachi Chem Co Ltd キャビティ付多層配線板の製造法
JPH0897563A (ja) * 1994-09-27 1996-04-12 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH09246724A (ja) * 1996-03-04 1997-09-19 Hitachi Chem Co Ltd 多層プリント配線板の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1043921A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327499C (zh) * 2001-12-18 2007-07-18 Lg电子株式会社 制造半导体组件的方法

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