WO1999004424A1 - Semiconductor device, mounting structure thereof and method of fabrication thereof - Google Patents

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WO1999004424A1
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semiconductor device
pyramid
substrate
electrodes
semiconductor chip
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PCT/JP1998/003177
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Takayoshi Watanabe
Hidetaka Shigi
Susumu Kasukabe
Terutaka Mori
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Hitachi, Ltd.
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Definitions

  • the present invention relates to a semiconductor chip mounting technique, and more particularly, to a semiconductor device in which a pyramid shape as a protruding electrode is formed on a semiconductor chip at a high density so that the semiconductor device can be mounted on a substrate, a mounting structure thereof, and a manufacturing method thereof.
  • the wire bonding method of connecting wire bonding provided around the semiconductor chip to connect to an external circuit has already reached its limit.
  • the wire bonding method has the drawback that the wiring in the internal area is routed to the bonding pad in the peripheral area, so the wiring length is long and the signal transmission speed is delayed. It is not suitable as a method.
  • the key is to reduce the internal connection area, and in this regard, flip-chip connection, which can limit the connection area on the chip, is attracting attention as a promising connection technology.
  • the flip-chip method has an advantage in that terminals can be provided not only in the vicinity of the chip but also in an internal region, so that the number of pins in the chip can be increased.
  • the flip-chip method can shorten the wiring length on the chip as compared with the wire-pounding method, and thus has the advantage of accelerating the speedup of the logic LSI. Therefore, a bump electrode is formed on a chip by a conventional flip chip method.
  • a method described in JP-A-6-268201 is known.
  • the above-mentioned conventional method of forming bump electrodes on a chip by the flip-chip method uses a chip itself, such as a photolithography process, a multi-layer metal film formation process, and a heat treatment process for melting solder in a state cut into a semiconductor chip. Will be changed under severe conditions. In addition, the time required to complete the process is long, which reduces the yield due to defects that were originally good chips under severe conditions under the severe conditions and work errors. There is a problem to do. In addition, performing such a process had a problem that the cost would be high due to equipment, workability, economy, and the like.
  • An object of the present invention is to provide a semiconductor device capable of high-density mounting without causing a conduction failure at the time of connection to a substrate, and a mounting structure thereof, in order to solve the above problems.
  • Another object of the present invention is to provide a semiconductor device and a mounting structure thereof, which can easily perform high-density mounting at low cost without causing a conduction failure at the time of connection to a substrate. It is in.
  • Another object of the present invention is to provide a semiconductor device in which a manufacturing process is simplified, a new protruding electrode is bonded to a pad electrode of a semiconductor chip, and a low-cost semiconductor device can be manufactured. Provide manufacturing method It is in. Disclosure of the invention
  • the present invention provides a semiconductor device wherein a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids are joined to respective pad electrodes arranged on a semiconductor chip. Device.
  • each of a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids is joined to each pad electrode arranged on a semiconductor chip via an anisotropic conductive film.
  • a semiconductor device characterized by the following.
  • the present invention provides a semiconductor device, wherein each of a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids is bonded by thermocompression bonding to respective pad electrodes arranged on a semiconductor chip. It is.
  • each of a plurality of pyramid-shaped protruding electrodes such as a quadrangular pyramid is formed by alloying by thermocompression bonding on each pad electrode arranged on a semiconductor chip and joined. It is a semiconductor device characterized by the following.
  • a base material of each of the protruding electrodes is made of hard Ni.
  • the present invention is characterized in that in the semiconductor device, a base material of each of the protruding electrodes is made of soft Cu.
  • the present invention relates to a semiconductor device in which a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids are joined to respective pad electrodes arranged on a semiconductor chip.
  • a mounting structure for a semiconductor device which is mounted by bonding to each terminal formed above.
  • the present invention relates to a semiconductor device formed by joining a plurality of pyramid-shaped projecting electrodes such as quadrangular pyramids to respective pad electrodes arranged on a semiconductor chip via an anisotropic conductive film.
  • Each of the projecting electrodes on This is a semiconductor device mounting structure characterized by being mounted on each of the formed terminals by bonding.
  • the present invention relates to a semiconductor device in which a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids are joined by thermocompression bonding to respective pad electrodes arranged on a semiconductor chip.
  • the present invention provides a semiconductor device in which a plurality of pyramid-shaped protruding electrodes of a plurality of quadrangular pyramids are alloyed by thermocompression bonding onto respective pad electrodes arranged on a semiconductor chip and joined.
  • the present invention provides a mounting structure for a semiconductor device, wherein each of the protruding electrodes is bonded to each terminal formed on a substrate and mounted.
  • the present invention relates to a semiconductor device in which a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids are joined to respective pad electrodes arranged on a semiconductor chip.
  • a semiconductor device mounting structure characterized by being soldered to each terminal formed thereon and mounted.
  • the present invention provides a semiconductor device comprising a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids joined to respective pad electrodes arranged on a semiconductor chip via an anisotropic conductive film.
  • the present invention relates to a semiconductor device in which a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids are joined by thermocompression bonding to respective pad electrodes arranged on a semiconductor chip.
  • a mounting structure for a semiconductor device wherein each of the protruding electrodes is soldered and mounted on each terminal formed on a substrate.
  • the present invention relates to a semiconductor device in which each of a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids is alloyed by thermocompression bonding on each pad electrode arranged on a semiconductor chip and joined.
  • a mounting structure for a semiconductor device wherein each of the protruding electrodes is soldered and mounted on each terminal formed on a substrate.
  • the present invention provides a semiconductor device in which a plurality of pyramid-shaped projection electrodes such as quadrangular pyramids are joined to respective pad electrodes arranged on a semiconductor chip.
  • a mounting structure for a semiconductor device wherein the mounting structure is bonded to terminals formed on a plate, and the semiconductor device and a substrate are mounted by bonding with an adhesive.
  • the present invention relates to a semiconductor device comprising a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids joined to respective pad electrodes arranged on a semiconductor chip via an anisotropic conductive film.
  • a semiconductor device mounting structure wherein each protruding electrode is bonded to each terminal formed on a substrate, and the semiconductor device and the substrate are mounted by bonding with an adhesive. .
  • the present invention relates to a semiconductor device in which a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids are bonded by thermocompression bonding to respective pad electrodes arranged on a semiconductor chip.
  • a semiconductor device mounting structure characterized in that each protruding electrode is bonded to each terminal formed on a substrate, and the semiconductor device and the substrate are mounted by bonding with an adhesive.
  • the present invention relates to a semiconductor device in which each of a plurality of pyramid-shaped protruding electrodes such as quadrangular pyramids is alloyed by thermocompression bonding on each pad electrode arranged on a semiconductor chip and joined.
  • a semiconductor device mounting structure wherein each of the protruding electrodes is joined to each terminal formed on a substrate, and the semiconductor device and the substrate are mounted by bonding with an adhesive.
  • the present invention is characterized in that in the mounting structure of the semiconductor device, the base material of each protruding electrode in the semiconductor device is hard Ni.
  • the present invention is characterized in that in the mounting structure of the semiconductor device, a base material of each protruding electrode in the semiconductor device is a soft Cu.
  • the present invention provides a pyramid in which a pyramid-shaped hole such as a quadrangular pyramid is formed by photolithographic etching on a base material having a specific crystal orientation plane in accordance with a plurality of pad electrodes arranged on a semiconductor chip. Forming a pattern made of an organic material corresponding to each pyramidal hole formed in the pyramidal hole forming step on the base material; and forming the pyramid-shaped hole. A conductive material is filled in each of the pyramid-shaped holes formed in the hole forming step and in each of the patterns formed in the pattern forming step, and the pattern made of the organic material is removed to remove the pyramid-shaped projection electrode.
  • a method for producing a semi-conductor device characterized in that it comprises a separation step of separating the collision force electrodes of each pyramidal shape which is joined to the pad electrodes columns from the substrate.
  • the protruding electrode formed on the semiconductor chip has a pyramid shape such as a quadrangular pyramid. This is achieved by forming an inverted pattern from the pad electrode on the semiconductor chip on a base material having another specific crystal orientation plane, and then transferring the pattern to the pad electrode on the semiconductor chip.
  • a protruding electrode having a pyramid shape such as a quadrangular pyramid is formed for making a typical connection.
  • the manufacturing process can be simplified and the cost can be reduced without changing a good semiconductor chip to severe conditions.
  • the present invention is characterized in that the substrate having a specific crystal orientation plane is a silicon substrate having a ⁇ 100> plane crystal orientation.
  • a semiconductor device mounting structure that can easily perform high-density mounting at a low cost without causing a variation in height and causing a conduction failure at the time of connection to a substrate is provided. It can be realized.
  • the manufacturing process can be simplified, and a new protruding electrode can be joined to the pad electrode of the semiconductor chip to manufacture a low-cost semiconductor device.
  • FIG. 1 is a cross-sectional view showing a first embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a diagram showing a semiconductor device according to the first embodiment of the present invention mounted on a substrate.
  • FIG. 3 is a cross-sectional view showing another embodiment in which the semiconductor device according to the first embodiment of the present invention is mounted on a substrate.
  • FIG. 4 is a cross-sectional view showing a second embodiment of the semiconductor device according to the present invention.
  • FIG. 5 is a cross-sectional view showing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing one embodiment of mounting a semiconductor device according to the present invention on a substrate.
  • FIG. 6 is a cross-sectional view showing another embodiment of mounting a semiconductor device according to the second embodiment of the present invention on a substrate.
  • FIG. 7 is a process flow showing a first embodiment for manufacturing the first embodiment of the semiconductor device according to the present invention.
  • FIG. 8 is a view showing a process flow of a second example for manufacturing the second embodiment of the semiconductor device according to the present invention, and
  • FIG. 13 is a diagram showing a process flow showing a third example for manufacturing the second embodiment.
  • FIG. 1 is a cross-sectional view showing a first embodiment of a semiconductor device capable of being mounted on a substrate such as a printed circuit board with high precision.
  • la indicates the first embodiment of the semiconductor device.
  • 2 is a semiconductor chip.
  • Reference numeral 3 denotes a pad electrode formed on the semiconductor chip 2 by arranging it in a large number of two-dimensional arrangements.
  • Reference numeral 5 denotes a protruding electrode formed on the pad electrode 3 in order to mount the semiconductor chip 2 on a substrate 21 such as a printed board with high precision.
  • Reference numeral 9 denotes an anisotropic conductive sheet for conductively connecting the pad electrode 3 and the bump electrode 5.
  • One side of the bottom surface of the protruding electrode 5 is formed, for example, so as to be compatible with high-density mounting (a pitch of 0.2 mm or less, for example, 0.13 mm or 0.1 mm, and a pitch of 0.1 mm or less). It has a pyramid shape such as a quadrangular pyramid with a pointed tip of 10 to 60 ⁇ m, and the base is a hard plated film 6 of Ni or the like, and the surface facing the pad electrode 3 is plated with gold or the like.
  • a film 7 is formed, and a plating film 8 of gold or the like is formed on the surface connected to the terminals 22 formed on the substrate 21.
  • a pyramid such as a quadrangular pyramid with one side of the bottom surface being 60 ⁇ m or more.
  • the protruding electrodes 5 can be manufactured with high density and without variation in dimensions (especially height).
  • the protruding electrode 5 is connected to the pad electrode 3 formed on the semiconductor chip 2 and the anisotropic conductive sheet.
  • the metal is joined and connected by thermocompression bonding at about 200 ° C. to 300 ° C. with the plate 9 interposed therebetween.
  • the quadrangular pyramid-shaped protruding electrode 5 is formed by re-patterning the mold material by photolithography, the position and the size are determined with high precision, and as a result, the protrusion electrode 5 is formed on the semiconductor chip 2. In correspondence with the pad electrodes 3, they are arranged with high density and without any size (especially height).
  • Substrate 2 1 terminal ' is formed on such a printed circuit board projecting electrodes 5 constituting the semiconductor device 1 a is mounted; 2 2 is connected to the wiring 2 3. Then, the wiring 23 extends in the substrate and is connected to another semiconductor device or another circuit.
  • the terminal 22 formed on the substrate 21 is formed of the same low-resistance material as the wiring, such as Cr. Note that a Ni or other plating film that is hardly oxidized or a plating film of Au or the like may be formed on the surface of a material such as Cr.
  • FIG. 4 is a cross-sectional view showing a second embodiment of a semiconductor device capable of being mounted on a substrate such as a printed circuit board with high precision.
  • lb and lc denote a second embodiment of the semiconductor device.
  • the semiconductor device shown in FIG. 4 The difference from the first embodiment 1a lies in the manner in which the bump electrode 5 and the pad electrode 3 formed on the semiconductor chip 2 are joined.
  • the protruding electrode 5 and the pad electrode 3 are joined by thermocompression bonding with the anisotropic conductive sheet 9 interposed therebetween, but in the second embodiment lb, In 1c, the protruding electrode 5 and the pad electrode 3 are thermocompression-bonded and metal-bonded with an alloy 10 of gold and tin.
  • a pyramid-shaped protruding electrode 5 such as a quadrangular pyramid has a pad electrode 3 formed on the semiconductor chip 2. In order to meet these requirements, they will be installed with a high density and no dimensional (particularly height) variations.
  • the method of mounting the semiconductor devices lb and lc configured as shown in FIG. 4 on a substrate 21 such as a printed circuit board is similar to that shown in FIGS. 2 and 3 in that FIGS. Figure 6 shows.
  • the protruding electrodes 5 constituting the semiconductor device 1a and the terminals 22 formed on the substrate 21 are joined together by thermocompression bonding or soldered together as shown in FIG. Implemented.
  • the surface of the substrate 21 and the pad electrode 3 and the protective film 4 of the semiconductor device 1a are bonded by an adhesive or an adhesive sheet 25, and the semiconductor device 1a This is firmly mounted on the substrate 21 in a state where the bumps 5 and the terminals 22 are conductively joined.
  • the number of pad electrodes 3 formed on the semiconductor chip 2 and the number of terminals 22 formed on the substrate 21 are different.
  • a jig for supplying and arranging a large number of solder balls is not required as compared with joining with a large number of solder balls, and there is no insufficient bonding due to a variation in the diameter of the large number of solder balls.
  • a large number of pad electrodes 3 formed on the conductor chip 2 and the A uniform and high-density mounting can be performed between all the terminals 22 and the large number of terminals 22.
  • a large number of contacts are densely provided, that is, 0.1 mm or less, for example, 0.13 mm or 0.1 mm, and 0. .
  • High-precision mounting that is, high-density mounting that can be arranged even at a pitch of 1 mm or less, can be realized at low cost without using a jig or the like.
  • a protruding electrode 5 having a pyramid shape such as a quadrangular pyramid with a sharpened tip is formed, and the protruding electrode 5 is joined to the pad electrode 3 formed on the semiconductor chip 2 to manufacture a semiconductor device.
  • the manufacturing method will be described with reference to FIG. 7, FIG. 8, and FIG.
  • a method for forming a pyramid shape such as a quadrangular pyramid will be described. That is, first, a silicon dioxide film 31 of about 0.5 m is formed on both surfaces of a silicon substrate 32 having a crystal orientation of 100> plane by thermal oxidation to form a silicon dioxide oxide film 3. 1 is obtained to obtain a silicon wafer substrate having a specific crystal orientation plane applied to the surface. Next, as shown in FIG. 7 (a), the thermal oxide film 31 is formed on the silicon substrate by photolithography to form a pattern inverted from the pad electrode 3 of the semiconductor chip 2. . Next, as shown in FIG.
  • the silicon substrate is anisotropically etched with an alkaline etchant using the thermal oxide film 31 on the silicon substrate as a mask, and surrounded by the ⁇ 1 1 1> plane.
  • a square pyramid etching hole (quadrangular pyramid shape) 36 is formed on the silicon substrate. That is, a quadrangular pyramid-shaped etching hole (quadrangular pyramid shape) 36 surrounded by the 1 1 1> plane is formed on the silicon substrate by anisotropic etching.
  • the thermal oxide film of the silicon substrate was removed, and a new 1 1 1> face of the silicon substrate was subjected to thermal oxidation in wet oxygen, and a silicon dioxide film was added to a surface of 0.5%. It forms about ⁇ ⁇ .
  • a multilayer metal film composed of a plating power supply film (Cr film) 35 and a plating power supply film (Ni film) 34 is formed on the silicon substrate surface.
  • a pattern 33 made of an organic material for forming a plating film to be formed is formed.
  • the openings of the pattern 33 made of an organic material are filled with a plating film 6 of hard Ni or soft Cu or the like by electroplating. Form.
  • the pattern 33 made of an organic material is stripped using a resist stripper.
  • the protruding electrode 5 having a quadrangular pyramid shape on the silicon substrate surface could be manufactured with high precision.
  • the lowermost chromium film 35 of the multilayer metal films 35, 34 which are plating power supply films, which are in contact with the silicon substrate surface, is formed on the silicon substrate surface on which the concave pattern having the pyramid is formed, Either dissolve and remove with a selective etching solution that does not attack metal, or selectively etch thermal oxide film 31 that does not attack other metal films among 34
  • the chromium and Cu films are etched, and as shown in Fig. 7 (h), the pyramid-shaped protruding electrodes 5 such as quadrangular pyramids are separated and transferred from the silicon substrate surface to the semiconductor chip. I do.
  • the surface of the protruding electrode (convex pattern) 5 in the shape of a pyramid, such as a quadrangular pyramid, is separated from the surface by a good electrical connection with the outside, as shown in FIG. 7 (i).
  • a plating film 8 is formed.
  • the composition and conditions of the chromium etchant and thermal oxide film etchant are shown below.
  • Chromium film etchant composition and conditions Chromium film etchant composition and conditions
  • a pyramid shape such as a new quadrangular pyramid on each of the pad electrodes 3 arranged on a large number of non-defective semiconductor chips 2 with high precision.
  • high-precision mounting of the semiconductor chip 2 in which a large number of contacts can be arranged can be performed with high accuracy without variation in height, and easily, thereby enabling cost reduction. That is, according to the manufacturing method shown in the first embodiment, extremely high-precision mounting, that is, high-density mounting became possible.
  • a pyramid-shaped hole 3 such as a quadrangular pyramid formed on a substrate 32 such as silicon is formed. Since the substrate 6 is not broken, the substrate 32 such as silicon can be used repeatedly as many times as possible, and the cost can be reduced.
  • FIGS. 8 (a) to (d) in the second embodiment shown in FIG. 8 are the same as those in FIGS. 7 (a) to (d) in the first embodiment shown in FIG. This is the same as the manufacturing process indicated by.
  • the substrate is washed, and then, as shown in FIG. 8 (e), the Sn plating film 11 is applied only to the Ni plating film 6.
  • the pattern 33 made of an organic material is stripped using a resist stripper.
  • the protruding electrode 5 having a pyramid shape of a quadrangular pyramid on the silicon substrate surface can be manufactured with high accuracy.
  • the tin-plated film 11 melts and reacts with the gold stand bumps 12 by thermocompression bonding after the electrodes are aligned with each other.
  • An alloy of the stand bumps 12 and the tin plating film 11 is formed, metal-bonded, and bonded.
  • the silicon-based metal film 35, 34 serving as a power supply film was provided on the surface of the silicon substrate on which a tetragonal pattern having a pyramid shape such as a pyramid was formed.
  • the lowermost chromium film 35 that is in contact with the material surface is dissolved and removed with a selective etching solution that does not attack other metals, and a quadrangular pyramid-shaped protruding electrode 5 is formed on the semiconductor chip from the silicon substrate surface. Transfer separately. After cleaning, a good electrical connection to the outside is made on the surface of the separated pyramid-shaped protruding electrode (convex pattern) 5. Therefore, a plating film 8 is formed as shown in FIG. 8 (i).
  • the protruding electrode 5 having a novel pyramid shape for establishing connection with the outside was formed on a good semiconductor chip.
  • the semiconductor device 1b By manufacturing the semiconductor device 1b in this manner, high-precision mounting in which a large number of contacts of the semiconductor chip 2 can be arranged can be realized with high accuracy without variation in height and easily. The cost can be reduced. That is, in the manufacturing method shown in the second embodiment, very high-precision mounting, that is, high-density mounting is possible, as in the manufacturing method of the first embodiment.
  • a pyramid-shaped hole 36 such as a quadrangular pyramid formed on a base material 32 of silicon or the like is formed. Since the substrate is not broken, the substrate 32 such as silicon can be used repeatedly as many times as possible, and cost can be reduced.
  • FIGS. 9 (a) to (f) in the third embodiment shown in FIG. 9 correspond to FIGS. 8 (a) to (f) in the second embodiment shown in FIG. This is the same as the manufacturing process indicated by. That is, after the hard Ni plating film 6 is filled, the substrate is washed, and then, as shown in FIG. 9 (e), only the hard Ni plating film 6 is coated with the Sn plating film 11. Is applied. Thereafter, as shown in FIG. 9 (f), the pattern 33 made of an organic material is stripped using a resist stripper. As described above, similarly to the second embodiment, the protruding electrode 5 having a pyramid shape such as a quadrangular pyramid is formed. The protruding electrode 5 having a pyramid shape such as a quadrangular pyramid can be manufactured with high precision on the surface of the silicon substrate.
  • a large number of pad electrodes 3 of a non-defective semiconductor chip 2 and a large number of pyramid-shaped protruding electrodes 5 such as quadrangular pyramids formed on the surface of the silicon substrate are connected to the electrodes.
  • thermocompression bonding is performed, and when the temperature is raised to 230 ° C or more, the tin plating film 11 melts and reacts with the gold plating film 14 to form an alloy of gold and tin. Metal bonding and joining.
  • the chromium film 35 of the film is dissolved and removed by a selective etching solution that does not attack other metals, and the pyramid-shaped protruding electrode 5 is separated and transferred from the surface of the silicon substrate to the semiconductor chip. Subsequently, after cleaning, the surface of the separated pyramid-shaped protruding electrode (convex pattern) 5 is plated with gold as shown in Fig. 9 (i) to make a good electrical connection to the outside.
  • the film 8 is formed.
  • the protruding electrodes 5 having a pyramidal shape such as a novel quadrangular pyramid for connection to the outside were formed on a good semiconductor chip.
  • the semiconductor device 1c By manufacturing the semiconductor device 1c in this way, high-precision mounting in which a large number of contacts on the semiconductor chip 2 can be arranged can be realized with high accuracy without variation in height and easily. Cost reduction has become possible. That is, even in the manufacturing method shown in the third embodiment, the manufacturing method of the first and second embodiments is used. As with the method, extremely high-precision mounting, that is, high-density mounting, has become possible.
  • each of the plurality of pyramid-shaped protruding electrodes may be connected to another connecting portion electrically connected to each pad electrode arranged on the semiconductor chip, for example, an electrode pitch. Bonding on a so-called rewiring metal part having a different structure can also be performed using the same technical idea.
  • the present invention there is an effect that it is possible to obtain a semiconductor device capable of high-density mounting without eliminating irregularities in height and causing no conduction failure at the time of connection to a substrate. Further, according to the present invention, a mounting structure of a semiconductor device that enables high-density mounting easily and at a low cost without eliminating variations in height and causing conduction failure when connected to a substrate. This has the effect of realizing the body.
  • a low-cost semiconductor device by simplifying a manufacturing process and joining a novel bump electrode to a pad electrode of a semiconductor chip.
  • a new protruding electrode having a pyramid shape such as a quadrangular pyramid for making an electrical connection to the outside with high precision on a high-density pad electrode arranged on a semiconductor chip.
  • the process can be shortened, and mass productivity can be improved.
  • a method of joining a new protruding electrode having a pyramid shape such as a quadrangular pyramid on a high-density pad electrode arranged on a semiconductor chip with high precision puts a good semiconductor chip under severe conditions. Without this, the manufacturing process can be simplified and the manufacturing can be performed at low cost.
  • the present invention is suitable for providing a semiconductor device easily at a high density and at low cost without causing a conduction failure at the time of connection to a substrate.

Description

明 細 書 半導体デバイスおよびその実装構造体並びにその製造方法
技術分野
この発明は、 半導体チップの実装技術、 特に半導体チップ上に高密度 に突起電極である角錐形状を形成して基板に実装できるようにした半導 体デバイスおよびその実装構造体 びにその製造方法に関する。
背景技術
マイクロコンピュータなどの半導体素子においては、 集積回路の多機 能化、 高密度化がますます増大し、 外部回路との接続を行う端子の数が 急速に増大し、 また、 複雑に成ってきている。 そのため半導体チップの 周辺に設けたワイヤボンディングを接続して外部回路との接続を行うヮ ィャボンディング方式は、 既に限界に達している。 また、 ワイヤボンデ イング方式は、 内部領域の配線を周辺部のボンディングパッ ドまで引き 回すので配線長が長くなリ、 信号伝達速度が遅延する欠点があるため、 高速動作が要求される論理 L S Iの実装方式としては、 不向きである。 このような理由から、 内部接続領域を削減するかが鍵になり、 この点、 接続領域をチップ上に限定することが出来るフリ ップチップ接続が有力 な接続技術として注目されている。 この、 フリ ップチップ方式は、 チッ プの周辺のみならず、 内部領域にも端子を設けることが出来るので、 チ ップの多ピン化を促進することが出来る利点がある。 また、 フリ ツプチ ップ方式はワイヤプンディング方式に比べてチップ上の配線長を短くす ることが出来るので、 論理 L S Iの高速化を促進できる利点がある。 そこで、 従来のフリップチップ方式でチップ上に突起電極を形成する 方法としては、 特開平 6— 2 6 8 2 0 1号公報に記載されている方法が 知られている。
上記従来のフリ ップチップ方式でチップ上に突起電極を形成する方法 は、 半導体チップに切り出した状態でホトリソ工程、 多層金属膜の成膜 工程、 さらに、 半田を溶融させるための熱処理工程など、 チップ自体が 過酷な条件下に更されてしまうことになる。 また、 工程完了までの時間 が長く、 これでは、 切リ出した状態で当初良品チップであったものがそ の過酷な条件にて不良になったリ、 作業ミスにょリ歩留まリが低下して しまう課題がある。 また、 そのような工程を行うには、 装置上、 作業性、 経済性等の理由によリコス トが高くなるという課題を有していた。 即ち、 ウェハよリ切リ出した半導体チップ上に突起電極を形成する方法におい て、 従来技術では、 良品の半導体チップを過酷な条件に何回も行う工程 が施されてしまい、 さらには、 工程完了を長く、 製造工程が複雑になる という課題がある。 このことにより、 歩留まりを低下してしまう。 また、 従来技術による形成方法で半田溶融して形成した場合は、 その高さバラ ツキが大きく基板との接続時に導通不良となるという大きな課題を有し ていた。
本発明の目的は、 上記課題を解決すべく、 基板との接続時に導通不良 を発生させることなく、 高密度実装を可能にした半導体デバイスおよび その実装構造体を提供することにある。
また、 本発明の他の目的は、 基板との接続時に導通不良を発生させる ことなく、 高密度実装を容易に、 且つ低コス トで可能にした半導体デバ イスおよびその実装構造体を提供することにある。
また、 本発明の他の目的は、 製造工程を簡略化して、 新規な突起電極 を半導体チップのパッド電極に接合して、 低コス トの半導体デバイスを 製造することができるようにした半導体デバイスの製造方法を提供する ことにある。 発明の開示
上記目的を達成するために、 本発明は、 複数の四角錐等の角錐形状の 突起電極の各々を、 半導体チップ上に配列された各パッド電極上に接合 して構成したことを特徴とする半導体デバイスである。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を、 半 導体チップ上に配列された各パッ 'ド電極上に異方性導電フィルムを介し て接合して構成したことを特徴とする半導体デバイスである。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を、 半 導体チップ上に配列された各パッド電極上に熱圧着にょリ接合して構成 したことを特徴とする半導体デバイスである。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を、 半 導体チップ上に配列された各パッド電極上に熱圧着によリ合金化して接 合して構成したことを特徴とする半導体デバイスである。
また、 本発明は、 前記半導体デバイスにおいて、 前記各突起電極の母 材を硬質の N iで構成したことを特徴とする。
また、 本発明は、 前記半導体デバイスにおいて、 前記各突起電極の母 材が軟質の C uで構成したことを特徴とする。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に接合して構成した半導体デバ イスについて、 前記各突起電極を基板上に形成された各端子に接合して 実装することを特徴とする半導体デバイスの実装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に異方性導電フィルムを介して 接合して構成した半導体デパイスについて、 前記各突起電極を基板上に 形成された各端子に接合して実装することを特徴とする半導体デバイス の実装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッ ド電極上に熱圧着によリ接合して構成し た半導体デバイスについて、 前記各突起電極を基板上に形成された各端 子に接合して実装することを特徴とする半導体デバイスの実装構造体で ある。
また、 本発明は、 複数の四角錐^の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッ ド電極上に熱圧着によリ合金化して接合 して構成した半導体デバイスについて、 前記各突起電極を基板上に形成 された各端子に接合して実装することを特徴とする半導体デバイスの実 装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に接合して構成した半導体デバ イスについて、 前記各突起電極を基板上に形成された各端子にはんだ接 合して実装することを特徴とする半導体デバイスの実装構造体である。 また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッ ド電極上に異方性導電フィルムを介して 接合して構成した半導体デバイスについて、 前記各突起電極を基板上に 形成された各端子にはんだ接合して実装することを特徴とする半導体デ バイスの実装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッ ド電極上に熱圧着によリ接合して構成し た半導体デバイスについて、 前記各突起電極を基板上に形成された各端 子にはんだ接合して実装することを特徴とする半導体デバイスの実装構 造体である。 また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に熱圧着によリ合金化して接合 して構成した半導体デバイスについて、 前記各突起電極を基板上に形成 された各端子にはんだ接合して実装することを特徴とする半導体デバイ スの実装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に接合して構成した半導体デバ イスについて、 前記各突起電極を ¾板上に形成された各端子に接合し、 前記半導体デバイスと基板との間を接着剤にて接着して実装することを 特徴とする半導体デバイスの実装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に異方性導電フィルムを介して 接合して構成した半導体デバイスについて、 前記各突起電極を基板上に 形成された各端子に接合し、 前記半導体デバイスと基板との間を接着剤 にて接着して実装することを特徴とする半導体デバイスの実装構造体で める。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に熱圧着によリ接合して構成し た半導体デバイスについて、 前記各突起電極を基板上に形成された各端 子に接合し、 前記半導体デバイスと基板との間を接着剤にて接着して実 装することを特徴とする半導体デバイスの実装構造体である。
また、 本発明は、 複数の四角錐等の角錐形状の突起電極の各々を半導 体チップ上に配列された各パッド電極上に熱圧着によリ合金化して接合 して構成した半導体デバイスについて、 前記各突起電極を基板上に形成 された各端子に接合し、 前記半導体デバイスと基板との間を接着剤にて 接着して実装することを特徴とする半導体デバイスの実装構造体である。 また、 本発明は > 前記半導体デバイスの実装構造体において、 前記半 導体デバイスにおける各突起電極の母材は、 硬質の N iであることを特 徴とする。
また、 本発明は、 前記半導体デバイスの実装構造体において、 前記半 導体デバイスにおける各突起電極の母材は、 軟質の C uであることを特 徴とする。
また、 本発明は、 特定の結晶配向面を有する基材上に半導体チップ上 に配列された複数のパッ ド電極に ¼応させて四角錐等の角錐形状の穴を フォ トリソエッチングによって形成する角錐形状の穴形成工程と、 該角 錐形状の穴形成工程で形成された各角錐形状の穴に応じた有機材料から なるパターンを前記基材上に形成するパターン形成工程と、 前記角錐形 状の穴形成工程で形成された各角錐形状の穴内および前記パタ一ン形成 工程で形成された各パターン内に導電材を充填して前記有機材料からな るパターンを取リ除いて角錐形状の突起電極を形成する導電材充填工程 と、 該導電材充填工程で形成された各角錐形状の突起電極と半導体チッ プ上に配列された各パッド電極とを接合する接合工程と、 該接合工程で 半導体チップ上に配列された各パッ ド電極に接合された各角錐形状の突 起電極を前記基材から分離する分離工程とを有することを特徴とする半 導体デバイスの製造方法である。
また、 本発明は、 半導体チップ上に形成する突起電極を、 四角錐等の 角錐形状を有するものである。 これは、 半導体チップ上のパッ ド電極と 反転したパターンを別の特定の結晶配向面を有する基材上に形成後、 半 導体チップ上のパッ ド電極に転写することによリ外部との電気的な接続 をとるための四角錐等の角錐形状を有する突起電極を形成する。 これに ょリ、 良品の半導体チップを過酷な条件に更されること無く製造工程を 簡略でき、 低コストが図られる。 また、 本発明は、 特定の結晶配向面を有する基材として、 < 1 0 0 > 面の結晶配向を有するシリコン基板であることを特徴とする。
以上説明したように、 前記構成にょリ、 高さのパラツキをなく して基 板との接続時に導通不良を発生させることなく、 高密度実装を可能にす る半導体デバイスを得ることが可能となる。
また、 前記構成にょリ、 高さのバラツキをなく して基板との接続時に 導通不良を発生させることなく、 高密度実装を容易に、 且つ低コス トで 可能にした半導体デバイスの実装構造体を実現することが可能となる。 また、 前記構成にょリ、 製造工程を簡略化して、 新規な突起電極を半 導体チップのパッド電極に接合して、 低コス トの半導体デバイスを製造 することができる。 図面の簡単な説明
第 1図は、 本発明に係る半導体デバイスの第 1の実施の形態を示す断 面図でぁリ、 第 2図は、 本発明に係る半導体デバイスの第 1の実施の形 態を基板に実装する一実施の形態を示す断面図でぁリ、 第 3図は、 本発 明に係る半導体デバイスの第 1の実施の形態を基板に実装する他の一実 施の形態を示す断面図でぁリ、 第 4図は、 本発明に係る半導体デバイス の第 2の実施の形態を示す断面図でぁリ、 第 5図は、 本発明に係る半導 体デバイスの第 2の実施の形態を基板に実装する一実施の形態を示す断 面図でぁリ、 第 6図は、 本発明に係る半導体デバイスの第 2の実施の形 態を基板に実装する他の一実施の形態を示す断面図でぁリ、 第 7図は、 本発明に係る半導体デバイスの第 1の実施の形態を製造するための第 1 の実施例を示す工程フローを示す図でぁリ、 第 8図は、 本発明に係る半 導体デバイスの第 2の実施の形態を製造するための第 2の実施例を示す 工程フローを示す図であり、 第 9図は、 本発明に係る半導体デバイスの 第 2の実施の形態を製造するための第 3の実施例を示す工程フローを示 す図である。 発明を実施するための最良の形態
本発明に係る実施の形態について、 添付の図面に従ってこれを説明す る。
まず、 プリント基板等の基板に高精度実装が可能になった半導体デバ イスの第 1の実施の形態 1 aについて第 1図〜第 3図を用いて説明する。 第 1図は、 プリント基板等の基板に高精度実装が可能になった半導体デ バイスの第 1の実施の形態を示す断面図である。 l aは、 半導体デバイ スの第 1の実施の形態を示す。 2は、 半導体チップである。 3は、 半導 体チップ 2上に多数 2次元に配列されて形成されたパッド電極、 4は、 半導体チップ 2上にパッド電極 3を露出させて被覆された保護膜を示す。 5は、 上記半導体チップ 2をプリント基板等の基板 2 1に高精度実装す るために、 パッド電極 3上に形成された突起電極を示す。 9は、 パッド 電極 3と突起電極 5とを導電接続するための異方性導電シー トである。 突起電極 5は、 高密度実装 （ 0 . 2 m m以下の例えば 0 . 1 3 m mまた は 0 . 1 mm、 更に 0 . 1 m m以下のピッチ） にも対応可能なように、 底面の一辺が例えば 1 0〜 6 0 μ mで先端を尖らせた四角錐等の角錐形 状を有し、 母体が硬質の N i等のめっき膜 6で、 パッド電極 3に対向す る表面に金等のめっき膜 7を形成し、 基板 2 1に形成された端子 2 2と 接続される表面に金等のめっき膜 8を形成している。 当然、 四角錐等の 角錐形状として、 底面の一辺を 6 0； u m以上に形成することは可能であ る。 この突起電極 5は、 後述するように、 高密度に、 しかも寸法 （特に 高さ） のバラツキもなく、 製造することが可能である。 そして、 突起電 極 5は、 半導体チップ 2上に形成されたパッド電極 3と異方性導電シー ト 9を挾んで 2 0 0 °C〜 3 0 0 °C程度の熱圧着によリ金属同士が接合さ れて接続される。 なお、 四角錐形状の突起電極 5は、 型材に対してフォ トリソグラフィによリパターユングされて形成されるので、 位置および 大きさが高精度に決められ、 その結果、 半導体チップ 2上に形成された パッ ド電極 3に対応して、 高密度に、 しかも寸法 （特に高さ） のパラッ キもなく、 配設されることになる。
半導体デバイス 1 aを構成する突起電極 5が実装されるプリント基板 等の基板 2 1上に形成された端子' ;2 2は、 配線 2 3と接続される。 そし て、 この配線 2 3は、 基板内を延ばされて他の半導体デバイスや他の回 路と接続されることになる。 また、 基板 2 1上に形成された端子 2 2は、 配線と同じ低抵抗の C r等の材料で形成される。 なお、 C r等の材料の 表面に、 酸化されにくい N i等めつき膜や、 更に A u等のめっき膜を形 成してもよい。
半導体デバイス 1 aを構成する突起電極 5と基板 2 1上に形成された 端子 2 2とは、 第 2図に示すように熱圧着によって接合されたリ、 また ははんだ付けによって接合されたリ して実装される。 更に、 第 3図に示 すように、 基板 2 1の表面と半導体デバイス 1 aの異方性導電シ一ト 9 との間は、 接着剤または接着シート 2 5によって接着され、 半導体デバ イス 1 aは、 突起電極 5と端子 2 2との間において導電接合された状態 で、 基板 2 1上に強固に実装されることになる。
次に、 プリント基板等の基板に高精度実装が可能になった半導体デバ イスの第 2の実施の形態 1 b、 1 cについて第 4図〜第 6図を用いて説 明する。 第 4図は、 プリント基板等の基板に高精度実装が可能になった 半導体デバイスの第 2の実施の形態を示す断面図である。 l b、 l cは、 半導体デバイスの第 2の実施の形態を示す。 第 4図に示す半導体デパイ スの第 2の実施の形態 1 b、 l cにおいて、 第 1図に示す半導体デパイ スの第 1の実施の形態 1 a との相違点は、 突起電極 5と半導体チップ 2 上に形成されたパッ ド電極 3 との接合の仕方にある。 半導体デバイスの 第 1の実施の形態 1 aでは、 突起電極 5とパッ ド電極 3とを異方性導電 シート 9を挾んで熱圧着によって接合したが、 半導体デバイスの第 2の 実施の形態 l b、 1 cでは、 突起電極 5とパッ ド電極 3とを熱圧着して 金とスズとの合金 1 0によリ金属結合するものである。 この第 2の実施 の形態 l b、 l cにおいても、 第 1の実施の形態 1 a と同様に、 四角錐 等の角錐形状の突起電極 5は、 半導体チップ 2上に形成されたパッ ド電 極 3に対応して、 高密度に、 しかも寸法 （特に高さ） のバラツキもなく、 配設されることになる。
第 4図に示すように構成された半導体デバイス l b、 l cをプリ ント 基板等の基板 2 1に実装する方法は、 第 2図および第 3図に示すのと同 様に、 第 5図および第 6図に示す。 半導体デバイス 1 aを構成する突起 電極 5と基板 2 1上に形成された端子 2 2とは、 第 5図に示すように熱 圧着によって接合されたリ、 またははんだ付けによって接合されたリ し て実装される。 更に、 第 6図に示すように、 基板 2 1の表面と半導体デ パイス 1 aのパッ ド電極 3および保護膜 4との間は、 接着剤または接着 シート 2 5によって接着され、 半導体デバイス 1 aは、 突起電極 5 と端 子 2 2との間において導電接合された状態で、 基板 2 1上に強固に実装 されることになる。
以上説明したように、 上記第 1および第 2の実施の形態によれば、 半 導体チップ 2に形成された多数のパッ ド電極 3 と基板 2 1上に形成され た多数の端子 2 2との間を多数のはんだボールで接合するのに比べて、 多数のはんだボールを供給して並べる治具は不要となるとともに、 多数 のはんだボールの径のバラツキによって接合が不十分な箇所もなく、 半 導体チップ 2に形成された多数のパッ ド電極 3 と基板 2 1上に形成され た多数の端子 2 2との間において、 全てに亘つて均一で、 高密度の実装 を行うことができる。 即ち、 上記第 1および第 2の実施の形態によれば, 高さのバラツキもなく、 多数の接点を高密度に、 即ち 0. 2mm以下の 例えば 0. 1 3mmまたは 0. 1 mm、 更に 0. 1 mm以下のピッチに も対応できるように、 配置できる高精度実装、 即ち高密度実装が、 治具 等を用いることなく、 低コス トで実現することができる。
次に、 先端を尖らせた四角錐等の角錐形状を有する突起電極 5を形成 し、 この突起電極 5を半導体チツ^ 2に形成されたパッ ド電極 3上に接 合して半導体デバイスを製造する製造方法について、 第 7図、 第 8図、 第 9図を用いて説明する。
第 7図に示す第 1の実施例について説明する。
まず、 四角錐等の角錐形状を形成する方法について説明する。 即ち、 まず、 く 1 00 >面の結晶配向を有するシリコン基材 3 2の両面に熱酸 化によリニ酸化シリ コン膜 3 1を 0. 5 m程度形成して、 二酸化シリ コン酸化膜 3 1を表面に施された特定の結晶配向面を有したシリコンゥ ェハ基板を得る。 次に、 第 7図 （ a) に示すように、 シリ コン基板に対 して、 熱酸化膜 3 1をフォ トリソエッチングによリ半導体チップ 2のパ ッ ド電極 3と反転したパターンに加工する。 次に、 第 7図 （b) に示す ように、 シリコン基板上の熱酸化膜 3 1をマスクとしてシリコン基板を アルカリ性のエッチング液を用いて異方性エッチングし、 く 1 1 1 >面 に囲まれた四角錐のエッチング穴 （四角錐形状） 3 6をシリ コン基板上 に形成する。 即ち、 シリコン基板上には、 異方性エッチングによリ、 く 1 1 1 >面に囲まれた四角錐のエッチング穴 （四角錐形状） 3 6が形成 される。 次に、 該シリ コン基板の熱酸化膜を除去し、 新たにシリ コン基 板のく 1 1 1 >面を、 ウエッ ト酸素中での熱酸化にょリ、 二酸化シリコ ン膜を、 0. 5 μ πι程度形成する。 そして、 第 7図 （ c) に示すように、 シリ コン基板面に、 めっき給電膜 （C r膜） 3 5、 およびめつき給電膜 ( N i膜） 3 4からなる多層金属膜を形成し、 さらに、 四角錐を有する 凹状パターンの先端部金属となるめっき膜を形成するための有機材料か らなるパターン 3 3を形成する。 次に、 第 7図 （d ) に示すように、 有 機材料からなるパターン 3 3の開口部に電気めつきによリ硬質の N i又 は、 軟質の C u等のめっき膜 6を充填形成する。 続けて、 上記各工程を 終えた基板を洗浄、 乾燥後、 硬質の N i等のめっき膜 6のみに酸化防止、 並びに接続確保をするために、 第' ;7図 （e ) に示すように、 金めつき膜 7を施す。 その後、 第 7図 （ f ) に示すように、 レジス ト剥離液を用い て有機材料からなるパターン 3 3を剥離する。 以上にょリ、 シリ コン基 材面上に四角錐形状を有する突起電極 5を高精度に製造することができ た。
次に、 半導体チップ 2のパッド電極 3 とシリ コンウェハ基材面に形成 された四角錐等の角錐形状の突起電極 5とを接続する方法について説明 する。 即ち、 第 7図 （g ) に示すように、 良品の半導体チップ 2上に配 列された多数のパッド電極 3とシリコンウェハ基材面に形成された多数 の四角錐形状の突起電極 5を異方性導電シート 9を介して電極同士を位 置合わせした後、'熱圧着して両者の電極を異方性導電シート 9に存在す る導電粒子を挾み込むように接合して接続する。 次に、 四角錐を有する 凹状パターンを形成したシリコン基材面にめっき給電膜である多層金属 膜 3 5、 3 4のうちシリコン基材面に接する最下層膜のクロム膜 3 5を、 他の金属を侵さない選択性のあるエッチング液によリ溶解除去させ、 又 は、 3 4のうちシリ コン基材面に接する熱酸化膜 3 1を他の金属膜を侵 さない選択性のあるエッチング液にょリ溶解除去させ、 次にクロム、 C u膜をエッチングし、 第 7図 （h ) に示すように、 シリコン基材面より 四角錐等の角錐形状の突起電極 5を半導体チップに分離転写する。 続け て、 洗浄後、 分離された四角錐等の角錐形状の突起電極 （凸パターン） 5の表面に外部との良好な電気的な接続をとるため、 第 7図 （ i ) に示 すように、 金めつき膜 8を形成する。 なお、 クロムエッチング液、 熱酸 化膜エッチング液組成、 条件を下記に示す。
クロム膜エッチング液組成及び条件
塩化アルミニウム 6結晶水 2 5 0 g /リ ッ トル
塩 酸 3 0 0 mリ ッ トル Zリ ッ トル 水 1 リ ツ トルにする量
条件 液温： 5 0 °C
時間 ：全てのクロムが溶解する時間
熱酸化膜ェッチング液組成及び条件
5 0 %—フッ酸 1
4 0 %—フッ化アンモニゥム 7 体積比
条件 液温：室温
時間 ：全ての熱酸化膜が溶解する時間
以上のように、 良品の半導体チップ 2上に多数配列された各パッ ド電 極 3上に新規な四角錐等の角錐形状を有した外部との接続を取るための 突起電極 5が高精度に形成することができた。 これによリ、 半導体チッ プ 2についての多数の接点を配置できる高精度実装を、 高さバラツキも 無く高精度に、 しかも容易に実行することができ、 低コスト化が可能と なった。 即ち、 第 1の実施例に示す製造方法にょリ、 極めて高精度実装、 即ち高密度実装が可能となった。 また、 多数の角錐形状の突起電極 5の 各々を半導体チップ 2上の各パッ ド電極 3に分離転写した後、 シリ コン 等の基材 3 2に形成された四角錐等の角錐形状の穴 3 6を壊すことがな いので、 シリコン等の基材 3 2を繰返し何回でも使用可能となリ、 低コ ス ト化が図られる。 次に第 8図に示す第 2の実施例について説明する。
第 8図に示す第 2の実施例における第 8図 （ a ) 〜 （d ) まで示す製 造工程は、 第 7図に示す第 1の実施例における第 7図 （a ) 〜 （d ) ま で示す製造工程と同様である。 そして、 N iめっき膜 6を充填した後、 基板を洗浄し、 その後第 8図 （ e ) に示すように、 N iめっき膜 6のみ に S nめっき膜 1 1を施す。 その後、 第 8図 （ f ) に示すように、 レジ ス ト剥離液を用いて有機材料からなるパターン 3 3を剥離する。 以上に ょリ、 シリコン基材面上に四角錐 の角錐形状を有する突起電極 5を高 精度に製造することができる。
次に、 半導体チップ 2のパッ ド電極 3とシリ コンウェハ基材面に形成 された四角錐等の角錐形状の突起電極 5とを接続する方法について説明 する。 即ち、 第 8図 （g ) に示すように、 半導体チップ側のコンタク ト 孔 （半導体チップ 2のパッ ド電極 3上） にワイヤボンディング法を用い てあらかじめ金のスタツ ドバンプ 1 2を形成する。 次に、 第 8図 （h ) に示すように、 良品の半導体チップ 2の多数のパッ ド電極 3とシリ コン 基材面に形成された多数の四角錐等の角錐形状の突起電極 5 とを、 電極 同士を位置合わせした後、 熱圧着することによリ、 温度を 2 3 0 °C以上 とするとスズめっき膜 1 1は溶融して金のスタンドバンプ 1 2と反応す ることによって金のスタンドバンプ 1 2とスズめっき膜 1 1 との合金を 形成して金属結合し、 接合される。 その後、 第 1の実施例と同様に四角 錐等の角錐形状を有する四状パターンを形成したシリ コン基材面にめつ き給電膜である多層金属膜 3 5、 3 4のうちシリ コン基材面に接する最 下層膜のクロム膜 3 5を、 他の金属を侵さない選択性のあるエッチング 液によリ溶解除去させ、 シリコン基材面よリ四角錐形状の突起電極 5を 半導体チップに分離転写する。 続けて、 洗浄後、 分離された角錐形状の 突起電極 （凸パターン） 5の表面に外部との良好な電気的な接続をとる ため、 第 8図 （ i ) に示すように、 金めつき膜 8を形成する。
ここでは、 金とスズとの合金を形成し接合したもので説明したがこれ に限ったことではなく、 高温はんだ等の接続方法もぁリ得る。
以上のようにして、 良品の半導体チップ上に新規な角錐形状を有した 外部との接続を取るための突起電極 5が形成された。 このように半導体 デバイス 1 bを製造することによリ、 半導体チップ 2についての多数の 接点を配置できる高精度実装を、 高さバラツキも無く高精度に、 しかも 容易に実現することができ、 低コ' 'ス ト化が可能となった。 即ち、 第 2の 実施例に示す製造方法でも、 第 1の実施例の製造方法と同様に、 極めて 高精度実装、 即ち高密度実装が可能となった。 また、 多数の角錐形状の 突起電極 5の各々を半導体チップ 2上の各パッ ド電極 3に分離転写した 後、 シリコン等の基材 3 2に形成された四角錐等の角錐形状の穴 3 6を 壊すことがないので、 シリコン等の基材 3 2を繰返し何回でも使用可能 となリ、 低コスト化が図られる。
次に第 9図に示す第 3の実施例について説明する。
第 9図に示す第 3の実施例における第 9図 （ a ) 〜 （ f ) まで示す製 造工程は、 第 8図に示す第 2の実施例における第 8図 （a ) 〜 ( f ) ま で示す製造工程と同様である。 即ち、 硬質の N i等のめっき膜 6を充填 した後、 基板を洗浄し、 その後第 9図 （e ) に示すように、 硬質の N i 等のめっき膜 6のみに S nめっき膜 1 1を施す。 その後、 第 9図 （ f ) に示すように、 レジスト剥離液を用いて有機材料からなるパターン 3 3 を剥離する。 以上にょリ、 実施例 2と同様に四角錐等の角錐形状を有す る突起電極 5を形成する。 四角錐等の角錐形状を有する突起電極 5は、 シリコン基材面上に高精度に製造することができる。
次に、 半導体チップ 2のパッド電極 3とシリコンウェハ基材面に形成 された四角錐形状の突起電極 5とを接続する方法について説明する。 即 ち、 半導体チップ側のコンタク ト孔 （半導体チップ 2のパッ ド電極 3 ) の表面は、 一般的に合金アルミニウムできている。 そこで、 第 9図 （g ) に示すように、 コンタク ト孔 （パッ ド電極 3 ) の表面に、 めっき技術に よリ無電解ニッケルめっき膜 1 3を施す。 続けて、 金めつき膜 1 4を施 す。 つまリ、 半導体チップ 2のパッ ド電極 3の表面を、 ニッケル Z金か らなる表面に改質してやる。 その後、 第 9図 （h ) に示すように、 良品 の半導体チップ 2の多数のパッ ド電極 3とシリコン基材面に形成された 多数の四角錐等の角錐形状の突起電極 5とを、 電極同士を位置合わせし た後、 熱圧着し、 温度を 2 3 0 °C以上にするとスズめっき膜 1 1が溶融 し、 金めつき膜 1 4と反応して金とスズとの合金を形成して金属結合し、 接合される。 その後、 第 1および第 2の実施例と同様に四角錐を有する 凹状パターンを形成したシリコン基材面にめっき給電膜である多層金属 膜 3 5、 3 4のうちシリコン基材面に接する最下層膜のクロム膜 3 5を、 他の金属を侵さない選択性のあるエッチング液によリ溶解除去させ、 シ リコン基材面よリ角錐形状の突起電極 5を半導体チップに分離転写する。 続けて、 洗浄後、 分離された角錐形状の突起電極 （凸パターン） 5の表 面に外部との良好な電気的な接続をとるため、 第 9図 （ i ) に示すよう に、 金めつき膜 8を形成する。
ここでは、 金とスズとの合金を形成し接合したもので説明したがこれ に限ったことではなく、 高温はんだ等の接続方法もぁリ得る。
以上のようにして、 良品の半導体チップ上に新規な四角錐等の角錐形 状を有した外部との接続を取るための突起電極 5が形成された。 このよ うに半導体デバイス 1 cを製造することにょリ、 半導体チップ 2につい ての多数の接点を配置できる高精度実装を、 高さバラツキも無く高精度 に、 しかも容易に実現することができ、 低コス ト化が可能となった。 即 ち、 第 3の実施例に示す製造方法でも、 第 1および第 2の実施例の製造 方法と同様に、 極めて高精度実装、 即ち高密度実装が可能となった。 なお、 本発明は、 上記実施例に限らず、 複数の角錐形状の突起電極の 各々を、 半導体チップ上に配列された各パッ ド電極と電気的に接続され た他の接続部、 例えば電極ピッチを異ならしめた所謂再配線金属部上に 接合することも、 同様の技術思想を用いてできるものである。 産業上の利用可能性
本発明によれば、 高さのバラッ をなく して基板との接続時に導通不 良を発生させることなく、 高密度実装を可能にする半導体デバイスを得 ることが可能となる効果を奏する。 また、 本発明によれば、 高さのバラ ツキをなく して基板との接続時に導通不良を発生させることなく、 高密 度実装を容易に、 且つ低コス トで可能にした半導体デバイスの実装構造 体を実現することが可能となる効果を奏する。
また、 本発明によれば、 製造工程を簡略化して、 新規な突起電極を半 導体チップのパッ ド電極に接合して、 低コス トの半導体デバイスを製造 することができる効果を奏する。 即ち、 外部との電気的な接続を取るた めの四角錐等の角錐形状を有する新規な突起電極を、 半導体チップ上に 配列された高密度のパッ ド電極上に高精度に接合することが可能となリ， 工程短縮が図られ、 量産性を向上することが可能となる。 特に四角錐等 の角錐形状を有する新規な突起電極を、 半導体チップ上に配列された高 密度のパッ ド電極上に高精度に接合する方法では、 良品の半導体チップ を過酷な条件に更されること無く、 製造工程を簡略して低コス トで製造 することが可能となる。
このように、 本発明は、 基板との接続時に導通不良を発生させること なく、 高密度実装を容易に、 且つ低コス トで半導体デバイスを提供する のに適している。

Claims

請 求 の 範 囲
1 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列された 各パッド電極上に接合して構成したことを特徴とする半導体デバイス。
2 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列された 各パッド電極上に異方性導電フィルムを介して接合して構成したこと を特徴とする半導体デバイス。
3 . 複数の角錐形状の突起電極の ·々を、 半導体チップ上に配列された 各パッド電極上に熱圧着によリ接合して構成したことを特徴とする半 導体デバイス。
4 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列された 各パッド電極上に熱圧着によリ合金化して接合して構成したことを特 徴とする半導体デバイス。
5 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列された 各パッド電極と電気的に接続された再配線金属部上に接合して構成し たことを特徴とする半導体デバイス。
6 . 前記各突起電極の母材を、 硬質の N iで構成したことを特徴とする 請求の範囲 1ないし 5いずれかに記載の半導体デバイス。
7 . 前記各突起電極の母材を、 軟質の C uで構成したことを特徴とする 請求の範囲 1ないし 5いずれかに記載の半導体デバイス。
8 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列された 各パッド電極上に接合して構成した半導体デバイスについて、 前記各 突起電極を基板上に形成された各端子に接合して実装することを特徴 とする半導体デバイスの実装構造体。
9 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列された 各パッド電極上に異方性導電ブイルムを介して接合して構成した半導 体デバイスについて、 前記各突起電極を基板上に形成された各端子に 接合して実装することを特徴とする半導体デバイスの実装構造体。
1 0 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に熱圧着によリ接合して構成した半導体デバイスに ついて、 前記各突起電極を基板上に形成された各端子に接合して実装 することを特徴とする半導体デバイスの実装構造体。
1 1 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に熱圧着によ''リ合金化して接合して構成した半導体 デバイスについて、 前記各突起電極を基板上に形成された各端子に接 合して実装することを特徴とする半導体デバイスの実装構造体。
1 2 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に接合して構成した半導体デバイスについて、 前記 各突起電極を基板上に形成された各端子にはんだ接合して実装するこ とを特徴とする半導体デバイスの実装構造体。
1 3 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に異方性導電フィルムを介して接合して構成した半 導体デバイスについて、 前記各突起電極を基板上に形成された各端子 にはんだ接合して実装することを特徴とする半導体デバイスの実装構 造体。
1 4 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に熱圧着によリ接合して構成した半導体デバイスに ついて、 前記各突起電極を基板上に形成された各端子にはんだ接合し て実装することを特徴とする半導体デバイスの実装構造体。
1 5 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に熱圧着によリ合金化して接合して構成した半導体 デバイスについて、 前記各突起電極を基板上に形成された各端子には んだ接合して実装することを特徴とする半導体デバイスの実装構造体。
1 6 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に接合して構成した半導体デバイスについて、 前記 各突起電極を基板上に形成された各端子に接合し、 前記半導体デバイ スと基板との間を接着剤にて接着して実装することを特徴とする半導 体デバイスの実装構造体。
1 7 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に異方性導電フィルムを介して接合して構成した半 導体デバイスについて、 前記各突起電極を基板上に形成された各端子 に接合し、 前記半導体デバイスと基板との間を接着剤にて接着して実 装することを特徴とする半導体デバイスの実装構造体。
1 8 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に熱圧着によリ接合して構成した半導体デバイスに ついて、 前記各突起電極を基板上に形成された各端子に接合し、 前記 半導体デバイスと基板との間を接着剤にて接着して実装することを特 徴とする半導体デバイスの実装構造体。
1 9 . 複数の角錐形状の突起電極の各々を、 半導体チップ上に配列され た各パッド電極上に熱圧着によリ合金化して接合して構成した半導体 デバイスについて、 前記各突起電極を基板上に形成された各端子に接 合し、 前記半導体デバイスと基板との間を接着剤にて接着して実装す ることを特徴とする半導体デバイスの実装構造体。
2 0 . 前記半導体デバイスにおける各突起電極の母材は、 硬質の N iで あることを特徴とする請求の範囲 8ないし 1 9いずれかに記載の半導 体デバイスの実装構造体。
2 1 . 前記半導体デバイスにおける各突起電極の母材は、 軟質の C uで あることを特徴とする請求の範囲 8ないし 1 9いずれかに記載の半導 体デバイスの実装構造体。
2 . 特定の結晶配向面を有する基材上に半導体チップ上に配列された 複数のパッド電極に対応させて角錐形状の穴をフォトリソエッチング によって形成する角錐形状の穴形成工程と、
該角錐形状の穴形成工程で形成された各角錐形状の穴に応じた有機 材料からなるパターンを前記基材上に形成するパターン形成工程と、 前記角錐形状の穴形成工程で形成された各角錐形状の穴内および前 記パターン形成工程で形成された各パターン内に導電材を充填して前 記有機材料からなるパターンを取リ除いて角錐形状の突起電極を形成 する導電材充填工程と、
該導電材充填工程で形成された各角錐形状の突起電極と半導体チッ プ上に配列された各パッド電極とを接合する接合工程と、
該接合工程で半導体チップ上に配列された各パッド電極に接合され た各角錐形状の突起電極を前記基材から分離する分離工程とを有する ことを特徴とする半導体デバイスの製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100499056C (zh) 2004-06-09 2009-06-10 株式会社瑞萨科技 半导体集成电路器件的制造方法
FR2879347A1 (fr) * 2004-12-14 2006-06-16 Commissariat Energie Atomique Dispositif electronique a deux composants assembles et procede de fabrication d'un tel dispositif
WO2006112384A1 (ja) * 2005-04-15 2006-10-26 Matsushita Electric Industrial Co., Ltd. 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
US7946331B2 (en) 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
JP4800007B2 (ja) 2005-11-11 2011-10-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法およびプローブカード
KR100924559B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
JP6057521B2 (ja) * 2012-03-05 2017-01-11 デクセリアルズ株式会社 異方性導電材料を用いた接続方法及び異方性導電接合体
US9215809B2 (en) * 2012-08-10 2015-12-15 Smartrac Technology Gmbh Contact bumps methods of making contact bumps
CN107153307B (zh) * 2017-07-10 2020-08-04 武汉华星光电半导体显示技术有限公司 阵列基板及液晶显示器
US10591788B2 (en) 2017-07-10 2020-03-17 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and liquid crystal display panel

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02111029A (ja) * 1988-10-20 1990-04-24 Matsushita Electric Ind Co Ltd バンプ形成方法
JPH04234126A (ja) * 1990-10-05 1992-08-21 Philips Gloeilampenfab:Nv 半導体装置の製造方法
JPH05206221A (ja) * 1992-01-28 1993-08-13 Casio Comput Co Ltd Ｉｃチップの接続構造およびその方法
JPH0917794A (ja) * 1995-06-30 1997-01-17 Nec Corp バンプ形成方法
JPH09148378A (ja) * 1995-11-20 1997-06-06 Dainippon Printing Co Ltd Ｉｃカード用ｉｃモジュールとその製造方法および当該ｉｃモジュールを使用したｉｃカード
JPH09172021A (ja) * 1995-12-19 1997-06-30 Sony Corp 半導体装置、半導体装置の製造方法及び実装方法
JPH09330949A (ja) * 1996-06-10 1997-12-22 Matsushita Electric Ind Co Ltd 電子部品構体

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57207362A (en) 1981-06-16 1982-12-20 Mitsubishi Electric Corp Semiconductor device
JP2633580B2 (ja) 1987-09-24 1997-07-23 株式会社東芝 バンプ、バンプの形成方法および半導体素子
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
JPH04164342A (ja) 1990-10-29 1992-06-10 Matsushita Electric Ind Co Ltd 高密度部品の実装方法
JPH04292803A (ja) * 1991-03-20 1992-10-16 Hitachi Ltd 異方導電性フィルム
JP3077316B2 (ja) * 1991-10-30 2000-08-14 富士電機株式会社 集積回路装置
JPH06268201A (ja) 1993-03-16 1994-09-22 Hitachi Ltd Ｃｃｂバンプの形成方法
US5592736A (en) * 1993-09-03 1997-01-14 Micron Technology, Inc. Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5643831A (en) * 1994-01-20 1997-07-01 Fujitsu Limited Process for forming solder balls on a plate having apertures using solder paste and transferring the solder balls to semiconductor device
US6271110B1 (en) * 1994-01-20 2001-08-07 Fujitsu Limited Bump-forming method using two plates and electronic device
JPH08148491A (ja) 1994-11-16 1996-06-07 Ricoh Co Ltd 接続電極の作成方法
JPH08191072A (ja) * 1995-01-11 1996-07-23 Kokusai Electric Co Ltd 薄膜回路素子の端子電極構造
JP3296400B2 (ja) * 1995-02-01 2002-06-24 東芝マイクロエレクトロニクス株式会社 半導体装置、その製造方法およびＣｕ製リード
JPH09115913A (ja) 1995-10-23 1997-05-02 Hitachi Ltd 半導体装置およびその製造方法
JP3349886B2 (ja) * 1996-04-18 2002-11-25 松下電器産業株式会社 半導体素子の２段突起形状バンプの形成方法
US5926694A (en) * 1996-07-11 1999-07-20 Pfu Limited Semiconductor device and a manufacturing method thereof
JP2933037B2 (ja) * 1996-12-03 1999-08-09 日本電気株式会社 半導体装置及びその製造方法
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02111029A (ja) * 1988-10-20 1990-04-24 Matsushita Electric Ind Co Ltd バンプ形成方法
JPH04234126A (ja) * 1990-10-05 1992-08-21 Philips Gloeilampenfab:Nv 半導体装置の製造方法
JPH05206221A (ja) * 1992-01-28 1993-08-13 Casio Comput Co Ltd Ｉｃチップの接続構造およびその方法
JPH0917794A (ja) * 1995-06-30 1997-01-17 Nec Corp バンプ形成方法
JPH09148378A (ja) * 1995-11-20 1997-06-06 Dainippon Printing Co Ltd Ｉｃカード用ｉｃモジュールとその製造方法および当該ｉｃモジュールを使用したｉｃカード
JPH09172021A (ja) * 1995-12-19 1997-06-30 Sony Corp 半導体装置、半導体装置の製造方法及び実装方法
JPH09330949A (ja) * 1996-06-10 1997-12-22 Matsushita Electric Ind Co Ltd 電子部品構体

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1022775A4 *

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Publication number Publication date
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