WO1999001939A1

WO1999001939A1 - Circuit de resistances en echelle et convertisseur n/a et dispositif a semi-conducteur l'utilisant

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Publication number: WO1999001939A1
Application number: PCT/JP1998/002978
Authority: WO
Inventors: Keiji Jinbo; Akihiro Fukuzawa
Original assignee: Seiko Epson Corporation
Priority date: 1997-07-03
Filing date: 1998-07-02
Publication date: 1999-01-14
Also published as: DE69828374T2; EP0932256B1; US6208281B1; EP0932256A4; DE69828374D1; EP0932256A1; JP3575026B2

Description

明細書ラダー型抵抗回路並びにそれを用いたデジタル—アナログ変換器及び半導体装置

技術分野

本発明は、抵抗値が Rと 2 Rとの 2種の抵抗体をラダー方式で接続した R— 2 Rラダ一型抵抗回路に代表されるラダー型抵抗回路に関する。本発明はさらに、そのラダー型抵抗回路を用いたデジ夕ルーアナログ変換器及び半導体装置に関する。特に本発明は、ラダー型抵抗回路に含まれる複数の抵抗体の抵抗値のばらつきを低減し、もってデジタル—アナログ変換精度を高める改善に関する。景扠

図 19は特公平 2— 28269号公報に開示された従来の R— 2 Rラダー型抵抗回路 500の平面図であり、図 20は図 1 9に示すラダ一型抵抗回路 500の等価回図である。

このラダ一型抵抗回路 500は、隣り合う抵抗回路 50 1 , 502を有する。各抵抗回路 50 1 , 502には、第 1〜第 3の抵抗体 5 1 1， 5 1 2, 5 13が設けられる。図 20に示すように、第 1の抵抗体 5 1 1は R— 2Rラダ一型抵抗回路 500の抵抗値（R) を構成する抵抗体であり、第 2 , 第 3の抵抗体 5 12： 51 3は、その合成抵抗が抵抗値（2R) を構成する抵抗体である。図 19では、第 2の抵抗体 51 2の両側に第 1 , 第 3の抵抗体 5 1 1 , 5 13がそれそれ配置されている。

この第 1〜第 3の抵抗体 5 1 1〜5 1 3上には図示しない絶縁層が形成される < さらに、絶縁層の上に、図 19にてハッチングで示す配線層 5 1 5が形成される ₍ 配線層 5 1 1と第 1〜第 3の抵抗体 5 1 1〜 5 13とはコン夕クトホール 520 を介して接続される。なお、第 3の抵抗体 5 13にドライバ回路が接続される。しかしこの構成によれば、配線層 5 1 5が第 1〜第 3の抵抗体 5 1 1〜5 13 の各々と対向する各面積が異なっている。特に、第 3の抵抗体 5 1 3と対向する配線層 5 1 5の面積が極端に少ない。このため、第 1〜第 3の抵抗体 5 1 1〜5 1 3の上方にて対向する配線層 5 1 5の存在によって、第 1〜第 3の抵抗体 5 1 1〜5 1 3にはピエゾ効果に起因して抵抗値が変動し、しかもその変動量が第 1 〜第 3の抵抗体 5 0 1〜5 0 3にて区々となる。

従って、このラダー型抵抗回路を用いてデジタル—アナログ変換器（以下、 D ZA変換器とも称する）を構成すると、変換精度が悪化する。

一方、従来の他のラダー型抵抗回路においては、隣り合う抵抗回路 5 0 1， 5 0 2の各々の第 3の抵抗体 5 1 3に接続される各ドライバ回路が、図 1 9の矢印 X方向の一端側に揃えて配置できず、 X方向の一端と他端とに離れて配置されるものがあった。この場合、ラダ一型抵抗回路の一方の側部に集中させて配置できないため、半導体装置に冗長なレイアウト領域が増大し、チップ面積の増大の原因となっていた。

そこで、本発明の目的とするところは、各々の抵抗体と配線層とが対向することによって生ずる抵抗値の変動量を、各抵抗体でほぼ等しくし、しかもレイァゥト面積を縮小できるラダー型抵抗回路並びにそれを用いたデジタル—アナログ変換器及び半導体装置を提供することにある。

本発明の他の目的は、複数のドライバ回路を抵抗形成領域の一方のサイドに揃えて配置できるラダー型抵抗回路並びにそれを用いたデジタル—アナログ変換器及び半導体装置を提供することにある。発明の開示

本発明の一態様によれば、長手軸方向に沿って延びる少なくとも第 1〜第 3の抵抗体をそれぞれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、

各々の前記抵抗回路の前記第 1〜第 3の抵抗体上に形成され、前記第 1〜第 3 の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する絶縁層と、前記絶縁層上に形成され、前記コンタクトホールを介して各々の前記抵抗回路内の前記第 1 , 第 2の抵抗体同士と前記第 2，第 3の抵抗体同士とをそれそれ接続する第 1の配線層と、

前記第 1の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第 2の配線層と、

を有し、

各々の前記抵抗回路には、前記第 1の抵抗体の両側にて前記長手軸方向と平行に前記第 2 , 第 3の抵抗体が配置され

前記第 2の配線層は、隣り合う前記抵抗回路の一方の前記第 1の抵抗体の前記長手軸方向の一端と、隣り合う前記抵抗回路の他方の前記第 1の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記一方及び他方の第 1の抵抗体間に位置する他の抵抗体の上方を通過して延在形成され、

各々の前記抵抗回路では、前記第 1〜第 3の抵抗体の各々と前記第 2の配線層とが対向する各面積を、実質的に等しく設定したことを特徴とする。

この発明によれば、第 1〜第 3の抵抗体の抵抗値の変動量はほぼ等しくなる。従って、このラダ一型抵抗回路に n個の抵抗回路を設け、かつ、各抵抗回路にそれそれ接続される n個のドライバ回路を接続することで、 nビッ卜のデジタル信号をアナログ信号に変換する D /A変換器を構成することができる。この D /A 変換器は、内蔵されるラダ一型抵抗回路中の抵抗比をほぼ一定にすることができるので、変換精度を向上することができる。また、この D /A変換器を内蔵した A/ D変換器を構成することもでき、この場合も変換効率が向上する。

さらに本発明によれば、各々の抵抗回路に接続される各々のドライバ回路は、長手軸の一端側に揃えて配置できるので、冗長なスペースを省略できる。従って、このラダー型抵抗回路が搭載される半導体装置の高集積化が可能となる。

ここで、第 2の配線を、長手軸方向に対して一定の傾斜角度にて直線状に延在形成すると、第 1〜第 3の抵抗体の各々と第 2の配線層とが対向する各面積を実質的に等しく設定できる。

あるいは、第 2の配線層は、長手軸方向と平行な複数の平行配線部と、長手軸方向と直交して前記平行配線部間を接続する複数の直交配線部とから構成することもできる。ここで、第 2の配線層の長手軸方向に沿った全長を Lとしたとき、第 1〜第 3の抵抗体の各々と対向する平行配線部の各長さは、それそれ実質的に L/ 3に設定される。こうすると、第 1〜第 3の抵抗体の各々と第 2の配線層とが対向する各面積を実質的に等しく設定できる。

またこのとき、各々の抵抗回路にて、第 1の抵抗体の長手軸方向の一端に接続された平行配線部の長さと、第 1の抵抗体の長手軸の他端に接続された平行配線部の長さとの和が、実質的に L / 3に設定される。

また、最端部に位置する抵抗回路は、第 2の配線層と同一層にて形成されるダミ一配線層を有すると良い。こうすると、最端部に位置する抵抗回路においても、第 1〜第 3の抵抗体の抵抗値の変動量をほぼ等しくできる。

本発明の他の態様によれば、長手軸方向に沿って延びる少なくとも第 1〜第 3 の抵抗体をそれぞれ有する複数の抵抗回路を接続して成るラダ一型抵抗回路において、

前記第 1〜第 3の抵抗体上に形成され、前記第 1〜第 3の抵抗体の各々の前記長手軸方向の端部と対向する位置に第 1のコンタクトホールを有する第 1の絶縁層と、

前記第 1の絶縁層上に形成され、前記第 1のコンタクトホールを介して前記第 1〜第 3の抵抗体を接続する第 1の配線層と、

前記第 1の配線層と同一層に形成され、前記第 1〜第 3の抵抗体と対向するダミー配線層と、

前記第 1の導電層及び前記ダミー配線層上に形成され、前記第 1の配線層と対向する位置に第 2のコンタクトホールを有する第 2の絶縁層と、

前記第 2の絶縁層上に形成され、前記第 2のコンタクトホールを介して隣合う前記抵抗回路同士を接続する第 2の配線層と、

を有することを特徴とする。

この発明によれば、第 1〜第 3の抵抗体の抵抗値の変動量は、この第 1〜第 3 の抵抗体がダミー配線層と対向する各面積によって支配的に定まる。従って、この各面積が実質的に等しくなれば、各抵抗値の変動量も等しくなる。この場合、第 2の配線層が前記第 1〜第 3の抵抗体とそれそれ対向する各面積をが同一であつても、各抵抗値の変動への影響を低減できる。

従って、このラダー型抵抗回路を D /A変換器あるいは A/D変換器に用いれば、変換精度を高めることができる。

本発明のさらに他の態様によれば、 nビッ卜のデジタル信号をアナログ信号に変換するデジタル—アナログ変換器において、

長手軸方向に沿って延びる少なくとも第 1〜第 3の抵抗体をそれそれ有する抵抗回路を、 n個接続して成るラダー型抵抗回路と、

各々の抵抗回路にそれそれ接続された n個のドライバ回路と、

を有し、

前記ラダー型抵抗回路は、

各々の前記抵抗回路の前記第 1〜第 3の抵抗体上に形成され、前記第 1〜第 3 の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する第 1の絶縁層と、

前記第 1の絶縁層上に形成され、前記第 1のコンタクトホールを介して各々の前記抵抗回路内の前記第 1〜第 3の抵抗体を接続する第 1の配線層と、

を有し、

各々の前記抵抗回路では、前記第 1の抵抗体の両側にて前記長手軸方向と平行に前記第 2 , 第 3の抵抗体が配置され、

前記 n個のドライバ回路は、各々の前記抵抗回路の前記第 3の抵抗体にそれそれ接続され、かつ、前記長手軸方向の一端側に揃えて配設されていることを特徴とする。

この発明によれば、各々の抵抗回路に接続される各々のドライバ回路は、長手軸方向の一端側に揃えて配置できるので、冗長なスペースを省略できる。従って、このラダ一型抵抗回路が搭載される半導体装置の高集積化が可能となる。図面の簡単な説明

図 1は、本発明の第 1の実施の形態に係るラダー型抵抗回路の概略平面図である。

図 2は、図 1の A— A断面図である。

図 3は、図 1のラダ一型抵抗回路の等価回路図である。

図 4は、図 1に示す抵抗体の抵抗値の位置依存性を示す特性図である。

図 5は、本発明の第 2の実施の形態に係るラダ一型抵抗回路の概略平面図である o

図 6は、図 5に示す第 2の配線層が第 1の抵抗体と対向する面積を説明するための概略説明図である。

図 7は、図 5に示す第 2の配線層が第 2 , 第 3の抵抗体と対向する面積を説明するための概略説明図である。

図 8は、本発明の第 3の実施の形態に係る D / A変換器の概略平面図である。図 9は、図 8に示す D /A変換器の等価回路図である。

図 1 0は、図 8に示す D A変換器の積分直線性誤差を示す特性図である。図 1 1は、図 8に示す D /A変換器の微分直線性誤差を示す特性図である。図 1 2は、本発明の第 4の実施の形態に係るラダー型抵抗回路の概略平面図でめる。

図 1 3は、図 1 2の A— A断面図である。

図 1 4は、図 1 2の B— B断面図である。

図 1 5は、図 1 2の C— C断面図である。

図 1 6は、本発明の第 5の実施の形態に係る A/D変換器のプロック図である。図 1 7は、本発明の比較例であるラダー型抵抗回路の概略平面図である。図 18は、図 17に示すラダ一型抵抗回路の等価回路図である。

図 19は、従来のラダー型抵抗回路の平面図である。

図 20は、図 19に示すラダ一型抵抗回路の等価回路図である。

図 2 1は、図 19に示すラダ一型抵抗回路を用いて構成した D/A変換器の積分直線性誤差を示す特性図である。

図 22は、図 19に示すラダ一型抵抗回路を用いて構成した D/ Α変換器の微分直線性誤差を示す特性図である。発明を実施するための最良の形態

(第 1の実施の形態）

図 1は本発明の第 1の実施の形態に係るラダー型抵抗回路 1 0の平面図であり、図 2は図 1の A— A断面図である。

図 1において、このラダ一型抵抗回路 10は、第（N— 1 ) ，第 N，第（N + 1) の抵抗回路 1 2， 14, 1 6…を有し、各抵抗回路 1 2, 14 , 1 6にはドライバ回路 1 6, 17， 18が接続されている。各抵抗回路 1 2 , 14 , 1 6は、長手軸方向を矢印 X方向とする第 1〜第 3の抵抗体 20, 30 , 40を有する。第 2 , 第 3の抵抗体 20, 30は、第 1の抵抗体 10の両側にて長手軸方向 Xと平行に配置されている。これら第 1〜第 3の抵抗体 20 , 30 , 40は同一長さでかつ同一幅を有し、等間隔で配列されている。なお、これら第 1〜第 3の抵抗体 20， 30， 40は、例えば絶縁体上にポリシリコンを形成し、イオンドーピング後にパターニングされることで形成される。

図 2に示すように、第 1〜第 3の抵抗体 20， 30 , 40上には絶縁層 50が形成されている。この絶縁層 50には、図 2に示すように第 1の抵抗体 20の長手軸方向 Xの両端部と対向する位置にコンタクトホール 5 1， 52が形成されている。同様に、第 2, 第 3の抵抗体 30, 40と対向する位置にも、絶縁層 50 にコンタクトホール 53〜56が形成されている。

図 2に示すように、絶縁層 50上には例えば A 1を用いて第 1の配線層 60が形成されている。この第 1の配線層 60は、図 1に示すように、各抵抗回路 12 〜1 4内にて第 1 , 第 2の抵抗体 2 0 , 3 0同士と第 2 , 第 3の抵抗体 3 0 , 4 0同士とを接続するためのものである。第 1の配線層 6 0は、第 1〜第 3の抵抗体 2 0， 3 0 , 4 0の長手軸方向 Xの両端部と対向する位置に形成されてコン夕クトホール 5 1〜5 6に埋め込まれるコンタクト用配線部 6 1〜6 6を有する。第 1の配線層 6 0はさらに、コンタクト用配線部 6 1 , 6 3間を接続して、隣り合う第 1 , 第 2の抵抗体 2 0， 3 0同士を接続する第 1の抵抗接続用配線部 6 7 を有する。第 1の配線層 6 0はさらに、コンタクト用配線部 6 4 , 6 6間を接続して、第 2 ,. 第 3の抵抗体 2 0 , 3 0同士を接続する第 2の抵抗接続用配線部 6 8を有する。この第 2の抵抗接続用配線部 6 8は、第 1〜第 3の抵抗体 2 0 ~ 4 0の抵抗形成の外側を迂回して形成されている。従って、第 1，第 2の抵抗接続用配線部 6 7 , 6 8は、第 1〜第 3の抵抗体 2 0〜4 0の上方を通過することはない。

さらに、図 1に示すように、各抵抗回路 1 2〜 1 6同士を接続する第 2の配線層 7 0が設けられている。この第 2の配線層 7 0は、第 1の配線層 6 0と同層にて、同一材料例えば A 1にて形成されている。この第 2の配線層 7 0は、隣合う抵抗回路同士を接続するもので、例えば、第 Nの抵抗回路 1 4内の第 1の抵抗体 1 0のコンタクト用配線部 6 1と、第（N + 1 ) の抵抗回路 1 6内の第 1の抵抗体 1 0コンタクト用配線部 6 2とを接続している。図 1では、第 2の配線 7 0は、長手軸方向 Xに対して一定の傾斜角度（例えば 4 5 ° ) にて直線状に延在形成されている。このため、第 2の配線層 7 0は、第 Nの抵抗回路 1 4内の第 1 , 第 2 の抵抗体 1 0， 2 0と、第（N + 1 ) の抵抗体 1 6内の第 1 , 第 3の抵抗体 1 0 , 3 0の上方を通過している。

上述した第 1〜第 3の抵抗体 2 0〜4 0、絶縁層 5 0、第 1 , 第 2の配線層 6 0 , 7 0は、半導体基板上にてロジック回路を形成するための半導体製造プロセスを兼用して形成され、それにより半導体装置が完成する。

ここで、第 Nの抵抗回路 1 4の第 1の抵抗体 2 0については考察すると、図 1 に示すように、コンタクト用配線部 6 1には、第（N + 1 ) の抵抗回路 1 6と接続するための第 2の配線層 7 0が接続されると共に、コンタクト用配線部 6 2には、第（N— 1 ) の抵抗回路 1 2と接続するための第 2の配線層 70が接続されている。

図 1に示すように、コンタクト用配線部 6 1と接続された第 2の配線層 70が第 1の抵抗体 20と対向する斜線部の面積を S 1とし、コンタクト用配線部 62 と接続された第 2の配線層 70が第 1の抵抗体 1 0と対向する斜線部の面積を S 2とする。同様に、第 2の配線層 70が第 2 , 第 3の抵抗体と対向する斜線部の面積を、図 1に示すようにそれそれ S 3， S 4とする。

本実施の形態の構成によれば、 S 1 + S 2 = S 3 = S 4が成立する。換言すれば、第 2の配線層 70が第 1〜第 3の抵抗体 20 , 30, 40のそれそれと対向する面積は等しくなる。従って、ピエゾ効果に起因して生ずる第 1〜第 3の抵抗体 20〜40の抵抗値の変動量のばらつきを低減できる。結果として、第 1〜第 3の抵抗体 20〜40の抵抗比をほぼ一定にできる。

図 3は、図 1のラダ一型抵抗回路の等価回路図である。ここで、図 1に示す第 (N— 1 ) の抵抗回路 12内の第 1〜第 3の抵抗体 20 , 30 , 40の抵抗値をそれそれ R l , R 2, R 3とする。また、図 1に示す第 Nの抵抗回路 1 2内の第 1〜第 3の抵抗体 20， 30， 40の抵抗値をそれそれ R 4 , R 5 , R 6とする。同様に、図 1に示す第（N + 1 ) の抵抗回路 12内の第 1〜第 3の抵抗体 20 , 30， 40の抵抗値をそれぞれ R 7 , R 8 , R 9とする。図 3の等価回路は、上記のように定義した抵抗値 R 1〜R 9の接続状態を示している。

ここで、本実施の形態では、各抵抗体の抵抗値は等しく設定され、 R 1 =R 2 = R 3=R4=R 5 =R 6 =R 7 =R 8 =R 9 =Rである。従って、図 3に示すように、抵抗値 R (二 R 1 =R 4 = R7) と抵抗値 2 R ( = R 2+R 3 =R 5 + R 6 =R 8+R 9 ) とがラダー方式で接続された R— 2 Rラダ一型抵抗回路が構成されることが分かる。

また、本実施の形態によれば、図 1及び図 3に示すように、ドライバ回路 16 , 17 , 18を、長手軸方向 Xの一端側に揃えて配置することができる。これにより、このラダー型抵抗回路を搭載した半導体装置には冗長なレイァゥト面積が生じず、チップ面積を縮小できる。第 1の実施の形態の比較例を図 1 7に示し、その等価回路図を図 1 8に示す。図 1 7に示すラダ一抵抗型回路では、第 1〜第 3の抵抗体 2 0〜4 0の配列方法は第 1の実施と形態と同一であるが、第 1 , 第 2の配線層 6 0， 7 0の接続を変更したものである。この場合、第 1の配線層 6 0が第 1〜第 3の抵抗体 2 0〜4 0の各々と対向する面積をほぼ等しくできても、図 1 7、図 1 8に示すようにドライバ回路 1 6， 1 7は長手軸方向 Xのそれそれ異なる端部に位置される。従つて、この比較例の構成では、冗長なレイアウト面積が生じてしまう点で、本発明より劣っている。

また、図 1 7に示す比較例においては、第 1〜第 3の抵抗体 2 0〜4 0の大部分の領域上には第 1の配線層 6 0が存在せず、 A 1パターンが疎の状態となっている。このラダ一型抵抗回路は上述した通り口ジック回路と同一のプロセスにて形成される。このとき、ロジック回路領域では A 1パターンが密であるのに対して、ラダ一型抵抗回路領域では A 1パターンが疎となる。同一基板上にて A 1パターンの粗密に偏りがあると、正確なエッチングの妨げとなり、配線不良が生ずる。

この点、第 1の実施の形態では、図 1 7の比較例よりも第 1〜第 3の抵抗体 2 0〜4 0の上方に比較的密の A 1パターンを確保できるので、 A 1配線不良を低減できる。。

本実施の形態では、第 1〜第 3の抵抗体 2 0〜4 0の配列ピッチが一定になつている。換言すれば、第 2 , 第 3の抵抗体 3 0 , 4 0は、第 1の抵抗体 1 0の中心線に対して線対称の配置となっている。このことは、第 1〜第 3の抵抗体 2 0 〜4 0の抵抗値の誤差を抑制するように働く。各々の抵抗体の抵抗値は、位置依存性を有し、一般的には図 4に示すように、位置に依存して抵抗体の厚さあるいは導電率が変化するため、位置に依存して抵抗体の抵抗値が単調に増加し、あるいは減少する。しかし、図 4に示すように、第 1の抵抗体 2 0〜第 3の抵抗体 4 0の各抵抗値の関係は、上述した線対称配置の関係から、 R l ^ ( R 2 + R 3 ) / 2となり、各抵抗値の誤差を低減できる。

(第 2の実施の形態）図 5は、本発明の第 2の実施の形態に係るラダー型抵抗回路 100を示している。なお、図 5において、図 1と同一機能を有する部材については、図 1と同一符号を付してその説明を省略する。

図 5のラダ一型抵抗回路 100が図 1のラダ一型抵抗回路 10と異なる点は、図 1の第 2の配線層 10に代えて図 5に示す形状の第 2の配線層 1 10を用いた点である。

図 5に示す第 2の配線層 1 10は、長手軸方向 Xと平行な第 1〜第 4の平行配線部 11 1, 1 13, 115， 117と、長手軸方向 Xと直交して第 1〜第 4の平行配線部間を接続する第 1〜第 3の直交配線部 1 12, 1 14， 1 16とを有する。

第 1の平行配線部 1 1 1は、第 Nの抵抗回路 14のコンタクト用配線部 61に接続され、第 4の平行配線部 1 17は第（N+1) の抵抗回路 16のコンタクト用配線部 62に接続されている。

ここで、図 5に示すように、第 2の配線層 110の長手軸方向 Xに沿った全長をとする。このとき、第 1，第 4の平行配線部 1 1 1, 117の長手軸方向 X の実質的長さは L/ 6であり、第 2, 第 3の平行配線部 1 13, 1 15の長手方向 Xの実質的長さは L/3である。ここで、実質的長さとは、配線部の幅を含まない有効長さを意味する。

ここで、第 1の平行配線部 1 11及び第 1の直交配線部 1 12が第 1の抵抗体 20と対向する面積を S 1とし、第 4の平行配線部 1 17及び第 3の直交配線部 1 16が第 1の抵抗体 20と対向する面積を S 2とする。

図 6は、面積 S l， S 2を斜線部にて示している。ここで、第 1の抵抗体 20 の幅を Wrとし、第 2の配線層 110の幅を Wwとすると、面積 S 1 , S 2は下記の通りとなる。

S l = S2=Ww (L/6+Wr/2) - ( 1 ) また、第 2の平行配線部 1 13、第 1の直交配線部 1 12及び第 2の直交配線部 1 14が第 2の抵抗体 30と対向する面積を S 3とし、第 3の平行配線部 11 5、第 2の直交配線部 114及び第 3の直交配線部 1 16が第 3の抵抗体 40と対向する面積を S 4とする。面積 S 3 , S 4は共に等しく、これらは図 7を参照すると下記の通り求められる。

S 3 = S 4=Ww (L/3+Wr) - (2) 式（1) (2) から、 S l + S2 = S 3 = S4=Ww (L/3+Wr) となることが分かる。このことは、第 2の配線層 1 10が第 1〜第 3の抵抗体 20〜4

0の各々と対向する各面積が共に等しいことを意味し、第 1の実施の形態と同じことが成立する。

従って、この第 2の実施の形態においても、ピエゾ効果に起因して生ずる第 1 〜第 3の抵抗体 20〜40の抵抗値の変動量のばらつきを低減できる。

ここで、本実施の形態では、各平行配線部 1 1 1 , 1 13, 1 15, 1 17の中心線は、第 1〜第 3の抵抗体 20〜40の中心線と一致している。このため、各平行配線部 11 1， 1 13, 115, 1 17をパターニングするためのマスクに多少の位置ずれが生じたとしても、各平行配線部 1 1 1, 1 13, 1 15, 1 17の一部が第 1〜第 3の抵抗体 20〜40と非対向で形成される虞が低減する c この結果、マスクずれに起因して、第 1〜第 3の抵抗体 20〜40の抵抗値の変動量のばらつきが増大する虞も低減する。

(第 3の実施の形態）

図 8は、図 5に示すラダー型抵抗回路 100を用いて構成される 4ビッ卜の D /A変換器 200を示し、図 9はその等価回路図である。図 8において、この D /A変換器 200は、第 1〜第 4の抵抗回路 201〜204を有する。第 1の抵抗回路 201は、第 1の抵抗体 R 2、第 2の抵抗体 R 3及び第 3の抵抗体 R 4を有し、第 2の抵抗体 R 3は抵抗体 R 1を介して接地されている。また、第 3の抵抗体 R4、に 1ビット目のデジタル信号 S 1が入力されるドライバ回路 205が接続されている。

第 2の抵抗回路 202は、第 1の抵抗体 R 5、第 2の抵抗体 R 6及び第 3の抵抗体 R 7を有し、第 3の抵抗体 R 7に、 2ビット目のデジタル信号 S 2が入力されるドライバ回路 206が接続されている。

第 3の抵抗回路 203は、第 1の抵抗体 R 8、第 2の抵抗体 R 9及び第 3の抵抗体 R 10を有し、第 3の抵抗体 R 10に、 3ビット目のデジタル信号 S 3が入力されるドライバ回路 207が接続されている。

第 4の抵抗回路 204は、第 1の抵抗体 R 1 1、第 2の抵抗体 R 12及び第 3 の抵抗体 R 13を有し、第 3の抵抗体 R 13に、 4ビヅト目のデジタル信号 S4 が入力されるドライバ回路 208が接続されている。

各ドライバ回路 205〜208に入力されるデジタル信号 S 1〜S 4は "0" または "1"である。このとき、各ドライバ回路 205〜208は、デジタル信号 S 1〜S4が LOW (0) の時に OVを出力し、 H I GH ( 1) であるときは電源電圧 V_DDを出力する。

出力 Vo u tが得られる差動増幅器 209には、そのマイナス端子に入力抵抗 R が接続され、プラス端子にはバイアス電圧 V_B= 0 V) が入力される。また、差動増幅器 209のマイナス端子及び出力端子間には帰還抵抗（Rf 1 +Rf 2) が接続されている。

また、図 8に示すラダー型抵抗回路では、図 5と同様に、第 1〜第 4の抵抗回路 201， 202, 203, 204間は 3本の第 2の配線層 1 10にて接続されている。さらに、第 4の抵抗回路 204は第 2の配線層 1 10を介して入力抵抗体 R_INと接続されている。

本実施の形態では、第 1, 第 2のダミー配線層 210, 21 1が設けられている。第 1のダミー配線層 210は、抵抗体 R 1〜R 3の上方にて第 2の配線層 1 10と同一層にて形成され、第 2の配線層 1 10の一部と同一パターンにて形成されている。第 2のダミー配線層 2 1 1は、抵抗体 R_IN， Rf 2の上方にて第 2 の配線層 1 10と同一層にて形成され、第 2の配線層 1 10の一部と同一パターンにて形成されている。

ここで、各抵抗体 R 1〜R 13の抵抗値を r 0とし、入力抵抗 R_INの抵抗値を r in、帰還抵抗（Rf 1 +Rf 2) の合成抵抗値を r f とすると、出力電圧 V 0 u tは下記の通りとなる。一 rf 2^ 84+2^ 83+ 2 ^ 82+2 ^ 81

Vout: x Vddx

(rO +rin) 2

(3)

-rf

Vout (full scale ) = (4)

(rO +rin)

で、 rf= 2 xr0 , rin=rOとすると、

-rf 2 xrO

=一 1

(rO +rin) rO +rO

2^ 84+2 ^ 83+ 2 ^ 82+2^ 81

よって、 Vout=— Vddx •(5)

2

となる。

次に、基準電圧 V_Bを Vd d/2とすると、出力電圧 Voutは下記の通りとなる。

2 ^ 8 +2^ 83+2 ^ 82+ 2^ 81

x '(6)

2 -rf 2⁴ - 1

Vout (full scale )= ►x Vddx (7)

(rO +rin) 2⁴

ここで、 rf= 2 xr0 , rin二 rOとすると、

-rf 2 xrO

(rO +rin) rO +rO

となる。よって、

Vdd 2 ^ 84+ 2^ 83+ 2 ^ 82+ 2 ^ 81

Vout=—— x 2 - Vddx (8)

2 2

となる。

ここで、式（ 3) ( 6) に示すように、出力電圧 V o u tのフルスケールの計数として一 r f / (r 0 + r i n) を有するため、抵抗値 r f , r 0 , r i ηの抵抗比の精度を高くする必要がある。本実施の形態では、 4本の第 2の配線層 1 1 0と第 1 , 第 2のダミー配線層 2 1 0 , 2 1 1の存在により、各抵抗体 R 1〜 R 1 3、 R IN, R f 1 , R f 2の抵抗値の変動は全て等しくなる。従って、出力電圧 Vo u tのフルスケールの計数は、 — r f/ (r 0 + r i n) =— 1とすることができ、フルスケール電圧の誤差を少なくすることができる。よって、 D/ Aコンバータ 2 00の変換精度を向上することができる。

本実施の形態の D/A変換器 200を用いて、 L S Bの積分直線性誤差の特性を図 1 0に、 L S Bの微分直線性誤差を図 1 1に示す。図 1 9に示す従来のラダ一型抵抗回路を用いて製造された D/A変換器の上記各特性は、図 2 1、図 22 の通りである。図 1 0と図 2 1、図 1 1と図 22との比較から明らかな通り、本 lb _ 実施の形態の D/A変換器 200では両特性が従来よりも向上していることが分かる。

(第 4の実施の形態）

図 12は、本発明の第 4の実施の形態に係るラダ一型抵抗回路 300の平面図である。図 13〜図 1 5は、それそれ図 12の A— A断面図、 B— B断面図及び C一 C断面図である。なお、図 1 2〜図 1 5において、図 1及び図 5と同一機能を有する部材については同一符号を付してその説明を省略する。なお、本実施の形態では、図 1及び図 5の絶縁層 50を第 1の絶縁層と称し、コンタクトホール 51〜56を第1のコン夕クトホールと称する。

図 1 2〜図 1 5において、このラダ一型抵抗回路 300は、第 1の配線層 60 と同一層に形成される第 2の配線層 70， 1 10を設けずに、それとは異なる層に第 2の配線層 330を形成している。すなわち、第 1〜第 3の抵抗体 20〜4 0の上には第 1の絶縁層 50が形成され、この第 1の絶縁層 50上に第 1の配線層 60及びダミー配線層 3 10が形成され、これらは図 1 2において実線で示されている。さらに、第 1の配線層 60及びダミー配線層 3 10の上に第 2の絶縁層 320が設けられ、その第 2の絶縁層 320上に第 2の配線層 330を設けている。第 2の配線層 330は、図 1 2においてハッチングで示している。また、第 2の配線層 330は、第 2の絶縁層 320に形成された第 2のコンタクトホ一ル 340を介して第 1の配線層 60と接続されている。

このダミー配線層 3 10が第 1〜第 3の抵抗体 20〜40の各々と対向する面積をそれそれ S 1 , S 2, S 3とする。また、第 2の配線層 330が第 1〜第 3 の抵抗体 20〜40と対向する面積をそれそれ S 4， S 5 , S 6とする。

このとき、 S 1 = S 2 = S 3であり、かつ、 S 1》S 4, S 2>S 5 , S 3》 S 6が成立する。こうすると、ピエゾ効果に起因して第 1〜第 3の抵抗体 20〜 40に生ずる抵抗値の変動は、面積 S 1〜S 3の影響が主体的となる。従って、面積 S 4 , S 5 , S 6が非同一であってもその影響はほとんどなく、 S 1 = S 2 =S 3であるために各抵抗間 20〜40に生ずる抵抗値の変動がほぼ同一となる。 (第 5の実施の形態）この第 5の実施の形態は、本発明に係る D/A変換器を用いて構成される D変換器に関する。 D/A変換器を用いて構成される A/D変換器は公知であり、例えば図 1 6に示す逐次比較型 A/D変換器 400を挙げることができる。この八/0変換器400は、アナログ信号を標本化する標本化回路 40 1と、 D/A 変換器 402と、標本化回路 40 1と D/A変換器 402との出力を比較するコンパレー夕 403と、発振器 404からのクロヅクに基づいて各種タイミング信号を出力するシーケンス回路 405と、シーケンス回路 405からのタイミング信号に従ってコンパレータ 403の出力に基づいて D/A変換器 402を制御する逐次比較型レジスタ 406とを有する。

図 1 6に示す D/A変換器 402に本発明の D/A変換器を用いれば、精度高くアナログ一デジタル変換を実行することができる。

Claims

請求の範囲

1 . 長手軸方向に沿って延びる少なくとも第 1〜第 3の抵抗体をそれそれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、

各々の前記抵抗回路の前記第 1〜第 3の抵抗体上に形成され、前記第 1〜第 3 の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する絶縁層と、

前記絶縁層上に形成され、前記コンタクトホールを介して各々の前記抵抗回路内の前記第 1，第 2の抵抗体同士と前記第 2 , 第 3の抵抗体同士とをそれそれ接続する第 1の配線層と、

を有し、

各々の前記抵抗回路では、前記第 1の抵抗体の両側にて前記長手軸方向と平行に前記第 2 , 第 3の抵抗体が配置され

各々の前記抵抗回路では、前記第 1〜第 3の抵抗体の各々と前記第 2の配線層とが対向する各面積を、実質的に等しく設定したことを特徴とするラダー型抵抗回路。

2 . 請求項 1において、

前記第 2の配線は、前記長手軸方向に対して一定の傾斜角度にて直線状に延在形成されていることを特徴とするラダー型抵抗回路。

3 . 請求項 1において、

前記第 2の配線層は、前記長手軸と平行な複数の平行配線部と、前記長手軸と直交して前記平行配線部間を接続する複数の直交配線部とから成り、

前記第 2の配線層の前記長手軸方向に沿った全長を Lとしたとき、前記第 1〜第 3の抵抗体の各々と対向する前記平行配線部の各長さは、それそれ実質的に L / 3に設定されていることを特徴とするラダー型抵抗回路。

4 . 請求項 3において、

各々の前記抵抗回路にて、前記第 1の抵抗体の前記長手軸方向の一端に接続された前記平行配線部の長さと、前記第 1の抵抗体の前記長手軸方向の他端に接続された前記平行配線部の長さとの和が、実質的に L/ 3に設定されていることを特徴とするラダー型抵抗回路。

5 . 請求項 1乃至 4のいずれかにおいて、

最端部に位置する前記抵抗回路は、前記第 2の配線層と同一層にて形成されるダミ一配線層を有することを特徴とするラダー型抵抗回路。

6 . 請求項 1に記載のラダ一型抵抗回路が搭載され、かつ前記ラダー型抵抗回路の前記第 1〜第 3の抵抗体、前記第 1 , 第 2の配線層及び前記絶縁層が、半導体製造プロセスに従って形成されていることを特徴とする半導体装置。

7 . 長手軸方向に沿って延びる少なくとも第 1〜第 3の抵抗体をそれそれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、

前記第 1の配線層と同一層に形成され、前記第 1〜第 3の抵抗体と対向するダミー導電層と、

前記第 1の導電層及び前記ダミ一導電層上に形成され、前記第 1の配線層と対向する位置に第 2のコンタクトホールを有する第 2の絶縁層と、

を有することを特徴とするラダ一型抵抗回路。

8 . 請求項 7において、前記第 2の配線層が前記第 1〜第 3の抵抗体とそれそれ対向する各面積を非同一としたことを特徴とするラダー型抵抗回路。

9 . 請求項 7または 8において、

各々の前記抵抗回路内では、前記第 1の抵抗体の両側にて前記長手軸方向と平行に前記第 2 , 第 3の抵抗体が配置され、

前記第 1の配線層は、各々の前記抵抗回路内の前記第 1 , 第 2の抵抗体同士と前記第 2 , 第 3の抵抗体同士とをそれそれ接続することを特徴とするラダー型抵抗回路。

1 0 . 請求項 7乃至 9のいずれかに記載のラダ一型抵抗回路が搭載され、かつ前記ラダ一型抵抗回路の前記第 1〜第 3の抵抗体、前記第 1 , 第 2の配線層、前記ダミー導電層及び前記第 1 , 第 2の絶縁層が、半導体製造プロセスに従って形成されていることを特徴とする半導体装置。

1 1 . nビットのデジタル信号をアナログ信号に変換するデジタル一アナログ変換器において、

長手軸方向に沿って延びる少なくとも第 1〜第 3の抵抗体をそれぞれ有する n 個の抵抗回路を接続して成るラダ一型抵抗回路と、

各々の前記抵抗回路にそれそれ接続され、かつ、各々の前記抵抗回路の同一サィドに揃えて配置された n個のドライバ回路と、

を有し、

前記ラダー型抵抗回路は、

前記絶縁層上に形成され、前記コンタクトホールを介して各々の前記抵抗回路内の前記第 1 , 第 2の抵抗体同士と前記第 2 , 第 3の抵抗体同士とをそれそれ接続する第 1の配線層と、

前記第 1の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第 2の配線層と、を有し、

各々の前記抵抗回路では、前記第 1の抵抗体の両側にて前記長手軸方向と平行に前記第 2，第 3の抵抗体が配置され、

各々の前記抵抗回路では、前記第 1〜第 3の抵抗体の各々と前記第 2の配線層とが対向する各面積を、実質的に等しく設定したことを特徴とするデジタル一ァナログ変換器。

12. 請求項 1 1において、

出力端子よりアナログ出力を得る差動増幅器と、

前記 n個の抵抗回路のうち最端部に位置する n番目の抵抗回路と隣接して配置され、前記差動増幅器に接続される（n+ 1 ) 番目の抵抗回路と、

前記第 2の配線層と同一層に形成され、前記 n番目の抵抗回路と前記（n+ 1 ) 番目の抵抗回路とを接続する第 3の配線層と、

をさらに有し、

前記（n+ 1 ) 番目の抵抗回路は、

差動増幅器の入力端に接続される入力抵抗体と、

前記差動増幅器の前記入力端と前記出力端との間に接続される第 1 , 第 2の帰還抵抗体と、

を有し、

前記（n+ 1 ) 番目の抵抗回路内には、前記入力抵抗体の両側にて前記長手軸方向と平行に前記第 1 , 第 2の帰還抵抗体が配置され、

前記第 3の配線層は、前記（n+ 1) 番目の抵抗回路の前記入力抵抗体の前記長手軸方向の一端と、前記 n番目の抵抗回路の前記第 1の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記 n番目の抵抗回路の前記第 3の抵抗体及び前記 (n+ 1 ) 番目の抵抗回路の前記第 1の帰還抵抗体の上方を通過して、前記第 2 の配線層と同一パターンにて形成されていることを特徴とするデジタル一アナ口グ変換器。

1 3 . 請求項 1 2において、

前記入力抵抗体及び前記第 2の帰還抵抗体の上方にダミー導電層がさらに設けられることを特徴とするデジタル一アナログ変換器。

1 4 . 請求項 1 1乃至 1 3のいずれかに記載のデジタル一アナログ変換器が搭載され、前記デジタル—アナログ変換器の前記ラダー型抵抗回路及び前記ドライバ回路が半導体製造プロセスに従って形成されていることを特徴とする半導体装置 (

1 5 . 請求項 1 1乃至 1 4のいずれかに記載のデジタル一アナログ変換器を含んだアナ口グ—デジ夕ル変換器が搭載され、前記アナログ—デジタル変換器が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。

1 6 . nビットのデジタル信号をアナログ信号に変換するデジタル一アナログ変換器において、

長手軸方向に沿って延びる少なくとも第 1〜第 3の抵抗体をそれそれ有する n 個の抵抗回路を接続して成るラダー型抵抗回路と、

各々の前記抵抗回路にそれぞれ接続された n個のドライバ回路と、

を有し、

前記ラダー型抵抗回路は、

前記第 1の配線層と同一層にて形成され、前記第 1〜第 3の抵抗体と対向するダミー導電層と、

前記ダミ一導電層上に形成され、前記第 1の配線層と対向する位置に第 2のコン夕クトホールを有する第 2の絶縁層と、

を有することを特徴とするデジタル一アナログ変換器。

1 7 . 請求項 1 6において、

前記第 2の配線層が前記第 1〜第 3の抵抗体とそれそれ対向する各面積を非同一としたことを特徴とするデジタル一アナログ変換器。

1 8 . 請求項 1 6または 1 7において、

前記第 1の配線層は、各々の前記抵抗回路内の前記第 1，第 2の抵抗体同士と前記第 2，第 3の抵抗体同士とをそれぞれ接続し、

前記 n個のドライバ回路が前記長手軸方向の一端側に揃えて配置されていることを特徴とするデジタル一アナログ変換器。

1 9 . 請求項 1 6乃至 1 8のいずれかに記載のデジタル一アナログ変換器が搭載され、前記デジタル—アナログ変換器の前記ラダ一型抵抗回路及び前記ドライバ回路が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。

2 0 . 請求項 1 6乃至 1 8のいずれかに記載のデジタル一アナログ変換器を含んだアナログ一デジ夕ル変換器が搭載され、前記アナログ—デジ夕ル変換器が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。

2 1 . nビットのデジタル信号をアナログ信号に変換するデジ夕ルーアナログ変換器において、

を有し、

前記ラダ一型抵抗回路は、

各々の前記抵抗回路の前記第 1〜第 3の抵抗体上に形成され、前記第 1〜第 3 の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する第 1の絶縁層と、前記第 1の絶縁層上に形成され、前記第 1のコンタクトホールを介して各々の前記抵抗回路内の前記第 1，第 2の抵抗体同士と前記第 2 , 第 3の抵抗体同士とをそれぞれ接続する第 1の配線層と、

を有し、

前記 n個のドライバ回路は、各々の前記抵抗回路の前記第 3の抵抗体にそれそれ接続され、かつ、前記長手軸方向の一端側に揃えて配設されていることを特徴とするデジタル一アナログ変換器。

2 2 . 請求項 2 1に記載のデジ夕ルーアナログ変換器が搭載され、前記デジタル一アナログ変換器の前記ラダー型抵抗回路及び前記ドライバ回路が半導体製造プ口セスに従って形成されていることを特徴とする半導体装置。

2 3 . 請求項 2 1に記載のデジタル一アナログ変換器を含んだアナログ—デジ夕ル変換器が搭載され、前記アナログ—デジタル変換器が半導体製造プロセスに従つて形成されていることを特徴とする半導体装置。