JPH05206863A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05206863A JPH05206863A JP1183892A JP1183892A JPH05206863A JP H05206863 A JPH05206863 A JP H05206863A JP 1183892 A JP1183892 A JP 1183892A JP 1183892 A JP1183892 A JP 1183892A JP H05206863 A JPH05206863 A JP H05206863A
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- JP
- Japan
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- resistance
- resistance value
- circuit
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 Ｒ−２Ｒ方式のラダー回路によるＤ／Ａコン
バータを備える半導体集積回路に関し、特に、製造バラ
ツキが起きても、高い変換精度で高い歩留りのＤ／Ａコ
ンバータを備える半導体集積回路を提供することを目的
とする。 【構成】 Ｒ−２Ｒ方式のラダー回路によるＤ／Ａコン
バータを備える半導体集積回路であって、同一の抵抗値
Ｒを有し、相互に平行して配置される複数の抵抗領域１
１〜１６を有して構成し、ｉ番目の抵抗領域１５をＲと
し、ｉ−１番目の抵抗領域１４とｉ＋１番目の抵抗領域
１６を直列接続して２Ｒとして１ビット分のラダー回路
を構成する。
バータを備える半導体集積回路に関し、特に、製造バラ
ツキが起きても、高い変換精度で高い歩留りのＤ／Ａコ
ンバータを備える半導体集積回路を提供することを目的
とする。 【構成】 Ｒ−２Ｒ方式のラダー回路によるＤ／Ａコン
バータを備える半導体集積回路であって、同一の抵抗値
Ｒを有し、相互に平行して配置される複数の抵抗領域１
１〜１６を有して構成し、ｉ番目の抵抗領域１５をＲと
し、ｉ−１番目の抵抗領域１４とｉ＋１番目の抵抗領域
１６を直列接続して２Ｒとして１ビット分のラダー回路
を構成する。
Description
【０００１】
【産業上の利用分野】本発明はＲ−２Ｒ方式のラダー回
路によるＤ／Ａコンバータ（Digital/AnalogConverto
r）を備える半導体集積回路に係り、特に高い変換精度
で高い歩留りのＤ／Ａコンバータを備える半導体集積回
路に関する。
路によるＤ／Ａコンバータ（Digital/AnalogConverto
r）を備える半導体集積回路に係り、特に高い変換精度
で高い歩留りのＤ／Ａコンバータを備える半導体集積回
路に関する。
【０００２】近年のＤ／Ａコンバータには、高精度のも
のが要求されている。その為、製造上のバラツキに対し
ても、安定して高精度のものを製造する必要がある。
のが要求されている。その為、製造上のバラツキに対し
ても、安定して高精度のものを製造する必要がある。
【０００３】
【従来の技術】Ｒ−２Ｒ方式のラダー回路を有して構成
され、１６ビットのディジタルデータをアナログデータ
に変換するＤ／Ａコンバータの等価回路を図３に示す。
また、従来のＤ／ＡコンバータのＲ−２Ｒ方式のラダー
回路の半導体集積回路上のレイアウトパターン図を図４
に示す。同図に示すように、従来では、抵抗を１０１及
び１０２（抵抗値２Ｒ）、１０３（抵抗値Ｒ）、１０４
及び１０５（抵抗値２Ｒ）、１０６（抵抗値Ｒ）、…と
配置して構成していた。すなわち、図５に示すように、
従来ではそれぞれ同一の抵抗体Ｒを所定ピッチで平行に
配列し、各抵抗Ｒを接続配線Ｍ０〜Ｍ７およびアルミ配
線Ｌ０〜Ｌ３、ＬＧ、ＬOUT を用いてラダー回路を構成
していた。
され、１６ビットのディジタルデータをアナログデータ
に変換するＤ／Ａコンバータの等価回路を図３に示す。
また、従来のＤ／ＡコンバータのＲ−２Ｒ方式のラダー
回路の半導体集積回路上のレイアウトパターン図を図４
に示す。同図に示すように、従来では、抵抗を１０１及
び１０２（抵抗値２Ｒ）、１０３（抵抗値Ｒ）、１０４
及び１０５（抵抗値２Ｒ）、１０６（抵抗値Ｒ）、…と
配置して構成していた。すなわち、図５に示すように、
従来ではそれぞれ同一の抵抗体Ｒを所定ピッチで平行に
配列し、各抵抗Ｒを接続配線Ｍ０〜Ｍ７およびアルミ配
線Ｌ０〜Ｌ３、ＬＧ、ＬOUT を用いてラダー回路を構成
していた。
【０００４】ところが、例えばエッチング工程における
寸法誤差等の製造プロセスのバラツキにより、全ての抵
抗を均一に製造することができない。或いは、半導体集
積回路の動作状態において、抵抗の近隣に熱源となる回
路が配置されていた場合には、抵抗が温度依存性を持つ
ために、抵抗値に誤差が生じるといった問題が生じる。
この場合、例えば、抵抗１０１の抵抗値がＲ−αに、抵
抗１０３の抵抗値がＲ＋αになったとすると、２Ｒ−
α：Ｒ＋αとなり、抵抗１０１及び１０２による２Ｒと
抵抗１０３によるＲの抵抗値の比を、正確に２：１にす
ることができず、Ｄ／ＡコンバータのＤ／Ａ変換精度を
悪化させる原因となっていた。
寸法誤差等の製造プロセスのバラツキにより、全ての抵
抗を均一に製造することができない。或いは、半導体集
積回路の動作状態において、抵抗の近隣に熱源となる回
路が配置されていた場合には、抵抗が温度依存性を持つ
ために、抵抗値に誤差が生じるといった問題が生じる。
この場合、例えば、抵抗１０１の抵抗値がＲ−αに、抵
抗１０３の抵抗値がＲ＋αになったとすると、２Ｒ−
α：Ｒ＋αとなり、抵抗１０１及び１０２による２Ｒと
抵抗１０３によるＲの抵抗値の比を、正確に２：１にす
ることができず、Ｄ／ＡコンバータのＤ／Ａ変換精度を
悪化させる原因となっていた。
【０００５】
【発明が解決しようとする課題】従って、高精度なＤ／
Ａ変換ができず、良品となる製造歩留りが低くなるとい
う問題があった。
Ａ変換ができず、良品となる製造歩留りが低くなるとい
う問題があった。
【０００６】本発明は、上記問題点を解決するもので、
製造バラツキが起きても、高い変換精度で高い歩留りで
製造可能なＤ／Ａコンバータを備える半導体集積回路を
提供することを目的とする。
製造バラツキが起きても、高い変換精度で高い歩留りで
製造可能なＤ／Ａコンバータを備える半導体集積回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１に示す如く、Ｒ−２Ｒ方式のラダー
回路によるＤ／Ａコンバータを備える半導体集積回路で
あって、同一の抵抗値Ｒを有し、相互に平行して配置さ
れる複数の抵抗領域１１〜１６を有して構成し、ｉ番目
の抵抗領域１５をＲとし、ｉ−１番目の抵抗領域１４と
ｉ＋１番目の抵抗領域１６を直列接続して２Ｒとして１
ビット分のラダー回路を構成する。
に、本発明は、図１に示す如く、Ｒ−２Ｒ方式のラダー
回路によるＤ／Ａコンバータを備える半導体集積回路で
あって、同一の抵抗値Ｒを有し、相互に平行して配置さ
れる複数の抵抗領域１１〜１６を有して構成し、ｉ番目
の抵抗領域１５をＲとし、ｉ−１番目の抵抗領域１４と
ｉ＋１番目の抵抗領域１６を直列接続して２Ｒとして１
ビット分のラダー回路を構成する。
【０００８】
【作用】本発明の半導体集積回路では、図１に示す如
く、同一の抵抗値Ｒを有する抵抗領域１１〜１６を、相
互に平行して配置して構成し、ｉ番目の抵抗領域１５を
Ｒとし、ｉ−１番目の抵抗領域１４とｉ＋１番目の抵抗
領域１６を直列接続して２Ｒとして１ビット分のラダー
回路を構成するようにしている。
く、同一の抵抗値Ｒを有する抵抗領域１１〜１６を、相
互に平行して配置して構成し、ｉ番目の抵抗領域１５を
Ｒとし、ｉ−１番目の抵抗領域１４とｉ＋１番目の抵抗
領域１６を直列接続して２Ｒとして１ビット分のラダー
回路を構成するようにしている。
【０００９】従って、エッチング工程における寸法誤差
等の製造プロセスのバラツキがある場合、或いは、抵抗
の近隣に熱源となる回路が配置されていた場合にも、ラ
ダー回路を構成する抵抗２Ｒと抵抗Ｒの抵抗値の比を、
正確に２：１にすることができ、Ｄ／ＡコンバータのＤ
／Ａ変換精度を悪化させることなく、高精度なＤ／Ａコ
ンバータを高歩留りで製造することができる。
等の製造プロセスのバラツキがある場合、或いは、抵抗
の近隣に熱源となる回路が配置されていた場合にも、ラ
ダー回路を構成する抵抗２Ｒと抵抗Ｒの抵抗値の比を、
正確に２：１にすることができ、Ｄ／ＡコンバータのＤ
／Ａ変換精度を悪化させることなく、高精度なＤ／Ａコ
ンバータを高歩留りで製造することができる。
【００１０】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係る半導体集積回
路のパターン図を示す。
説明する。図１に本発明の一実施例に係る半導体集積回
路のパターン図を示す。
【００１１】同図に示すように、本実施例の半導体集積
回路は、同一の抵抗値Ｒを有する抵抗領域１１〜１６
を、相互に平行して配置して構成し、ｉ番目の抵抗領域
１５をＲとし、ｉ−１番目の抵抗領域１４（抵抗値２Ｒ
／２）とｉ＋１番目の抵抗領域１６（抵抗値２Ｒ／２）
を直列接続して２Ｒとして１ビット分のラダー回路を構
成するようにしている。
回路は、同一の抵抗値Ｒを有する抵抗領域１１〜１６
を、相互に平行して配置して構成し、ｉ番目の抵抗領域
１５をＲとし、ｉ−１番目の抵抗領域１４（抵抗値２Ｒ
／２）とｉ＋１番目の抵抗領域１６（抵抗値２Ｒ／２）
を直列接続して２Ｒとして１ビット分のラダー回路を構
成するようにしている。
【００１２】すなわち、詳しては図２に示すように、平
行に配された複数の抵抗領域（ポリシリコン等）Ｒの各
端部をコンタクトホールＣＨを介して接続配線領域（ア
ルミニウム等）により図１の回路になるよう接続したも
のである。図中、ＬＧは接地ＧＮＤへの配線（アルミニ
ウム等）、Ｌ０〜Ｌ３は各ビットドライバへの配線（ア
ルミニウム等）、ＬOUT はＤ／Ａ出力端子配線（アルミ
ニウム等）を示している。
行に配された複数の抵抗領域（ポリシリコン等）Ｒの各
端部をコンタクトホールＣＨを介して接続配線領域（ア
ルミニウム等）により図１の回路になるよう接続したも
のである。図中、ＬＧは接地ＧＮＤへの配線（アルミニ
ウム等）、Ｌ０〜Ｌ３は各ビットドライバへの配線（ア
ルミニウム等）、ＬOUT はＤ／Ａ出力端子配線（アルミ
ニウム等）を示している。
【００１３】このような構成とすることにより、エッチ
ング工程における寸法誤差等の製造プロセスのバラツキ
がある場合、或いは、抵抗の近隣に熱源となる回路が配
置されていた場合に、例えば、抵抗１４の抵抗値が２Ｒ
／２−αに、抵抗１６の抵抗値が２Ｒ／２＋αになった
とすると、誤差は相殺されて２Ｒ：Ｒとなり、抵抗１４
及び１６による２Ｒと抵抗１５によるＲの抵抗値の比
を、正確に２：１にすることができ、Ｄ／Ａコンバータ
のＤ／Ａ変換精度を悪化させることなく、高精度なＤ／
Ａコンバータを高歩留りで製造することができる。
ング工程における寸法誤差等の製造プロセスのバラツキ
がある場合、或いは、抵抗の近隣に熱源となる回路が配
置されていた場合に、例えば、抵抗１４の抵抗値が２Ｒ
／２−αに、抵抗１６の抵抗値が２Ｒ／２＋αになった
とすると、誤差は相殺されて２Ｒ：Ｒとなり、抵抗１４
及び１６による２Ｒと抵抗１５によるＲの抵抗値の比
を、正確に２：１にすることができ、Ｄ／Ａコンバータ
のＤ／Ａ変換精度を悪化させることなく、高精度なＤ／
Ａコンバータを高歩留りで製造することができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
同一の抵抗値Ｒを有する抵抗領域を、相互に平行して配
置して構成し、ｉ番目の抵抗領域をＲとし、ｉ−１番目
の抵抗領域とｉ＋１番目の抵抗領域を直列接続して２Ｒ
として１ビット分のラダー回路を構成するようにしたの
で、エッチング工程における寸法誤差等の製造プロセス
のバラツキがある場合、或いは、抵抗の近隣に熱源とな
る回路が配置されていた場合にも、ラダー回路を構成す
る抵抗２Ｒと抵抗Ｒの抵抗値の比を、正確に２：１にす
ることができ、Ｄ／ＡコンバータのＤ／Ａ変換精度を悪
化させることなく、高い変換精度で高い歩留りで製造可
能なＤ／Ａコンバータを備える半導体集積回路を提供す
ることができる。
同一の抵抗値Ｒを有する抵抗領域を、相互に平行して配
置して構成し、ｉ番目の抵抗領域をＲとし、ｉ−１番目
の抵抗領域とｉ＋１番目の抵抗領域を直列接続して２Ｒ
として１ビット分のラダー回路を構成するようにしたの
で、エッチング工程における寸法誤差等の製造プロセス
のバラツキがある場合、或いは、抵抗の近隣に熱源とな
る回路が配置されていた場合にも、ラダー回路を構成す
る抵抗２Ｒと抵抗Ｒの抵抗値の比を、正確に２：１にす
ることができ、Ｄ／ＡコンバータのＤ／Ａ変換精度を悪
化させることなく、高い変換精度で高い歩留りで製造可
能なＤ／Ａコンバータを備える半導体集積回路を提供す
ることができる。
【図１】本発明の一実施例に係る半導体集積回路のラダ
ー回路部分のレイアウトパターン図である。
ー回路部分のレイアウトパターン図である。
【図２】本発明のラダー回路部分のレイアウトパターン
の詳細例を示す図である。
の詳細例を示す図である。
【図３】Ｒ−２Ｒ方式のラダー回路によるＤ／Ａコンバ
ータの等価回路図である。
ータの等価回路図である。
【図４】従来の半導体集積回路のラダー回路部分のパタ
ーン図である。
ーン図である。
【図５】従来のラダー回路部分のレイアウトパターンの
詳細例を示す図である。
詳細例を示す図である。
１１〜１６、１０１〜１０６…抵抗領域 Ｒ、２Ｒ、Ｒｆ…抵抗 ＡＭＰ…オペアンプ
Claims (1)
- 【請求項１】 Ｒ−２Ｒ方式のラダー回路によるＤ／Ａ
コンバータを備える半導体集積回路であって、 同一の抵抗値Ｒを有し、相互に平行して配置される複数
の抵抗領域（１１〜１６）を有し、 ｉ番目の抵抗領域（１５）をＲとし、ｉ−１番目の抵抗
領域（１４）とｉ＋１番目の抵抗領域（１６）を直列接
続して２Ｒとして１ビット分のラダー回路を構成するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011838A JP3031582B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011838A JP3031582B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206863A true JPH05206863A (ja) | 1993-08-13 |
| JP3031582B2 JP3031582B2 (ja) | 2000-04-10 |
Family
ID=11788877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011838A Expired - Fee Related JP3031582B2 (ja) | 1992-01-27 | 1992-01-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031582B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999001939A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Circuit de resistances en echelle et convertisseur n/a et dispositif a semi-conducteur l'utilisant |
| WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
-
1992
- 1992-01-27 JP JP4011838A patent/JP3031582B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999001939A1 (fr) * | 1997-07-03 | 1999-01-14 | Seiko Epson Corporation | Circuit de resistances en echelle et convertisseur n/a et dispositif a semi-conducteur l'utilisant |
| US6208281B1 (en) | 1997-07-03 | 2001-03-27 | Seiko Epson Corporation | Resistance ladder together with digital-analog converter and semiconductor using the same |
| WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
| US6469647B1 (en) | 1999-12-21 | 2002-10-22 | Matsushita Electric Industrial Co., Ltd. | High-precision D-A converter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3031582B2 (ja) | 2000-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |
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