WO1998043298A1 - Dispositif capacitif a semi-conducteurs et dispositif a semi-conducteurs realise en utilisant de dispositif capacitif - Google Patents

Dispositif capacitif a semi-conducteurs et dispositif a semi-conducteurs realise en utilisant de dispositif capacitif Download PDF

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WO1998043298A1
WO1998043298A1 PCT/JP1998/001264 JP9801264W WO9843298A1 WO 1998043298 A1 WO1998043298 A1 WO 1998043298A1 JP 9801264 W JP9801264 W JP 9801264W WO 9843298 A1 WO9843298 A1 WO 9843298A1
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semiconductor
electrode layer
capacitance
capacitive element
capacitor
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PCT/JP1998/001264
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Inventor
Yoshihito Ohwa
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Seiko Epson Corporation
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    • H01L28/40—Capacitors

Definitions

  • the present invention relates to a semiconductor capacitance device and a semiconductor device such as an analog integrated circuit using the same, and more particularly to an improvement in which a capacitance value variation due to an applied voltage is reduced.
  • a high-precision and stable capacitive element on a semiconductor substrate include, for example, a double-layer polysilicon 4, 5 shown in FIG. 25 and its octagonal sectional view of FIG. 26.
  • the formed capacitive element can be given.
  • an insulating film 3 is formed on a semiconductor substrate 1, and a first doped polysilicon layer 4, an insulating layer 5, and a second polysilicon layer 6 are formed thereon.
  • the well 2 shown in FIG. 26 is generally used for the purpose of blocking electric noise transmitted from the semiconductor substrate 1 to the capacitor.
  • a wiring 7 is connected to the first and second polysilicon layers 4 and 6 via a contact hole 8.
  • the electrode constituting the capacitor is a semiconductor
  • the electrode surface is depleted based on the voltage applied to the capacitor, and the capacitance of the capacitor changes depending on the applied voltage.
  • the polysilicon electrode of the capacitor is formed using the MOS process, it is not easy to increase the impurity concentration due to the situation of the capacitor.
  • the depletion layer on the electrode surface does not disappear, and the voltage dependence of the capacitance value can be avoided. Absent.
  • An object of the present invention is to solve the above-mentioned drawbacks, and to provide a semiconductor capacitor device in which the voltage dependency of a capacitance value is greatly reduced without significantly changing a conventional manufacturing process, and a semiconductor device using the same. Is to do. Disclosure of the invention
  • a first semiconductor capacitor having a first voltage-dependent coefficient K1 having a first voltage-dependent coefficient K1
  • the first and second semiconductor capacitors cancel each other's voltage dependence characteristics, and the voltage dependence of the total capacitance of the first and second semiconductor capacitors connected in parallel or in series. Properties can be greatly reduced.
  • the effective area of the first semiconductor capacitance element is S 1 and the effective area of the second semiconductor capacitance element is S 2, when IK 1 I and IK 2 I, S 1> S 2 It is preferable to set.
  • the value of the voltage dependence coefficient of the total capacitance value in series connection K 1 'S 1 / (S 1 + S 2) + K 2' S 2 / (S 1 + S 2)
  • K 1 ⁇ S 1 / (S 1 + S 2) + K 2 ⁇ S 2 / (S 1 + S 2) I 100 ppm / V, within the range of practical applied voltage and capacity The voltage dependence of the total capacitance can be almost ignored.
  • 0 Voltage dependence of the total capacitance can be neglected.
  • a first capacitive element A second capacitance element connected in parallel or in series with the first capacitance element,
  • the first capacitive element includes:
  • the second capacitance element is
  • the voltage dependence coefficient of the first capacitance element is dominantly determined by the second electrode layer made of the first conductivity type semiconductor, and the voltage dependence coefficient of the second capacitance element is the second conductivity type semiconductor.
  • the fourth electrode layer are determined dominantly by the fourth electrode layer, and the signs of the voltage-dependent coefficients are opposite to each other. Therefore, the same relationship as the above-mentioned first and second voltage-dependent coefficients Kl and ⁇ 2 is secured, and the voltage dependence of the total capacitance value of the first and second capacitance elements connected in parallel or in series is reduced. It can be greatly reduced.
  • the first electrode layer of the first capacitor and the third electrode layer of the second capacitor can be formed of the same material formed in the same step.
  • both the first electrode layer of the first capacitor and the third electrode layer of the second capacitor are formed of one of the first conductivity type and the second conductivity type semiconductor. Can be.
  • the impurity concentration in the second electrode layer is preferably lower than the impurity concentration in the first electrode layer
  • the impurity concentration in the fourth electrode layer is preferably lower than the impurity concentration in the third electrode layer.
  • the second electrode layer can be formed by a first conductivity type well
  • the fourth electrode layer can be formed by a second conductivity type well.
  • both the first and second capacitors can be configured as MOS capacity.
  • the semiconductor of the first conductivity type forming the second electrode layer of the first capacitive element and the semiconductor of the second conductivity type forming the fourth electrode layer of the second capacitive element can also be joined. In this case, no space is required between the second and fourth electrodes, and the area efficiency is improved.
  • each area S 1 and S 2 can be different.
  • the area ratio S 1 / S 2 should be changed as one factor that further reduces the voltage dependence of the total capacitance value. Is effective.
  • the semiconductor device of the present invention has a substrate on which the above-described semiconductor capacitance device is formed, and at least one transistor formed on the substrate and including a drain region, a source region, and a gate electrode. It is characterized by.
  • Various types of semiconductor circuits such as digital-to-analog converters, integrators, and RC active filters, that use a semiconductor device and at least one transistor to improve the characteristics by reducing the voltage dependence of the capacitance value Can be configured.
  • the second electrode layer and the fourth electrode layer of the semiconductor capacitor device and the gate electrode of the transistor are formed of the same material formed in the same step. This is because the electrodes of the semiconductor capacitance device can be formed using the manufacturing process of the transistor together. In this case, the first and second semiconductor capacitance elements can be formed on a field oxide film of at least one transistor.
  • At least Impurity ions can be implanted into the second electrode layer by using the same process as the ion implantation process into the first conductivity type cell region of one transistor.
  • the fourth electrode layer of the second capacitor is formed of the second conductivity type semiconductor
  • the same step as the ion implantation step into the second conductivity type well region of at least one transistor is used.
  • Impurity ions can be implanted into the four electrode layers.
  • desired ion implantation can be performed on the second electrode and the fourth electrode, respectively, by using the ion implantation process into the source and drain of each of the PMOS and NM ⁇ S. .
  • FIG. 1 is a schematic plan view of a semiconductor capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along line AA ′ of FIG.
  • FIG. 3 is an equivalent circuit diagram of the semiconductor capacitance device shown in FIGS.
  • FIG. 4 is a characteristic diagram showing the voltage dependence of the capacitance value of the semiconductor capacitance device according to the first example of the present invention.
  • FIG. 5 is a schematic diagram of an experimental device in which characteristic 1 in FIG. 4 was measured.
  • FIG. 6 is a schematic diagram of an experimental apparatus for measuring characteristic 2 in FIG.
  • FIG. 7 is a schematic plan view of a semiconductor capacitor according to a second embodiment of the present invention.
  • FIG. 8 is a sectional view taken along the line AA ′ of FIG.
  • FIG. 9 is a schematic plan view of a semiconductor capacitor according to a third embodiment of the present invention.
  • FIG. 10 is a sectional view taken along the line AA ′ of FIG.
  • FIG. 11 is an equivalent circuit diagram of the semiconductor capacitance device shown in FIG. 9 and FIG.
  • FIG. 12 is a schematic plan view of a semiconductor capacitor according to a fourth embodiment of the present invention.
  • FIG. 13 is a schematic plan view of a semiconductor capacitor according to a fifth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a first step of the semiconductor device according to the sixth example of the present invention.
  • FIG. 15 is a sectional view showing a second step of the semiconductor device according to the sixth example of the present invention. D
  • FIG. 16 is a sectional view showing a third step of the semiconductor device according to the sixth example of the present invention.
  • FIG. 17 is a sectional view showing a fourth step of the semiconductor device according to the sixth example of the present invention.
  • FIG. 18 is a sectional view showing a fifth step of the semiconductor device according to the sixth example of the present invention. '
  • FIG. 19 is a sectional view showing a sixth step of the semiconductor device according to the sixth example of the present invention.
  • FIG. 20 is a sectional view showing a seventh step of the semiconductor device according to the sixth example of the present invention.
  • FIG. 21 is a schematic sectional view of a semiconductor capacitor according to a seventh embodiment of the present invention.
  • FIG. 22 is a circuit diagram of a semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 23 is another circuit diagram of the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 24 is still another circuit diagram of the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 25 is a schematic plan view of a conventional semiconductor capacitance device.
  • FIG. 26 is a sectional view taken along line AA of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIGS. 1 and 2 show a first embodiment of a semiconductor capacitance device according to the present invention.
  • Fig. 1 is a plan view of a semiconductor capacitance device
  • Fig. 2 is a sectional view taken along line AA of Fig. 1.
  • a first doped polysilicon layer 14 serving also as the first and third electrode layers of the present invention is formed on a semiconductor substrate 10 via an insulating film 12.
  • a second doped polysilicon layer 18 which is a second electrode layer of the present invention, via an insulating layer 16,
  • a third doped polysilicon layer 20 as a fourth electrode layer.
  • the first capacitive element 30 is formed by the first doped polysilicon layer 14, the insulating layer 16 and the second doped polysilicon layer 18.
  • the first The second capacitor 32 is formed by the doped polysilicon layer 14, the insulating layer 16 and the third doped polysilicon layer 20.
  • 11 in FIG. 2 denotes a well, which is generally used for the purpose of blocking electric noise propagating from the semiconductor substrate 1 to the capacitive element.
  • the first doped polysilicon layer 14 is connected to a first wiring layer 24 buried in the contact hole 22.
  • the second and third doped polysilicon layers 18, 20... are respectively connected to second wiring layers 28 buried in the contact holes 26.
  • the first and second Yonman elements 30 and 32 are connected in parallel as shown in FIG.
  • the first doped polysilicon layer 14 shared by the first and second capacitive elements 30 and 32 includes the second and third doped polysilicon layers 18 and 2. It is formed of a ⁇ -type semiconductor whose impurity concentration is relatively higher than that of zero.
  • the second doped polysilicon layer 18 of the first capacitor element 30 has the same conductivity type as the first doped polysilicon layer 14 and has the first doped polysilicon layer 14. It is formed of a ⁇ -type semiconductor with a relatively lower impurity concentration than that of.
  • the third doped polysilicon layer 20 of the second capacitive element 32 has a conductivity type opposite to that of the first doped polysilicon layer 14 and the first doped polysilicon layer 14 It is formed of a ⁇ -type semiconductor with a relatively low impurity concentration as compared with.
  • a characteristic 1 which is a voltage-dependent characteristic of the first capacitive element 30 and a characteristic 2 which is a voltage-dependent characteristic of the second capacitive element 32 have respective slopes (after).
  • the sign of the voltage-dependent coefficient ⁇ 1, ⁇ 2) of the capacitance value described in Section 2 is positive and negative and opposite.
  • FIGS. 5 and 6 schematically show devices for applying voltages to the first and second capacitive elements 30 and 32 when the characteristics 1 and 2 are measured.
  • Both FIG. 5 and FIG. 6 include a voltage-variable DC power supply 40 for bias and an AC power supply 42 for outputting an AC signal superimposed on the DC voltage for bias.
  • a WSi film 19 is formed on the second doped polysilicon layer 18.
  • the surface of the upper second doped polysilicon layer 18 on the side in contact with the insulating layer 16 is in a depletion state of electrons (depletion). This is because the effective interelectrode distance of the first capacitive element 30 is reduced. It works in the spreading direction.
  • the lower first doped polysilicon layer 14 when the value of the DC voltage E is increased, the surface in contact with the insulating layer 16 is in a state of accumulating electrons (acc plate udation), which is the first state. Acts in the direction of reducing the effective interelectrode distance of the capacitive element 30. When the DC voltage E is negative, the layers 14 and 18 act to shift the effective interelectrode distance in the opposite direction.
  • the voltage dependency of the capacitance value becomes remarkable when the impurity concentration is low.
  • the impurity concentration of the second doped polysilicon layer 18 is lower than that of the first doped polysilicon layer 14, the second doped polysilicon layer 18 has a lower voltage dependence on the capacitance value.
  • the silicon layer 18 acts dominantly. As a result, if the DC voltage E> 0, as the absolute value increases, the effective electrode distance of the first capacitive element 30 increases, and if the DC voltage E ⁇ 0, the absolute value increases. The distance between the effective electrodes of the first capacitor 30 is reduced.
  • the third doped polysilicon layer 20 which acts dominantly acts on the surface in contact with the insulating layer 16 Since the electrons are in an accumulation state, this acts in a direction to reduce the effective electrode distance of the second capacitor 32.
  • the absolute value of the DC voltage E ( ⁇ 0) is increased, the electrons on the surface in contact with the insulating layer 16 are in a depletion state, and this is because the second capacitor 32 It acts in a direction to increase the effective interelectrode distance. Therefore, as shown by the characteristic 2 in FIG. 4, as the applied voltage E (> 0) to the second capacitive element 32 increases, the capacitance value increases, and the voltage dependence characteristic is exhibited. Has a voltage-dependent characteristic in which the capacitance value decreases as the absolute value of.
  • the capacitance value of the first capacitive element 30 when the bias DC voltage E is 0 is C 1
  • the capacitance value that fluctuates due to the voltage dependence is ⁇ C Set to 1.
  • the capacitance value of the second capacitive element 32 when the bias DC voltage E is 0 is C2
  • the capacitance value that fluctuates due to the voltage dependency is + ⁇ C2.
  • the first and second capacitance elements 30 and 32 whose signs of the voltage-dependent capacitance values are opposite to each other are connected in parallel.
  • the characteristic 3 in FIG. 4 indicates the voltage dependency of the total capacitance C. As can be seen from Fig. 4, the voltage dependence of characteristic 3 could be reduced to ⁇ 60 ppm / V in the range of —5 V ⁇ E and +5 V.
  • the voltage dependence coefficient K1 matches the slope of the characteristic 1 in FIG. 4, and in the present embodiment, K1 ⁇ 0.
  • the voltage-dependent coefficient ⁇ 2 matches the slope of the characteristic 2 in FIG. 4, and ⁇ 1> 0 in the present embodiment.
  • Equation (3) defines equation (1) with the same total capacitance C, and the following relations hold for the symbols in equations (1) and (2).
  • FIG. 8 is a sectional view taken along line AA ′ of FIG.
  • the second doped polysilicon layer 18 of the first capacitive element 30 and the third doped polysilicon layer 20 of the second capacitive element 32 are formed as in the first embodiment. It is a semiconductor junction without separation. Other configurations of the second embodiment are the same as those of the first embodiment.
  • the metal wiring 24 makes the second doped polysilicon layer 18 and the third doped polysilicon layer 20 electrically equipotential.
  • the minimum space determined by the design rule is not required between the second doped polysilicon layer 18 and the third doped polysilicon layer 20.
  • the area efficiency is improved as compared with the embodiment.
  • the accuracy of the area ratio S 1 / S 2 is higher than that of the first embodiment. Is inferior.
  • FIG. 9 shows a third embodiment of the present invention.
  • Fig. 10 shows the cross section A-A in Fig. 9.
  • the third embodiment is different from the first embodiment in that a first capacitance element 30 and a second capacitance element 32 are connected in series, and an equivalent circuit thereof is shown in FIG.
  • the total capacitance C is C2 C1-C2 // (C1 + C2).
  • the same conditions as in the first embodiment may be set.
  • C 1 C 2
  • the capacitance C is 1 2 of the first embodiment. Therefore, to secure the same total capacitance as that of the parallel connection of the first embodiment, the areas SI and S2 need to be twice as large as the respective areas in the first embodiment. There is.
  • FIG. 12 shows a fourth embodiment of the present invention.
  • FIG. 12 shows an example in which the first doped polysilicon layer 14 is disposed above the second and third doped polysilicon layers 18 and 20 via the insulating layer 16. ing.
  • the second and third doped polysilicon layers 18 and 20 of the fourth embodiment may be connected to a semiconductor as in the second embodiment.
  • the structure of the fourth embodiment is suitable for series connection on the wiring, but if the second and third doped polysilicon layers 18 and 20 are electrically connected to each other, the parallel connection is also possible. It is possible.
  • FIG. 13 shows a fifth embodiment of the present invention.
  • a first doped polysilicon layer 14 is provided on a second doped polysilicon layer 18 via a first insulating layer 16A.
  • a third doped polysilicon layer 20 is provided on the upper layer of the first doped polysilicon layer 14 via a second insulating layer 16B.
  • FIG. 13 shows an example in which the first and second capacitance elements 30 and 32 are connected in parallel, but they may be connected in series.
  • the second and third doped polysilicon layers in the same layer side by side, so that the area efficiency is improved. Therefore, even when the first and second capacitance elements 30 and 32 are connected in series and the same total capacitance value as that of the parallel connection is secured, the occupied area does not increase as in the third embodiment. .
  • FIGS. 14 to 20 are cross-sectional views showing main manufacturing steps of the semiconductor device of the present invention.
  • an N-type well 102 and a P-type well 104 are formed on an N-type silicon substrate 100.
  • a field oxide film 106 for element isolation is formed with a thickness of, for example, 6000 to 8000 A, as shown in FIG.
  • a channel stop layer 108 is formed by implanting channel stop ions such as boron into the P-well 104.
  • a transistor manufacturing step is performed, and a semiconductor capacitor device is also manufactured at the same time by utilizing the process at this time.
  • a gate oxide film 110 is formed with a thickness of, for example, 50-20 OA.
  • a first polysilicon layer 112 is formed on the field oxide film 106. Further, an interlayer insulating film 114 is formed on the first polysilicon layer 112.
  • the interlayer insulating film 114 may be a single layer or a multilayer.
  • the interlayer insulating film 114 is formed, for example, by a SiO 2 film having a thickness of 50 to 20 OA and a SiO 2 film having a thickness of 100 to 30 OA by the same process as the gate oxide film. and iNx film constitute between S i 0 2 film having a thickness of 50 to 200 a.
  • a gate electrode 116 is formed of polysilicon.
  • the second and third polysilicon layers 118 and 120 are formed on the interlayer insulating film 114 by also using the step of forming the gate electrode 116.
  • the gate electrode and the second and third polysilicon layers 118, 120 are simultaneously patterned using a resist film 122.
  • FIGS. 16 and 17 show a low-concentration ion implantation step
  • FIGS. 19 and 20 show a high-concentration ion implantation step.
  • the process described below is a manufacturing process of a so-called Dua Gate-CMOS, in which the semiconductor type of the gate electrode 116 differs between the PMOS and the NMOS.
  • the upper region of the P-well 104 is covered with a first mask 130 in order to perform low-concentration ion implantation in the N-well 102. Then, for example, by implanting BF 2 , it is self-aligned to the gate electrode 116, and a low concentration impurity is implanted into the surface area of the N-well 102 except the area below the gate electrode 116. I will.
  • the upper region of the N-well 104 is covered with a second mask 134. Thereafter, for example, by implanting a phosphorus, self-alignment is performed on the gate electrode 116, and a low concentration impurity is implanted into a surface area of the P-type well 104 except for a region below the gate electrode 116. .
  • LDD Lightly Doped Drain
  • a sidewall film 136 made of, for example, a material of SiO 2 is formed on the sidewall of the gate electrode 116.
  • This sidewall film 136 is formed by using a CVD (Chemical Vapor Deposition) method and an etch-back method.
  • the upper region of the N-well 102 is covered with a third mask 138. Thereafter, As is implanted at a high concentration of, for example, 1 ⁇ 10 15 to 10 ⁇ 10 15 / cm 2 . At this time, the region is self-aligned to the gate electrode 116 having the sidewall film 136, and is a region except under the gate electrode 116 and the sidewall film 136, and is deeper than the low-concentration impurity region of the P-type transistor 104. High concentration impurities are implanted in the region.
  • the high-concentration ions are deposited not only on the source and drain regions of the NMOS, but also on the gate electrode 116 of the NMOS and the second polysilicon layer 1 corresponding to the upper electrode of the first capacitive element 30 of the first embodiment. Also struck by 18. Therefore, by this ion implantation, the second polysilicon layer 118 becomes the second doped polysilicon layer 18 of the first embodiment.
  • a region above the P-well 104 is covered with a fourth mask 140. Then, for example,
  • BF 2 is implanted at a high concentration of 1 ⁇ 10 15 to 10 ⁇ 10 15 / cm 2 . At this time, it is self-aligned to the gate electrode 1 16 having the side wall film 136, and the gate electrode 1 1
  • a high-concentration impurity is implanted into a region excluding the region below the lower region 6 and the sidewall film 136 and deeper than the low-concentration impurity region of the N-type well 102.
  • the high-concentration ions are deposited not only on the source and drain regions of the PMOS, but also on the gate electrode 116 of the PMOS and the third polysilicon layer corresponding to the upper electrode of the second capacitor 32 of the first embodiment. Also hit into 120. Accordingly, by this ion implantation, the third polysilicon layer 120 becomes the third doped polysilicon layer 20 of the first embodiment.
  • a semiconductor capacitance device can be manufactured by utilizing an ion implantation step which is indispensable to a manufacturing step of the Dual-Gate-CMOS.
  • FIG. 21 shows a seventh embodiment of the present invention.
  • FIG. 21 shows an embodiment in which the semiconductor capacitance device of the present invention is configured with a MOS capacity.
  • a P-well 202 and an N-well 204 are formed in a deep region of a silicon substrate 200.
  • the P-level 202 is connected to the Vss power supply
  • the N-level 204 is connected to the Vdd power supply.
  • an N-well 206 is formed in a region shallower than the P-well 202
  • a P-well 208 is formed in a region shallower than the N-well 204. Note that the P-level 202 and the N-level 204 are provided to make the potential of the N-level 206 and the P-level 208 different from the substrate potential, and are not necessary otherwise.
  • an N + source 210 and a drain 212 are formed in the N-well 206 of the silicon substrate 200, and a P + source 214 and a drain 216 are formed in the P-well 208.
  • a gate electrode 220 made of an N + polysilicon layer is formed on the channel region of the N-well 206 via a gate oxide film 218. By connecting the source 210 and the drain 212, a first MOS capacity 230 is formed.
  • a gate electrode 222 made of an N + polysilicon layer is formed on the channel region of P well 208 via a gate oxide film 218.
  • the second MOS capacity 232 is configured by connecting the source 214 and the drain 216.
  • a field oxide film 224 for element isolation is formed between the two MOS capacitors 230 and 232.
  • first and second MOS capacitors 2 30, 2 3 2 Connect the first and second MOS capacitors 2 30, 2 3 2 with the gate electrodes 2 2 0, 2 2 2, connect the sources 2 1 0, 2 1 4 and the drains 2 1 2, 2 16 As a result, the first and second MOS capacitors 230 and 232 are connected in parallel.
  • the MOS capacity 230 and 232 can be formed using a single-gate ⁇ 0 S transistor manufacturing process.
  • FIG. 22 shows an integrator, which is formed in the middle of an operational amplifier 300, a resistor 304 provided in the input line 300 of the operational amplifier 300, and a feedback line 303 of the operational amplifier 300. And a condenser 308.
  • the capacitor 308 is constituted by any of the semiconductor capacitance devices described in the first to seventh embodiments, and the other constitution is formed on the same substrate by a thin film process.
  • this integrator depends on the accuracy of the resistance R of the resistor 304 and the capacitance C of the capacitor 308. Therefore, the calculation accuracy of the integrator can be improved by reducing the voltage dependency of the capacitance C.
  • FIG 23 shows a 6-bit capacitance array type DAC (Digital-Analog Comparator).
  • This DAC has seven capacitors 310 configured using the semiconductor capacitance device according to any one of the first to seventh embodiments. One end of one capacitor 310 is grounded, and one end of the other six capacitors 310 is selectively supplied with the reference voltage Vref or ground voltage via the MOS switch 312. Is done.
  • Each of the MOS switches 312 is controlled to be switched based on the binary data B1 to B6.
  • the other ends of the seven capacitors 310 are commonly connected, and the voltage of the common connection line 314 is output as Vout via the buffer 316.
  • the initialization switch 318 is for initializing the potential of the common connection line 314.
  • the linearity of this DAC is determined by the integer ratio accuracy of the seven capacitors 310.
  • the voltage applied to these seven capacitors 310 differs depending on the binary data, By reducing the voltage dependence of the capacitance, the linearity of the DAC can be improved.
  • FIG. 24 shows the RC active fill circuit.
  • This RC active filter circuit includes a plurality of resistors R1 to R10, a plurality of capacitors C1 to C3, and a plurality of operational amplifiers 0P1 to 0P3.
  • the capacitors C1 to C3 are formed of any of the semiconductor capacitance devices described in the first to seventh embodiments, and other configurations are formed on the same plate by a thin film process.
  • the characteristic frequency of this RC active fill is determined by the product of the resistance and the capacitance (RC time constant). Therefore, the fill accuracy can be improved by reducing the voltage dependence of the capacitance values of the capacitors C1 to C3.
  • Each of the circuits shown in FIGS. 22 to 24 is an example to which the semiconductor capacitance device or the semiconductor device of the present invention is applied, and various circuits whose characteristics are improved by reducing the voltage dependency of the capacitance are used in the present invention. It is needless to say that can be applied.
  • the combination of the semiconductor type of the first electrode, the semiconductor type of the second electrode, the semiconductor type of the third electrode, and the semiconductor type of the fourth electrode constituting the semiconductor capacitance device of the present invention is as follows. as in example (N +, N ⁇ , N +, P +) , such as and seventh embodiment is not limited to (N +, Nwe 11, N ⁇ Pwe 11), (N +, N-, ⁇ +, ⁇ —), ( ⁇ 10, ⁇ —, ⁇ + , ⁇ ), ( ⁇ + , Pwe 11, ⁇ +, Nwe 11).

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Description

明 細 書 半導体容量装置及びそれを用いた半導体装置 技術分野
本発明は半導体容量装置及びそれを用いたアナログ集積回路などの半導体装置 に係わり、 特に印加電圧による容量値の変動を低減した改良に関する。 背景技術
従来、 半導体基板上に高精度で安定な容量素子を形成する技術としては、 例え ば、 図 2 5ぉょびその八— ' 断面図である図 2 6に示す 2層ポリシリコン 4， 5にて形成される容量素子を挙げることができる。 各図に示すように、 半導体基 板 1上に、 絶縁膜 3を形成し、 その上に第 1のド一プドポリシリコン層 4、 絶縁 層 5、 第 2のポリシリコン層 6を形成している。 ここで、 図 2 6に示すゥエル 2 は、 半導体基板 1から容量素子へ伝ばんする電気的雑音を遮断する目的で一般的 に使われている。 また、 図 2 5に示すように、 第 1， 第 2のポリシリコン層 4 , 6にはコンタク トホール 8を介して配線 7が接続されている。
しかし、 容量素子を構成する電極が半導体であるために、 容量素子への印加電 圧に基づいて電極表面が空乏層化し、 容量素子の容量値が印加電圧に依存して変 化する。 この特性変動を緩和するために、 ポリシリコン電極の不純物濃度を高く する方法もある。 しかし、 容量素子のポリシリコン電極は、 M O Sプロセスを併 用して形成されるため、 容量素子側の事情で不純物濃度を高くすることは容易で はない。
あるいは、 特開平 6— 6 9 5 2 2にみられるように、 半導体電極層間の絶縁膜 に接する電極表面領域の不純物濃度を他の領域より高濃度にする方法もあるが、 製造工程を複雑化し製造コス卜の増加を招くという欠点がある。
このように、 従来の 2層ポリシリコン容量装置は、 半導体電極である限りは電 極表面の空乏層化はなくならず、 容量値の電圧依存性が存在することは避けられ ない。 一方、 2層とも金属電極層にした容量素子もあるが、 プロセスの安定性と 高精度化が難しい。
本発明の目的は、 前記欠点を解決するものであり、 従来の製造工程を大幅に変 更することなく、 容量値の電圧依存性を大きく低減した半導体容量装置及びそれ を用いた半導体装置を提供することにある。 発明の開示
本発明に係る半導体容量装置の一態様によれば、
第 1の電圧依存係数 K 1を持つ第 1の半導体容量素子と、
第 1の電圧依存係数 K 1とは逆符号の第 2の電圧依存係数 K 2を持つ第 2の半 導体容量素子と、
第 1， 第 2の容量素子を並列または直列に接続する配線層と、
を有することを特徴とする。
このような構成によれば、 第 1 , 第 2の半導体容量素子は互いの電圧依存特性 を打ち消し合い、 並列あるいは直列接続された第 1 , 第 2の半導体容量素子のト —タル容量の電圧依存性を大きく低減させることができる。
ここで、 第 1の半導体容量素子の有効面積を S 1とし、 第 2の半導体容量素子 の有効面積を S 2とした場合、 I K 1 Iく I K 2 Iのときに、 S 1 >S 2に設定 することが好ましい。 こうすると、 例えば直列接続の時のトータル容量値の電圧 依存係数 | K 1 ' S 1/ (S 1 +S 2) +K 2 ' S 2/ (S 1 +S 2) | の値を 小さくすることができ、 これにより トータル容量の電圧依存性を大きく低減させ ることができる。 なお、 | K 1 · S 1/ (S 1 +S 2) +K 2 · S 2/ (S 1 + S 2 ) Iく 100 ppm/Vとすれば、 実用上の印加電圧及び容量の範囲で、 ト —タル容量値の電圧依存性をほとんど無視できる。 特に、 i K 1 · S 1 i I K 2 · S 2 Iとすれば、 | K 1 - S I/ (S 1 +S 2) +K 2 · S 2/ (S 1 +S 2) | = 0とでき、 トータル容量値の電圧依存性を無視できる。
本発明に係る半導体容量装置の他の態様によれば、
第 1の容量素子と、 前記第 1の容量素子と並列または直列接続された第 2の容量素子と、 を有し、
前記第 1の容量素子は、
第 1電極層と、
前記第 1電極層に対して絶縁膜を介して対向配置される第一導電型半導体から 成る第 2電極層と、
を有し、
前記第 2の容量素子は、
第 3電極層と、
前記第 1電極層に対して絶縁膜を介して対向配置される第二導電型半導体から 成る第 4電極層と、
を有することを特徴とする。
このような構成によれば、 第 1の容量素子の電圧依存係数は第一導電型半導体 から成る第 2電極層により支配的に定まり、 第 2の容量素子の電圧依存係数は第 二導電型半導体から成る第 4電極層により支配的に定まり、 両者の電圧依存係数 の符号は互いに逆となる。 従って、 上述した第 1 , 第 2の電圧依存係数 K l， Κ 2と同じ関係が確保されるので、 並列あるいは直列接続された第 1， 第 2の容量 素子のトータル容量値の電圧依存性を大幅に低減できる。
ここで、 第 1の容量素子の第 1電極層と、 第 2の容量素子の第 3電極層とは、 同一工程で成膜される同一材質にて形成することができる。 こうすると、 第 1の 容量素子の第 1電極層と、 第 2の容量素子の前記第 3電極層とを共に、 第一導電 型または第二導電型のいずれか一方の半導体にて形成することができる。
さらに上記の場合、 第 2電極層中の不純物濃度は第 1電極層中の不純物濃度よ り低く、 第 4電極層中の不純物濃度は第 3電極層中の不純物濃度より低くするこ とが好ましい。 半導体電極の空乏層は、 不純物濃度が薄い方の電極においてその 広がりが大きくなり、 容量値の電圧依存性に大きく影響するからである。 不純物 濃度が低く、 しかも導電型の異なる半導体から成る第 2 , 第 4電極によって、 容 量値の電圧依存係数の正負の符号を異ならせることができる。 第 1電極層と第 3電極層とは、 第 2電極層及び第 4電極層と対向する位置に亘 つて連続形成される一つの電極層とすることもできる。
また、 第 2電極層は第一導電型のゥエルにて形成され、 第 4電極極層は第二導 電型のゥエルにて形成することができる。 このような一例として、 第 1 , 第 2の 容量素子を共に M O Sキャパシ夕として構成できる。
第 1の容量素子の第 2電極層を形成する第一導電型半導体と、 第 2'の容量素子 の第 4電極層を形成する第二導電型半導体とを半導体接合することもできる。 こ うするとも第 2 , 第 4電極間にスペースが不要となり面積効率が向上する。
第 1の容量素子の第 1 , 第 2電極層が対向する面積を S 1とし、 第 2の容量素 子の第 3 , 第 4電極層が対向する面積を S 2としたとき、 各面積 S 1 , S 2を異 ならせることもできる。 特に、 第 1 , 第 2の容量素子の電圧依存係数の絶対値が 異なる場合には、 トータル容量値の電圧依存性をさらに低減させるファクタ一と して面積比 S 1 / S 2を変更することが効果的である。
ここで、 第 1の容量素子の電圧依存係数を K 1とし、 第 2の容量素子の電圧依 存係数を K 2としたときに、 ト一タル容量値の電圧依存性をさらに低減するため の S l， S 2 , K 1 , K 2の関係は上述した通りである。
本発明に係る半導体装置によれば、 上述した半導体容量装置が形成された基板 と、 前記基板上に形成され、 ドレイン領域、 ソース領域及びゲート電極を含む少 なくとも一つのトランジスタと、 を有することを特徴とする。
半導体装置と少なく とも一つのトランジスタにより、 デジタル一アナログコン バー夕、 積分器、 R Cアクティブフィルタ一など、 容量値の電圧依存性を低減す ることで特性の向上を図ることができる各種の半導体回路を構成できる。
このとき、 半導体容量装置の第 2電極層及び第 4電極層と、 トランジスタのゲ ート電極とは、 同一工程で成膜される同一材質にて形成することが好ましい。 ト ランジス夕の製造工程を併用して半導体容量装置の電極を形成できるからである。 この場合、 第 1 , 第 2の半導体容量素子は少なくとも一つのトランジスタのフ ィールド酸化膜上に形成することができる。
第一導電型半導体にて第 1の容量素子の第 2電極層を構成する場合、 少なくと も一つのトランジス夕の第一導電型のゥヱル領域へのイオン注入工程と同一工程 を用いて、 この第 2電極層に不純物イオンを注入することができる。
あるいは、 第二導電型半導体にて第 2の容量素子の第 4電極層を構成する場合、 少なくとも一つのトランジスタの第二導電型のゥエル領域へのイオン注入工程と 同一工程を用いて、 この第 4電極層に不純物イオンを注入することができる。 さらに、 デュアル ゲート C M O Sの場合などでは、 P M O S及び N M〇 Sの 各々のソース · ドレインへのイオン注入工程を利用して、 第 2電極、 第 4電極に それそれ所望のイオン注入を行うことができる。 図面の簡単な説明
図 1は、 本発明の第 1実施例に係る半導体容量装置の概略平面図である。
図 2は、 図 1の A— A ' 断面図である。
図 3は、 図 1 , 図 2に示す半導体容量装置の等価回路図である。
図 4は、 本発明の第 1実施例に係る半導体容量装置の容量値の電圧依存性を示 す特性図である。
図 5は、 図 4中の特性 1を測定した実験装置の模式図である。
図 6は、 図 4中の特性 2を測定した実験装置の模式図である。
図 7は、 本発明の第 2実施例に係る半導体容量装置の概略平面図である。
図 8は、 図 7の A— A ' 断面図である。
図 9は、 本発明の第 3実施例に係る半導体容量装置の概略平面図である。
図 1 0は、 図 9の A— A ' 断面図である。
図 1 1は、 図 9 , 図 1 0に示す半導体容量装置の等価回路図である。
図 1 2は、 本発明の第 4実施例に係る半導体容量装置の概略平面図である。 図 1 3は、 本発明の第 5実施例に係る半導体容量装置の概略平面図である。 図 1 4は、 本発明の第 6実施例に係る半導体装置の第 1工程を示す断面図であ る。
図 1 5は、 本発明の第 6実施例に係る半導体装置の第 2工程を示す断面図であ る。 D
図 1 6は、 本発明の第 6実施例に係る半導体装置の第 3工程を示す断面図であ る。
図 1 7は、 本発明の第 6実施例に係る半導体装置の第 4工程を示す断面図であ る。
図 1 8は、 本発明の第 6実施例に係る半導体装置の第 5工程を示す断面図であ る。 '
図 1 9は、 本発明の第 6実施例に係る半導体装置の第 6工程を示す断面図であ る。
図 2 0は、 本発明の第 6実施例に係る半導体装置の第 7工程を示す断面図であ る。
図 2 1は、 本発明の第 7実施例に係る半導体容量装置の概略断面図である。 図 2 2は、 本発明の第 8実施例に係る半導体装置の回路図である。
図 2 3は、 本発明の第 8実施例に係る半導体装置の他の回路図である。
図 2 4は、 本発明の第 8実施例に係る半導体装置のさらに他の回路図である。 図 2 5は、 従来の半導体容量装置の概略平面図である。
図 2 6は、 図 2 5の A— A， 断面図である。 発明を実施するための最良の形態
(第 1実施例）
次に本発明に係る半導体容量装置の第 1実施例を図 1および図 2に示す。 図 1 は半導体容量装置の平面図であり、 図 2は図 1の A— A， 断面図を示す。
図 1および図 2において、 半導体基板 1 0上には絶縁膜 1 2を介して、 本発明 の第 1 , 第 3電極層を兼ねる例えば第 1のドープドポリシリコン層 1 4が形成さ れている。 この第 1 ド一プドポリシリコン層 1 4上には、 絶縁層 1 6を介して、 本発明の第 2電極層である例えば第 2のド一プドポリシリコン層 1 8と、 本発明 の第 4電極層である第 3のドープドポリシリコン層 2 0とが形成されている。 そして、 第 1のド一プドポリシリコン層 1 4、 絶縁層 1 6および第 2のド一プ ドポリシリコン層 1 8で、 第 1の容量素子 3 0を形成している。 また、 第 1のド —プドポリシリコン層 1 4、 絶縁層 1 6および第 3のド一プドポリシリコン層 2 0で、 第 2の容量素子 3 2を形成している。
ここで、 図 2中の 1 1はゥエルを示し、 半導体基板 1から容量素子へ伝搬する 電気的雑音を遮断する目的で一般的に使われている。 また、 第 1のド一プドポリ シリコン層 1 4は、 コンタクトホール 2 2に埋設された第 1の配線層 2 4に接続 されている。 一方、 第 2 , 第 3のド一プドポリシリコン層 1 8， 2 0·は、 それそ れコンタク トホール 2 6に埋設された第 2の配線層 2 8に接続されている。 これにより、 第 1 , 第 2の容曼素子 3 0， 3 2は、 図 3に示すように並列接続 されている。
ここで、 例えば、 前記第 1および第 2の容量素子 3 0， 3 2に共用される第 1 のドープドポリシリコン層 1 4は、 第 2 , 第 3のドープドポリシリコン層 1 8 , 2 0に比べ不純物濃度が比較的高い Ν型半導体で形成されている。 第 1の容量素 子 3 0の第 2のドープドポリシリコン層 1 8は、 第 1のドープドポリシリコン層 1 4と同一導電型で、 かつ第 1のド一プドポリシリコン層 1 4に比べ不純物濃度 の比較的低い Ν型半導体で形成されている。 第 2の容量素子 3 2の第 3のド一プ ドポリシリコン層 2 0は、 第 1のドープドポリシリコン層 1 4と逆導電型で、 か つ第 1のドープドポリシリコン層 1 4に比べ比較的不純物濃度の低い Ρ型半導体 で形成されている。
このとき、 図 4に示すように、 第 1の容量素子 3 0の電圧依存特性である特性 1と、 第 2の容量素子 3 2の電圧依存特性である特性 2とは、 その各傾き （後で 説明する容量値の電圧依存係数 Κ 1 , Κ 2 ) の符号が互いに正負で逆符号となる 特性を示す。 以下、 その理由について説明する。
図 5および図 6は、 特性 1 , 2を計測した時の第 1， 第 2の容量素子 3 0 , 3 2への電圧印加装置を模式的に示している。 図 5および図 6のいずれも、 電圧可 変型のバイアス用直流電源 4 0と、 そのバイアス用直流電圧に重畳される交流の 信号を出力するための交流電源 4 2とを有する。 なお、 第 2のドーブドポリシリ コン層 1 8上には W S i膜 1 9を形成している。
図 5に示す第 1の容量素子 3 0に印加される直流電圧 E ( > 0 ) の値を大きく すると、 上層の第 2のドープドポリシリコン層 1 8の絶縁層 1 6と接する側の表 面が電子の空乏 （Depletion) 状態となり、 これは第 1の容量素子 3 0の実効電極 間距離が広がる方向に作用する。 一方、 下層の第 1のドープドポリシリコン層 1 4では、 直流電圧 Eの値を大きくすると、 絶縁層 1 6と接する側の表面が電子の 蓄積 （Acc皿 udation) 状態となり、 これは第 1の容量素子 3 0の実効電極間距離 を狭める方向に作用する。 なお、 直流電圧 Eが負のときは、 各層 1 4， 1 8はそ れぞれ実効電極間距離を上記とは逆方向に移行させるように作用する。
ところで、 容量値の電圧依存性は、 不純物濃度が低い場合に顕著となる。 本実 施例では第 2のド一プドポリシリコン層 1 8の不純物濃度が第 1のドープドポリ シリコン層 1 4よりも低くなつているので、 容量値の電圧依存性に関して第 2の ドープドポリシリコン層 1 8が支配的に作用する。 この結果、 直流電圧 E > 0で あれば、 その絶対値が大きくなると第 1の容量素子 3 0の実効電極間距離は広が り、 直流電圧 E < 0であれば、 その絶対値が大きくなると第 1の容量素子 3 0の 実効電極間距離は狭まるる。
このため、 図 4の特性 1に示すように、 第 1の容量素子 3 0への印加電圧 E (く 0 ) の絶対値が大きくなると、 その容量値が減少する電圧依存特性を呈し、 第 1の容量素子 3 0への印加電圧 E ( < 0 ) の絶対値が大きくなると、 その容量 値が増加する電圧依存特性を呈する。
第 2の容量素子 3 2では、 支配的に作用する第 3のドープドポリシリコン層 2 0は、 直流電圧 E ( > 0 ) の値を大きくすると、 絶縁層 1 6と接する側の表面で の電子が蓄積 （Accumudation) 状態となるため、 これは第 2の容量素子 3 2の実 効電極間距離を狭める方向に作用する。 また、 直流電圧 E (く 0 ) の絶対値を大 きくすると、 絶縁層 1 6と接する側の表面での電子が空乏 （Depletion) 状態とな るため、 これは第 2の容量素子 3 2の実効電極間距離を広める方向に作用する。 従って、 図 4の特性 2に示すように、 第 2の容量素子 3 2への印加電圧 E ( > 0 ) が大きくなるとその容量値が増加する電圧依存特性を呈し、 印加電圧 E (く 0 ) の絶対値が大きくなるとその容量値が減少する電圧依存特性を呈する。
図 4の特性 1， 2はほぼ鏡像関係にあるが、 本実験によれば特性 1での容量値 の電圧依存性は _ 38 O p pm/Vであり、 特性 2での容量値の電圧依存性は + 7 50 p pm/Vであった。
ここで、 直流電圧 Eが正の場合を考えると、 バイアス直流電圧 Eが 0のときの 第 1の容量素子 3 0の容量値を C 1とし、 電圧依存性により変動する容量値を— △ C 1とする。 同様に、 バイアス直流電圧 Eが 0のときの第 2の容量素子 3 2の 容量値を C 2とし、 電圧依存性により変動する容量値を +△ C 2とする。
ところで本実施例では、 電圧依存性容量値の符号が互いに逆となる第 1 , 第 2 の容量素子 3 0 , 32を並列接続している。
従って、 第 1 , 第 2の容量素子 3 0 , 32による ト一タル容量 Cは、
C二 C 1 + C 2 + (―△ C 1 +△ C 2 ) -- ( 1 ) となる。 カツコ内の最終項は、 各電圧依存性容量が逆符号であるため互いに打ち 消し合い、 トータル容量 Cの電圧依存性は少なくなることが分かる。 本実施例で は、 図 4の特性 3がトータル容量 Cの電圧依存性を示している。 図 4から分かる 通り、 — 5 V<Eく + 5 Vの範囲では、 特性 3の電圧依存性は ± 60 ppm/V まで低減させることができた。
さらに、 2つの容量素子 30， 32の容量値の電圧依存特性を限りなくゼロに 近づけることが可能である。 これは、 第 1のドーブドポリシリコン層 14と第 2 のド一ブドポリシリコン層 1 8とが対向する対向面積 （有効面積） S 1と、 第 1 のドーブドポリシリコン層 14と第 3のド一ブドポリシリコン層 20とが対向す る対向面積 S 2を、 それそれの第 1 , 第 2の容量素子の電圧依存係数 K 1， K 2 の値に応じて最適化することで達成できる。
ここで、 各種の記号を以下の通り定義する。
C o n ：第 1の容量素子 30における酸化膜の単位面積当たりの容量
C o p :第 2の容量素子 32における酸化膜の単位面積当たりの容量 上記の記号を用いると、 並列接続された第 1， 第 2の容量素子 30 , 32のト 一タル容量 Cは下記の式にて表される。
C = C l +C 2 = C o n ( 1 +K 1 · Ε) x S 1
+ C o p ( 1 +K 2 · Ε) x S 2 - ( 2) ここで、 式の簡略化のために、 C o n= C o p = C oとすると、 C二 C l +C 2 = C o [S 1 +S 2 + (K 1 · S 1 +K 2 · S 2 ) E]
= C o (S 1 +S 2) X
[ 1 +E {K 1 · S 1/ (S 1 + S 2) +K 2 · S 2 / ( S 1 + S 2 ) } ]
… (3) となる。
ところで、 電圧依存係数 K 1は図 4の特性 1の傾きに一致し、 本実施例におい ては K 1 <0である。 一方、 電圧依存係数 Κ 2は図 4の特性 2の傾きに一致し、 本実施例においては Κ 1 > 0である。
式 （3) を式 （ 1 ) は同じトータル容量 Cを定義したもので、 式 （ 1 ) ( 2) の記号には下記の関係が成立する。
-AC l =C o - K l - S l - E
+AC l =Co - K 2 - S 2 - E
このように、 K l ' S lと K 2 . S 2とは互いに逆符号となるため、 式 （ 1 ) での結論と同じく、 トータル容量 Cの電圧依存性が少ないことは、 式 （3) から も理解できる。
さらには、 式 （ 3) において、 トータル容量 Cの電圧依存性をより少なくする には、 | K 1 . S 1/ (S 1 + S 2) +K2 . S 2/ (S 1 +S 2) | をゼロに 近づければよいことが分かる。
| K 1 - S 1/ (S 1 + S 2) +K 2 - S 2/ (S 1 + S 2) | =0あるいは | K 1 - S 1 | = | K 2 - S 2 |であれば、 式 （3) は、 C=C o (S l + S 2) となり、 ト一タル容量 Cが電圧 Eにほとんど依存しないからである。
事実、 この第 1実施例においても、 I K 1 I < I K 2 Iであるから、 図 1及び 図 2に示すように、 S 1 >S 2とし、 | K 1 · S 1/ (S 1 + S 2) +K 2 - S 2/ ( S 1 + S 2 ) Iをゼロに近づけるようにしている。 この場合、 この第 1実 施例の面積比 S 1 / S 2は、 第 2 , 第 3のドープドポリシリコン層 18 , 20を パ夕一ニングする際のマスク及びエツチング精度に依存するので、 面積比の精度 を高く確保できる。 実用上は、 一 5 V<E<+ 5 Vの範囲で、 | K 1 ' S 1/ (S 1 +S 2) +K 2 · S 2/ (S 1 +S 2) Iく 100 p pm/Vとすれば、 トータル容量 Cの電 圧依存性をほとんど無視できる。 なぜなら、 式 （3) にて、 0. l f F/〃m2く C o < 1. 0 f F/〃m2の通常の容量値のときには、 その電圧依存容量 Co . [K 1 - S 1/ (S 1 +S 2) +K 2 · S 2/ (S 1 + S 2) ] . Eは、
Figure imgf000013_0001
C o - [K l - S 1/ (S 1 +S 2) +K 2 - S 2/ (S 1 +S 2) ] - E<
Figure imgf000013_0002
となり、 ほとんど無視できるからである。
(第 2実施例）
次に本発明の第 2実施例を図 7および図 8に示す。 図 8は図 7の A— A' 断面 図である。 ここでは、 第 1の容量素子 30の第 2のドープドポリシリコン層 1 8 と、 第 2の容量素子 32の第 3のド一プドポリシリコン層 20とを、 第 1実施例 のように分離せず、 半導体接合したものである。 第 2実施例の他の構成は、 第 1 実施例と同じである。 なお、 金属配線 24により、 第 2のドープドポリシリコン 層 1 8と、 第 3のドープドポリシリコン層 20とは電気的に等電位になる。
この第 2実施例によれば、 第 2のドープドポリシリコン層 18と第 3のド一プ ドボリシリコン層 20との間には、 デザィンルールで決まる最小のスペースも不 要となるので、 第 1実施例よりも面積効率が向上する。 ただし、 第 2のドープド ポリシリコン層 1 8と第 3のドープドポリシリコン層 20との境界 Lにて不純物 拡散が生ずるので、 第 1実施例と比較すれば面積比 S 1/S 2の精度は劣る。
(第 3実施例）
本発明の第 3実施例を図 9に示す。 図 9の A— A， 断面を図 10に示す。 この 第 3実施例が第 1実施例と相違する点は、 第 1の容量素子 30及び第 2の容量素 子 32を直列接続した点であり、 その等価回路を図 1 1に示す。
この場合、 ト一タル容量 Cは、 C二 C 1 - C 2/ (C 1 +C 2) となる。 この トータル容量 Cの電圧依存性を少なくするには、 第 1実施例と同様の条件に設定 すればよい。 ただし、 直列接続の場合には、 C 1 =C 2の条件の下では、 ト一夕 ル容量 Cは第 1実施例の 1ノ 2となる。 従って、 第 1実施例の並列接続と同じト —タル容量の大きさを確保するには、 面積 S I , S 2をそれそれ第 1実施例の場 合の対応する各面積の 2倍とする必要がある。
(第 4実施例）
本発明の第 4実施例を図 1 2に示す。 図 1 2では、 第 1のド一プドポリシリコ ン層 1 4を、 絶縁層 1 6を介して第 2， 第 3のド一プドポリシリコン層 1 8 , 2 0の上層に配置した例を示している。 この第 4実施例の第 2 , 第 3のドープドポ リシリコン層 1 8 , 2 0を、 第 2実施例と同様に半導体接続しても良い。
この第 4実施例の構造は、 配線上は直列接続に適しているが、 第 2， 第 3のド —プドポリシリコン層 1 8 , 2 0同士を電気的に接続すれば、 並列接続も可能で ある。
(第 5実施例）
本発明の第 5実施例を図 1 3に示す。 図 1 3では、 第 2のド一プドポリシリコ ン層 1 8上層に、 第 1の絶縁層 1 6 Aを介して第 1のド一プドポリシリコン層 1 4を設けている。 さらに、 第 1のドープドポリシリコン層 1 4上層に、 第 2の絶 縁層 1 6 Bを介して第 3のドープドポリシリコン層 2 0を設けている。 図 1 3は 第 1 , 第 2の容量素子 3 0 , 3 2を並列接続する例を示しているが、 直列接続し ても良い。
特に、 この第 5実施例では第 2 , 第 3のド一プドポリシリコン層を同一層にて 並設する必要がないため、 面積効率が向上する。 従って、 第 1 , 第 2の容量素子 3 0 , 3 2を直列接続し、 かつ並列接続と同様のトータル容量値を確保する場合 でも、 第 3実施例のように占有面積が増大することがない。
(第 6実施例）
本発明の第 6実施例を、 図 1 4〜図 2 0を参照して説明する。 図 1 4〜図 2 0 は、 本発明の半導体装置の主要製造工程を示す断面図である。
図 1 4に示すように、 例えば N型シリコン基板 1 0 0に、 Nゥエル 1 0 2及び Pゥェル 1 0 4が形成される。
次に、 L O C O S (Local Oxidation of Si l icon) 法により、 素子分離工程が 行われる。 この素子分離工程の実施により、 図 14に示すように素子分離用のフ ィールド酸化膜 106が、 例えば 6000〜8000 Aの厚さにて形成される。 なお、 この素子分離工程の過程にて、 Pゥエル 1 04にボロンなどのチャネルス トップ用イオンを打ち込むことで、 チャネルストップ層 108が形成される。 素子分離工程の終了後に、 トランジスタの製造工程が実施され、 このときのェ 程を利用して、 半導体容量装置も同時に製造される。
このために、 図 14に示すように、 ゲート酸化膜 1 10が、 例えば 50-20 OAの厚さにて形成される。
一方、 図 14に示すように、 フィールド酸化膜 1 06上に第 1のポリシリコン 層 1 12を形成する。 さらに、 第 1のポリシリコン層 1 1 2上に、 層間絶縁膜 1 14を形成する。 この層間絶縁膜 1 14は一層でも良いし、. 多層でも良い。 本実 施例では、 この層間絶縁膜 1 14を例えば、 ゲート酸化膜と同一工程にて成膜さ れる 50〜20 OAの厚さの S i02膜と、 100〜 30 OAの厚さの S iNx膜 と、 50〜200 Aの厚さの S i 02膜とで構成している。
次に、 図 1 5に示すように、 ポリシリコンによりゲート電極 1 16を形成する。 このゲート電極 1 1 6の形成工程を兼用して、 層間絶縁膜 1 14上に第 2, 第 3 のポリシリコン層 1 18， 120を形成する。 これらゲート電極及び第 2, 第 3 のポリシリコン層 1 1 8， 120は、 レジスト膜 1 22を用いて同時にパ夕一二 ングされている。
レジス ト膜 122を除去した後に、 イオン注入工程が実施される。 図 1 6及び 図 1 7は低濃度のイオン注入工程を示し、 図 19及び図 20は高濃度のイオン注 入工程を示している。 なお、 以" ^に説明する工程は、 PMO Sと NMO Sとでゲ —ト電極 1 1 6の半導体型が異なる、 いわゆる Dua Gate-CMO Sの製造工程で ある。
図 1 6に示すように、 先ず Nゥエル 1 02に低濃度のイオン注入を行うために、 Pゥエル 104の上方領域を第 1のマスク 130で覆う。 その後、 例えば B F2を 打ち込むことで、 ゲ一ト電極 1 1 6にセルファラインされて、 ゲート電極 1 1 6 の下方を除く領域であって Nゥェル 102の表面領域に低濃度の不純物が打ち込 まれる。
次に、 図 1 7に示すように、 Pゥエル 104に低濃度のイオン注入を行うため に、 Nゥエル 104の上方領域 ¾第 2のマスク 1 34で覆う。 その後、 例えばリ ンを打ち込むことで、 ゲート電極 1 1 6にセルファラインされて、 ゲート電極 1 1 6の下方を除く領域であって Pゥエル 104の表面領域に低濃度の不純物が打 ち込まれる。
これらの低濃度のイオン注入は、 LDD (Lightly Doped Drain) 構造を確保す るために実施される。
次に、 図 1 8に示すように、 ゲート電極 1 16の側壁に、 例えば材質が S i 0 2から成る側壁膜 1 36を形成する。 この側壁膜 136は、 CVD (Chemical Va por Deposition) 法とエッチバック法を用いることで形成される。
次に、 図 19に示すように、 Pゥエル 104に高濃度のイオン注入を行うため に、 Nゥヱル 1 02の上方領域を第 3のマスク 1 38で覆う。 その後、 例えば 1 X 1015〜 10 X 1015/cm2の高濃度にて A sを打ち込む。 このとき、 側壁膜 136を有するゲ ト電極 1 1 6にセルファラインされて、 ゲート電極 1 1 6及 び側壁膜 136の下方を除く領域であって、 Pゥヱル 104の低濃度不純物領域 よりも深い領域に、 高濃度の不純物が打ち込まれる。
この高濃度イオンは、 NMO Sのソース ' ドレイン領域だけでなく、 NMOS のゲート電極 1 1 6と、 第 1実施例の第 1の容量素子 30の上部電極と対応する 第 2のポリシリコン層 1 18にも打ち込まれる。 従って、 このイオン注入により、 第 2のポリシリコン層 1 18は第 1実施例の第 2のド一プドポリシリコン層 18 となる。
さらに、 図 20に示すように、 Nゥエル 1 02に高濃度のイオン注入を行うた めに、 Pゥヱル 1 04の上方領域を第 4のマスク 140で覆う。 その後、 例えば
1 X 1015〜 10 X 1 015/cm2の高濃度にて B F2を打ち込む。 このとき、 側 壁膜 1 36を有するゲート電極 1 1 6にセルファラインされて、 ゲート電極 1 1
6及び側壁膜 1 36の下方を除く領域であって、 Nゥエル 102の低濃度不純物 領域よりも深い領域に、 高濃度の不純物が打ち込まれる。 この高濃度イオンは、 PMO Sのソース ' ドレイン領域だけでなく、 PMO S のゲート電極 1 1 6と、 第 1実施例の第 2の容量素子 32の上部電極と対応する 第 3のポリシリコン層 120にも打ち込まれる。 従って、 このイオン注入により、 第 3のポリシリコン層 120は第 1実施例の第 3のド一プドポリシリコン層 20 となる。
このように、 この第 5実施例によれば、 Dual- Gate- CM 0 Sの製造工程に不可 欠なイオン注入工程を利用して半導体容量装置を製造することができる。
(第 7実施例）
本発明の第 7実施例を図 2 1に示す。 図 2 1は MO Sキャパシ夕にて本発明の 半導体容量装置を構成した実施例を示している。 図 2 1において、 シリコン基板 200の深部領域には Pゥエル 202と Nゥェル 204とが形成されている。 こ の Pゥヱル 202は Vs s電源へ、 Nゥヱル 204は Vd d電源に接続される。 さらに Pゥヱル 202よりも浅部の領域に Nゥエル 206が形成され、 Nゥエル 204よりも浅部の領域に Pゥエル 208が形成されている。 なお、 Pゥヱル 2 02及び Nゥエル 204は、 Nゥエル 206及び Pゥエル 208の電位を基板電 位と異ならせるために設けられ、 そうでない場合には不要である。
さらに、 シリコン基板 200の Nゥェル 206には N+のソース 2 10、 ドレイ ン 2 12が形成され、 Pゥエル 208には P+のソース 2 14、 ドレイン 2 1 6が 形成されている。
また、 Nゥエル 206のチャネル領域上にはゲート酸化膜 2 18を介して N+の ポリシリコン層から成るゲート電極 220が形成されている。 そして、 ソース 2 1 0、 ドレイン 2 12を接続することで、 第 1の MO Sキャパシ夕 230が構成 される。
同様に、 Pゥエル 208のチャネル領域上にはゲート酸化膜 2 1 8を介して N +のポリシリコン層から成るゲート電極 222が形成されている。 そして、 ソース 2 14、 ドレイン 2 1 6を接続することで、 第 2の MO Sキャパシ夕 232が構 成される。 この 2つの MO Sキャパシ夕 230, 232間には素子分離用のフィ ールド酸化膜 224が形成されている。 lb
第 1 , 第 2の M O Sキャパシ夕 2 3 0 , 2 3 2のゲート電極 2 2 0 , 2 2 2を 接続し、 ソース 2 1 0 , 2 1 4及びドレイン 2 1 2 , 2 1 6を接続することで、 第 1， 第 2の M O Sキャパシ夕 2 3 0 , 2 3 2が並列接続される。
この M O Sキャパシ夕 2 3 0， 2 3 2は、 シングル一ゲートの Μ 0 S トランジ ス夕の製造プロセスを用いて形成することができる。
(第 8実施例）
次に、 本発明の半導体容量装置を用いて構成される半導体装置の具体例につい て、 図 2 2〜図 2 4を参照して説明する。
図 2 2は積分器を示し、 オペアンプ 3 0 0と、 オペアンプ 3 0 0の入力線 3 0 2途中に設けられた抵抗 3 0 4と、 オペアンプ 3 0 0の帰還線 3 0 6途中に形成 されたコンデンサ 3 0 8とから構成される。 コンデンサ 3 0 8は第 1〜第 7の実 施例にて説明した半導体容量装置のいずれかにて構成され、 その他の構成も薄膜 プロセスにて同一基板上に形成される。
この積分器の特性は、 抵抗 3 0 4の抵抗値 Rとコンデンサ 3 0 8の容量値 Cの 精度に依存する。 このため、 容 2値 Cの電圧依存性を少なくすることで、 積分器 の演算精度を高めることができる。
図 2 3は、 6ビッ トの容量アレイ型の D A C (デジタル アナログ コンパ一 夕） を示している。 この D A Cは、 第 1実施例〜第 7実施例のいずれかの半導体 容量装置を用いて構成される 7つのコンデンサ 3 1 0を有する。 1つのコンデン サ 3 1 0の一端は接地され、 他の 6つのコンデンサ 3 1 0の一端には、 それそれ M O Sスィッチ 3 1 2を介して、 基準電圧 V r e f または接地電圧が選択的に供 給される。 この各 M O Sスィツチ 3 1 2は、 バイナリデータ B 1〜B 6に基づい て切り換え制御される。 7つのコンデンサ 3 1 0の他端は共通接続され、 その共 通接続線 3 1 4の電圧がバッファ 3 1 6を介して V o u tとして出力される。 な お、 イニシャライズスィッチ 3 1 8は、 共通接続線 3 1 4の電位を初期化するた めのものである。
この D A Cの線形性は、 7つの容量 3 1 0の整数比精度で決まる。 この 7つの コンデンサ 3 1 0に印加される電圧は、 バイナリ一デ一夕に依存して異なるが、 その容量の電圧依存性を少なくすることで、 D ACの線形性を向上させることが できる。
図 24は、 R Cアクティブフィル夕一回路を示している。 この RCアクティブ フィルター回路は、 複数の抵抗 R 1〜R 10と、 複数のコンデンサ C 1 ~C 3と、 複数のオペアンプ 0 P 1〜0 P 3とで構成される。 コンデンサ C 1〜C 3は、 第 1〜第 7の実施例にて説明した半導体容量装置のいずれかにて構成され、 その他 の構成も薄膜プロセスにて同一 板上に形成される。
この R Cアクティブフィル夕一の特性周波数は、 抵抗と容量との積 （RC時定 数） 定まる。 このため、 各コンデンサ C 1〜C 3の容量値の電圧依存性を少なく することで、 フィル夕一精度を高めることができる。
なお、 図 22〜図 24に示す各回路は、 本発明の半導体容量装置または半導体 装置を適用した一例であり、 容量の電圧依存性を少なくすることで特性が向上す る各種の回路に本発明を適用できることは言うまでもない。
以上、 本発明の実施例について説明したが、 本発明は上記の各実施例に限定さ れるものではなく、 本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、 本発明の半導体容量装置を構成する第 1の電極の半導体型、 第 2の電 極の半導体型、 第 3の電極の半導体型及び第 4の電極の半導体型の組合せとして は、 第 1実施例のような （N + , N÷， N +， P+) 及び第 7実施例のような （N + , Nwe 11, Nヽ Pwe 11) に限らず、 （N +， N— , Ν +， Ρ— ) 、 （Ρ十， Ν ―, Ρ + , Ρ―) 、 （Ρ + , Pwe 1 1 , Ρ+, Nwe 11 ) などであっても良い。

Claims

請求の範囲
1. 第 1の電圧依存係数 K 1を持つ第 1の半導体容量素子と、
前記第 1の電圧依存係数 Κ 1とは逆符号の第 2の電圧依存係数 Κ 2を持つ第 2 の半導体容量素子と、
前記第 1， 第 2の容量素子を並列または直列に接続する配線層と、 '
を有することを特徴とする半導体容量装置。
2. 請求項 1において、
前記第 1の半導体容量素子の有効面積を S 1とし、 前記第 2の半導体容量素子 の有効面積を S 2とし、 | Κ 1 Ι < | Κ 2 |のときに、 S 1 >S 2に設定したこ とを特徴とする半導体容量装置。
3. 請求項 2において、
| K 1 - S 1/ (S 1 +S 2) +K 2 - S 2/ (S 1 + S 2) | < 1 00 pp m/Vとしたことを特徴とする半導体容量装置。
4. 請求項 2において、
| K 1 - S 1 | = | K 2 - S 2 | に設定したことを特徴とする半導体容量装置 (
5. 請求項 1乃至 4のいずれかに記載の半導体容量装置が形成された基板と、 前記基板上に形成されたトランジスタと、
を有することを特徴とする半導体装置。
6. 第 1の容量素子と、
前記第 1の容量素子と並列または直列接続された第 2の容量素子と、
を有し、
前記第 1の容量素子は、
第 1電極層と、
前記第 1電極層に対して絶縁膜を介して対向配置される第一導電型半導体から 成る第 2電極層と、
を有し、
前記第 2の容量素子は、 第 3電極層と、
前記第 1電極層に対して絶縁膜を介して対向配置される第二導電型半導体から 成る第 4電極層と、
を有することを特徴とする半導体容量装置。
7 . 請求項 6において、
前記第 1の容量素子の前記第 1電極層と、 前記第 2の容量素子の前記第 3電極 層とは、 同一工程で成膜される同一材質にて形成されていることを特徴とする半 導体容量装置。
8 . 請求項 7において、
前記第 1の容量素子の前記第 1電極層と、 前記第 2の容量素子の前記第 3電極 層とは、 前記第一導電型の半導体にて形成されていることを特徴とする半導体容
9 . 請求項 7において、
前記第 1の容量素子の前記第 1電極層と、 前記第 2の容量素子の前記第 3電極 層とは、 前記第二導電型の半導体にて形成されていることを特徴とする半導体容
1 0 . 請求項 8または 9において、
前記第 2電極層中の不純物濃度は前記第 1電極層中の不純物濃度より低く、 前 記第 4電極層中の不純物濃度は前記第 3電極層中の不純物濃度より低いことを特 徴とする半導体容量装置。
1 1 . 請求項 6乃至 1 0のいずれかにおいて、
前記第 1電極層と前記第 3電極層とは、 前記第 2電極層及び前記第 4電極層と 対向する位置に亘つて連続形成される一つの電極層であることを特徴とする半導 体容量装置。
1 2 . 請求項 6において、
前記第 2電極層は前記第一導電型のゥエルにて形成され、 前記第 4電極層は前 記第二導電型のゥエルにて形成されていることを特徴とする半導体容量装置。
1 3 . 請求項 1 2において、 前記第 1 , 第 2の容量素子は共に MO Sキャパシ夕であることを特徴とする半
14. 請求項 6乃至 1 1のいずれかにおいて、
前記第 1の容量素子の前記第 2電極層を形成する前記第一導電型半導体と、 前 記第 2の容量素子の前記第 4電極層を形成する前記第二導電型半導体とは、 半導 体接合されていることを特徴とする半導体容量装置。
1 5. 請求項 6乃至 14のいずれかにおいて、
前記第 1の容量素子の前記第 1 , 第 2電極層が対向する面積を S 1とし、 前記 第 2の容量素子の前記第 3 , 第 4電極層が対向する面積を S 2としたとき、 各面 積 S l， S 2を異ならせたことを特徴とする半導体容量装置。
1 6. 請求項 1 5において、
前記第 1の容量素子の電圧依存係数を K 1とし、 前記第 2の容量素子の電圧依 存係数を K 2とし、 | K 1 | く | K 2 |のときに、 S 1 >S 2としたことを特徴 とする半導体容量装置。
17. 請求項 1 5において、
前記第 1の容量素子の電圧依存係数を K 1とし、 前記第 2の容量素子の電圧依 存係数を K 2とし、 | K 1 | > | K 2 |のときに、 S 1く S 2としたことを特徴 とする半導体容量装置。
18. 請求項 16または 1 7において、
I Κ 1 · S 1/ (S 1 +S 2) +Κ 2 · S 2/ (S 1 +S 2) | < 1 00 ρ m/Vとしたことを特徴とする半導体容量装置。
19. 請求項 16または 1 7において、
| K 1 - S 1 | = | K 2 - S 2 | としたことを特徴とする半導体容量装置。
20. 請求項 5乃至 1 7のいずれかに記載の半導体容量装置が形成された基板と、 前記基板上に形成され、 ドレイン領域、 ソース領域及びゲート電極を含む少な くとも一つのトランジスタと、
を有することを特徴とする半導体装置。
2 1. 請求項 20において、 前記第 2電極層、 前記第 4電極層及び前記ゲート電極は、 同一工程で成膜され る同一材質にて形成されていることを特徴とする半導体容量装置。
2 2 . 請求項 2 0または 2 1において、
前記少なくとも一つのトランジスタはフィ一ルド酸化膜を有し、
前記第 1， 第 2の半導体容量素子は前記フィールド酸化膜上に形成されている ことを特徴とする半導体容量装置。 '
2 3 . 請求項 2 0乃至 2 2のいずれかにおいて、
前記少なくとも一つのトランジスタは、 前記ソース、 ドレインが前記第一導電 型のゥエル領域に形成され、
前記第 1容量素子の前記第 2電極層には、 前記少なくとも一つのトランジスタ の前記第一導電型のゥエル領域へのイオン注入工程と同一工程を用いて、 不純物 イオンが注入されていることを特徴とする半導体装置。
2 4 . 請求項 2 0乃至 2 2のいずれかにおいて、
前記少なくとも一つのトランジスタは、 前記ソース、 ドレインが前記第二導電 型のゥヱル領域に形成され、
前記第 2容量素子の前記第 4電極層には、 前記少なくとも一つのトランジスタ の前記第二導電型のゥエル領域へのイオン注入工程と同一工程を用いて、 不純物 イオンが注入されていることを特徴とする半導体装置。
2 5 . 請求項 2 0乃至 2 2のいずれかにおいて、
前記少なくとも一つのトランジスタは、
前記ソース、 ドレインが前記第一導電型のゥエル領域に形成された第 1のトラ ンジス夕と、
前記ソース、 ドレインが前記第二導電型のゥェル領域に形成された第 2のトラ ンジス夕と、
を含み、
前記第 1容量素子の前記第 2電極層には、 前記第 1のトランジスタの前記第一 導電型のゥヱル領域へのイオン注入工程と同一工程を用いて不純物イオンが注入 され、 前記第 2容量素子の前記第 4電極層には、 前記第 2のトランジス夕の前記第二 導電型のゥヱル領域へのイオン注入工程と同一工程を用いて、 不純物イオンが注 入されていることを特徴とする半導体装置。
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