JPS5955047A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 杏発明は容量の電圧依存性の殆んどないキャバ、、、。

シｉを内−した半導体装置およびその製造方法に　″□
関するもの、である。　　′：・　　　　　　　　　、
、−１半導体装置では、回路、の一部にキャパシタを能
　　　。

動素子と共に一体形成することが多い。半導体装置置内
でキャパシタを形成する方□法は種々考えられ　□るが
、現在は通誉ｉ図に門す構造のキャパシタが用い．られ
る。このキャパシタは半導体基板１の酸化膜２上に形成
□したポ□リシリコン層←多結晶ジ　　　□リコン層）
３を一方の電極１とすると共に、その上面に設けた酸化
シリコン＊　’　（　Ｓｒ　Ｏ　を層）４を□誘電′□
体層ｉし、更にその王に瘉□成しだＡ−０層５を他方の
電極として構成するよ．うにして（・る。この場合．、
前記ポリシリコン層３は通常Ｎ型の不純物赫ドープして
、低抵抗化を図っていることは負うまでもない。

このように構成されたキャパシタは極《わずかながら容
量の電圧依存性を有している。この原因は、ポリシリコ
ン層が半導体であることから、両電極間に印加された電
圧によって所謂空乏層が生、、成さ（、かつこの空乏層
の状態が印加雷，圧の値に′□　　応じて変化するため
と考えられる。このため、キ１：□：．１１♀：〉｛ン
゛夕め容量が電圧変化に伴なって変化さｊる、ｌ　　、
、　４　？．：　′性質・、′）まり、容量０電圧４升
性な．＊す駐、とになる。

一　　この容量の電圧依存性は、４用に対する容量の変
化の平均でその程度を表わすことができる。例えば、一
方の電極の電位を基準とする電圧Ｏ■と・　・Ｌえとき
に、他方め電□租の電位を±５Ｖ変イ１さ′騒１　　１
１　　　１　　　　　１　　１　　　１た場合の容量変
化は□次式で表わされ木。′　　□□′□□　　、′□
・・・・・・・・・侮ｉ′１）１ ここで、Ｃ　（＋５　）、　ｃ’（♀）お、よびＣ（−
５）は、前記他方の電極の電位を、夫々、＋５Ｖ、０■
　および−５ｖにしたときのキャパシタの容量を表す。

ところで、第１図に示すキャパシタは、前述のように、
容量の電圧依存性を有しているが、それは極くわずかで
あり、通常問題にはされていなかった。実際、本発明者
が行なった実験によっても、この電圧依存性は略１　０
　０　Ｐ．　Ｐ．　ｍ／Ｖ程度であって、通．常の電子
回路の使用には特に問題は生じない。例えば、第１図に
示．すキャパシタが．用いられる一般的な回路は・第７
図に示．す演算増幅器０　、Ｐ　＋を利用した積分器で
あり・、その入出力斬性は次式％式％ 式（２１において、たとえ入力電圧ｅ４．および抵抗Ｒ
ｉの値が一定でも、入力・電圧ｅＨの変化に応じて容量
Ｃｆが変化すると、出力電圧・ｅｏの値は変化して不安
定なものＫなる。・しかし、第１図のキャパシタの容量
の電圧依存性は高々１・０　０　Ｐ．　Ｐ．　ｍ／Ｖで
あり、これに起因する出力電圧ｅ。の変動は非常に小さ
《殆んど無視されていた。　　　　　。

・しかしなが□．ら、高々１　０　０　Ｐ．　Ｐ．　ｍ
／Ｖという微少なキャパシタの容量の電圧依存性、つま
り容量の微細な変化がその回路の動作管性．を決定する
ような影響を与えろ回路においては一．ＩＩ！圧依存性
を零若しくはこれに近い値にまで低減することが要求さ
れる。

したがって本発明の目：的は電圧依存性を低減なペヤハ
１シタ いし零にした；ダ≠字季を内蔵した半導体□装置を・提
供するにとにある。

ま・た、本発明の他の目的は従来の半導体装置の製造工
程を全く変えるご・とな・・く本発明あ半導体装置を製
造す・る、・ことができる製造方・法を提供するとどに
ある。　　□　　、　　　　　□．。

このような目的を達成するために本発明は、□一方の電
極を□夫々Ｐ＋型とＮ＋型のポリシリコン層□と・しミ
これと誘電体膜および金Ｒ層とで夫々独立した□２つの
キャパシタを構成し，かつこれら両キ□ャパシタを並列
接続して：トろのキャパシタを構成するもめであるみ　
　　　：□　　　・−　　　□□また、本発明方法は、
キャパシタの一電極ヤあるＰ＋型ボリシリコン層とＮ＋
型ボリシリコン層□・とを従来．工程の一部と同時に形
成し、以後は両者□を・一体的に熱処理してキャパシタ
の誘電体膜である酸化シリコン層を形成す・るよ・うに
したものである。

以下本発明を詳細に説明する。　・ 先ず本発明者は、基板上に夫“ｋ個別にＰ４′型ボリシ
１′）プン層とＮ＋＋シリ佑ン層を痢成し、か：つこれ
ら両ポリシリ→ン層を同時に酸イｔｂし文ｍ？Ｉｉｋ酸
化シリコン層（Ｓ　ｆ’　ｏ”を層）を夫々形成口、更
にその上にＡ、、１ｌｌ１層を形成することにより２ら
の葦キパシタを形成した。以下、便宜的にＰ＋型ポリシ
リコン層を電極とす水ものをＰ”　Ｗキャパシタ、Ｎ　
型ポリシリコン層を電極とするもめをＮ＋＋キャパシタ
と称する。次は、これらのキャパシタの電圧変化に対す
る容量変化を測定し、これを前述した式に代入して容量
の電圧依存性を算出し艷。

これによると、第２図（Ａ）□、（Ｂ）に示すように、
Ｐ＋型キャパシタやは電圧依存性が−１００〜−１５０
Ｐ、　Ｐ、　ｍ／Ｖとなり、Ｎ＋型キ♀バシタでは電圧
依存性が千１３０〜十１ｓｏＰ、ｐ、ｒａ／ｌｙ、ｃす
、Ｐ＋型キャパシタとＮ＋型岑ヤバシタとでは正角が逆
でかつ絶対−が概ね等しいことが判明した一つまり、Ｐ
＋型キャパシタとＮ＋＋キャパシタめ電圧に対する容量
変化は第３面のグラフに示すように負、正の傾きを有す
る特性となる。　　　　　　　　′したがって、□こ糺
ら両キャノミレ多誉加列に接続口て合晟キ♀バシタ誉栖
成すれば、両者の電圧依ｉ性ｔ’１ｉｉＬ二同図に破ｉ
セ示すように゛電圧犠存性が零の４ヤバシクな得乞こと
力ｉセざる。この場谷１両キャバシ）の特性め傾き（絶
対値）が全く−しくな（ても、並列接続によ木相黴によ
って、少な（とも一つのキャバレ）単独のものよりも電
圧依存性ＭＦ、減するととができる。

なお、□第２図（Ａ）、ＣＢ）からも判る１筺、Ｐ＋型
ポリシリコン層とＮ９型ポリシリコ９層と□では同一条
件で表面を酸化して酸化シリコン層を形成しても不純物
の相違によ゛ってそあ膜厚力４１ｂｘる。

したがっセ、向二菌種モも□得られ兎容量１ま相違する
。しかし、これは一方□の電極宅ある□ポリシリコン層
の面積なギめ相違させる韓ア手段宅解決でき、また両キ
ャパシタ（７ＳＭが異りるととは肴に面題にならかい。

　　　　″′　　□ 次に本発明の詳細な説明するり　− 第４図（Ａ）、（Ｂ）は本発明をＭＯ８電界効果トラン
ジスタＣＦＥＴ）からなる集積回路に通用した実施例で
あり、第４図（Ｂ）は第４図ＡのＢＢｍに治った断面を
示す断面図であ’＋ｃ＋Ｑ＋はＮチャネルＭＯ８ＦｉＴ
（Ｎ二ＭＯ８ＦＥＴ）、ＱｔはＰチャネルＭＯ８ＦＥＴ
（Ｐ−雨０８ＦＥＴ）。

Ｃはキャパシタである。前記Ｎ−ＭＯ８ＦＥＴＱ。

はＮ−型のシリコン基板１０に形成したＰ−型つ王／Ｌ
／１１主面にＮ＋型領領域ドレイｙｔ２＋　　ソース１
３として構成すると共にゲート酸化層１４上に形成した
ポリシリコン層１′５を低抵抗化してゲート電極として
構成している。前線ドレイン１２およびソース１３はコ
ン夛タト糸ニル１６．１７を通して人！配線層１８：□
１９に接続し、□特にドレイン１２に接続したＡ１配線
層１″８は前記Ｐ−ＭＯ８ＦＥＴＱ、のドレイン２５に
接続している。これにつ（・ては後述する。図中、２０
はＰ型チャネルストッパ、２１は・Ｐ２Ｏ層；　２２は
ファイナルパッジベーン３フ層である。また−２３はゲ
ニト配線である。一方、前記ｐ−ＭＯ８ＦＥＴＱｔは前
記′Ｎ−型基板１０の主面にｒ膚領域をソース２４、ド
レイン２５として形成し、かつゲート酸化層１４上に設
けたＰ＋型ポリシリコ７層２７′をゲート電極として構
成し七いる。そし°（、ソース２４にはコンタクトホー
ル２８を通してＡ−ｅ配線層２９を接続口、ドレイン′
２′５は司ンタクトポール３０を通して前記Ａ４配置線
−讐８を接続しそいる４　３１はＮ型チャネ尤スト・具
である。□ 前艷キャパシタＣｉシイールド酸イＭ＠’４．ｏ上に並
列配置した一対のボＩＪ　’７１７コン層３’ｉ、３ｉ
＊有し、″前者Ｑｐ型不紬物を導入し、□後者にＮ型不
純−を導入上て□夫”ｈ　７低抵抗化し、夫々をキャノ
ミシタあ一方の一極としている。これら糸リレリコシ層
３２．３３の上面には誘一体膜、例えばｉ化シリコン層
３４を形成し、更にその上にキャぶシ夛の他方の電極と
□しての金□属層、例えばＡ４層３５を前記両ポリレリ
□プン層３’２．３３にわたって形成している。このＡ
１層３５にはＡ〕艷線層３６を一体に珍成し、雀□だ、
箭記両ポリシリ台ン’Ｈ３２゜３３＋’ｚ”ｉ”ｙタク
トホール３７．３８を痛シて夫々Ａ１配線膚３９に接続
している。ことセ、前記ポリシリコン層３２．３３又は
Ａ−ｇ脇３５の菌種や誘鴬体膜、とじての酸化イリ〒ン
層３４の厚さは要求さｑ歪キャ／〒シタの容量−税じて
連写に設定する。

１ちがって、こりよ、、うな構成の牛導体装置では、特
にキャパシタＣは、第９．図に等価回警図ケ示すよう−
Ｐ＋、型キャバ、シタＣｐ　左、　Ｎ　”　ｑキャビく
シぞＣＮとを並列に接続したものと、なり、全容量は各
、す１ ヤハシｌｃｐｍ　ＣＮ（１）Ｎ相和とケる。

次に以上の構成になるツ一体蓼實の製造方法を第６図（
Ａ）〜（、Ｉ）、＋７）工程−に従って説明する。なお
、第６図（Ａ）〜（Ｉ’）は第４図ＣＢ）に相半する断
面を示しズいる。各項符号は同図（Ａ）〜（１）。

の符号に対廃させている。

（Ａ）　　Ｎ””！　、シＩＪ　：ｆｆ　ｙ基板４．０
７７）Ｎ、−ＭＣ）ＳＦＥＴＱ１構成部位にＰ−牟ウエ
ル１１を形成し、このＰ−型つ１ル１１．とＮ−型シリ
°ン早板１０のＰ−、ＭＯ８ＦＥＴＱ、構成部位に岑々
順次ＳｉＯ，膜およびＳｉ８Ｎ４層（図示せず）を形成
する。この５ｉｓＮｉ層のない領域にボロンおよｑリン
を夫々選竺拡散シテチャネルストッパ２０および３１．
を形成する。

次にＳｉ、Ｎ、、膜アスクとして基板表面を選択酸イリ
せてフィール、、、ド酸化層（ＳＱＯ，層）、、　４０
火形盛する。

（Ｂ、、）　　図外（１）　Ｓ　ｉ・、０！７１および
Ｓ’ｔＮ４を除去した後￥、Ｏ８と耳、’ｆ−，’Ｑ　
＋　１．１１　Ｆ、Ｑ！の構成部位の奉板表面を酸化さ
す、薄いゲート酸化層（、，５ｉｏｔ層）１．４を形成
する。　　　　ｌ　”　　ｌ”ｌ”　”１．：ｌ”’　
”：（Ｃ，）フィールド雫化層４　：ＯＷよびゲート酸
化層１４の全面にｃｖＤ−ｐ、（４相化学尽応法才によ
ってボリシ、リマンを折中させ、ヤ。そしてこれ奪ホト
エツチング技術により選択的にエツチングしてゲ下ト、
１．５．　、２７州当部位およびヤ：ヤバシタＣの−、
方の電極部位を残し、ポリシリコン層１．！５．２７゜
３２．３３を形成する。。次いで露呈されたゲート酸化
層１４をエラをング瞼去する。

（Ｄ）、Ｎ−ＭＯ８ＦＥＴＱ＋の構成部位およびヤヤバ
シタＣを構成する一方のポリシリコン層３３にホトレジ
ストマスク４１を歴成し、ボロン等を用りてＰ型不純物
の拡散を行なう、。これにより、ゲート電極（ポリシリ
コン層）２７．ｙｌ−’リシリコン簿３２はボロン処理
されて低抵抗化さ９φ。同時にＮ−型シリコン基板１０
の主面には＆−）電極？７に自己整合し、てボロンがド
ープされンニス２４、ドレイン２５であるど型拡弊堡域
が形成される。　　　　　　　　。

（Ｅ）　　ホトレジストマスクリを除去した後、金庫は
、Ｐ−ＭＯ８ＦＥＴＱｔの轡柊稗位およびキャパ、、シ
タの他方のポリシリコン層３２にホトレジスト７スク４
２を形格し、リン等を用（・てＮ型不純物の拡散を行な
う。これにより、ゲート（ポリシリコン層す５．ボリシ
、リコン！３３はり、ン処理されて低抵抗イリれる。同
時７ｐ−２ウエク１１の主叫には自己整合によってリン
がドープされ、ドレイン１２．ソース１平刃あ仝漣型拡
散領域が形成される。

（Ｆ）　　ホトレジストマ子り４２の除去後、全面にＰ
、ＳＧ（リンイリケートガラづ）層２１をｃｙ、ｐｐに
よって形成、する。その上″；’ｃ−＋ヤパシタＣの両
ポリシリ、コン層３２．３子上面？ＰＳＧ膜をホト千ツ
チング技術により除去する。そして、露出したボリシ、
リコン層３２，３３．表面を酸化することにより、キャ
パシタＣの誘電体膜としての酸化シリコン層、＜　、ｓ
　ｊ、Ｏｔ層、）３４が形成できる。　　、。

（Ｇ）、、、、、！ＭＯ８Ｆ）？Ｔ　Ｑ、、、Ｑ、、！
７）ソース１３．２４ドレイン１２．２５相当箇所およ
びキャパシタＣのポリシリコン層３２．３３上のＰＳＧ
層？１にコンぞクトホール１６．　２８．　１７．　３
０．　３７゜３８を形成する。な、おコンタクトホール
３７．３Ｂは第４図（Ａ）に示、もので今φ０ （Ｈ）　　全県に、人、、ｅ層を蒸着等によって形成し
、所要の形状にエツ、チングしてＡ４配線層ｉ８，１９
゜２９．３６，３９＃よび前記ポリシリコン層３２゜３
３を株うようなＡ４層３５を形、感する。この人−ｅ層
３５．９形成により、、前記ポリ？ｊＪ、コイ層３２お
よび３３＆寥Ａ４層空、５．と酸化シリデン層３４とで
夫々、Ｐ型およびＮ型のキャパシタＣｐセよびＣＮをＩ
ｌ盛し、か−？ＡＪ配線配線層圧９って並列接続得れる
ことになる。なおＡぷ層３６．３９は第４図（Ａ）に示
すものである。。

（Ｉ）Ａ４配線層およびＡ４層上にファイナルどくッシ
ベーシ茸ン層２２を形成し、半導体製雪を完成する。、
・ したがって、以上のように構成さ朴かつ製造された半導
体装置は、特にキャパシタＣを第５図の等価回路に示す
ようにＰ＋型キャパシタＣｐとＮ＋型キャパシタＣＮを
並列接続した構成としているので、Ｐ型キャパシタＣｐ
の容量の負の電圧依存性とＮ型キャパシタＣＮの容量の
正の電圧依存性が十 互に相殺さｎ、合成されたキャパシタｄ、の電圧依存性
は各キャパシタＣｐｓ　ＣＮ単独？もめ、・よりシ低減
される。このとぎ、両キャバシレの電１圧依→の絶対値
が等しいか又は殆んど等しげれ：げ、得られる電圧依存
性は零冬は零に極めそ近いも←とｋる。これにより、キ
ヤ１バシタ容量変化の→を−は易い電子回路に本発明に
係やキャバシ１：タケ用〜：・ても安定した作動偶性を
得虱ことができる。−ここで、前記実施例において、キ
ャ／（シ、！め誘電体膜として熱酸化によるＳｉＯ＊Ｉ
［以外にＳ　＋　ｐ　Ｎ４膜あるいはＣＶＤ法による８
ｉ０！ＩＩＩ等他め竺ｉ膜を用いることもできる。不純
物の導入”劣ｉして拡散以外にイオン打込み法を用いて
もよい。また、Ｐ＋型ポリシリコン層とＮ＋型ポリシリ
コン層を並んで形成しているが、適宜、離間配置しても
よい。この場合にはｉ層も各ポリシリコン層に対・応し
て個別に形成することになる。また、キャパシタの並列
接続は電圧依存性の正負が相殺される関係にすればよく
、場合によっては３個以上のキャパシタを並列接続して
もよい。

以上のように本発明の半導体装置によれば、Ｐ＋型キャ
パシタとＮ＋！キτバシタを並列接続した構成としてい
るので、各キャノも の電圧依存性；相殺してキャパシタ全体としての電、圧
依存性を零ないしこれに近い値にでき、電圧依存性の殆
んどないキャパシタを構成して電子回路の動作安ｉ碓の
向上を図ることができる。

また１、本発明の製造方法によれば□、Ｐ＋型ポリシリ
・ン層とＮ・ポリシリ□・ン層を個別に形成した後、岬
ポリシリコン層−同時処理して酸化シリコン層、し金属
層を形成し、しかも前記Ｐ＋ｆｆｉ、Ｎ＋型の各ポリシ
リコン層はＭＯＳＦＥＴ等の形成と同時に形成すること
もできるので、従来の一般的な半導体製造工程と同一の
工程若しくはその一部の工程で電圧依存性の殆んどない
キャパシタを構成することができるのである。

、ヵ、、エヶ、□　　　　　　　　　１第１図は従来の
牛導体製惰のキャパシタ部位の断面図、　　。

第２図くべ）、（Ｂ）はＰ＋型、Ｎ”！Ｍキャぶシタの
電圧依存性砺示すグラフ、　　　　　　□第３図は電圧
変化に対する容量変化の、特性グラフ、第４図（Ａ）、
（Ｂ）は本発明の半導体装置の平面図　１とそのＢＢｉ
ｌＭに沿った断面図１．′第５図はキャパシタの等価回
路図、 第６図（Ａ）　−（Ｉ　）は製造工程図、第７図はキャ
パシタを用いた演算増幅器□による積分回路図である。

１０・・・Ｎ型シリコン基板、１１・・・Ｐ”ｆｆｉつ
夏ル、１２・・・ドレイン、１３・・・ソース、１４・
・・ゲート酸化層、１５・・・ゲート、１８，１９・・
・ｌ配線層、２１・・・Ｐ２Ｏ層、２４・・・ソース、
２５・・・ドレイン、２７・・・ゲート、２９・・・ｉ
配線層、３２・・・Ｐ＋型ポリシリコン層、３３・・・
Ｎ”ｆｆｌポリシリコン層、３４・・・酸化シリコン層
、３５・・・ＡＡ層、３６゜３９・・・ＡＪ配線層、４
ｏ・・・フィールド酸化層、Ｑ＋　−Ｎ−ＭＱｓＦ　Ｅ
　Ｔ、　Ｑｔ　・・・Ｐ　−ＭＯＳ　Ｆ　ＥＴ、Ｃ・・
・キャパシタ、Ｃｐ・・・Ｐ＋型キャパシタ、ＣＮ・・
・Ｎ＋型キャパシタ。

第　　７　図 ｑ ２２２−

Claims (1)

1. 【特許請求の範囲】 １、不純物が拡散されたポリシリコン層と、このリコン
   層に対向して形成された金属層とで構成したキャパシタ
   を備える半導体装置において、前記ポリシリコン層はＰ
   ｍ不純物を導入されたものとＮ′型不純物を導入された
   ものを・夫々独・立形成し、これらと前記金、属層との
   間で夫々、独立上たキャパシタを形成し、これら各キャ
   パシタを並列接続したことを％徴とする半導体装置。 ２、Ｐｍ不純物を導入されたポリシリコン層とＮ型不純
   物を導入されたポリシリコン層とを並列配置し、これら
   両ボ、リシ＋）２ン層の表面に形成した酸化シリコン層
   上に前記両ポリシリコン層を一体的に覆うようにＡＪ３
   層を形成してなる特許請求の範囲第１項記載の半導体装
   置。　。 ３、所定の形状に夫々独立した一対のポリシリコン層を
   形成する工程と、一方のポリシリコンｉＫＰ型不純物の
   導入を行なう工程と、他方のポリシリコン層にＮ型不純
   物の導入を行なう工程と、前記各ポリシリコン層の表面
   に酸化シリコン層を形成する工程と、前記各ボ１ノシリ
   コン層上に金属層を形成してこの金属層とＰ型およびＮ
   型のポリシリコン層との間で、夫々、独立したキャパシ
   タを構成する工程と、これらキャパシタを並列接続する
   構成を施す工程とを備える半導体装置の製造方法。 ４、一対のポリシリコン層はホトレジストをマスクとし
   て順序的に・Ｐｍ不純物の導入、Ｎ型不純物の導入を行
   ない、モの後は両者を一体的に熱処理して酸化シリコン
   層を形成し、□両者を一体的に覆う金属層を形成し【な
   る特許請求の範囲第３項記載の半導体装置の製造方法。 　　　・・５、各ボリン・リコン層の不純物の導入は、
   ＭＯＳＦＥＴのソース、ドレイン、形成時と同時に行な
   ってなる特許請求の範囲第３項又は第４項記載の半導体
   装置め製造方法。　　　　　　　□　１