TW393655B

TW393655B - Semiconductor capacitance device and semiconductor device for made by using the same

Info

Publication number: TW393655B
Application number: TW087104402A
Authority: TW
Inventors: Yoshihito Ohwa
Original assignee: Seiko Epson Corp
Priority date: 1997-03-24
Filing date: 1998-03-24
Publication date: 2000-06-11
Also published as: WO1998043298A1; JP3900542B2; US6303957B1

Description

經濟部中央標準局負工消費合作社印製 A7 B7五、發明説明〇 ) ? [技術領域] 本發明係爲有關半導體容量裝置及使用此之類比式積體電路等的半導體裝置，境別是關於減低加入電壓所形成容量値的變動之改良。 [背景技術] 過去，在半導體基板上形成高精度且安定的容量元件之技術，例如，可以列舉以第2 5圖及其Α — A >斷面圚之第26圖所示之2層聚合矽4、 5所形成的容量元件。如各圖所示，在半導體基板1上，形成絕緣膜3，在其上，形成第1摻雜聚合矽層4、絕緣膜5、第2聚合矽層6 。此處，第2 6圖的示之#區2 —般被使用的目的爲阻斷從半導體基板1傳達到容量元件之電氣雜音。另外’如第 25圖所示，在第1、第2聚合矽層4、6，介由接觸孔 8而連接配線7。但是，由於構成容量元件之電極爲半導體’所以根據加入至容量元件的電壓，電極表面爲空乏層化’容量元件的容量値依存於加入電壓而變化。爲了緩和此特性樊動，所以有昇高聚合矽電極的不純物濃度之方法。但是’容量元件的聚合砂電極，由於是併用MO S處理而被形成’所以因容量元件元側的因素而不易昇高不純物<澳度。或者是如日本專利特開平6_6 9 5 2 2所公示，使面接於半導體電極層間的絕緣膜其電極表面領域的不純物濃度比其他領域還高漉度之方法，但會有使製造過程複雜本紙張尺度適用中國國家揉準（CNS ) A4规格（2丨0X297公釐）-4- (請先閲讀背面之注意事項再填寫本頁) ο裝. 訂經濟部中央標準局貝工消费合作社印11 A7 _B7_五、發明説明？ ) v 化.且導致增加製造成本之缺點· 此樣，過去的2層聚合矽容量裝匱，只限於半導電極，無法除去電極表面的空乏_餍，且無法避免存在有容量値的電屋依存性•另則2層都具有形成金靥電極層的容暈元件，但不易形成處理的安定性及高精度· 本發明的目的係爲解決前述缺點，提供不須大幅變化過去的製造過程，就大幅減低容釐値的電壓依存性之半導體容量裝置及用此之半導體裝置。 [發明之開示] 依據本發明半導體容量裝置的一形態，其特徵爲具有持有第1電壓依存係數κ1之第1半導體容量元件、及持有與第1電壓依存係數Κ1相反符號的第2電壓依存係數K2之第2半導體容量裝置、及並聯或是串聯第1、第2容量元件之配線層。依據此樣的構成，第1、第2半導體容量裝置相互抵消電壓依存特性，可以大幅使其減低並聯或是串聯的第1 、第2半導體容量元件總容量之電壓依存性。此處，第1半導體容量元件的有效面稹<設爲S 1，第 2半導體容量元件的有效面積設爲S2，當丨K1丨 < 丨 K2丨時，設定爲S1>S2較爲理想。因此*例如可以減小串聯時總容量値的電壓依存係數|K1·S1/( ttMW · (請先iff·讀背面之注$項再填寫本頁) '裝. -s 本紙張尺度適用中國囷家橾準（CNS > A4规格（210X297公釐）-5· A7 ____B7_ 五、發明説明P ) * S-1 + S2) + K2 · S2/CS1 + S2) I 之値，由於此因可以大幅使其降低總容量的電壓依存性。然而，若爲 I K 1 · S 1 / ( S 1 + S 2)+K2.S2/(Sl +S2)丨<l〇〇PPm/v，則在實用上的加入電壓及容置的範圍，幾乎可以忽視總容量値的電壓依存性。特別是若爲I K 1 · S 1丨与K 2 · S 2丨，則可以成爲 |K1.S1/(S1 + S2)+K2-S2/(S1 + S 2 )丨，且可以忽視總容量値的電壓依存性。依據本發明半導體容量裝置的其他形態，其特徵爲具有：第1容量元件及與前述第1容量元件並聯或是串聯的第2容量元件：前述第1容量元件具有第1電極層及對於前述第1電極層爲介由絕緣膜而被對向配置之第1導電型半導體所形成的第2電極層：前述第2容量元件具有第3電極層及對於前述第1電極層爲介由絕緣膜而被對向配置之第2導電型半導體所形成的第4電極層》經濟部中央標隼局貝工消费合作社印策 (請先閲讀背面之注意事項再填寫本頁) 依據此樣的構成，第1容量元件的電壓依存係黴係爲以第1導電型半導體所形成的第2電極層而支配性的決定 :第2容量元件的電壓依存係數係爲以第2導電型半導體所形成的第2電極層而支配性的決定；兩者'的電壓依存係數符號爲相互相反。因此，確保與上述過第1、第2電壓依存係數ΚΙ、 K2相同關係，所以可以大幅減低並聯或是串聯的第1、第2容量元件之總容量値的電壓依存性。本紙張尺度遑用中國國家橾隼（CNS ) A4说格（210X297公釐）_6· A7 B7 五、發明説明f ) 此處，第1容量元件的第1電極層及第2容量元件的第3電極層，係爲可以在同一過程以同一材質成膜而形成。因此，第1容量元件的第_ 1電極層及第2容量元件的第 3電極層，，都可以以第1導電型或是第2導電型的任何一者的半導體而形成· 進而上述的情況，第2電極層中的不純物濃度比第1 電極層中的不純物濃度還低，第4電極層中的不純物濃度比第3電極層中的不純物濃度還低則較爲理想。半導體電極的空乏層，在於不純物瀵度較低的電極’其擴散較大’ 造成大幅影響到容量値的電壓依存性之故。以不純物濃度較低且導電型相異的半導體所形成之第2、第4電極層，而可以使容量値的電壓依存係數之正負符號相異。第1電極層及第3電極層也可以是經過與第2電極層及第4電極層對向的位置而連續形成之1個電極。另外，第2電極層可以以第1導電型的井區而被形成 :第4電極層可以以第2導電型的井區而形成。第1、第 2容量元件’都能以MO S電容器所構成，作爲此形態的一例。 * 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 形成第1容量元件的第2電極層之第1導電型半導體、與形成第2容量元件的第4電極層之第2導電型半導體，也可以以半導體結合。以此方法形成在第< 4電極間不須空間，提高面積效率。第1容量元件的第1、第2電極層所對向之面積設爲S1，第2容量元件的第3、第4電極層所對向之面積本紙浪尺度適用中國國家標率（CNS ) A4規格（2丨0><297公釐）·!- 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明？ ) f 設.爲S2時，也可以使各面積SI、S2相異。特別是第 1、第2容量元件之電壓依存係數的絕對値爲相異時，作爲更減低總容量値的電壓依.，存性之係數而變更面積i£s 1 / S 2較爲有效。此處，第1容量元件的電壓依存係數設爲K1，第2 容量元件的電壓依存係數設爲K 2時，爲了更減低總容量値的電壓依存性之SI、 S2、 Kl、 K2的關係係爲如上所述。依據本發明的半導體裝置，其特徵爲具有形成上述的半導體容量裝置之基板、及被形成在前述基板上，含有汲極領域、源極領域及閘極電極之至少1個電極體。以半導體裝置及至少1個電極體，構成減低數位一類比轉換器、積分器、RC主動濾波器等容量値的電壓依存性，且可以達到特性的提昇之各種半導體電路》此時，半導體容量裝置的第2電極層與第4電極層、及電晶體的閘極電極，在同一過程以同一材質成膜所形成較爲理想。因倂用電晶體的製造過程而能形成半導體容量裝置的電極之故。 - 此情況，第1、第2半導體容量元件可以至少形成在 1個電晶體的場區氧化膜上。以第1導電型半導體構成第1容量元件<的第2電極層時，可以利用與離子注入到至少1個電晶體的第1導電型之并區領域的過程同一過程，而在此第2電極層注入不純物離子。 --Ϊ---„-----.裝 I <請先、聞讀背面之注意事項再填寫本頁 •11 .d. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）·8 · A7 __B7_ 五、發明説明P ) r . 或者是以第.2導電型半導體構成第2容量元件的第4 電極層時，可以利用與離.子注入到至少1個電晶體的第2 導電型之井區領域的過程同一過程，而在此第4電極層注入不純物離子。進而*在雙閘極CMO S的情況等，可以利用離子注入到PMO S及NMO S的各値源極•汲極之過程，而在第2電極、第4電極分別進行所須的離子注入。 [實施形態] (第1實施例）第1、2圖表示本發明半導體容量裝置的第1實施例。第1圖係爲半導體容量裝置之平面圖；第2圖表示第1圖的A — A —斷面圖。經濟部中央橾率局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在於第1圖及第2圖，於半導體基板1 0上，介由絕緣膜12,形成兼爲本發明的第1.第3電極層之例如第 1摻雜聚合矽層1 4。在此第1摻雜聚合矽層1 4上，介由絕緣膜1 6，形成爲本發明第2電極層之例如摻雜聚合矽層1 8，及爲本發明第4電極層之第3^雜聚合矽層 2 0。然後，以第1摻雜聚合矽層1 4，絕緣膜1 6及第2 摻雜聚合矽層1 8，形成第1容量元件3 0<。另外，以第 1摻雜聚合矽層1 4、絕緣膜1 6及第3摻雜聚合矽層 2 0，形成第2容量元件3 2。此處，第2圖中的圖號1 1表示井區，其目的一般爲本紙張尺度適用中國國家標準（CNS>A4規格（ 210X297公釐）·9· A7 B7 經濟部中央標準局貝工消费合作社印掣五、發明説明f ) 阻斷從半導體基板1傳送到容量元件之電氣雜音。另外，第1摻雜聚合矽層1 4，被連接到埋設於接觸孔2 2之第 1配線層2 4。另則，第2...、第3摻雜聚合矽層1 8、 2 0，分·別被連接到埋設於接觸孔2 6之第2配線層2 8 〇因此，第1、第2容量元件30、 32’如第3圖所示爲並聯。此處，前述第1及第2容量元件30、 32所共用之第1摻雜聚合矽層14，與第2、第3摻雜聚合矽層18 、20作較，以不純物濃度較高的N型半導體所形成。第 1容量元件3 0的第2摻雜聚合矽層18，係爲與第1摻雜聚合矽層1 4同一導電型，且與第1摻雜聚合矽層1 4 作比較，以不純物漉度較低的N型半導體所形成。第2容量元件3 2的第3摻雜聚合矽層2 0，係爲與第1摻雜聚合矽層1 4相反導電型，且與第1摻雜聚合矽層1 4作心較，以不純物濃度較低的P型半導體所形成。此時，如第4圖所示，第1容量元件3 0的電壓依存性之特性1及第2容量元件3 2的電壓依存性之特牲2，表示該各斜率（以下所說明的容量値之電壓依存係數K1 、K 2 )的符號爲正負相反符號之特性。以下，說明其理由。 < 第5、 6圖係爲模式性表示電壓加入到檢測特性1、 2時的第1、第2容量元件30、32之裝置。第5、6 圖係爲都具有電壓可變型的偏壓用直流電源40、及爲了 (請先《讀背面之注意事項再填寫本頁) 訂本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）· 1〇 - A 7 B7 經濟部中央樣窣局負工消费合作社印袈五、發明说明P ) ? 輸出被重ft在該偏壓用直流電壓的交流訊號之交流源4 2 。然而，在第2摻雜聚合矽層18上，形成WS i膜19 〇 · 增大加到第5圖所示的第1容量元件3 0之直流電壓 E (>〇)値，則與上層的第2摻雜聚合矽層18之絕緣膜1 6面接之側的表面形成爲電子的空乏（Depletion)狀態；此狀態係爲朝第1容量元件3 0的實效電極間距離所擴散的方向作用。另則，在下層的第1摻雜聚合矽層1 4，增大直流電壓E値，則與絕緣膜1 6面接之側的表面形成爲電子的儲存（Accumudation)狀態；此狀態係爲朝縮窄第1容量元件3 0的實效電極間距離之方向作用。然而，直流電壓E爲負時，各層14、 18係爲分別朝與上述相反方向使其移動實效電極間距離而作用。不過，容量元件的電壓依存性，係爲在不純物濃度較低時爲顯著。在本實施例，因第2摻雜聚合矽層1 8的不純物濃度比第1摻雜聚合矽層1 4還低，所以關於容量値的電壓依存性\支配性的作用第2摻雜聚合矽層1 8。此結果，若直流電壓E > 0，其絕對値變大則第1容量元件 3 0的實效電極間距離擴張；若直流電壓E < 0，其絕對値變則第1容量元件3 0的實效電極間距離縮窄。然而，如第4圖的特性1所示，加入到V第1容量元件 30的電壓E (<0)之絕對値變大，則呈現減少容置値之電壓依存特性；加入到第1容量元件3 0的電壓E # ( < 0 )之絕對値變大，則呈現增加該容量値之電壓依存特 (請先·Μ讀背面之注f項再填寫本本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐）· 11 - 經濟部中央螵準局負工消费合作杜印袈 A7 ___B7_ 五、發明说明P ) f 性.。在第2容量元件3 2，支配性作用之第3摻雜聚合矽層20，由於增大直流電M.E (>〇)之値，則在與絕緣膜1 6·面接之側的表面，電子形成爲儲存（Accumudation )，所以此狀態係爲朝縮窄第2容量元件32的實效電極間距離之方向作用· 另外，由於增大直流電屋E(<〇)的絕對値，則在與絕緣膜1 6面接之側的表面，電子形成爲空乏（Depletion) 狀態，所以此狀態係爲朝縮窄第2容量元件3 2的實效電極間距離之方向作用。因此，如第4圖的特性2，呈現加入到第2容量元件 3 2的電壓E (> 0 )增大則增大其容量値之電壓依存特性：呈現加入電壓E (< 〇 )的絕對値增大則減少其容量値之電壓依存特性。第4圖的特性1， 2都幾乎是鏡像關係，但依據本實驗，在特性1的容量値之電壓依存性爲一 3 80p pm/V ;在特性2的容量値之電壓依存性爲+7 5 0 P pm/V » 此處，設爲電流電壓E爲負的情況，則將偏屋直流電壓E爲〇時的第1容量元件30之容量値設爲C1’將依電壓依存性而變動之容量値設爲一 1。同樣地’將偏壓直流電壓E爲0時的第2容置元件3 2之<容量値設爲C 2，將依1電壓依存性而變動之容量値設爲+ 〇 c 2。不過，在本實施例•將電壓依存性容量値的符號爲相互相反之第1、第2容量元件30、 32並聯。本紙張尺度適用中固國家標率（CNS ) Α4规格U10X297公釐）-12- — ί---f 裝 II (請先《讀背面之注意事項再填寫本頁) 訂 ίο. 經濟部中央樣準局負工消費合作社印裝 Α7 Β7 五、發明説明（10 ) f .因此，第1、第2容量元件30、32所形成之總容量C形成爲如下式· C = C 1 + C 2 + ( - △ c 1 + △ C 2 ) ......... ( 1 ) 括弧內的最後項得知由於各電壓依存性容量爲相反符號所以是相互抵消，總容量C電壓依存性減少。在本實施例，第4圖的特性表示總容量C的電壓依存性。如同從第4圖能明白，在一 5V<E< + 5V的範圍，特性3的電壓依存性可以使其降低到±6 0 p pm/V。進而，2個容量元件30、 32的容量値之電壓依存性也可能接近於零· Jfct情況係爲因應於各別的第1、第2 容量元件之電屋依存性ΚΙ、 K2値，將第1摻雜聚合矽層1 4與第2摻雜聚合矽層1 8爲對向之對向面積（有效面積）S1、及第1摻雜聚合矽層14與第3摻雜聚合矽層2 0爲對向之對向面積S 2最適化而可以達成。此處，以下述定義各種圖號。 C ο η :在第1容量元件3 0之氧化膜的每單位面積之容量 C ο ρ :在第2容量元件3 2之氧化膜的每單位面積之容量（用上述的圖號’則所被並聯的第1、第2容量元件 30、 32之總容量C以下述式子表示。本紙張尺度遢用中國國家標率（CNS ) A4規格（210X297公着）-13 - --:---：-----r 裝-- - (請先閲讀背面之注意事項再填寫本頁) 訂 d. 經濟部中央標準局貝工消费合作社印製 A7 B7_ 五、發明説明（11 ) ， C, = Cl + C2 = Con (1+K1 ·Ε) XS1 + Cop (1+Κ2 · E) xS2 …… …（2 ) 产- 此處，爲了使式子簡單化而使其設爲C 0 n = C ο p = C 〇則形成爲下式。 C = C 1 + C 2 =C 〇 CS1 + S2+CK1 · S 1 Κ 2 · S 2 ) Ε ] =Co (S1 + S2) x C1 + E{K1-S1/(S1 + S2)+K2* S 2 / ( S 1 + S 2 ) }〕.........（ 3 ) 不過，電壓依存係數K 1係爲一致於第4圖的特性1 之斜率，在於本實施例，Kl<〇。另則，電壓依#係數 Κ 2係爲一致於第4圖的特性2之斜率，在於本實施例， Κ 1 > 〇。因將（3)式與（1)相同定義總容量C *所以在（ 1)、（2)式的圖號，成立下述的關係。 -ACl = Co*Kl*Sl*E 《 + ACl = Co*K2*S2*E 此樣，由於ΚΙ·S1與K2·S2爲相互相反符號 ( CNS ) Α4«Λ· ( 210X 297^* )~~ (請先閎讀背面之注意事項再填寫本頁} 、裝· *1Τ A7 B7 經濟部中央標準局貝工消费合作社印装五、發明説明（12 ) ’ ，.所以與（1 )式所得的結論相同；總容量C的電壓依存性較少，從（3 )式也可以理解。進而，在於（3 )式、使其更減少總容量C的電壓依存性，已知使 I K1 · S1/(S1 + S2) +K2 · S2/(S1+S2)丨接近於零亦可· 若爲|K1.S1/(S1+S2)+K2.S2/ (Sl + S2)l 与 0 或是 IK1-S1I = \ K 2 · S2I ，貝IJ(3)式成爲 C = Co (S1+S2) ••總容量C幾乎不依存於電壓E之故。事賁上，在於本第1實施例，也因I K1 | < | K2 | ，所以如第1圖及第2圖所示’設爲S1>S2:使I K1*S1/(S1 + S2)+K2*S2/(S1 + S2)丨接近於零。此情況’本第1實施例的面積比 S1/S2，因依存於第2、第3摻雜聚合矽層18、 2 0圖案處理時的遮罩及蝕刻精度’所以可以確保面積比的高精度。實用上，在一 5V<E< + 5V的範圍，若丨K1 · S1/(S1 + S2)+K2*S2/(S1 + S*2) I < 1 0 0 P pm/v，則幾乎可以忽視總容量C的電壓依存性《其原因’，在於（3)式，當0 · 1 fF /从m2< C 〇 < 1 . 〇 i F//zm2的通常容量値時^，其電壓依存容量 Co·〔Kl.Sl/CSl + SaHKa-SS/CSl+SS)〕 ·Ε 形成爲一 500xl0_e fF//im2<Co· 〔K1.S1/(S1 + S2) + — ^---„-----iI — f' {請先《讀背面之注意事項再填寫本頁)

、1T d 本紙張尺度埴用中國國家標準（CNS M4規/格( 210X297公釐）-15 - 經濟部中央梂率局員工消费合作社印裝 A7 _B7 __五、發明説明（13 ) " K. 2*S2/(S1 + S2)] -E<500xl0"6 f F/#m2 ;幾乎可以忽視之故β (第2實施例）其次，第7圖及第8圖表示本發明的第2實施例。第 8圖係爲第7圖的A — A /斷面圖。此處，如同第1實施例不分離，半導體接合第1容量元件3 0的第2摻雜聚合矽層18、與第2容童元件3 2的第3摻雜聚合矽層20 。第2實施例的其他構成係爲與第1實施例相同》然而，以金屬配線24，第2摻雜聚合矽層18、及第3摻雜聚合矽層2 0形成爲電氣性的等電位。依據本第2實施例，在第2摻雜聚合矽層1 8與第3 摻雜聚合矽餍2 0之間，因不須要依設計規程所決定的最小空間，所以比第1實施例還能提昇面積效率。但是因在於第2摻雜聚合矽層1 8與第3摻雜聚合矽層2 0的境界產生不純物擴散，若與第1實施例作比較則面積比S 1 / S 2的精度劣化。 A (第3實施例）第9圖表示本發明第3實施例。第10圖表示第9圖的A — A >斷面•本第3實施例與第1實施'例不同之點，係爲串聯第1容量元件3 0及第^容量元件3 2之點；第 1 1圖表示其等價電路。此情況，總容量C成爲C=C1·C2/(C1+ 本紙张尺度遑用中國躅家揉準（CNS ) A4«L格（210X297公釐)~~「16- ' ' --„---„-----'ί裝-- <請先，聞讀背面之注意事項再填寫本页訂 d A7 B7 五、發明説明（14 ) f C 2 )。爲了減少總容量C的電壓依存性，設定爲與第1 實施例同樣的條件亦可。但是在串聯的情況，在C 1 = C 2的條件下總容量C形啤爲第1實施例的1/2。因此，爲了確保與第1實施例的並聯相同總容量的大小，必須將面稹SI、 S2分別設爲第1實施例的情況所對應面積的2倍。 (第4實施例）第12圖所示本發明的第4實施例。在第12圖表示將第1摻雜聚合矽層1 4，介由絕緣膜1 6而被配置在第 2、第3摻雜聚合矽層18、 20的上層之例》與第2實施例同樣地，半導體連接本第4實施例的第2、第3摻雜聚合矽層18、 20亦可。本第4實施例的構造，配線上適於串聯，但若電氣性連接第2、第3摻雜聚合矽層18、2 0，則也能並聯。 (第5實施例）第1 3圖表示本發明的第5實施例。於第1 3儷，在第2摻雜聚合矽層1 8上層，介由第1絕緣膜1 6A而設置第1摻雜聚合矽層1 4。進而，在第1摻雜聚合矽層 1 4上層，介由第2絕緣膜1 6 B而設置第3摻雜聚合矽層20。第1 3圖係爲表示並聯第1、第2容量元件30 、32之例，但串聯亦可。特別是在本第5實施例，由於不必要以同一層並排設表紙張尺度適用中困國家標準（CNS > Α4规格（210X297公釐）· 17 - tn ile In nn In —^ϋ m« - (請先閲讀背面之注意事項再填寫本頁

*1T •ό 經濟部中央標率局貝工消费合作社印製經濟部中央標準局負工消费合作社印製 A7 ___ _B7_ 五、發明説明（15 ) ，置第2、第3摻雜聚合矽層，所以提昇面積效率。因此，串聯第1、第2容量元件30、 32，且確保與並聯同樣的總容量値時，也不致如第3實施例#大占有面積。 (第6實施例）參照第1 4〜2 0圖說明本發明的第6實施例。第 1 4〜2 0圖係爲表示本發明半導體裝置的主要製造過程之斷面圖。如第14圖所示，例如在N型矽基板1〇〇,形成N 井區102及P井區104。其次，以 L 0 C 〇 S (Local Oxidation of Silicon)法，進行元件分離過程。以此元件分離過程的實施，如第 1 4圖所示，元件分離用的場區氧化膜1 0 6，例如形成爲6 0 0 0〜8 0 0 0A的厚度。進而，在於此元件分離過程，在P井區1 0 4注入硼等的通道制止用的離子，而形成通道制止層108。在元件分離過程的終了後，實施電晶體的製造過程，利用此時的過程，也同時製造半導體容量裝置。“

因而，如第1 4圖所示，閘極氧化膜1 1 0例如形成爲50〜200 A的厚度。進而，在第1聚合矽層1 12 上，形成層間絕緣膜1 1 4。此層間絕緣膜1 1 4爲一層亦可、多層亦可。在本實施例’例如以在與閘極氧化膜同一過程所成膜之50〜200A厚度的S i02膜、及 100〜300A厚度的SiNx膜、及50〜200A 本紙張尺度埴用中國國家標準（CNS > A4規格（210X297公釐）· 18- (請先閱讀背面之注意事項再填寫本頁)

Α7 Β7 經濟部中央樣準局員工消费合作社印製五、發明説明（16 ) ，厚度的S i 〇2膜，而構成該層間絕緣膜1 1 4-。其次*如第1 5圖所示，以聚合矽形成閘極電極 1 1 6。兼用此閘極電極1_ 1 6的形過程，而在靥間絕緣胰1 14上形成第2、第3聚合矽層1 18、210。這些閘極電瘇及第2、第3聚合矽層1 1 8、1 20，係爲用抗蝕膜1 2 2而同時被圖案處理》在除去抗蝕膜1 2 2後，實施離子注入過程。第1 6 圖及第17圖係爲表示低濃度的離子注入過程；第19圖及第2 0圖係爲表示高濃度的離子注入過程。然而，以下所說明之過程，係爲以PMO S及NMO S而閘極電極 1 16的半導體型爲相異，所謂Dua 1— Ga t e -C Μ 0 S的製造過程。如第1 6圖所示，由於首先在N井區1 0 2進行低濃度的離子注入，所以以第1遮罩1 3 0覆蓋P并1 0 4的上方領域。其後，例如注入B F2，自行直線對準閛極電極 1 1 6，除了閘極電極1 1 6的下方之領域外的領域，在區1 0 2的表面領域注入低濃度的不純物。其次，如第17圖所示，由於在P井區1 0 4進行低濃度的離子注入，所以以第2遮罩13 4覆蓋N井區 1 0 4的上方領域。其後，例如注入磷，自行直線對準閘極電極1 1 6，除了閘極電極1 6的下方外的領域，在P 井區1 0 4的表面領域注入低濃度的不純物。這矗低濃度的離子注入係爲爲了確保LDD (Lightly Doped Drain)構造而被實施。 --„---Γ----'裝-- (請先W讀背面之注$項再填寫本頁) ,11 本紙張尺度適用中國國家揉隼（CNS> Μ规格（ 210X297公釐）-19- 經濟部中央標率局員工消费合作社印装 A7 _B7_五、發明説明（17 ) ^ 其次，如第1 8圖所示，在閘極電極1 1 6的側壁，例如形成材質爲S i 〇2所形成之側壁膜1 3 6。此側壁膜 1 3 6 係爲用 CVD ( Chemical Vapor Deposition)法及背面蝕刻法而被形成。其次，如第1 9圖所示，由於在P井區1 0 4進行高濃度的離子注入，所以以第3遮罩1 3 8覆蓋N井區 1 02的上方領域。其後，例如以1 X 1 015〜1 Ox 1 〇15/cm2的高濃度注入AS。此時，自行直線對準具有閘極電極1 16及136的閘極電極1 16，除了閘極電極1 1 6及側壁膜1 3 6的下方外的領域外，在比P 井區1 0 4的低濃度不純物領域還深的領域，注入高濃度的不純物。此高濃度離子，不只是NMO S的源極•汲極領域，也被注入到NMOS的閘極電極1 1 6、及第1實施例的第容量元件3 0之上部電極所對應之第2聚合矽層1 1 8 。因此，由於此離子注入，因而第2聚合矽層1 1 8形成爲第1實施例的摻雜聚合矽層1 8。進而，如第2 0圖所示，由於在N井區1 0 2進行高濃度的離子注入，所以以第4遮罩覆蓋P井區1 0 4的上方領域。其後，例如以lxlO15〜ιοχίο15 /cm2的高濃度注入B F2。此時，自行直線對準具有側壁膜1 3 6之閘極電極1 1 6，除了閘極電極1 1 6及側壁膜1 3 6的下方之領域，在比N井區1 0 2的低濃度不 « 純物領域還深的領域，注入高濃度的不純物。本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐）-20- (請先閱讀背面之注意事項再填寫本頁)

經濟部中央愫準局負工消費合作让印製 A7 B7 五、發明说明（18 ). ’ 此高濃度離子，不只是PMO S的源極•汲極領域，也被注入到P M 0S的閘極電極1 1 6、及第1實施例的第2容量元件3 2之上部電極所對應之第3聚合矽層 1 2 0。因此，由於此離子注入，因而第3聚合矽層 1 2 0形成爲第1資施例的第3摻雜聚合矽層2 .0。此樣，依據本第5實施例，利用於D u a 1 -Ga t e_CMOS的製造過程不可缺之離子注入過程，而_可以製造半導體容量裝置。 (第7實施例）第21圖表示本發明的第7實施例。第21圖係爲表示用MO S電容器而構成本發明的半導體容量裝置之實施例。在於第2 1圖，於矽基板2 0 0的深部領域被形成有 P井區202及N井區204。此P并區202被連接至 V s s電源，N井區204被連接至Vdd電源。進而在比P井區202還淺的領域，形成N井區206;且在比 N井區204還淺的領域，形成P井區208 »然而，P 井區2 02及N井區204，由於使N井區206及P井區2 0 8的電位與基板電位相異而被設置，若不是的情況則不須要》進而’在矽基板2 0 0的N井區2 0 6被形成有N +的源極2 1〇、汲極2 12 ;在P井區208被形成有P+的源極214、汲極216。另外’在N井區206的通道領域上，被形成有介由 -：：· 本紙張尺度適用中國國家樣準（CNS ) Λ4規格（210X297公釐）_ 21 · (請先閱讀背面之注意事項再填寫本頁) 裝、-·* 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（19 ) ，閘極氧化膜218而以N+的聚合矽層所形成之閘極電極 220。然後，連接源極2 1‘0、汲極212，而構成第 1MOS電容器230。同樣地，在P井區2 0 8的通道領域上，介由閘極氧化膜2 1 8而形成以N+的聚合矽層所形之閘極電極2 2 2 然後，連接源極214、汲極216，而構成第2MOS 電容器232。在此2個MOS電容器230、 232間 •被形成有元件分離用的場區氧化膜2 2 4。連接第1、第2MOS電晶體230、 232的閘極電極220、 222，且連接源極210、 214及汲極 212、 216，而並聯第1、第2厘〇5電容器230 、2 3 2 ° 此MOS電容器230、 232係爲用單閘極的 MO S電容器之製造處理而可以形成。 (第8實施例）其次，參照第2 2〜2 4圖說明用本發明的半導體容量裝置所構成之半導體裝置的具體例。 * · 第2 2圖係爲表示積分器，以運算放大器3 0 0、及被設在運算放大器3 0 0的輸入線3 0中途之電阻3 0 4 、及被形成在運算放大器3 0 0的回歸線3 0 6中途之電容器3 0 8而被構成。電容器3 0 8係爲用在第1〜7實施例所說明過之半導體容量裝置的任何1個而被構成；其構成也是以薄膜處理而被形成在同一基板上。 • ...... · - I紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐) -22- — (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標窣局員工消f合作社印製 A7 B7 五、發明説明P〇 ) ，此積分器的特性係爲依存於電阻3 0 4的電阻値R及電容器3 0 8的容量値C之精度。因而，依減少容量値C 的電壓依存性，而可以提昇積分器的運算精度。第2 3圖係爲表示6位元的容量陣列型的DAC (數位一類比轉換器）。此DAC係爲具有用第1〜7實施例的任何例之半導體容量裝置而被構成之7個電容器3 1 0 。1個電容器310的一端被接地；在其他6個電容器 3 1.0的一端，分別介由MOS開關3 1 2，而選擇性提供基準電壓Vr e f或是接地電壓。此各M0S開關 3 1 2，根據二進位資料B 1〜B6而被切換控制。7個電容器3 1 0的他端共通連接，其共通連接線3 1 4的電壓介由緩衝器3 1 6，作爲Vo u t而被輸出。然而，初期化開關318係爲爲了將共通連接線314的電位初期化。此DAC的線性係爲取決於7個容量310的整數比精度。被加入到此7個電容器3 1 0之電壓，係爲依存於二進位資料而相異，但減少其容量的電壓依存性，而可以使其提高D A C的線性。 ··、第2 4圖係爲表示R C主動濾波電路。此RC主動濾波電路，係爲以複數個電阻R 1〜R 1 0，及複數個電容器C1〜C3、及複數個運算放大器0P1〜03等而被構成。電容器C1〜C3係爲以在第1〜7實施例所說明過之半導體容量裝置的任何例而被構成，其他構成也是以薄膜處理而被形成在同一基板上。表紙張尺度適用中國國家標準（CNS ) A4*t格（210X297公釐) -23: (讀先閲—面之注意事項再填寫本頁) 、裝.

*1T 經濟部中央標車局員工消費合作社印製 A7 B7 五、發明説明P1 ) ^ 此R C主動濾波器的特性周波數，係爲取決於電阻與容量之積（RC時定數）。因而，減少各電容器C1〜 C 3的容量値之電壓依存性，而可以提昇濾波器精度。然而，第2 2〜2 4圖所示之各電路，係爲適用本發明的半導體容量裝置或是半導體裝置的一例；當然本發明也可以適用於減少容量的電壓依存性而提高特性之各種電路。以上，已說明過本發明的實施例，但本發明並不限於上述的各實施例，在本發明的要點範圍內種種的變形實施例都可能。例如，作爲構成本發明的半導體容量裝置之第1電極的半導體型、第2電極的半導體型、第3電極的半導體型及第4電極的半導體形之組合，不限於如第1實施例的（ Ν' Ν' N +、P + )及如第7實施例的（N +、 N w e 1 1、N + “ P w e 1 1 );以（N +、N ' . N + . P-)、（P + N_、P+、P +、P ' ) , (P +、

Pwe 1 1、P +、Nwe 1 1)等亦可。

A

[圖面之簡單說明] 第1圖係爲本發明第1實施例的半導體容量裝置之槪赂平面圖》第2圖係爲第1圖的A — A >斷面圖。第3圖係爲第1、 2圖所示的半導體容量裝置之等價電路圖》本紙張尺度適用中國國家樣準（CNS )八4規格（210X297公釐> -24· (請先閲讀背面之注意事項再填寫本頁) 裝. 經濟部中央樣準局員工消费合作社印掣 A7 B7 五、發明説明p ) 1 第4圖係爲表示本發明第1實施例的半導體容量裝置之容量値的電壓依存性之特性圖。第5圖係爲測定第4圖中的特性1之實驗裝置模式圖〇第6圖係爲測定第4圖中的特性2之實驗裝置模式圖〇第7圖係爲本發明第2實施例的半導體容量裝置之槪略平面圖。第8係爲.第7圖的A-A >斷面圖。第，9圖係爲本發明第3實施例的半導體容量裝置之槪略平面圖。第1 0圖係爲第9圖的A — A —斷面圖。第11圖係爲9、10圖所示的半導體容量裝置之等價電路圖。第1 2圖係爲本發明第4實施例的半導體容量裝置之槪略平面圖。第1 3圖係爲本發明第5實施例的半導體容量裝置之槪略平面圖。第1 4圖係爲表示本發明第6實施例的半導體裝置之第1過程之斷面圖。第1 5圖係爲表示本發明第6實施例的半導體裝置之第2過程之斷面圖。第16圖係爲表示本發明第6實施例的半導體裝置之第3過程之斷面圖。本纸伕尺度適用中國國家標率（CNS ) Α4規格（210X297公着）-25- --„---r----〃裝-- (請先 k讀背面之注意事項再填寫本頁) 訂 Μ濟部中央橾準局貝工消费合作社印製 A7 B7 五、發明説明（23 ) - 第17圖係爲表示本發明第6實施例的半導體裝置之第4過程之斷面圖》第1 8圖係爲表示本發明第6實施例的半導體裝置之第5過程之斷面圖。第19圖係爲表示本發明第6實施例的半導體裝置之第6過程之斷面圖。第2 0圖係爲表示本發明第6實施例的半導體裝置之第7過程之斷面圖。第21圖係爲本發明第7實施例的半導體容量裝置之槪略斷面圖》第2 2圖係爲本發明第8實施例的半導體裝置之電路圖。第2 3圖係爲本發明第8實施例的半導體裝置之其他電路圖。第2 4圖係爲本發明第8實施例的半導體裝置之另外電路圖。第2 5圖係爲過去半導體容量裝置之槪略平面圖。第26圖係爲第25圖的A — A**斷面圖。一主要元件對照 1 半導體基板 2 并區 4 第1摻雜聚合矽層 5 絕緣層本紙伕尺度適用中國围家標準（CNS ) Α4規格（210X297公漦） --------f裝-- (請先閲讀背面之注意事項再填寫本頁)

、1T -26- 五、發明説明（24 ) A7 B7 經漭部中央標苯局貝工消资合作社印裝 6 第2聚合矽層 7 配線 8 接觸孔 10 半導體基板 11 井區 12 絕緣膜 14 第1摻雜聚合矽層 16 絕緣層 18 第2摻雜聚合矽層 19 Wsi膜 20 第3摻雜聚合矽層 22 接觸孔 24 第1配線層 26 接觸孔 30 第1容量元件 32 第2容量元件 40 直流電源 42 交流電源 100 N型矽基板 102 N井區 104 P井區 106 場區氧化膜 108 通道制止層 110 閘極氧化膜 --------Π-----i.^------C (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4«WS· ( 210X297公釐） -27· A7 B7 五、發明説明（25 ) 經濟部中央標皁局負工消费合作社印裝 112 第1聚合矽層 114 層間絕緣膜 116 閘極電極 118 第2聚合矽層 120 第3聚合矽層 122 抗蝕膜 130 第1遮罩 134 第2遮罩 136 側壁膜 138 第3遮罩 200 矽基板 202 P井區 204 N井區 206 N井區 208 P井區 210 N +的源極 212 N +的源極 214 P +的源極 2 16 P +的源極 220,222 閘極電極 224 場區氧化膜 230,232 MOS電容器 300 運算放大器 304 電阻 (請先閲讀背面之注意Ϋ項再填寫本頁) ,裝. 訂本紙張尺度適用中國國家標準（CNS )爾（2I0X靖）· 28 _ A7 B7 五、發明説明（26 ) 308,310 電容器 312 MOS開關 314 共通連接線 316 緩衝器 318 初期化開關蛵濟部中央橾聿局員工消费合作社印掣 (請先閱讀背面之注意事項再填寫本頁)

本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29-

Claims

沏明0808

六、申請專利範圍第87104402號專利申請案中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國88年12月修正 1· · 一種半導體容量裝置，其特徵爲具有： _有第1電壓依存性-K 1之第1半導體容量裝置、及持有與前述第1電壓依存性-K 1相反符號的第2電壓 &存性K2之第2半導體容量裝置、及 <並聯或是串聯前述第1、第2容量元件之配線層。 2 .如申請專利範圍第1項之半導體容量裝置，其中 ΜΜί述第1半導體容量元件的有效面積設爲S1 ;將前述第-2半導體容量元件的有效面積設爲S2;當| κ 1 | < | K2I時，被設定爲si>S2。 3 ·如申請專利範圍第2項之半導體容量裝置，其中 I K1 · S1/(S1 + S2) + K2· S2/(S1 + S2) l<l〇〇ppm/V。 4 ·如申請專利範圍第2項之半導體容量裝置，其中被設定爲IK1.S1I与IK2.S2I。經濟部智慧財產局貝工消费合作社印製 5 . —種半導體裝置，其特徵爲具有：形成申請專利範圍第1、2、3或4項的任何項之半導體容量裝置的基板、及被形成在前述基板上的電晶體。 6 . —種半導體容量裝置，其特徵爲：具有第1容量元件、及與前述第1容量元件並聯或是串聯之第2容量元件：本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）沏明0808

六、申請專利範圍第87104402號專利申請案中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國88年12月修正 1· · 一種半導體容量裝置，其特徵爲具有： _有第1電壓依存性-K 1之第1半導體容量裝置、及持有與前述第1電壓依存性-K 1相反符號的第2電壓 &存性K2之第2半導體容量裝置、及 <並聯或是串聯前述第1、第2容量元件之配線層。 2 .如申請專利範圍第1項之半導體容量裝置，其中 ΜΜί述第1半導體容量元件的有效面積設爲S1 ;將前述第-2半導體容量元件的有效面積設爲S2;當| κ 1 | < | K2I時，被設定爲si>S2。 3 ·如申請專利範圍第2項之半導體容量裝置，其中 I K1 · S1/(S1 + S2) + K2· S2/(S1 + S2) l<l〇〇ppm/V。 4 ·如申請專利範圍第2項之半導體容量裝置，其中被設定爲IK1.S1I与IK2.S2I。經濟部智慧財產局貝工消费合作社印製 5 . —種半導體裝置，其特徵爲具有：形成申請專利範圍第1、2、3或4項的任何項之半導體容量裝置的基板、及被形成在前述基板上的電晶體。 6 . —種半導體容量裝置，其特徵爲：具有第1容量元件、及與前述第1容量元件並聯或是串聯之第2容量元件：本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A8SSD8 經濟部智慧財產局員工消t合作社印製六、申請專利範圍前述第1容量元件具有第1電極層、及對h前述第1 電極層爲介由絕緣膜而對向配置之第1導電型半導體所形成之2第電極層、及前述第2容量元件具有第3電極層、及對於前述第1 電極層爲介由絕緣膜而被對向配置的第2導電型半導體所形成之第4電極層。 7 ..，如申請專利範圍第6項之半導體容量裝置，其中前述第1容量元件的前述第1電極層、及前述第2容量元件的前述第3電極層，係爲以在同一過程所成膜的同一材質而被形成。 8 .如申請專利範圍第7項之半導體容量裝置，其中前述第1容量元件的前述第1電極層、及前述第2容量元件的前述第3電極層，係爲以前述第1導電型的半導體而被形成。 9 .如申請專利範圍第7項之半導體容量裝置，其中前述第1容量元件的前述第1電極層、及前述第2容量元件的前述第+3電極層，係爲以前述第2導電型的半導體而被形成。 1 〇 .如申請專利範圍第8或9項之半導體容量裝置，其中前述第2電極層中的不純物濃度係爲比前述第1電極層中的不純物濃度還低；前述第4電極層中的不純物濃度係爲比前述第3電極層中的不純物濃度還低。 1 1 .如申請專利範圍第6、7、8或9項的任何項之半導體容量裝置，其中前述第1電極層及前述第3電極 (請先閲讀背面之注意事項再填寫本頁) *SJ· --線，· 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -2- A8B8C8D8 經濟部智慧財產局貝工消费合作社印製六、申請專利範圍層係爲經過與前述第2電極層及前述第4電極層對向之位置而被連續形成之1個電極層。 2 .如申請專利範圍第6項之半導體容量裝置，其中前述第2電極層係爲以前述第1導電型的井區而被形成 ;前述第4電極層係爲以前述第2導電型的并區而被形成。 1 3 .如申請專利範圍第1 2項之半導體容量裝置，筹中前述第1、第2容量元件都是MOS電容器。 14.如申請專利範圍第6、7、8或9項之半導體容量裝置’其中形成前述第1.容量元件的前述第2電極層之前述第1導電型半導體、及形成前述第2容量元件的前述第4電極層之前述第2導電型半導體，係爲被半導體接合。 1 5 .如申請專利範圍第6、7、8或9項的任何項之半導體容量裝置，其中將前述第1容量元件的前述第1 、第2電極層對向之面積設爲S 1 將前述第2容量元件的前述第3、第4電極層爲對向之面積設爲S 2時，使各面積S 1、S 2相異。 1 6 ·如申請專利範圍第1 5項之半導犛容量裝置， * 其中將前述第1容量元件的電壓依存係數設爲κι，將前述第2容量元件的電壓依存係數設爲K2，當丨K1 | < | K2 I 時，成爲 S1>S2。 1 7 ·如申請專利範圍第1 5項之半導體容量裝置， I 其中將前述第1容量元件的電壓依存係數設爲K1，將前述第2容量元件的電壓依存係數設爲K2，當I κ 1 |〇> (請先Μ讀背面之注意事項再填寫本頁) ，裝 — II 訂·！ I 埠· 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） -3 - ___g_ 六、申請專利範圍 I K2 | 時’成爲 s.l<S2。 1 8 .如申請專利範圍第1 6項之半導體容量裝置，其中 I K1 . S1/(S1 + S2) +K2 · S2/(S 1 + S2) l<l〇〇ppm/v。 1 9 .如申請專利範圍第1 7項之半導體容量裝置，其中 |K1 *S1/(S1 + S2) +K. 2-S2/(Sl + S2) l<l〇〇ppm/V。 ? Ο .如申請專利範圍第1 6項之半導體容量裝置，其中 IK1.S1I 与 |K2.S2l 。 2 1 .如申請專利範圍第1 7項之半導體容量裝置，其中 IK1-S1I 与.IK2-S2I。 2 2 . —種半導體裝置，其特徵爲具有：形成如申請專利範圍第5、6、7、8、9、 10、 11' 12、13、14、15、16 或 17 項的任何項之半導體容量裝置的基板、及被形成在前述基板上，含有汲極領域、源極領域及閘極電極的至少1個電晶體。經濟部智慧財產局貝工消費合作社印製 2 3 .如申請專利範圍第2 2項之半導體裝置’其中前述第2電極層、前述第4電極層及前述閘極電極’係爲以在同一過程所形成膜的同一材質而被形成。 2 4 .如申請專利範圍第2 2項之半導體裝置’其中前述至少1個電晶體具有場區氧化膜；前述第1、第2半導體容量裝置被形成在前述場區氧化膜上。 '2 5 .如申請專利範圍第2 2項之半導體裝置’其中 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Α8— 經濟部智慧財產局員工消费合作社印製力、申請專利範圍前述至少1個電晶體，係爲前述源極、汲極被形成在前述第1導電型的并區領域；在前述第1容量元件的前述第2 電極層，用與離子注入到前述至少1個電晶體之前述第1 導電型的井區.領域之過程同一過程，注入不純物離子。 2 β .如申請專利範圍第2 2項之> 導體裝置，其中前述至少1個電晶體，係爲前述源極、汲極被形成在前述第2導電型的井區領域；在前述第2容量元件的前述第4 電極層，用與離子注入到前述至少1個電晶體之前述第2 導電型的井區領域之過程同一過程；注入不純物離子。 2 7 .如申請專利範圍第2 2項之半導體裝置，其中前述至少1個電晶體含有前述源極、汲極被形成在前述第 1導電型的井區領域之第1電晶體、及前述源極、汲極被形成在前述第2導電型的井區領域之第2電晶體；在前述第1容量元件的前述第2電極層，用與離子注入到前述第1電晶體之前述第1導電型的井區領域之過程同一過程，注入不純物.離子；在前述第2容量元件的前述第2電極層，用與離子注入到前述第2電晶體之前述第2導電型的井區領域之過程同一過程，注入不純物離子。 I!----ill —--裝！！訂 -------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5-