JP2001177059A - Ｃｍｏｓ工程におけるリニア・コンデンサ構造 - Google Patents
Ｃｍｏｓ工程におけるリニア・コンデンサ構造Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
(57)【要約】 （修正有）
【課題】 ＣＭＯＳに統合できるリニア特性の良い半導
体累積コンデンサ構造を提供する。 【解決手段】 第１端子６１０と第２端子６１４との間
に並列に結合された４個で１組のコンデンサからなり、
第１コンデンサ６０１は、第１端子６１０と結合されて
ｎ形ポリシリコンによって形成される上部極板６１１，
第２端子６１４と結合されて、ｎウェル領域などの第１
蓄積／減少領域によって構成される底部極板６１２，お
よび上部極板６１１と底部極板６１２との間にある第１
誘電領域によって構成される。第２コンデンサ６０２
は、第１コンデンサ６０１と結合が反対線であるほか
は、ｎポリの上部極板６２１、ｎウエルの底部枝板６２
２など構造は同じである。他方の第３、第４コンデンサ
６０３、６０４はＰ型ポリの上部極板６３１、６４１で
形成される以外は同様の構成とする。
体累積コンデンサ構造を提供する。 【解決手段】 第１端子６１０と第２端子６１４との間
に並列に結合された４個で１組のコンデンサからなり、
第１コンデンサ６０１は、第１端子６１０と結合されて
ｎ形ポリシリコンによって形成される上部極板６１１，
第２端子６１４と結合されて、ｎウェル領域などの第１
蓄積／減少領域によって構成される底部極板６１２，お
よび上部極板６１１と底部極板６１２との間にある第１
誘電領域によって構成される。第２コンデンサ６０２
は、第１コンデンサ６０１と結合が反対線であるほか
は、ｎポリの上部極板６２１、ｎウエルの底部枝板６２
２など構造は同じである。他方の第３、第４コンデンサ
６０３、６０４はＰ型ポリの上部極板６３１、６４１で
形成される以外は同様の構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の領域に関
し、さらに詳しくは、主にＣＭＯＳ論理用に設計された
製造工程により製造される実質的に線形の半導体コンデ
ンサに関する。
し、さらに詳しくは、主にＣＭＯＳ論理用に設計された
製造工程により製造される実質的に線形の半導体コンデ
ンサに関する。
【０００２】
【従来の技術】アナログ回路とデジタル回路の両方を使
用する混合信号装置は、アナログ回路で使用するための
リニア・コンデンサを必要とすることが多い。通常、こ
れらのコンデンサを製造するのに適した工程を、他の従
来のデジタルＣＭＯＳ製造工程に統合すると、製造工程
において費用や複雑性がさらに加わるか、または結果と
して生じるコンデンサが、十分な範囲のバイアス条件に
わたり所望の線形性に不足するものとなる。一例とし
て、リニア・コンデンサは、２つのポリシリコン堆積段
階（ダブル・ポリ工程：double poly process）を用い
て製造されており、これらの段階では、ポリシリコン
が、コンデンサの両方の極板を構成する。ダブル・ポリ
工程は、十分な能力を有するコンデンサを製造できる
が、ほとんどのベースライン（baseline）ＣＭＯＳ製造
工程は、コンデンサに必要な第２ポリ構造を製造するよ
うに変更しなければならない。この第２ポリ構造と、こ
れに対応する堆積，マスクおよびエッチング段階を追加
するにあたり、対応する工程に費用，複雑性およびサイ
クル・タイムが望ましくないほどさらに追加される必要
があった。金属／金属コンデンサは、層間誘電体によっ
て分離される１対の堆積された金属層が、コンデンサを
形成するものであり、これについても調査された。１つ
の例において、金属／金属コンデンサは、既存の製造工
程の後の過程に完全に組み込まれていて、既存の金属お
よび酸化物堆積段階が、コンデンサを製造するのに使用
される。あいにく、既存の金属構造を、現代の製造工程
の厚い層間誘電体特性とともに使用すると、面積が大き
く、通常不正確なコンデンサとなる。さらに、所与のコ
ンデンサの極板面積にとって可能な最大の静電容量を得
るために、高誘電率の誘電体をコンデンサに使用するこ
とが望ましいが、業界の動向は、層間誘電体に低誘電率
の誘電体を使用して、連続する金属層間の結合を低減す
る方向に向かっている。他の金属／金属コンデンサは、
タンタル（Ｔａ）または窒化タンタル（ＴａＮ）の極板
の使用が提案されているが、ＴａまたはＴａＮのコンデ
ンサは、さらに複数の堆積段階およびマスク段階を導入
することになり、工程の費用が増加する。
用する混合信号装置は、アナログ回路で使用するための
リニア・コンデンサを必要とすることが多い。通常、こ
れらのコンデンサを製造するのに適した工程を、他の従
来のデジタルＣＭＯＳ製造工程に統合すると、製造工程
において費用や複雑性がさらに加わるか、または結果と
して生じるコンデンサが、十分な範囲のバイアス条件に
わたり所望の線形性に不足するものとなる。一例とし
て、リニア・コンデンサは、２つのポリシリコン堆積段
階（ダブル・ポリ工程：double poly process）を用い
て製造されており、これらの段階では、ポリシリコン
が、コンデンサの両方の極板を構成する。ダブル・ポリ
工程は、十分な能力を有するコンデンサを製造できる
が、ほとんどのベースライン（baseline）ＣＭＯＳ製造
工程は、コンデンサに必要な第２ポリ構造を製造するよ
うに変更しなければならない。この第２ポリ構造と、こ
れに対応する堆積，マスクおよびエッチング段階を追加
するにあたり、対応する工程に費用，複雑性およびサイ
クル・タイムが望ましくないほどさらに追加される必要
があった。金属／金属コンデンサは、層間誘電体によっ
て分離される１対の堆積された金属層が、コンデンサを
形成するものであり、これについても調査された。１つ
の例において、金属／金属コンデンサは、既存の製造工
程の後の過程に完全に組み込まれていて、既存の金属お
よび酸化物堆積段階が、コンデンサを製造するのに使用
される。あいにく、既存の金属構造を、現代の製造工程
の厚い層間誘電体特性とともに使用すると、面積が大き
く、通常不正確なコンデンサとなる。さらに、所与のコ
ンデンサの極板面積にとって可能な最大の静電容量を得
るために、高誘電率の誘電体をコンデンサに使用するこ
とが望ましいが、業界の動向は、層間誘電体に低誘電率
の誘電体を使用して、連続する金属層間の結合を低減す
る方向に向かっている。他の金属／金属コンデンサは、
タンタル（Ｔａ）または窒化タンタル（ＴａＮ）の極板
の使用が提案されているが、ＴａまたはＴａＮのコンデ
ンサは、さらに複数の堆積段階およびマスク段階を導入
することになり、工程の費用が増加する。
【０００３】
【発明が解決しようとする課題】そのため、高信頼性の
リニア・コンデンサであって、追加加工の形で、費用を
追加せずに、既存のまたはベースラインＣＭＯＳ製造工
程に統合できるコンデンサを製造するのに適した半導体
工程を実現することが極めて望ましい。
リニア・コンデンサであって、追加加工の形で、費用を
追加せずに、既存のまたはベースラインＣＭＯＳ製造工
程に統合できるコンデンサを製造するのに適した半導体
工程を実現することが極めて望ましい。
【０００４】
【実施例】ここで図１を見ると、静電容量を、印加され
た電圧の関数として示すグラフが、２つの半導体のコン
デンサ構造について示される。両方の構造とも、シリコ
ン基板のｎドープ能動領域（ｎウェルなど）を、コンデ
ンサの第１極板（底部極板）として使用し、ドープ・ポ
リシリコン（ポリ）構造を、コンデンサの第２極板（上
部極板）として使用し、中間酸化物層または他の誘電層
を、コンデンサの誘電体として使用する。第１曲線１０
０は、上部極板がｎ形ポリシリコンによって構成される
コンデンサ（ここでは、ｎ形コンデンサと称する）の静
電容量を、上部極板（底部極板は接地される）に印加さ
れる電圧の関数として示し、一方、第２曲線１０６は、
上部極板にｐ形ポリを利用するコンデンサ（ｐ形コンデ
ンサ）の静電容量特性を表す。第１曲線１００に相当す
るｎ形コンデンサの場合、静電容量が最大になる蓄積領
域（参照番号１０２で示される）の方が、曲線１０６の
ｐ形コンデンサの蓄積（参照番号１０８で示される）に
比べて、低い電圧のときに始まる。同様に、ｎ形コンデ
ンサの減少領域１０４は、ｐ形コンデンサの減少領域１
１０よりも負の電圧を多く必要とする。第１曲線１０１
（１００？？？）と第２曲線１０６間のデルタ・シフト
（delta shift）（参照番号１１２で示される）は、ｐ
形コンデンサに使用されるｐポリと、ｎ形コンデンサに
使用されるｎポリとの間の仕事関数の差の関数である。
通常、ｐ形ポリとｎ形ポリはともに、ヘビー・ドープさ
れており、仕事関数の違いは、ほぼ１．１ボルトの範囲
内にあるポリシリコンのバンドギャップと実質的に同じ
である。曲線１００と１０６のミラー・イメージ曲線
は、印加バイアスの極性を反転させるだけで得られるこ
とを理解されたい。本発明は、第１曲線１００、第２曲
線１０６、およびその対応するミラー・イメージ曲線と
の間のデルタ１１２を有益に利用して、所望の動作電圧
範囲にわたって、高い線形特性を有する累積コンデンサ
（cumulative capacitor）構造を実現することを企図す
る。
た電圧の関数として示すグラフが、２つの半導体のコン
デンサ構造について示される。両方の構造とも、シリコ
ン基板のｎドープ能動領域（ｎウェルなど）を、コンデ
ンサの第１極板（底部極板）として使用し、ドープ・ポ
リシリコン（ポリ）構造を、コンデンサの第２極板（上
部極板）として使用し、中間酸化物層または他の誘電層
を、コンデンサの誘電体として使用する。第１曲線１０
０は、上部極板がｎ形ポリシリコンによって構成される
コンデンサ（ここでは、ｎ形コンデンサと称する）の静
電容量を、上部極板（底部極板は接地される）に印加さ
れる電圧の関数として示し、一方、第２曲線１０６は、
上部極板にｐ形ポリを利用するコンデンサ（ｐ形コンデ
ンサ）の静電容量特性を表す。第１曲線１００に相当す
るｎ形コンデンサの場合、静電容量が最大になる蓄積領
域（参照番号１０２で示される）の方が、曲線１０６の
ｐ形コンデンサの蓄積（参照番号１０８で示される）に
比べて、低い電圧のときに始まる。同様に、ｎ形コンデ
ンサの減少領域１０４は、ｐ形コンデンサの減少領域１
１０よりも負の電圧を多く必要とする。第１曲線１０１
（１００？？？）と第２曲線１０６間のデルタ・シフト
（delta shift）（参照番号１１２で示される）は、ｐ
形コンデンサに使用されるｐポリと、ｎ形コンデンサに
使用されるｎポリとの間の仕事関数の差の関数である。
通常、ｐ形ポリとｎ形ポリはともに、ヘビー・ドープさ
れており、仕事関数の違いは、ほぼ１．１ボルトの範囲
内にあるポリシリコンのバンドギャップと実質的に同じ
である。曲線１００と１０６のミラー・イメージ曲線
は、印加バイアスの極性を反転させるだけで得られるこ
とを理解されたい。本発明は、第１曲線１００、第２曲
線１０６、およびその対応するミラー・イメージ曲線と
の間のデルタ１１２を有益に利用して、所望の動作電圧
範囲にわたって、高い線形特性を有する累積コンデンサ
（cumulative capacitor）構造を実現することを企図す
る。
【０００５】ここで図２を見て、ｎ形コンデンサ２００
の部分的断面図が示される。コンデンサ２００は、単結
晶シリコン基板１９９の上に作製されることが望ましい
半導体コンデンサである。多岐にわたる製造工程におい
て有用な１つの実施例において、シリコン基板１９９
は、ｐ形不純物によってドープされる。ついで、ｎドー
プ・ウェル領域２０４が、半導体製造分野では周知の従
来の工程により、基板１９９の上に形成される。コンデ
ンサ２００の底部極板２０１は、シリコンの能動部分、
すなわち、ｎウェル領域２０４によって構成される。図
に示される実施例において、底部極板２０１の境界は、
分離誘電体構造２０２の境界により確定される。分離誘
電体２０２は、この分野では周知のシャロー・トレンチ
分離（ＳＴＩ）構造によって構成できる。他の実施例で
は、ＬＯＣＯＳ分離および既知の種々の分離工程の任意
のものを使用して、分離誘電体構造２０２を形成でき
る。ｎウェル領域２０４（および底部極板２０１）の電
位は、所望の電圧を、ｎ＋領域２０８に印加することに
よって制御される。ｎ＋領域２０８は、ｎウェル２０４
のヘビー・ドープ部分（約１０19ドーパント／ｃｍ3を
超える）によって構成され、後に形成される金属構造
（図示されず）に対して、低抵抗接点を作るのに適す
る。コンデンサ２００の上部極板２０６は、ｎウェル領
域２０４から、中間コンデンサ誘電体２０５によって、
転置される。１つの実施例において、コンデンサ誘電体
２０５は、従来のＭＯＳ工程のゲート酸化物形成中に作
製される。この実施例では、コンデンサ誘電体２０５は
通常、約３から２０ナノメータの範囲の厚さを有する、
熱的に形成された二酸化シリコン膜によって構成され
る。ｎ形コンデンサ２００の上部極板２０６は、ヘビー
・ドープされたｎ形ポリシリコンによって構成される。
１つの実施例において、上部極板２０６は、ＣＭＯＳ工
程のゲート形成中に形成される。この実施例では、上部
極板２０６は、従来のポリシリコン堆積工程を用いて作
製され、この工程では、シラン（ＳｉＨ4）が、ＣＶＤ
反応器内で熱的に分解される。上部極板構造２０６の厚
さは、後に注入（implant）される不純物が、上部極板
構造２０６およびコンデンサ誘電体２０５へと、またｎ
ウェル領域２０４へと浸透するのを防止するのに十分な
厚さであることが望ましい。１つの実施例では、例え
ば、上部極板２０６の厚さは、約１００ナノメータを超
える。適切なマスク工程とエッチング工程が使用され
て、ポリ膜（および下に位置するｎウェル領域２０４の
露光部分）を確定した後、ｎ＋領域２０８は、砒素また
はリンなどのｎ形不純物を注入することによって形成さ
れる。ｎ＋領域２０８の注入中、上部極板構造２０６
が、所望されるｎ形不純物によって同時にドープされ
る。好適な実施例では、ｎ＋領域２０８の注入、および
ベースラインＣＭＯＳ工程のＮＭＯＳトランジスタのｎ
＋ソース／ドレイン領域の注入が、１つの注入段階によ
って、同時に実現される。このため、好適な実施例で
は、コンデンサ２００の製造は、ベースラインＣＭＯＳ
工程の既存の加工段階を用いて達成され、コンデンサ２
００が、ベースライン工程の諸段階の他に、加工工程を
必要としないようにする。
の部分的断面図が示される。コンデンサ２００は、単結
晶シリコン基板１９９の上に作製されることが望ましい
半導体コンデンサである。多岐にわたる製造工程におい
て有用な１つの実施例において、シリコン基板１９９
は、ｐ形不純物によってドープされる。ついで、ｎドー
プ・ウェル領域２０４が、半導体製造分野では周知の従
来の工程により、基板１９９の上に形成される。コンデ
ンサ２００の底部極板２０１は、シリコンの能動部分、
すなわち、ｎウェル領域２０４によって構成される。図
に示される実施例において、底部極板２０１の境界は、
分離誘電体構造２０２の境界により確定される。分離誘
電体２０２は、この分野では周知のシャロー・トレンチ
分離（ＳＴＩ）構造によって構成できる。他の実施例で
は、ＬＯＣＯＳ分離および既知の種々の分離工程の任意
のものを使用して、分離誘電体構造２０２を形成でき
る。ｎウェル領域２０４（および底部極板２０１）の電
位は、所望の電圧を、ｎ＋領域２０８に印加することに
よって制御される。ｎ＋領域２０８は、ｎウェル２０４
のヘビー・ドープ部分（約１０19ドーパント／ｃｍ3を
超える）によって構成され、後に形成される金属構造
（図示されず）に対して、低抵抗接点を作るのに適す
る。コンデンサ２００の上部極板２０６は、ｎウェル領
域２０４から、中間コンデンサ誘電体２０５によって、
転置される。１つの実施例において、コンデンサ誘電体
２０５は、従来のＭＯＳ工程のゲート酸化物形成中に作
製される。この実施例では、コンデンサ誘電体２０５は
通常、約３から２０ナノメータの範囲の厚さを有する、
熱的に形成された二酸化シリコン膜によって構成され
る。ｎ形コンデンサ２００の上部極板２０６は、ヘビー
・ドープされたｎ形ポリシリコンによって構成される。
１つの実施例において、上部極板２０６は、ＣＭＯＳ工
程のゲート形成中に形成される。この実施例では、上部
極板２０６は、従来のポリシリコン堆積工程を用いて作
製され、この工程では、シラン（ＳｉＨ4）が、ＣＶＤ
反応器内で熱的に分解される。上部極板構造２０６の厚
さは、後に注入（implant）される不純物が、上部極板
構造２０６およびコンデンサ誘電体２０５へと、またｎ
ウェル領域２０４へと浸透するのを防止するのに十分な
厚さであることが望ましい。１つの実施例では、例え
ば、上部極板２０６の厚さは、約１００ナノメータを超
える。適切なマスク工程とエッチング工程が使用され
て、ポリ膜（および下に位置するｎウェル領域２０４の
露光部分）を確定した後、ｎ＋領域２０８は、砒素また
はリンなどのｎ形不純物を注入することによって形成さ
れる。ｎ＋領域２０８の注入中、上部極板構造２０６
が、所望されるｎ形不純物によって同時にドープされ
る。好適な実施例では、ｎ＋領域２０８の注入、および
ベースラインＣＭＯＳ工程のＮＭＯＳトランジスタのｎ
＋ソース／ドレイン領域の注入が、１つの注入段階によ
って、同時に実現される。このため、好適な実施例で
は、コンデンサ２００の製造は、ベースラインＣＭＯＳ
工程の既存の加工段階を用いて達成され、コンデンサ２
００が、ベースライン工程の諸段階の他に、加工工程を
必要としないようにする。
【０００６】ここで、図３を見て、コンデンサ２００の
上面図が示され、ここで、コンデンサ２００の個々の素
子が、関連するマスクについて示される。マスク３０１
は、基板１９９のうち、十分な線量（dose）のｎ形注入
物を受け取って、ｎウェル領域２０４を形成する領域を
確定する。マスク３０２は、分離誘電体２０２の境界を
確定し、同時に、ヘビー・ドープ領域２０８と底部極板
２０１の境界を確定する。最後に、マスク３０６は、コ
ンデンサ２００の上部極板２０６の境界を確定する。図
に示される実施例では、上部極板２０６が、分離誘電体
構造２０２の全方向に伸び、コンデンサ２００の有効領
域は、マスク３０２によってのみ確定される。この実施
例では、フォトリソグラフィおよびエッチング工程の違
いによる、ポリシリコンのパターン特性寸法の違いな
ど、加工パラメータの違いの結果、コンデンサの有効領
域が変化することはない。図３はさらに、コンデンサ２
００の上部極板２０６および能動領域２０８に対して、
それぞれ接点を設けるための、接点３０８，３１０の配
置を示す。１つの実施例では、接点３０８，３１０は、
１つのマスクおよびエッチング工程によって、同時に形
成される。
上面図が示され、ここで、コンデンサ２００の個々の素
子が、関連するマスクについて示される。マスク３０１
は、基板１９９のうち、十分な線量（dose）のｎ形注入
物を受け取って、ｎウェル領域２０４を形成する領域を
確定する。マスク３０２は、分離誘電体２０２の境界を
確定し、同時に、ヘビー・ドープ領域２０８と底部極板
２０１の境界を確定する。最後に、マスク３０６は、コ
ンデンサ２００の上部極板２０６の境界を確定する。図
に示される実施例では、上部極板２０６が、分離誘電体
構造２０２の全方向に伸び、コンデンサ２００の有効領
域は、マスク３０２によってのみ確定される。この実施
例では、フォトリソグラフィおよびエッチング工程の違
いによる、ポリシリコンのパターン特性寸法の違いな
ど、加工パラメータの違いの結果、コンデンサの有効領
域が変化することはない。図３はさらに、コンデンサ２
００の上部極板２０６および能動領域２０８に対して、
それぞれ接点を設けるための、接点３０８，３１０の配
置を示す。１つの実施例では、接点３０８，３１０は、
１つのマスクおよびエッチング工程によって、同時に形
成される。
【０００７】ここで図４と図５を見て、ｐ形コンデンサ
４００の部分的断面図と部分的上面図が示される。ｐ形
コンデンサ４００は、多くの点で、ｎ形コンデンサ２０
０と似通っている。そのため、ｎ形コンデンサ２００と
同様、ｐ形コンデンサ４００は、ｎ形ウェル領域２０４
を含み、これは、周囲を囲む分離誘電体４０２の境界に
よって確定される底部極板４０１，ヘビー・ドープされ
る接点領域４０８，およびコンデンサ誘電体４０５を含
み、これらはすべて、ｎ形コンデンサ２００の対応する
部材と類似している。しかしながら、ｎ形コンデンサ２
００の上部極板２０６と違い、ｐ形コンデンサ４００の
上部極板４０６は、ホウ素またはＢＦ2などのｐ形不純
物によりヘビー・ドープされる。図５は、図４のｐ形コ
ンデンサ４００を形成するのに使用されるマスクを示
す。ｎ形コンデンサ２００について図３に示されるマス
クと同様、図４のｐ形コンデンサ４００を作製するのに
用いられるマスクは、ｎウェル領域２０４の面積を確定
するｎウェルマスク３０１，分離誘電体構造２０２の境
界を確定するマスク３０２，および上部極板構造４０６
の境界を確定するポリ・マスク３０６を含む。ｐ形上部
極板４０６を実現するため、マスク３０５が使用され
て、ｐ＋注入の境界を確定する。ｐ形コンデンサ４００
の上部極板構造４０６をドープするのに用いられるｐ＋
注入は、好適な実施例では、ベースラインＣＭＯＳ工程
において、ＰＭＯＳトランジスタ（図示されず）のｐ＋
領域を確定するのに用いられるのと同一のマスク段階で
ある。図５はさらに、ｎ＋能動領域４０８を注入する領
域を確定するのに用いられるｎ＋マスク３０５を示す。
好適な実施例では、ｐ形コンデンサ４００のｎ＋領域４
０８のために用いられるｎ＋注入は、ｎ形コンデンサ２
００のｎ＋領域２０８を確定するのに用いられるのと同
一のマスクである。
４００の部分的断面図と部分的上面図が示される。ｐ形
コンデンサ４００は、多くの点で、ｎ形コンデンサ２０
０と似通っている。そのため、ｎ形コンデンサ２００と
同様、ｐ形コンデンサ４００は、ｎ形ウェル領域２０４
を含み、これは、周囲を囲む分離誘電体４０２の境界に
よって確定される底部極板４０１，ヘビー・ドープされ
る接点領域４０８，およびコンデンサ誘電体４０５を含
み、これらはすべて、ｎ形コンデンサ２００の対応する
部材と類似している。しかしながら、ｎ形コンデンサ２
００の上部極板２０６と違い、ｐ形コンデンサ４００の
上部極板４０６は、ホウ素またはＢＦ2などのｐ形不純
物によりヘビー・ドープされる。図５は、図４のｐ形コ
ンデンサ４００を形成するのに使用されるマスクを示
す。ｎ形コンデンサ２００について図３に示されるマス
クと同様、図４のｐ形コンデンサ４００を作製するのに
用いられるマスクは、ｎウェル領域２０４の面積を確定
するｎウェルマスク３０１，分離誘電体構造２０２の境
界を確定するマスク３０２，および上部極板構造４０６
の境界を確定するポリ・マスク３０６を含む。ｐ形上部
極板４０６を実現するため、マスク３０５が使用され
て、ｐ＋注入の境界を確定する。ｐ形コンデンサ４００
の上部極板構造４０６をドープするのに用いられるｐ＋
注入は、好適な実施例では、ベースラインＣＭＯＳ工程
において、ＰＭＯＳトランジスタ（図示されず）のｐ＋
領域を確定するのに用いられるのと同一のマスク段階で
ある。図５はさらに、ｎ＋能動領域４０８を注入する領
域を確定するのに用いられるｎ＋マスク３０５を示す。
好適な実施例では、ｐ形コンデンサ４００のｎ＋領域４
０８のために用いられるｎ＋注入は、ｎ形コンデンサ２
００のｎ＋領域２０８を確定するのに用いられるのと同
一のマスクである。
【０００８】ここで図６を見ると、ｎ形コンデンサ２０
０とｐ形コンデンサ４００が組み合わされて、本発明の
１実施例による累積コンデンサ６００を形成する。累積
コンデンサ６００は、累積コンデンサ６００の第１端子
６１０と結合されるｎ形ポリシリコン端子６１１を有す
る第１コンデンサ６０１を含む。第１コンデンサ６０１
の能動領域（すなわち、ｎウェル）端子６１２は、累積
コンデンサ６００の第２端子６１４と結合される。累積
コンデンサ６００はさらに、第２端子６１４と接続され
るｎ形ポリシリコン端子６２１と、第１端子６１０と接
続される能動領域端子６２２とを有する第２コンデンサ
６０２を含む。累積コンデンサ６００について図示され
た実施例はさらに、第１端子６１０と接続されるｐ形ポ
リシリコン端子６３１と、第２端子６１４と接続される
能動領域端子６３２とを有する第３コンデンサ６０３を
含む。最後に、累積コンデンサ６００は、第２端子６１
４と接続されるｐ形ポリシリコン端子６４１と、第１端
子６１０と接続される能動領域端子６４２とを有する第
４コンデンサ６０４を含む。１つの実施例において、第
１および第２コンデンサ６０１，６０２は、本明細書に
開示されるｎ形コンデンサ２００を構成する一方、第３
および第４コンデンサ６０３，６０４は、ｐ形コンデン
サ４００である。
０とｐ形コンデンサ４００が組み合わされて、本発明の
１実施例による累積コンデンサ６００を形成する。累積
コンデンサ６００は、累積コンデンサ６００の第１端子
６１０と結合されるｎ形ポリシリコン端子６１１を有す
る第１コンデンサ６０１を含む。第１コンデンサ６０１
の能動領域（すなわち、ｎウェル）端子６１２は、累積
コンデンサ６００の第２端子６１４と結合される。累積
コンデンサ６００はさらに、第２端子６１４と接続され
るｎ形ポリシリコン端子６２１と、第１端子６１０と接
続される能動領域端子６２２とを有する第２コンデンサ
６０２を含む。累積コンデンサ６００について図示され
た実施例はさらに、第１端子６１０と接続されるｐ形ポ
リシリコン端子６３１と、第２端子６１４と接続される
能動領域端子６３２とを有する第３コンデンサ６０３を
含む。最後に、累積コンデンサ６００は、第２端子６１
４と接続されるｐ形ポリシリコン端子６４１と、第１端
子６１０と接続される能動領域端子６４２とを有する第
４コンデンサ６０４を含む。１つの実施例において、第
１および第２コンデンサ６０１，６０２は、本明細書に
開示されるｎ形コンデンサ２００を構成する一方、第３
および第４コンデンサ６０３，６０４は、ｐ形コンデン
サ４００である。
【０００９】１つの実施例において、コンデンサ６０
１，６０２，６０３，６０４はそれぞれ、専用のウェル
内に作製され、このウェルに能動領域の端子が接続され
る。別の実施例では、共通のウェルが、第２コンデンサ
６０２と第４コンデンサ６０４の能動領域の端子６２
２，６４２に使用できる。同様に、共通のウェルが、第
1コンデンサ６０１と第３コンデンサ６０３の能動領域
接続６３２，６１２に使用できる。共通ウェル接続を使
用することにより、累積コンデンサ６００を作製するの
に必要な面積のさらなる節約が達成できる。１つの実施
例において、累積コンデンサ６００の各コンデンサの能
動領域端子は、図２と図４において参照番号２０８，４
０８により識別される中間ｎ＋領域を通じて、累積コン
デンサ６００の対応する端子と接続される。各コンデン
サ２００，４００の上部極板２０６，４０６に適切なバ
イアスをかけることにより、各コンデンサの底部極板２
０１，４０１が、蓄積状態または減少状態に駆動できる
ことを理解されたい。この観点から、底部領域２０１，
４０１は、蓄積／減少領域を構成するものとして考えら
れ、これらは、第１極板２０６，４０６のそれぞれに適
切なバイアスをかけることにより、操作される。これら
の蓄積／減少領域の蓄積／減少モードを操作することに
より、対応する構造の有効静電容量が制御できる。図１
に戻ってこれを参照し、ｎ形コンデンサ２００が、蓄積
モード１０２にバイアスされるときのｎ形コンデンサ２
００の有効静電容量は、ｎ形コンデンサ２００が、参照
番号１０４により示される減少モードにバイアスされる
ときの静電容量よりも大きいことを理解されたい。同様
に、ｐ形コンデンサ４００に、参照番号１０８により示
される蓄積モードへとバイアスをかけると、ｐ形コンデ
ンサ４００が減少モードにバイアスされるときの静電容
量よりも、有効静電容量が大きくなる。１対のｎ形コン
デンサ６０１，６０２の背面結合または対称的な配置に
よって、その結果、２つのコンデンサが反対方向にバイ
アスされて、コンデンサ６０１の静電容量が増加すると
きに、コンデンサ６０２の静電容量が減少する。同じこ
とが、ｐ形コンデンサ６０３，６０４の対についても言
える。このコンデンサの対称的な配置は、累積コンデン
サ６００内で、ｐ形コンデンサ６０３，６０４と、ｎ形
コンデンサ６０１，６０２との間の仕事関数のデルタ１
１２と組み合わされて用いられて、ある範囲の動作電圧
にわたって、実質的に線形の静電容量特性を有する累積
コンデンサ６００を実現する。コンデンサ６０３，６０
４などのｐ形コンデンサがない状態では、対称的に結合
されたｎ形コンデンサ６０１，６０２によってのみ構成
される累積コンデンサ６００は、図１に示される単一の
ｎ形コンデンサの静電容量特性よりも、実質的に線形性
の高い累積静電容量特性を生じるが、静電容量は、ゼロ
・バイアス電圧条件の付近では、実質的に変化する。さ
らに詳しくは、１対の対称的に結合されたｎ形コンデン
サの総静電容量は、ゼロ電圧バイアスの付近では、静電
容量がピークを示す。同様に、ｐ形コンデンサ６０３，
６０４の対称的な結合対は、結果的に、ゼロ・ボルト付
近で、静電容量の「谷」を有する累積コンデンサとな
る。図６に示されるような対称的に配置されたｐ形コン
デンサとｎ形コンデンサの対を組み合わせることによ
り、累積コンデンサ６００は、負のバイアスから正のバ
イアスに及ぶ電圧レンジにわたって、実質的に線形の静
電容量特性を有して、作製できる。累積コンデンサ６０
０の図示された実施例は、ｐ形基板とｎ形ウェルとを利
用する作製工程に関連して示されるが、本発明は、ｎ形
基板ウエハとｐ形ウェルを同様に使用する工程でも、適
切に実現できることを理解されたい。
１，６０２，６０３，６０４はそれぞれ、専用のウェル
内に作製され、このウェルに能動領域の端子が接続され
る。別の実施例では、共通のウェルが、第２コンデンサ
６０２と第４コンデンサ６０４の能動領域の端子６２
２，６４２に使用できる。同様に、共通のウェルが、第
1コンデンサ６０１と第３コンデンサ６０３の能動領域
接続６３２，６１２に使用できる。共通ウェル接続を使
用することにより、累積コンデンサ６００を作製するの
に必要な面積のさらなる節約が達成できる。１つの実施
例において、累積コンデンサ６００の各コンデンサの能
動領域端子は、図２と図４において参照番号２０８，４
０８により識別される中間ｎ＋領域を通じて、累積コン
デンサ６００の対応する端子と接続される。各コンデン
サ２００，４００の上部極板２０６，４０６に適切なバ
イアスをかけることにより、各コンデンサの底部極板２
０１，４０１が、蓄積状態または減少状態に駆動できる
ことを理解されたい。この観点から、底部領域２０１，
４０１は、蓄積／減少領域を構成するものとして考えら
れ、これらは、第１極板２０６，４０６のそれぞれに適
切なバイアスをかけることにより、操作される。これら
の蓄積／減少領域の蓄積／減少モードを操作することに
より、対応する構造の有効静電容量が制御できる。図１
に戻ってこれを参照し、ｎ形コンデンサ２００が、蓄積
モード１０２にバイアスされるときのｎ形コンデンサ２
００の有効静電容量は、ｎ形コンデンサ２００が、参照
番号１０４により示される減少モードにバイアスされる
ときの静電容量よりも大きいことを理解されたい。同様
に、ｐ形コンデンサ４００に、参照番号１０８により示
される蓄積モードへとバイアスをかけると、ｐ形コンデ
ンサ４００が減少モードにバイアスされるときの静電容
量よりも、有効静電容量が大きくなる。１対のｎ形コン
デンサ６０１，６０２の背面結合または対称的な配置に
よって、その結果、２つのコンデンサが反対方向にバイ
アスされて、コンデンサ６０１の静電容量が増加すると
きに、コンデンサ６０２の静電容量が減少する。同じこ
とが、ｐ形コンデンサ６０３，６０４の対についても言
える。このコンデンサの対称的な配置は、累積コンデン
サ６００内で、ｐ形コンデンサ６０３，６０４と、ｎ形
コンデンサ６０１，６０２との間の仕事関数のデルタ１
１２と組み合わされて用いられて、ある範囲の動作電圧
にわたって、実質的に線形の静電容量特性を有する累積
コンデンサ６００を実現する。コンデンサ６０３，６０
４などのｐ形コンデンサがない状態では、対称的に結合
されたｎ形コンデンサ６０１，６０２によってのみ構成
される累積コンデンサ６００は、図１に示される単一の
ｎ形コンデンサの静電容量特性よりも、実質的に線形性
の高い累積静電容量特性を生じるが、静電容量は、ゼロ
・バイアス電圧条件の付近では、実質的に変化する。さ
らに詳しくは、１対の対称的に結合されたｎ形コンデン
サの総静電容量は、ゼロ電圧バイアスの付近では、静電
容量がピークを示す。同様に、ｐ形コンデンサ６０３，
６０４の対称的な結合対は、結果的に、ゼロ・ボルト付
近で、静電容量の「谷」を有する累積コンデンサとな
る。図６に示されるような対称的に配置されたｐ形コン
デンサとｎ形コンデンサの対を組み合わせることによ
り、累積コンデンサ６００は、負のバイアスから正のバ
イアスに及ぶ電圧レンジにわたって、実質的に線形の静
電容量特性を有して、作製できる。累積コンデンサ６０
０の図示された実施例は、ｐ形基板とｎ形ウェルとを利
用する作製工程に関連して示されるが、本発明は、ｎ形
基板ウエハとｐ形ウェルを同様に使用する工程でも、適
切に実現できることを理解されたい。
【００１０】本発明の１つの実施例において、コンデン
サ６０１，６０２，６０３，６０４はそれぞれ、共通の
断面積を有する能動領域２０４を使用する。別の実施例
では、各コンデンサのコンデンサ面積は、動作電圧の範
囲にわたって、総静電容量の変化が最小化されるように
最適化される。静電容量の変化の最適化は、累積コンデ
ンサ６００内の各コンデンサの静電容量を概算するため
の分析式を使用することによって、適切に達成される。
この分析式は、静電容量を、対応するコンデンサに印加
される電圧の関数として概算する。累積コンデンサ６０
０の総静電容量は、４つの構成コンデンサの個々の静電
容量を合計することによって求められる。各コンデンサ
の面積が、個々の各コンデンサによる、累積コンデンサ
６００の総静電容量への寄与を制御するのに用いられる
変数として、分析式に導入される。ついで、累積コンデ
ンサ６００の線形性は、任意の幾つかの従来の最小化ル
ーティンを使用して、構成コンデンサの相対的面積を変
化させて、累積静電容量の変化を最小化することによっ
て、最適化できる。このようにして、本発明は、広い範
囲の電圧にわたり、または、別の実施例では、特定の範
囲の電圧にわたり、コンデンサ６００の線形性を最適化
する能力を提供する。
サ６０１，６０２，６０３，６０４はそれぞれ、共通の
断面積を有する能動領域２０４を使用する。別の実施例
では、各コンデンサのコンデンサ面積は、動作電圧の範
囲にわたって、総静電容量の変化が最小化されるように
最適化される。静電容量の変化の最適化は、累積コンデ
ンサ６００内の各コンデンサの静電容量を概算するため
の分析式を使用することによって、適切に達成される。
この分析式は、静電容量を、対応するコンデンサに印加
される電圧の関数として概算する。累積コンデンサ６０
０の総静電容量は、４つの構成コンデンサの個々の静電
容量を合計することによって求められる。各コンデンサ
の面積が、個々の各コンデンサによる、累積コンデンサ
６００の総静電容量への寄与を制御するのに用いられる
変数として、分析式に導入される。ついで、累積コンデ
ンサ６００の線形性は、任意の幾つかの従来の最小化ル
ーティンを使用して、構成コンデンサの相対的面積を変
化させて、累積静電容量の変化を最小化することによっ
て、最適化できる。このようにして、本発明は、広い範
囲の電圧にわたり、または、別の実施例では、特定の範
囲の電圧にわたり、コンデンサ６００の線形性を最適化
する能力を提供する。
【００１１】図６に示される累積コンデンサ６００の実
施例は、４個のコンデンサを含むが、さらにコンデンサ
を追加して、コンデンサ６００の線形特性をさらに制御
することもできることを理解されたい。また、本発明の
他の実施例は、４個よりも少ない数のコンデンサの使用
を企図する。例えば、１つの実施例では、累積コンデン
サ６００は、ｐ形コンデンサと並列に結合される１対の
対称的に接続されたｎ形コンデンサを含むことができ
る。この種の累積コンデンサは、相対的に狭い範囲の動
作電圧にわたって、十分な線形性を提供できる一方、そ
れと同時に集積回路において使用する面積を低減する。
本発明の別の実施例は、ｐ形コンデンサとｎ形コンデン
サであって、各コンデンサのポリシリコン端子がともに
結合されて、各コンデンサのウェルの極板がともに結合
されるようなコンデンサを企図する。この種の累積コン
デンサは、バラクタとして適切に使用でき、このバラク
タでは、構造の静電容量特性が、適切なバイアスをかけ
ることによって制御できる。このようにして、ｐ形コン
デンサを、ｎ形コンデンサと並列に結合することによっ
て、電圧変化の関数として表される静電容量の変化の勾
配が、１つのコンデンサのバラクタ特性に比べて緩やか
な、より制御しやすいバラクタになる。このようなバラ
クタの構成は、第１および第３コンデンサ６０１，６０
３を取り除いた後の図６の累積コンデンサ６００と似通
ってこよう。また、バラクタは、図６に示される累積コ
ンデンサ６００から、コンデンサ６０４，６０２を取り
除くことによっても実現できる。
施例は、４個のコンデンサを含むが、さらにコンデンサ
を追加して、コンデンサ６００の線形特性をさらに制御
することもできることを理解されたい。また、本発明の
他の実施例は、４個よりも少ない数のコンデンサの使用
を企図する。例えば、１つの実施例では、累積コンデン
サ６００は、ｐ形コンデンサと並列に結合される１対の
対称的に接続されたｎ形コンデンサを含むことができ
る。この種の累積コンデンサは、相対的に狭い範囲の動
作電圧にわたって、十分な線形性を提供できる一方、そ
れと同時に集積回路において使用する面積を低減する。
本発明の別の実施例は、ｐ形コンデンサとｎ形コンデン
サであって、各コンデンサのポリシリコン端子がともに
結合されて、各コンデンサのウェルの極板がともに結合
されるようなコンデンサを企図する。この種の累積コン
デンサは、バラクタとして適切に使用でき、このバラク
タでは、構造の静電容量特性が、適切なバイアスをかけ
ることによって制御できる。このようにして、ｐ形コン
デンサを、ｎ形コンデンサと並列に結合することによっ
て、電圧変化の関数として表される静電容量の変化の勾
配が、１つのコンデンサのバラクタ特性に比べて緩やか
な、より制御しやすいバラクタになる。このようなバラ
クタの構成は、第１および第３コンデンサ６０１，６０
３を取り除いた後の図６の累積コンデンサ６００と似通
ってこよう。また、バラクタは、図６に示される累積コ
ンデンサ６００から、コンデンサ６０４，６０２を取り
除くことによっても実現できる。
【００１２】上記の明細書で、本発明を、具体的な実施
例を参照して説明してきた。しかしながら、当業者は、
種々の変形および変更が、添付請求の範囲に記載される
本発明の範囲から逸脱せずに行なえることを理解しよ
う。したがって、本明細書および図面は、限定的な意味
ではなく、説明のためのものと見なすべきであり、かか
るすべての変形は、本発明の範囲内に含まれることが意
図される。また、利点，他の長所および問題点に対する
解決策について、具体的実施例を参照して説明してき
た。しかしながら、利点，長所，問題に対する解決策，
および利点，長所または解決策を生じさせる、またはよ
り顕著なものにするいかなる要素も、任意のまたはすべ
ての請求項の重大な，必要なまたは不可欠な特徴もしく
は要素として解釈すべきではない。
例を参照して説明してきた。しかしながら、当業者は、
種々の変形および変更が、添付請求の範囲に記載される
本発明の範囲から逸脱せずに行なえることを理解しよ
う。したがって、本明細書および図面は、限定的な意味
ではなく、説明のためのものと見なすべきであり、かか
るすべての変形は、本発明の範囲内に含まれることが意
図される。また、利点，他の長所および問題点に対する
解決策について、具体的実施例を参照して説明してき
た。しかしながら、利点，長所，問題に対する解決策，
および利点，長所または解決策を生じさせる、またはよ
り顕著なものにするいかなる要素も、任意のまたはすべ
ての請求項の重大な，必要なまたは不可欠な特徴もしく
は要素として解釈すべきではない。
本発明は、添付図面では、例として図解され、これらに
限定されるものではない。また、同様の参照番号は、同
様の素子を示す。
限定されるものではない。また、同様の参照番号は、同
様の素子を示す。
【図１】 ｎポリおよびｐポリ・コンデンサの静電容量
を、コンデンサのバイアスの関数として示すグラフであ
る。
を、コンデンサのバイアスの関数として示すグラフであ
る。
【図２】 本発明の１実施例によるｎポリ・コンデンサ
の部分的断面図である。
の部分的断面図である。
【図３】 図２のコンデンサの部分的上面図である。
【図４】 本発明の１実施例によるｎウェル上のｐポリ
・コンデンサの部分的断面図である。
・コンデンサの部分的断面図である。
【図５】 図４のコンデンサの部分的上面図である。
【図６】 本発明の１実施例による累積コンデンサの回
路図である。当業者は、図面内の素子が、単純化されて
分かりやすいように図解されており、必ずしも縮尺通り
でないことを理解しよう。例えば、図面の一部の素子の
寸法は、他の素子と比較して大きめに描かれ、本発明の
実施例を理解しやすくしている。
路図である。当業者は、図面内の素子が、単純化されて
分かりやすいように図解されており、必ずしも縮尺通り
でないことを理解しよう。例えば、図面の一部の素子の
寸法は、他の素子と比較して大きめに描かれ、本発明の
実施例を理解しやすくしている。
６００ 累積コンデンサ ６０１ 第１コンデンサ ６０２ 第２コンデンサ ６０３ 第３コンデンサ ６１０ 第１端子 ６１１，６２１ ｎ形ポリシリコン端子 ６１２，６２２ 能動領域端子 ６１４ 第２端子 ６３１，６４１ ｐ形ポリシリコン端子 ６３２，６４２ 能動領域端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・ワイ・チャン アメリカ合衆国テキサス州オースチン、ナ ンバー232、マクネイル・ドライブ6800 (72)発明者 ジョフリー・ビー・ハル アメリカ合衆国テキサス州オースチン、サ ン・ディエゴ・ロード9109
Claims (7)
- 【請求項１】 第１累積コンデンサ端子と、第２累積コ
ンデンサ端子とを有する累積コンデンサであって：前記
第１累積コンデンサ端子と結合されるｎ形ポリシリコン
端子と、前記第２累積コンデンサ端子と結合される能動
領域の端子とを有する第１コンデンサ；前記第２累積コ
ンデンサ端子と結合されるｎ形ポリシリコン端子と、前
記第１累積コンデンサ端子と結合される能動領域の端子
とを有する第２コンデンサ；前記第１累積コンデンサ端
子と結合されるｐ形ポリシリコン端子と、前記第２累積
コンデンサ端子と結合される能動領域の端子とを有する
第３コンデンサ；および前記第２累積コンデンサ端子と
結合されるｐ形ポリシリコン端子と、前記第１累積コン
デンサ端子と結合される能動領域の端子とを有する第４
コンデンサ；によって構成されることを特徴とする累積
コンデンサ。 - 【請求項２】 請求項１記載の累積コンデンサであっ
て、さらに、前記第１，前記第２，前記第３および前記
第４コンデンサの前記能動領域の端子をそれぞれ含む第
１，第２，第３および第４ウェルによって構成されるこ
とを特徴とする累積コンデンサ。 - 【請求項３】 請求項１記載の累積コンデンサであっ
て、さらに、前記第１および第３コンデンサの前記能動
領域の端子を含む第１ウェルによって構成されることを
特徴とする累積コンデンサ。 - 【請求項４】 前記第１および第３コンデンサの前記能
動領域の端子は、Ｎ＋領域を通して、前記第２累積コン
デンサ端子と結合されることを特徴とする、請求項３記
載の累積コンデンサ。 - 【請求項５】 累積コンデンサであって：ｎ形にドープ
される第１ポリシリコン端子，第１蓄積／減少領域，お
よび前記第１ポリシリコン端子と前記第１蓄積／減少領
域との間にある第１誘電領域を有する第１コンデンサ；
前記第１蓄積／減少領域と結合され、ｎ形にドープされ
る第２ポリシリコン端子，前記第１ポリシリコン端子と
結合される第２蓄積／減少領域，および前記第２ポリシ
リコン端子と前記第２蓄積／減少領域との間にある誘電
体を有する第２コンデンサ；前記第１ポリシリコン端子
と結合され、ｐ形にドープされる第３ポリシリコン端
子，前記第１蓄積／減少領域と結合される第３蓄積／減
少領域，および前記第３ポリシリコン端子と前記第３蓄
積／減少領域との間にある第３誘電領域を有する第３コ
ンデンサ；および前記第１蓄積／減少領域と結合され、
ｐ形にドープされる第４ポリシリコン端子，前記第１ポ
リシリコン端子と結合される第４蓄積／減少領域，およ
び前記第４ポリシリコン端子と前記第４蓄積／減少領域
との間にある誘電体を有する第４コンデンサ；によって
構成されることを特徴とする累積コンデンサ。 - 【請求項６】 前記第１，第２，第３および第４コンデ
ンサは、前記第１，第２，第３および第４ｎ形ウェル内
にそれぞれ形成されることを特徴とする請求項５記載の
累積コンデンサ。 - 【請求項７】 累積コンデンサであって：ｎ形にドープ
される第１ポリシリコン端子，第１蓄積／減少領域，お
よび前記第１ポリシリコン端子と前記第１蓄積／減少領
域との間にある第１誘電領域を有する第１コンデンサ；
および前記第１ポリシリコン端子と結合され、ｐ形にド
ープされる第２ポリシリコン端子，前記第１蓄積／減少
領域と結合される第２蓄積／減少領域，および前記第２
ポリシリコン端子と、前記第２蓄積／減少領域との間に
ある第２誘電領域を有する第２コンデンサ；によって構
成されることを特徴とする累積コンデンサ。
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|---|---|---|---|
| US438618 | 1999-11-12 | ||
| US09/438,618 US6351020B1 (en) | 1999-11-12 | 1999-11-12 | Linear capacitor structure in a CMOS process |
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|---|---|
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- 2000-11-08 CN CNB001329391A patent/CN1178300C/zh not_active Expired - Fee Related
- 2000-11-13 KR KR1020000067133A patent/KR100682286B1/ko active IP Right Grant
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