CN1178300C - 互补金属氧化物半导体工艺中的线性电容器结构 - Google Patents
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Abstract
具有期望的恒定电容特性的累积电容器结构包括并联耦合的四个电容器。第一电容器包括与第一端子耦合的n型多晶硅顶极板、与第二端子耦合的第一累积/耗尽区底极板。第二电容器具有与第二端子耦合的n型多晶硅顶极板、与第一端子耦合的累积/耗尽区底极板。第三电容器具有与第一端子耦合的p型多晶硅顶极板、与第二端子耦合的累积/耗尽区底极板。第四电容器具有与第二端子耦合的p型多晶硅端子、与第一端子耦合的累积/耗尽区底极板。
Description
技术领域
本发明涉及半导体器件领域，特别是涉及由主要为CMOS逻辑设计的制造工艺所制备的基本为线性的半导体电容器。
背景技术
使用模拟和数字两种电路的混合信号器件常常要求在模拟电路中使用线性电容器。一般，制造这些电容器的适当工艺与其他传统数字CMOS制造工艺的结合，给制造工艺造成了额外成本和/或复杂性，或者导致电容器在偏压条件的足够范围内缺乏期望的线性。例如，已经采用两步多晶硅淀积工序(双多晶硅工艺)制造线性电容器，其中多晶硅包含二块电容器板。虽然双多晶硅工艺能够制造适当的电容器，但必须改进大多数的原始CMOS制造工艺，以便制造电容器所需的第二多晶硅结构。增加这种第二多晶硅结构和相应的淀积、掩模和腐蚀工序，带来不期望的成本增加、复杂性和相应工艺的工期时间。还研究了金属/金属电容器，其中一对淀积的金属层被中间电介质分隔形成电容器。在一个实例中，金属/金属电容器完全集成进现有的制造工艺结尾中，以便现有的金属和氧化物淀积工序用于制造电容器。遗憾的是，使用现有的金属结构与当前制造工艺的厚中间电介质特性结合，导致大面积和通常不精确的电容器。而且，虽然应该对电容器使用高介电常数的电介质，以便能在一定的电容器板面积上获得最大的电容量，但是工业趋势是中间电介质使用低介电常数的电介质，以便降低接续各金属层之间的耦合。还提出了其他金属/金属电容器，使用钽(Ta)或氮化钽(TaN)板，但是Ta或TaN电容器产生了多次额外淀积和掩模工序，增加了工艺成本。因此，高度期望完善适于制造可靠和线性电容器的半导体工艺，以便能够集成进现有或基线CMOS制造工艺，而不增加额外工艺方面的成本。
发明内容
根据本发明，提供一种累积电容器，具有第一累积电容器端子和第二累积电容器端子，其特征在于：第一电容器，具有与第一累积电容器端子耦合的n型多晶硅端子，和与第二累积电容器端子耦合的有源区端子；第二电容器，具有与第二累积电容器端子耦合的n型多晶硅端子，和与第一累积电容器端子耦合的有源区端子；第三电容器，具有与第一累积电容器端子耦合的p型多晶硅端子，和与第二累积电容器端子耦合的有源区端子；第四电容器，具有与第二累积电容器端子耦合的p型多晶硅端子，和与第一累积电容器端子耦合的有源区端子。
根据本发明的另一方面，提供一种累积电容器，其特征在于：第一电容器，具有掺杂为n型的第一多晶硅端子、第一累积/耗尽区、和第一多晶硅端子与第一累积/耗尽区之间的第一电介质区；第二电容器，具有与第一累积/耗尽区耦合的掺杂为n型的第二多晶硅端子、与第一多晶硅端子耦合的第二累积/耗尽区、和第二多晶硅端子与第二累积耗尽区之间的第二电介质；第三电容器，具有与第一多晶硅端子耦合的掺杂为p型的第三多晶硅端子、与第一累积/耗尽区耦合的第三累积/耗尽区、和第三多晶硅端子与第三累积/耗尽区之间的第三电介质区；第四电容器，具有与第一累积/耗尽区耦合的掺杂为p型的第四多晶硅端子、与第一多晶硅端子耦合的第四累积/耗尽区、和第四多晶硅端子与第四累积/耗尽区之间的第四电介质。
根据本发明的又一方面，提供一种累积电容器，其特征在于：第一电容器，具有掺杂为n型的第一多晶硅端子、第一累积/耗尽区、和第一多晶硅端子与第一累积/耗尽区之间的第一电介质区；第二电容器，具有与第一多晶硅端子耦合的掺杂为p型的第二多晶硅端子、与第一累积/耗尽区耦合的第二累积/耗尽区、和第二多晶硅端子与第二累积耗尽区之间的第二电介质区。
附图说明
通过实施例和非限制性的附图说明本发明，其中相同的参考标记代表相同的元件，其中：
图1是用于n多晶硅和p多晶硅电容器的电容器偏压与电容量的函数曲线；
图2是根据本发明一个实施例的n多晶硅电容器的局部剖面图；
图3是图2的电容器局部顶视平面图；
图4是根据本发明一个实施例的位于n阱上的p多晶硅电容器的局部剖面图；
图5是图4的电容器的局部顶视平面图；
图6是根据本发明一个实施例的累积电容器的电路图。
具体实施方式
本领域技术人员知道图中的元件是为了展示简单明了，不必按比例尺绘图。例如，图中某些元件的尺寸可能相对于其他元件被放大了，以便有助于了解本发明的实施例。
现在参见图1，针对两个半导体电容器结构展示了作为施加电压函数的电容曲线。这两种结构采用硅衬底的n掺杂有源区(例如n阱)作为电容器的第一极板(底极板)，掺杂多晶硅(多晶)结构作为第二电容器极板(顶极板)，中间氧化物或其他介电层作为电容器电介质。第一曲线100表示作为施加于电容器顶极板(底极板接地)的电压函数的电容量，该电容器的顶极板包括n型多晶硅(称为n型电容器)，而第二曲线106表示顶极板采用p型多晶硅的电容器(p型电容器)的电容量特性。对应于第一曲线100的n型电容器，电容量最大的累积区的起始电压(由参考标记102表示)，低于曲线106的p型电容器的累积起始电压(由参考标记104表示)。同样，n型电容器的耗尽区104需要比p型电容器的耗尽区110更大的负电压。第一曲线101和第二曲线106之间的δ漂移(表示为参考标记112)是用于p型电容器的p多晶硅与用于n型电容器的n多晶硅之间的功函数差的函数。一般，对p型和n型多晶硅两者重掺杂，以使功函数差与大约在1.1伏范围内的多晶硅带隙基本相同。应该知道，通过简单地反转施加偏压的极性，可以获得曲线100和106的镜象曲线。本发明有利地考虑利用第一曲线100和第二曲线106之间的δ112及其对应镜象曲线，实现在要求的工作电压范围具有高度线性的累积电容器结构。
现在参见图2，展示了n型电容器200的局部剖面图。电容器200最好是在单晶硅衬底199上制备的半导体电容器。在制造工艺具有广泛适用范围的一个实施例中，硅衬底199用p型杂质掺杂。然后按照半导体制造领域惯用的传统工艺，在衬底199形成n掺杂阱区204。电容器200的底极板201包括硅有源部分，即n阱区204。在所述实施例中的底极板201的边界由隔离电介质结构202的边界确定。隔离电介质202可以包括本领域惯用的浅沟槽隔离(STI)结构。在另一个实施例中，可以采用LOCOS隔离以及任何各种公知隔离工艺，形成隔离电介质结构202。通过对n+区208施加要求的电压来控制n阱区204(即底极板201)的电位。n+区208包括n阱204的重掺杂(即超过约1019掺杂剂/cm3)部位，适合与随后形成的金属结构(未示出)的低电阻接触。电容器200的顶极板206被中间电容器电介质205从n阱区204移位。在一个实施例中，在传统的MOS工艺的栅氧化膜形成过程中形成电容器电介质205。在本实施例中，电容器电介质205一般包括热形成的二氧化硅膜，厚度在约3-20纳米范围。n型电容器200的顶极板206包括重掺杂的n型多晶硅。在一个实施例中，在CMOS工艺的栅极形成过程中制备顶极板206。在本实施例中，采用传统的多晶硅淀积工艺制备顶极板206，其中在CVD反应器中热分解硅烷。顶极板206的厚度最好足以防止随后注入的杂质渗透穿过顶极板结构206和电容器电介质205并且进入n阱区204。在一个实施例中，例如顶极板206的厚度超过约100纳米。采用适当的掩模和腐蚀工序确定多晶硅膜(和暴露下面的n阱区204的部位)之后，通过注入n型杂质例如砷或磷形成n+区208。在n+区208的注入过程中，同时按需要用n型杂质对顶极板206掺杂。在优选实施例中，采用单一形成工序实现基本CMOS工艺的NMOS晶体管的n+区208的注入和n+源/漏区的注入。于是，在优选实施例中，使用基本CMOS工艺的现有工艺工序实现电容器200的制备，以使除基本工艺工序之外无需额外工序即可制备电容器200。
现在参见图3，展示了电容器200的顶视平面图，其中相对于其相关的掩模表示了电容器200的各个部分。掩模301确定了将接受足够剂量n型注入而形成n阱区204的衬底199的区域。掩模302确定了隔离电介质302的边界，同时确定了重掺杂区208和底极板201的边界。最后，掩模306确定了电容器200顶极板206的边界。在所述实施例中，顶极板206在隔离电介质结构202上沿全部侧边延伸，电容器200的有效面积仅由掩模302确定。在本实施例中，工艺参数的变化，例如由于光刻和腐蚀工艺变化而使多晶硅特征尺寸产生的变化，不会导致电容器有效面积的变动。图3还展示了分别与电容器200顶极板206和有源区208接触的接触点308和310的位移。在一个实施例中，采用同一掩模和腐蚀工艺同时形成接触308和310。
现在参见图4和5，展示了p型电容器400的局部剖面图和局部顶视平面图。p型电容器400在许多方面与n型电容器200相同。因此，类似于n型电容器200，p型电容器400包括n型阱204，包含由周围隔离电介质402的边界确定的底极板401，重掺杂接触区408，和电容器电介质405，全部类似于n型电容器200的对应部件。但是，不同于n型电容器200的顶极板206，p型电容器400的顶极板406用p型杂质例如硼或BF2重掺杂。图5展示了用于形成图4的p型电容器400的掩模。与针对n型电容器200的图3所示的各个掩模一样，用于制备图4的p型电容器400的掩模包括确定n阱区204的n阱掩模301，确定隔离电介质结构202边界的掩模302，和确定顶极板结构406边界的多晶硅掩模306。为了实现p型顶极板406，采用掩模305确定p+注入的边界。用于对p型电容器400的顶极板结构406掺杂的p+注入，在优选实施例中，与在基本CMOS工艺中确定PMOS晶体管(未示出)的p+区所用掩模工序相同。图5还展示了用于确定n+有源区408注入区域的n+掩模305。在优选实施例中，用于p型电容器400的n+区408的n+注入与确定n型电容器200的n+区208所用掩模相同。
现在参见图6，根据本发明的一个实施例，组合n型电容器200和p型电容器400形成累积电容器600。累积电容器600包括第一电容器601，其具有与累积电容器600的第一端子610耦合的n型多晶硅端子611。第一电容器601的有源区(即n阱)端子612与累积电容器600的第二端子614耦合。累积电容器600还包括第二电容器602，其具有与第二端子614连接的n型多晶硅端子621和与第一端子610连接的有源区端子622。累积电容器600的所述实施例还包括第三电容器603，其具有与第一端子610连接的p型多晶硅端子631和与第二端子614连接的有源区端子632。最后，累积电容器600包括第四电容器604，其具有与第二端子614连接的p型多晶硅端子641和与第一端子610连接的有源区端子642。在一个实施例中，第一和第二电容器601和602包括这里公开的n型电容器200，而第三和第四电容器603和604是p型电容器400。
在一个实施例中，在专用阱中制备每个电容器601、602、603和604，有源区端子与其连接。在另一个实施例中，第二电容器602和第四电容器604的有源区端子622和642可以采用公共阱。同样，第一电容器601和第三电容器603的有源区连接632和612可以采用公共阱。通过采用公共阱连接，制备累积电容器600所需面积可以实现进一步节省。在一个实施例中，累积电容器600中的每个电容器的有源区端子，通过图2和4的参考标记208和408表示的中间n+区，与累积电容器600的对应端子连接。应该知道，通过对各个电容器200和400的顶极板206和406施加适当偏压，可以把每个电容器的底极板201和401驱动至累积或耗尽状态。由此看来，底区201和401可以认为包括累积/耗尽区，分别通过对第一极板206和406施加适当偏压来操纵。通过操纵这些累积/耗尽区的累积/耗尽模式，可以控制相应结构的有效电容量。再参见图1，应该知道，n型电容器200被偏压到累积模式102时，n型电容器200的有效电容量大于n型电容器200被偏压到参考标记104表示的耗尽模式时的电容量。同样，p型电容器400被偏压到参考标记108表示的累积模式，所产生的有效电容量大于p型电容器400被偏压到耗尽模式时的电容量。一对n型电容器601和602背对背或者对称地设置，产生两个电容器的相反偏压，以致电容器601的电容量增加时，电容器602的电容量下降。对于一对p型电容器603和604同样如此。在累积电容器600中采用电容器的对称设置，同时结合p型电容器603和604以及n型电容器601和602之间的功函数的δ112，实现在工作电压范围内具有基本线性电容特性的累积电容器600。在没有p型电容器例如电容器603和604时，仅由对称耦合的n型电容器601和602组成的累积电容器600，产生的累积电容特性将比如图1所示的单一n型电容器的电容特性实质上更为线性，但在零偏压条件附近电容量具有实质上的变化。更具体地讲，一对对称耦合的n型电容器的整体电容量将包括零电压偏置附近的电容量峰值。同样，p型电容器603和604的对称成对组合将产生在零电压附近具有电容量“凹点”的累积电容器。通过组合成对对称设置的p型电容器和n型电容器，如图6所示，可以制备在从负偏压延伸正偏压的电压范围内具有实质上为线性电容特性的累积电容器600。虽然是结合采用p型衬底和n型阱的制备工艺来展示累积电容器600的所述实施例的，但是应该知道本发明同样可以适用于采用n型衬底晶片和p型阱的工艺。
在本发明的一个实施例中，每个电容器601、602、603和604使用具有共同剖面积的有源区204。在另一个实施例中，优化每个电容器的电容器面积，以便在工作电压范围内的整体电容量的变化最小。通过使用逼近累积电容器600中每个电容器电容量的分析公式，适当地实现电容量变化的优化。分析公式把电容量近似为施加于相应电容器的电压的函数。通过对四个组合电容器的各个电容量求和，获得累积电容器600的整个电容量。每个电容器的面积可以作为变量引入分析公式，该变量用于控制对由各个电容器组成的累积电容器600的整体电容量的分布。通过采用任意数量的传统最小化程序，改变组成电容器的相对面积，使累积电容量的变化最小化，从而可以优化累积电容器600的线性。按此方式，本发明提供在宽电压范围内、或者在本实施例中是在特定电压范围内优化电容器600线性的措施。
虽然图6所示累积电容器600的所述实施例包括四个电容器，应该知道，可以添加另外的电容器，提供对电容器600线性特性进一步的控制。此外，本发明的其他实施例考虑使用少于四个的电容器。在一个实施例中，例如累积电容器600可以包括与p型电容器并联耦合的一对对称连接的n型电容器。这种类型的累积电容器可以在相对较窄的工作电压范围提供足够的线性，而同时占据较少的集成电路面积。本发明的另一个实施例考虑一个p型电容器和一个n型电容器，其中每个电容器的多晶硅端子连接在一起，并且每个电容器的阱板连接在一起。这类累积电容器可以适合用做变容二极管，其中该结构的电容特性可以通过适当偏压来控制。通过按此方式使p型电容器与n型电容器并联耦合，更为可控制的变容二极管中，作为电压变化的函数的电容量变化斜率较为弱于单一电容器的变容二极管特性。这种变容二极管的构造，将类似于去掉第一和第三电容器601和603之后的图6的累积电容器600。另外，通过从图6所示累积电容器600去掉电容器604和602，可以获得变容二极管。
在上述说明中，已经参考特定实施例介绍了本发明。但是，本领域的技术人员应该知道，在不脱离权利要求书所确定的本发明范围的条件下，可以做出各种改进和变化。因此，说明书和附图是示例性的，而没有限制含义，所有这些改进均应包括在本发明的范围内。已针对特定实施例介绍了益处、其他优点和解决问题的措施。但是，益处、优点、解决问题的措施、和任何可能使任何益处、优点或措施表现或成为更为明显的组成部分，并不解释为任何或全部权利要求的决定性的、要求的或者基本特征或组成部分。
Claims (15)
1.一种累积电容器，具有第一累积电容器端子和第二累积电容器端子，其特征在于：
第一电容器，具有与第一累积电容器端子耦合的n型多晶硅端子，和与第二累积电容器端子耦合的有源区端子；
第二电容器，具有与第二累积电容器端子耦合的n型多晶硅端子，和与第一累积电容器端子耦合的有源区端子；
第三电容器，具有与第一累积电容器端子耦合的p型多晶硅端子，和与第二累积电容器端子耦合的有源区端子；
第四电容器，具有与第二累积电容器端子耦合的p型多晶硅端子，和与第一累积电容器端子耦合的有源区端子；
2.根据权利要求1的累积电容器，其特征在于，第一、第二、第三和第四阱分别含有第一、第二、第三和第四电容器的有源区端子。
3.根据权利要求1的累积电容器，其特征在于，第一阱含有第一和第三电容器的有源区端子。
4.根据权利要求3的累积电容器，其中，第一和第三电容器的有源区端子通过N+区与第二累积电容器端子耦合。
5.一种累积电容器，其特征在于：
第一电容器，具有掺杂为n型的第一多晶硅端子、第一累积/耗尽区、和第一多晶硅端子与第一累积/耗尽区之间的第一电介质区；
第二电容器，具有与第一累积/耗尽区耦合的掺杂为n型的第二多晶硅端子、与第一多晶硅端子耦合的第二累积/耗尽区、和第二多晶硅端子与第二累积耗尽区之间的第二电介质；
第三电容器，具有与第一多晶硅端子耦合的掺杂为p型的第三多晶硅端子、与第一累积/耗尽区耦合的第三累积/耗尽区、和第三多晶硅端子与第三累积/耗尽区之间的第三电介质区；
第四电容器，具有与第一累积/耗尽区耦合的掺杂为p型的第四多晶硅端子、与第一多晶硅端子耦合的第四累积/耗尽区、和第四多晶硅端子与第四累积/耗尽区之间的第四电介质。
6.根据权利要求5的累积电容器，其中，第一、第二、第三和第四电容器分别形成在第一、第二、第三和第四n型阱中。
7.根据权利要求6的累积电容器，其特征在于，第一、第二、第三和第四N+区分别在第一、第二、第三和第四阱中。
8.根据权利要求7的累积电容器，其特征在于，第一多晶硅端子通过第二N+区与第二累积/耗尽区耦合。
9.根据权利要求8的累积电容器，其特征在于，第一多晶硅端子通过第四N+区与第四累积/耗尽区耦合。
10.根据权利要求9的累积电容器，其中，第一、第二、第三和第四多晶硅端子分别具有第一、第二、第三和第四区。
11.根据权利要求10的累积电容器，其中，第一区不同于第二区。
12.根据权利要求11的累积电容器，其中，第三区不同于第四区。
13.根据权利要求10的累积电容器，其中，第一区与第二区相同。
14.根据权利要求13的累积电容器，其中，第三区与第四区相同。
15.一种累积电容器，其特征在于：
第一电容器，具有掺杂为n型的第一多晶硅端子、第一累积/耗尽区、和第一多晶硅端子与第一累积/耗尽区之间的第一电介质区；
第二电容器，具有与第一多晶硅端子耦合的掺杂为p型的第二多晶硅端子、与第一累积/耗尽区耦合的第二累积/耗尽区、和第二多晶硅端子与第二累积/耗尽区之间的第二电介质区。
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