WO1998013878A1 - Selbstjustierte nichtflüchtige speicherzelle - Google Patents

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WO1998013878A1
WO1998013878A1 PCT/DE1997/002066 DE9702066W WO9813878A1 WO 1998013878 A1 WO1998013878 A1 WO 1998013878A1 DE 9702066 W DE9702066 W DE 9702066W WO 9813878 A1 WO9813878 A1 WO 9813878A1
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floating gate
self
memory cell
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Georg Tempel
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Siemens Aktiengesellschaft
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Definitions

  • the present invention relates to a self-aligned non-volatile memory cell according to the preamble of claim 1 and a method for producing such a memory cell.
  • Usual non-volatile memory cells are based on the so-called floating gate (FG) concept to store charge.
  • FG floating gate
  • an electrically fully insulated gate namely the floating gate, which is usually made of polycrystalline silicon, forms the actual memory gate.
  • This floating gate is capacitively coupled to another gate, namely the control gate (CG), and is controlled by it.
  • the floating gate and control gate lie on two levels, which are separated from one another by an insulating layer, for example a silicon dioxide layer.
  • the control gate like the floating gate, is usually made of polycrystalline silicon.
  • a similar self-aligned non-volatile memory cell in which a MOS transistor with source and drain regions is introduced into the surface region of a semiconductor body, is known from US Pat. No. 5,045,490.
  • the MOS transistor has a trench with a rectangular cross section, the short side of which is arranged in the surface area. In the middle of the trench, a control gate is arranged that on the
  • a laterally formed overlap area between the floating gate and control gate is described, for example, in Y.S. Hisamune et al. Int. Electron Dev. Meeting 1993 (IEDM), Washington, pages 19-22.
  • the present invention provides a self-aligned, non-volatile memory cell with the features of claim 1 and a method with the features of claim 5.
  • the third dimension in the depth of a trench is thus used, as in part also in the prior art, in order to provide a large overlap area and thus a high coupling capacity between the floating gate and control gate.
  • the transistor channel is guided in the region of the trench near the surface and not along its side wall.
  • the trench has a circular structure and the source and drain regions are located on both sides of the trench in the surface region of the semiconductor body.
  • CMP Chemical mechanical polishing
  • a virtual surface arrangement of the memory cell can achieve a cell area of 4F 2 , where F means the minimum structural fineness (feature size).
  • FIG. 13 shows a circuit arrangement with memory cells according to the invention.
  • a silicon substrate 1 is first provided on its surface with a thin silicon dioxide layer 2, which acts as an etching stop layer in subsequent process steps and is, for example, 10 nm thick.
  • a double layer comprising a silicon nitride layer 3 and a silicon dioxide layer 4 is then applied to this silicon dioxide layer 2.
  • the silicon nitride layer 3 serves as a stop layer for subsequent CMP steps and at the same time keeps the capacitance between later-formed word lines WL (compare FIGS. 10 and 13) and the silicon substrate 1 low.
  • the double layer is then structured.
  • An ion implantation is then carried out in order to form diffusion regions 5 corresponding to the source and drain.
  • the arrangement shown in FIGS. 1 a and 1 b is thus present, the diffusion regions 5 being shown hatched in the plan view of FIG.
  • This silicon dioxide layer 6 is polished back or etched back until the silicon nitride layer 3 is reached.
  • the usual chemical mechanical polishing (CMP) or plasma etching can be used for this.
  • FIGS. 2a and 2b The structure shown in FIGS. 2a and 2b is thus obtained, in which alternating strips of silicon nitride layers 3 and silicon dioxide layers 6 are arranged on the semiconductor body 1.
  • the individual silicon nitride layers 3 are shown hatched, similar to FIG.
  • a further layer such as for example a polycrystalline silicon layer 7, is then applied and structured perpendicular to the course of the silicon nitride layers 3.
  • this additional layer should be selectively etchable to the silicon nitride layer 3 and the silicon dioxide layer 4, which is why the polycrystalline silicon is used.
  • FIGS. 3a and 3b showing a section B-B of FIG. 3a.
  • the silicon dioxide layer 2 has been omitted in FIGS. 2b and 3b in order to simplify the drawing.
  • the polycrystalline silicon layer 7 is removed by stripping. For example, choline etches polycrystalline silicon, but not silicon dioxide.
  • FIGS. 4a and 4b show a section A-A through FIG. 4a.
  • a structure is thus obtained in which the silicon dioxide layer 2 is exposed on the silicon substrate 1 in each individual memory cell, the holes leading to the silicon substrate 1 covered with the silicon dioxide layer 2 being on both sides of the silicon dioxide layer 6 and / or of the residues the silicon nitride layer 3 are surrounded.
  • a trench 8 is formed here in the region of the exposed surface of the silicon substrate 1.
  • a conformal deposition of a dielectric 9 from, for example, silicon dioxide in the trench 8 is then carried out, this dielectric 9 having a relatively large thickness, so that there is a small capacitance to the silicon substrate 1 under the floating gate formed later.
  • the Trench 8 is filled with an auxiliary layer 10 made of, for example, planarizing lacquer. This auxiliary layer 10 is selectively polished back or etched back to the dielectric 9 or to the silicon dioxide layer 6. Then there is an anisotropic etching back of the dielectric 9 and the auxiliary layer 10 to a depth of, for example, 100 to 500 nm.
  • the structure shown in FIG. 6 is thus present.
  • the trench is essentially filled with the dielectric 9 and the auxiliary layer 10 in the region of the silicon substrate 1.
  • the auxiliary layer 10 is then removed by stripping. This can be done, for example, wet-chemically using a solvent, hydrofluoric acid or by plasma etching using an oxygen plasma. If the dielectric 9 consist of silicon dioxide, it would be etched by hydrofluoric acid. The dielectric 9 should, however, be resistant to hydrofluoric acid. In other words, hydrofluoric acid can be used if the dielectric 9 is resistant to it.
  • a side wall oxide layer 11 made of, for example, silicon dioxide is then formed in the open upper region of the trench 8.
  • FIG. 7 The structure shown in FIG. 7 is thus present, in which the side wall oxide layer 11 already forms the tunnel oxide of the later MOS transistor.
  • Gate layer 12 and the following layers are not shown.
  • the same material can be used for the auxiliary layer 14 as for the auxiliary layer 10.
  • the floating gate layer 12, the interpoly dielectric 13 and the auxiliary layer 14 are selectively back-polished or etched back, so that they are at the same level with the upper edge in the silicon dioxide layer 6.
  • ONO oxide-nitride-oxide
  • the floating gate layer 12 is thus now completely encapsulated by insulation. It is surrounded by the interpoly dielectric 13, the top oxide 15, the dielectric 9 and the side wall oxide layer 11. Thermal oxidation to form the "encapsulation oxide” takes advantage of the fact that doped polycrystalline silicon, that is to say the material of the floating gate layer 12, oxidizes significantly more strongly than undoped polycrystalline silicon because of the known acceleration factor. 9 also shows the known "bird's beak” that forms between the floating gate layer 12 and the interpoly dielectric 13. This "bird's beak" is typical and does not disturb; however, it is not necessarily intended.
  • the trench 8 is then filled with doped polycrystalline silicon by deposition, which is then polished back or etched back. This creates in the trench 8 is a control gate layer ⁇ 16th
  • FIG. 9 has a completely planar surface.
  • Word lines WL with an ohmic connection to the control gate layers 16 are then deposited and structured on this planar surface. This structuring takes place with adjustment to the now completely filled trench or trench 8, so that the structure shown in FIG. 10 is finally obtained.
  • FIG. 11 A top view of several memory cells corresponding to FIG. 10 is shown in FIG. 11.
  • FIG. 12 finally shows a section C-C through memory cells corresponding to FIG. 10.
  • FIGS. 11 and 12 only the word lines WL, the floating gate layer 12 and the control gate layer 16 are hatched in order to simplify the illustration.
  • a transistor channel 17 is guided along the outer surface of the former trench 8.
  • the overlap area between the floating gate layer and control gate layer 16 is formed in the trench 8 and is relatively large. A good capacitive coupling between the control gate layer 16 and the floating gate layer 12 is obtained here.
  • the side edges of a unit cell are each approximately twice the length F that can be structured to a minimum, so that a memory area of 4F 2 .
  • the trench 8 is approximately circular, as shown in FIG. 12, which respects the fact that the above-mentioned "network" of the silicon dioxide layer 6 and the polycrystalline polysilicon layer 7 is actually imaged with essentially circular holes. Instead of a circular design, other shapes can be chosen in which the corners are rounded.
  • FIG. 13 finally shows the circuit of a memory cell arrangement with selective word lines WL select and non-selective word lines WL nsel, a virtual or virtual source and a virtual or virtual drain. If the middle cell of this circuit is selected, as it is surrounded by a dashed line, the following programming option should be specified using "hot" charge carriers, for example:
  • a decoder can be used to ensure that all cells on the drain side of the selected cell receive the same drain voltage. This ensures that these cells have no voltage drop and therefore no individual source / drain current between the bit lines. The same must also be fulfilled for all cells on the source side.
  • WL select and WL nsel are generally deleted in the deletion mode, so that a distinction between WL select and WL nsel can possibly be omitted. Otherwise, for example, a WL voltage of -12 V and a source / drain voltage of +5 V or, for example, a positive substrate voltage can be used for erasing.
  • the invention enables a self-aligned non-volatile memory cell in which the transistor channel runs in the surface region of a semiconductor body, while the floating gate and the control gate are accommodated in an overlapping manner in a trench or trench.
  • the surface of the semiconductor body with the trench is completely planar, so that it is excellently suitable for the application of word lines or for other lithographs.

Abstract

Die Erfindung betrifft eine selbstjustierte nichtflüchtige Speicherzelle, bei der ein MOS-Transistor mit Source- und Drain-Bereichen (6) in den Oberflächenbereich eines Halbleiterkörpers (1) eingebracht ist. Floating Gate (12) und Steuergate (16) des MOS-Transistors sind einander überlappend in einem Graben (8) untergebracht, während der Transistorkanal (17) lateral in einem Oberflächenbbereich des Grabens (8) geführt ist.

Description

Beschreibung
Selbstjustierte nichtflüchtige Speicherzelle
Die vorliegende Erfindung betrifft eine selbstjustierte nichtflüchtige Speicherzelle nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zum Herstellen einer derartigen Speicherzelle.
Übliche nichtflüchtige Speicherzellen beruhen auf dem sogenannten Floating Gate- (FG- ) Konzept , um Ladung zu speichern. Bei diesem Floating Gate-Konzept bildet ein elektrisch vollständig isoliertes Gate, nämlich das Floating Gate, das ge- wohnlich aus polykristallinem Silizium besteht, das eigentliche Speichergate. Dieses Floating Gate ist kapazitiv an ein weiteres Gate, nämlich das Steuergate (CG) angekoppelt und wird durch dieses gesteuert. Floating Gate und Steuergate liegen in zwei Ebenen, die voneinander durch eine Isolier- schicht, beispielsweise eine Siliziumdioxidschicht, getrennt sind. Auch das Steuergate besteht, wie das Floating Gate, gewöhnlich aus polykristallinem Silizium.
Wegen der hohen notwendigen Programmierspannungen in Spei- ehern mit derartigen Speicherzellen sollte die kapazitive An- kopplung dieser Spannung auf das Floating Gate möglichst groß sein, was durch entsprechend große Überlappungsflächen zwischen dem Floating Gate und dem Steuergate erreicht werden kann. Mit anderen Worten, der Bereich, in welchem sich das Floating Gate und das Steuergate überlappen, sollte möglichst groß gestaltet sein. Offensichtlich steht diese Forderung im Gegensatz zum allgemeinen Wunsch einer Erhöhung der Integrationsdichte, da speziell durch eine laterale Ausbildung von Überlappungsbereichen zwischen Floating Gate und Steuergate wertvolle Chipfläche verloren geht. Eine selbstjustierte nichtflüchtige Speicherzelle der eingangs genannten Art ist aus der US 4,814,840 bekannt. Dieser Druckschrift ist ebenfalls ein in einem Halbleitersubstrat ausgebildeter Graben bekannt, in dem ein Floating Gate und ein Steuergate einander überlappend eingebracht sind. Zu beiden Seiten der Gräben sind im Oberflächenbereich des Halblei- terkörpers die Source- und Drainbereiche angeordnet.
Eine ähnliche selbstjustierte nichtflüchtige Speicherzelle, bei der ein MOS-Transistor mit Source- und Drainbereichen in den Oberflächenbereich eines Halbleiterkörpers eingebracht ist, ist aus der US 5,045,490 bekannt. Der MOS-Transistor weist einen im Querschnitt rechteckigen Graben auf, dessen kurze Seite im Oberflächenbereich angeordnet ist. In der Mit- te des Grabens ist ein Steuergate angeordnet, daß an den
Längsseiten und an der unten liegenden Seite winklig von einem Floating Gate umgeben ist.
Ein lateral ausgebildeter Überlappungsbereich zwischen Floa- ting Gate und Steuergate ist beispielsweise im Y.S.Hisamune et al . Int. Electron Dev. Meeting 1993 (IEDM), Washington, Seiten 19 bis 22, beschrieben.
Um den angestrebten großen Überlappungsbereich zwischen Floa- ting Gate und Steuergate zu erzielen und dennoch Chipfläche einzusparen, wurde auch schon daran gedacht, nichtflüchtige Speicherzellen vertikal in einer Grabenstruktur zu integrieren. Ein derartiges Konzept, bei dem beispielsweise Drain an der Oberseite eines Grabens und Source am Boden des Grabens gelegen sind, so daß der Transistorkanal senkrecht zur Chipoberfläche längs der Grabenwand verläuft, ist beispielsweise im H.P. Pein et al . , IEDM 93, Seite 11 bis 14, erläutert. Die dort gezeigte Struktur weist aber konεtruktionsbedingt keine sehr große kapazitive Ankopplung auf.
Eine bessere kapazitive Ankopplung wird erreicht, wenn die Seitenwand des polykristallinen Siliziums des Floating Gates ausgenutzt wird. Dieses Konzept, bei dem aber die Topologie der Speicherzelle erhöht ist, ist beispielsweise im S. Arito- me et al . , IEDM 94, San Francisco, Seiten 61 bis 64 oder in S. Aritome et al . , IEDM 95, Washington, Seiten 275 bis 278, beschrieben.
Ausgehend von einem derartigen Stand der Technik ist es A f g a b e der vorliegenden Erfindung, eine selbstjustierte nichtflüchtige Speicherzelle zu schaffen, die sich durch eine gute Ankopplung zwischen Floating Gate und Steuergate und einen verringerten Aufwand für die Topologie auszeichnet; außerdem soll ein Verfahren zum Herstellen einer derartigen Speicherzelle angegeben werden.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine selbstjustierte, nichtflüchtige Speicherzelle mit den Merkmalen des Patentanspruches 1 bzw. ein Verfahren mit den Merkmalen des Patentanspruches 5 vor.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich insbesondere aus den Unteransprüchen.
Bei der erfindungsgemäßen selbstjustierten nichtflüchtigen Speicherzelle wird also - wie teilweise auch beim Stand der Technik - die dritte Dimension in der Tiefe eines Grabens ausgenutzt, um eine große Überlappungsfläche und damit eine hohe Ankoppelkapazität zwischen Floating Gate und Steuergate bereitzustellen. Allerdings ist bei der erfindungsgemäßen Speicherzelle im Gegensatz zum Stand der Technik der Transi- storkanal im oberflächennahen Bereich des Grabens und nicht längs dessen Seitenwand geführt. Im Gegensatz zu üblichen vertikalen Transistoren, bei denen der Transistorkanal vertikal ausgebildet ist, liegt bei der erfindungsgemäßen nichtflüchtigen Speicherzelle ein lateraler Transistorkanal an der Seitenwand des Grabens vor. Der Graben hat eine kreisrunde Struktur und beidseitig des Grabens sind im Oberflächenbereich des Halbleiterkörpers die Source- und Drainbereiche gelegen.
Bei dem erfindungsgemäßen Verfahren wird insbesondere das chemisch-mechanische Polieren (CMP) ausgenutzt. Dadurch werden am Ende schließlich planare Speicherzellenfelder erhalten, die für anschließende Lithographien hervorragend geeignet sind.
Schließlich läßt sich durch eine Virtual -Ground-Anordnung der Speicherzelle eine Zellenfläche von 4F2 erreichen, wobei F die minimale Strukturfeinheit (Feature Size) bedeutet.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. la, lb, 2a, jeweils Draufsichten bzw. Schnitte zur 2b, 3a, 3b, 4a, 4b, Erläuterung des erfindungsgemäßen Ver- 5 bis 10, 11 und 12 fahrens, und
Fig. 13 eine Schaltungsanordnung mit erfindungsgemäßen Speicherzellen.
Ein Siliziumsubstrat 1 wird zunächst auf seiner Oberfläche mit einer dünnen Siliziumdioxidschicht 2 versehen, die bei nachfolgenden Prozeßschritten als Ätzstoppschicht wirkt und beispielsweise 10 nm dick ist. Auf diese Siliziumdioxidschicht 2 wird sodann eine Doppelschicht aus einer Silizium- nitridschicht 3 und einer Siliziumdioxidschicht 4 aufgetragen. Die Siliziumnitridschicht 3 dient als Stoppschicht für nachfolgende CMP-Schritte und hält gleichzeitig die Kapazität zwischen später gebildeten Wortleitungen WL (vergleiche Fig. 10 und 13) und dem Siliziumsubstrat 1 niedrig. Die Doppel - schicht wird anschließend strukturiert. Sodann wird eine Ionenimplantation vorgenommen, um Diffusionsgebiete 5 entsprechend Source und Drain zu bilden. Damit liegt die in den Fig. la und 1b gezeigte Anordnung vor, wobei in der Draufsicht von Fig. la zur Verdeutlichung die Diffusionsgebiete 5 schraffiert dargestellt sind.
Sodann wird eine weitere Siliziumdioxidschicht 6, die vom gleichen Typ wie die Siliziumdioxidschicht 4 ist und beispielsweise durch CVD (chemische Dampfabscheidung) hergestellt ist, aufgetragen. Diese Siliziumdioxidschicht 6 wird rückpoliert bzw. rückgeätzt, bis die Siliziumnitridschicht 3 erreicht ist. Hierzu kann das übliche chemisch-mechanische Polieren (CMP) oder ein Plasmaätzen angewandt werden.
Damit wird die in den Fig. 2a und 2b gezeigte Struktur erhal- ten, bei der auf dem Halbleiterkörper 1 einander abwechselnde Streifen von Siliziumnitridschichten 3 und Siliziumdioxidschichten 6 angeordnet sind. In der Draufsicht von Fig. 2a sind dabei - ähnlich wie in Fig. la - die einzelnen Siliziumnitridschichten 3 schraffiert gezeigt.
Um geeignete Strukturen für eine nachfolgende Graben- bzw. Trenchätzung bereitzustellen, wird sodann eine weitere Schicht, wie beispielsweise eine polykristalline Siliziumschicht 7, aufgetragen und senkrecht zu dem Verlauf der Sili- ziumnitridschichten 3 strukturiert. Diese weitere Schicht soll jedenfalls selektiv zu der Siliziumnitridschicht 3 und der Siliziumdioxidschicht 4 ätzbar sein, weshalb das polykri- stalline Silizium verwendet wird.
Damit wird eine Struktur erhalten, wie diese in den Fig. 3a und 3b gezeigt ist, wobei Fig. 3b einen Schnitt B-B von Fig. 3a zeigt.
Es sei angemerkt, daß in den Fig. 2b und 3b zur Vereinfachung der zeichnerischen Darstellung die Siliziumdioxidschicht 2 weggelassen ist . Anschließend werden die Bereiche zwischen der aus der Siliziumdioxidschicht 4 und der polykristallinen Siliziumschicht 7 gebildeten Gitterstruktur, also die in Fig. 3a freiliegenden Bereiche der Siliziumnitridschicht 3, abgeätzt, so daß hier die Oberfläche der Siliziumdioxidschicht 2 auf dem Siliziumsubstrat 1 freiliegt. Dieses Ätzen erfolgt selektiv zu der Siliziumdioxidschicht 6 und zu der polykristallinen Silizium- schicht 7. Sodann wird mit Hilfe eines naß-chemischen Schrittes die polykristalline Siliziumschicht 7 durch Strippen ent- fern . Beispielsweise ätzt Cholin polykristallines Silizium, nicht aber Siliziumdioxid.
Damit wird die in den Fig. 4a und 4b gezeigte Struktur erhalten, wobei Fig. 4b einen Schnitt A-A durch Fig. 4a darstellt. Es wird somit eine Struktur erhalten, bei der in jeder einzelnen Speicherzelle die Siliziumdioxidschicht 2 auf dem Si- lizium-substrat 1 freiliegt, wobei die zu dem mit der Siliziumdioxidschicht 2 abgedeckten Siliziumsubstrat 1 führenden Löcher beidseitig von der Siliziumdioxidschicht 6 und bzw. von den Resten der Siliziumnitridschicht 3 umgeben sind.
Es liegt also eine netzartige Oberfläche vor, wobei dieses "Netz" durch die Siliziumdioxidschichten 6 und die Reste der Siliziumnitridschicht 3 gebildet wird. Dieses "Netz" stellt nun eine Maske für die nachfolgende Graben- bzw. Trenchatzung dar.
In Fig. 5 ist nach dieser Grabenätzung eine einzelne Zelle, beispielsweise die Zelle D von Fig. 4a, vergrößert gezeigt. Ein Graben 8 ist hier im Bereich der freiliegenden Oberfläche des Siliziumsubstrateε l ausgebildet.
Sodann wird eine konforme Abscheidung eines Dielektrikums 9 aus beispielsweise Siliziumdioxid im Graben 8 vorgenommen, wobei dieses Dielektrikum 9 eine relativ große Dicke hat, so daß unter dem später gebildeten Floating Gate eine kleine Kapazität zum Siliziumsubstrat 1 vorliegt. Außerdem wird der Graben 8 mit einer Hilfsschicht 10 aus beispielsweise Plana- risierungslack aufgefüllt. Diese Hilfsschicht 10 wird selektiv bis zu dem Dielektrikum 9 bzw. bis zu der Siliziumdioxidschicht 6 rückpoliert bzw. rückgeätzt. Sodann erfolgt noch eine anisotrope Rückätzung des Dielektrikums 9 und der Hilfs- schicht 10 bis zu einer Tiefe von beispielsweise 100 bis 500 nm.
Damit liegt die in Fig. 6 gezeigte Struktur vor. Der Graben ist hier im wesentlichen im Bereich des Siliziumsubstrates 1 mit dem Dielektrikum 9 und der Hilfsschicht 10 gefüllt.
Sodann wird die Hilfsschicht 10 durch Strippen entfernt. Dies kann beispielsweise naß-chemisch mit Hilfe eines Lösungsmit- tels, Flußsäure oder durch Plasmaätzen mit Hilfe eines Sauerstoffplasmas geschehen. Sollte das Dielektrikum 9 aus Siliziumdioxid bestehen, so würde es durch Flußsäure geätzt werden. Das Dielektrikum 9 sollte aber resistent gegen Flußsäure sein. Mit anderen Worten, Flußsäure kann dann verwendet wer- den, wenn das Dielektrikum 9 gegen sie resistent ist. Anschließend wird eine Seitenwandoxidschicht 11 aus beispielsweise Siliziumdioxid im offenen oberen Bereich des Grabens 8 gebildet .
Damit liegt die in Fig. 7 gezeigte Struktur vor, bei der die Seitenwandoxidschicht 11 bereits das Tunneloxid des späteren MOS-Transistors bildet.
Sodann wird im Graben 8 eine Floating Gate-Schicht aus poly- kristallinem Silizium, das in-situ-dotiert ist, konform abgeschieden ist . Aufgrund der Stufe am oberen Rand des Dielektrikums 9 im Übergangsbereich zur Seitenwandoxidschicht 11 hat auch die Floating Gate-Schicht 12 eine Stufe, was auch für die nachfolgenden Schichten gilt. Zur Vereinfachung der zeichnerischen Darstellung ist diese Stufe in der Floating
Gate-Schicht 12 und den folgenden Schichten nicht gezeigt. Es folgt sodann eine konforme Abscheidung eines Interpoly- Dielektrikums 13 aus beispielsweise einem Oxidfilm und einem Nitridfilm (ON) und einer den Graben auffüllenden Hilfsschicht 14. Für die Hilfsschicht 14 kann dabei das gleiche Material wie für die Hilfsschicht 10 verwendet werden. Schließlich werden noch die Floating Gate-Schicht 12, das In- terpoly-Dielektrikum 13 und die Hilfsschicht 14 selektiv rückpoliert bzw. rückgeätzt, so daß diese in gleicher Höhe mit dem oberen Rand in der Siliziumdioxidschicht 6 sind.
Damit wird die in Fig. 8 gezeigte Struktur erhalten.
Nach Entfernen der Hilfsschicht 14 im Graben 8 durch Strippen wird eine thermische Oxidation vorgenommen, wodurch sich ein Topoxid bildet, so daß nunmehr im Bereich des Interpoly- Dielek-trikums 13 eine sogenannte ONO- (Oxid-Nitrid-Oxid-
) Struktur vorliegt. Gleichzeitig wird die freiliegende Floating Gate-Schicht 12 aufoxidiert und damit vollständig verkapselt. In Fig. 9 ist der Bereich des Topoxides durch ein Bezugszeichen 15 veranschaulicht.
Damit ist nunmehr also die Floating Gate-Schicht 12 vollständig durch eine Isolation verkapselt. Sie ist durch das Inter- poly-Dielektrikum 13, das Topoxid 15, das Dielektrikum 9 und die Seitenwandoxidschicht 11 umgeben. Bei der thermischen Oxidation zur Bildung des "Verkapselungsoxids" wird ausgenutzt, daß dotiertes polykristallines Silizium, also das Material der Floating Gate-Schicht 12, wegen des bekannten Beschleunigungsfaktors deutlich stärker aufoxidiert als undotiertes polykristallines Silizium. In Fig. 9 ist zudem auch der bekannte "Vogelschnabel" zu sehen, der sich zwischen der Floating Gate-Schicht 12 und dem Interpoly-Dielektrikum 13 ausbildet. Dieser "Vogelschnabel" ist typisch und stört nicht; er ist jedoch nicht unbedingt beabsichtigt.
Anschließend wird der Graben 8 mit dotiertem polykristallinem Silizium durch Abscheidung gefüllt, das sodann rückpoliert bzw. rückgeätzt wird. Damit entsteht im Graben 8 eine Steuer¬ gate-Schicht 16.
Es liegt nunmehr die in Fig. 9 gezeigte Struktur vor, welche eine vollkommen planare Oberfläche hat.
Auf diese planare Oberfläche werden sodann Wortleitungen WL mit ohmscher Verbindung zu den Steuergate-Schichten 16 abgeschieden und strukturiert . Diese Strukturierung erfolgt unter Justierung zu dem mittlerweile vollständig gefüllten Graben bzw. Trench 8, so daß schließlich die in Fig. 10 gezeigte Struktur erhalten wird. Eine Draufsicht von mehreren Speicherzellen entsprechend der Fig. 10 ist in Fig. 11 dargestellt. Fig. 12 zeigt schließlich einen Schnitt C-C durch Speicherzellen entsprechend der Fig. 10. In den Figuren 11 und 12 sind zur Vereinfachung der Darstellung nur die Wort- leitungen WL, die Floating Gate-Schicht 12 und die Steuergate-Schicht 16 schraffiert gezeichnet.
Eine geringfügige Verjustierung der Wortleitungen WL zu den Steuergate-Schichten 16 ist tolerierbar; da die Wortleitungen WL und die Steuergate-Schichten elektrisch leitend sind, wird es nämlich in allen Zellen zu einer ausreichenden elektrischen Verbindung zwischen den Wortleitungen WL und den Steu- ergate-Schichten kommen. Im übrigen sind derartige Überlappungen in der Metallisierung als "non-nested" bekannt.
In Fig. 12 ist ein Transistorkanal 17 längs der Außenfläche des früheren Grabens 8 geführt. Der Überlappungsbereich zwi- sehen Floating Gate-Schicht und Steuergate-Schicht 16 ist aber im Graben 8 ausgebildet und relativ groß. Dadurch wird hier eine gute kapazitive Ankopplung zwischen der Steuergate- Schicht 16 und der Floating Gate-Schicht 12 erhalten.
In den Speicherzellen gemäß den Fig. 11 und 12 betragen die Seitenkanten einer Einheitszelle jeweils etwa das zweifache der minimal strukturierbaren Länge F, so daß man eine Spei- cherzellenflache von 4F2 erhält. Der Graben 8 ist, wie etwa Fig. 12 zeigt, etwa kreisrund ausgebildet, was die Tatsache respektiert, daß das oben genannte "Netz" aus der Siliziumdioxidschicht 6 und der polykristallinen Polysiliziumschicht 7 real mit im wesentlichen kreisrunden Löchern abgebildet wird. Anstelle einer kreisrunden Gestaltung können auch andere Formen gewählt werden, bei denen die Ecken abgerundet sind.
Fig. 13 zeigt schließlich die Schaltung einer Speicherzellen- anordnung mit selektiven Wortleitungen WL select und nichtselektiven Wortleitungen WL nsel , einer virtuellen bzw. Virtual Source und einer virtuellen bzw. Virtual Drain. Wird die mittlere Zelle dieser Schaltung ausgewählt, wie diese durch eine Strichlinie umgeben ist, so soll beispielsweise die fol- gende Programmiermöglichkeit mittels "heißen" Ladungsträger angegeben werden:
WL select WL nsel Virtual Source Virtual Drain
Schreiben +12 V 0 V 0 V +5 V Vt fl
Löschen -18 V 0 V 0 V 0 V VthJi
Lesen + 5 V 0 V 0 V +1 V
Mittels eines Dekoders kann gewährleistet werden, daß alle Zellen, die drainseitig zur ausgewählten Zelle liegen, die gleiche Drainspannung erhalten. Dadurch ist gewährleistet, daß diese Zellen keinen Spannungsabfall und damit auch keinen individuellen Source/Drainstrom zwischen den Bitleitungen aufweisen. Das gleiche muß auch für alle sourceseitigen Zellen erfüllt sein.
Im Löschmodus werden im allgemeinen ganze Blöcke gelöscht, so daß eine Unterscheidung zwischen WL select und WL nsel unter Umständen entfallen kann. Im übrigen kann hier beispielsweise auch mittels einer WL-Spannung von -12 V und einer Source/ Drainspannung von +5 V oder beispielsweise mit einer positiven SubstratSpannung gelöscht werden. Die Erfindung ermöglicht eine selbstjustierte nichtflüchtige Speicherzelle, bei der der Transistorkanal im Oberflächenbereich eines Halbleiterkörpers verläuft, während das Floating Gate und das Steuergate einander überlappend in einem Graben bzw. Trench untergebracht sind. Die Oberfläche des Halbleiterkörpers mit dem Graben ist vollkommen planar, so daß sie für das Auftragen von Wortleitungen oder auch für weitere Lithographien hervorragend geeignet ist .

Claims

Patentansprüche
1. Selbstjustierte nichtflüchtige Speicherzelle, bei der ein MOS-Transistor mit Source- und Drain-Bereichen (6) in den
Oberflächenbereich eines Halbleiterkörpers (l) eingebracht ist, wobei ein Floating Gate (12) und ein Steuergate (16) des MOS-Transistors einander überlappend in einem Graben (8) eingebracht sind und ein Transistorkanal (17) in einem Oberflächenbereich des Grabens (8) ausgebildet ist, d a d u r c h g e k e n n z e i c h n e t, daß der Transistorkanal (17) halbkreisförmig am Rand des Grabens ausgebildet ist.
2. Selbstjustierte nichtflüchtige Speicherzelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das Floating Gate (12) U-förmig das Steuergate (16) umgibt, das in der Mitte des Grabens (8) gelegen ist.
3. Selbstjustierte nichtflüchtige Speicherzelle nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß das Floating Gate (12) vollständig durch Siliziumdioxid- schichten (9, 11, 13, 15) umgeben ist.
4. Selbstjustierte nichtflüchtige Speicherzelle nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß das Floating Gate (12) und das Steuergate (16) jeweils aus dotiertem polykristallinem Silizium bestehen.
5. Verfahren zum Herstellen der selbstjustierten nichtflüchtigen Speicherzelle nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß nach Auffüllung des Grabens (8) mit dem Floating Gate (12) und dem Steuergate (16) und Umgeben des Floating Gates mit Isolierschichten die Oberfläche der Halbleiteranordnung selektiv rückpoliert bzw. rückgeätzt wird, so daß planare Zellenfelder entstehen.
6. Verfahren nach Anspruch 5 , d a d u r c h g e k e n n z e i c h n e t, daß die Oberfläche der Halbleiteranordnung einem chemisch- mechanischem Polieren unterworfen wird.
7. Selbstjustierte nichtflüchtige Speicherzelle nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß der Transistorkanal (17) halbkreisförmig am Rand des Grabens (8) geführt ist.
8. Verfahren zum Herstellen der selbstjustierten nichtflüch- tigen Speicherzelle nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß nach Auffüllung des Grabens (8) mit dem Floating Gate (12) und dem Steuergate (16) und Umgeben des Floating Gates mit Isolierschichten die Oberfläche der Halbleiteranordnung selektiv rückpoliert bzw. rückgeätzt wird, so daß planare Zellenfelder entstehen.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß die Oberfläche der Halbleiteranordnung einem chemisch-mechanischem Polieren unterworfen wird.
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