WO1991015852A1 - Dynamic ram in which timing of end of data read out is earlier than conventional - Google Patents

Dynamic ram in which timing of end of data read out is earlier than conventional Download PDF

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WO1991015852A1
WO1991015852A1 PCT/JP1991/000424 JP9100424W WO9115852A1 WO 1991015852 A1 WO1991015852 A1 WO 1991015852A1 JP 9100424 W JP9100424 W JP 9100424W WO 9115852 A1 WO9115852 A1 WO 9115852A1
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Masao Taguchi
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Fujitsu Limited
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Definitions

  • the present invention relates to a large-capacity semiconductor memory device, in particular, to a dynamic random access memory (DRAM), and further to a control signal of a dynamic random access memory. Regarding the occurrence circuit.
  • DRAM dynamic random access memory
  • bit line column
  • sense amplifier is provided for each of the divided bit lines to form a divided cell array structure.
  • the present invention relates to control of signal transmission between a bit line and a data bus line at the time of reading and writing data, and timing of a control signal for performing this control.
  • Figure 1 shows an example of a dynamic RAM in a divided cell array format.
  • Each line of ⁇ — is a pair of data provided for each memory cell array M CAm.
  • One line corresponding to each of the tabus lines DB j, ⁇ is connected.
  • a data bus amplifier DBA and a write amplifier WA are connected to each pair of data bus lines DB j and T.
  • FIG. 1 The operation of the configuration in FIG. 1 is well known, but in general, when a word line (not shown) is selected, the voltage due to the memory data stored in the memory cell corresponding to the selected word line is applied to the bit lines BLi and ITT.
  • the voltage on the bit line BLi, ⁇ "appears and is amplified by the sense amplifier SA.
  • the column decoder CD sets the column selection line CSL1 to the H level (selection level)
  • the column selection switch Q t 'to Q B' is turned on, bit line BLI, irT " ⁇ BL4, ITT" voltage on the data bus line DB 1, TT ⁇ DB4, is output to the " ⁇ .
  • the outputs on these data bus lines are amplified by the amplifier DBA, and if it is a 1-bit output type, only one set is selected and obtained as an external output. At this time, the amplified voltage on the bit line BL1, ⁇ ⁇ ⁇ ⁇ , is applied to the memory cell corresponding to the selected word line, and the content of the memory cell is refreshed. Is performed.
  • the write amplifier WA operates, and this output is used to select the data bus lines DB j and DB.
  • the switch Q n ′ is selected via the bit lines BL i, 11 "connected to the data bus lines DB j, DB j by these turned-on column selection switches Q n '.
  • the memory cell corresponding to one line is entered, and writing is performed on the memory cell.
  • the column selection means of the dynamic RAM connects the output of the column decoder to the column selection switch Q placed for each divided block of the cell array.
  • the column selection switch connects the data bus lines DB j, DB j and the bit lines BL i, BL i or the sense amplifier SA by driving a column decoder, and precedes the data bus line by the sense amplifier SA during a read operation.
  • the charged electric charge is extracted, and an appropriate output signal is generated for the load elements of the data bus lines DB j and DB.
  • the flip-flop circuit forming the sense amplifier is driven by the large amplitude applied to the data bus lines DB j and DB j.
  • the column decoder drives the column selection line CSL 1 by driving the column decoder. 'Q z' is turned on, and the sense amplifier SA and data bus line DB 1 are connected.
  • the bit line for example, DB1
  • connecting a bit line for example, DB 1 that is paired with the bit line to the other input / output terminal of the sense amplifier SA is performed between the two input / output terminals of the sense amplifier SA. This is to balance the parasitic capacitance of the dot line.
  • the sense amplifier SA lowers the potential of one of the data bus lines according to the read data "0""1".
  • the voltage amplitude appearing here is about 0. ⁇ V.
  • the write amplifier WA connected to the data bus lines DB j and DB j gives a large amplitude of the power supply voltage to the data bus line.
  • the sense amplifier SA is inverted through Q z 'according to the write data.
  • the selected memory cell stores this voltage in the cell's cano through the transistor's transistor gate (M0S transistor, which is a word line).
  • the conventional method has the following two problems. These problems are not actually manifested by good timing adjustments, but this requires access to the timing magazine, which requires more memory access. If you try to go faster than a certain speed, the margin will be limited due to insufficient margin.
  • the column selection line cannot be driven until a certain time (margin) has passed since the sense amplifier started operating. This If there is not enough margin, the sense amplifier malfunctions. This is because the memory cell output voltage (approximately 200 mV) generated in the bit line is not amplified very much at the beginning of the operation of the sense amplifier, and the column is selected in this state. When the switch is turned on, the voltage on the data bus line enters the sense amplifier, and the operation of the sense amplifier becomes unstable due to the influence. For this reason, the column select switch is driven 15 to 20 ns after the operation of the sense amplifier. This timing margin is necessary in the conventional method.
  • the decoder could not be operated at an unstable time in the early stage of the sensing operation, and there was a limit in increasing the access speed.
  • a column selection line CLW for writing and a column selection line CLR for reading are separately provided, and a bit line and a data line in a dynamic RAM are provided.
  • An example in which a bus line is connected via a transistor is shown.
  • Fig. 2 shows the configuration of a dynamic RAM composed of a plurality of memory cell arrays, as in Fig. 1, for one column of one memory cell array. , The bit line pair BL i,
  • a select line CLW and a read column select line CLR are provided independently, and a transistor Q connected between a pair of bit lines BLi, BLi and a pair of data bus lines DBj, DBj at the time of writing is provided.
  • Q column selection signal for writing applied through the column selection line CLW for writing 2 pairs BLi bits line by a control child, HT- and the data bus line pair DB j, city is connected, read when out seen, pairs DB j of the data bus lines, the transistors G and Q 7 connecting each source terminal of the DB j, the read column selection signal supplied via a read column selecting line CLR controls.
  • a pair of respective gate terminals of the transistors Q 8 and Q 9 are bit lines BLi, BLi Connected to each line.
  • the voltage appearing on the pair of the bit lines BLi and BLi is applied to the sense amplifier SA and gradually amplified in a time of 15 to 20 ns.
  • the amplified voltage from being is applied to the gate terminal of the preparative La Njisuta Q 8 and Q 9.
  • bit line BLi depending on the respective connected MEMO voltage stored in the re cell pairs BLi, only one of the preparative La Njisuta Q 8 and Q ⁇ ) becomes 0 N, this in this, a read column select signal that is applied via the read column select line CLR of the Ri by the and this to H, preparative La Njisu data Q 6 and Q 7 are 0 N becomes, the above preparative La The charge precharged to the data bus line connected to the transistor which becomes 0 N of the transistors Q 8 and Q 9 is drawn to the low voltage source V ss side.
  • 3A to 3H show timing of data reading in the configuration of FIG.
  • the amplified voltage is marked addition to gate end mosquito larva tiger Njisuta Q 8 and Q 9, bit line BLi, depending on the voltage stored pairs each connected to memory cells of BLi, transistor only one of the QB and Q 9 is turned ON.
  • the read column select line CLR is set to the H level, and the transistors Q 6 and Q 7 in the configuration of FIG. the tiger Njisuta Q 8 and charges Purichiya one di to the data bus lines connected to those who become 0 N of Q 9 is pulled to a low voltage source V ss side.
  • the voltage of the data bus line on the side from which the charge is extracted drops (Fig. 3H).
  • the difference voltage between the pair of the data bus lines DBj and DBj is amplified by the data bus amplifier DBA and latched. As a result, 1-bit data stored in the memory cell is detected.
  • An object of the present invention is to enable data stored in a memory cell to be read out in a short time after activation of a word line, and that a sense amplifier is affected by a data bus residual voltage at the time of writing. It is an object of the present invention to provide a dynamic RAM having a signal transmission function between a bit line and a data bus, which prevents the occurrence of such a problem.
  • a sense amplifier to which a bit line is connected, a data bus line, and read voltage output means for changing a voltage of the data bus line according to a voltage change generated on the bit line are provided.
  • a dynamic RAM characterized in that the sense amplifier is activated after the activation of the read voltage output means.
  • At least one memory cell capacitor for storing 41-bit digital data as a terminal voltage, and at least one memory cell corresponding to at least one memory cell are provided.
  • a dynamic RAM characterized by having read voltage output means is provided.
  • FIG. 1 is a diagram showing an example of a configuration for writing and reading data in a conventional dynamic RAM
  • FIG. 2 is a diagram illustrating data writing and writing in a conventional dynamic RAM
  • FIG. 3 is a diagram showing an example of a configuration for reading
  • 3A to 3H are diagrams showing timing of data reading in the configuration of FIG. 2,
  • FIG. 4 is a diagram showing a configuration of an embodiment of the present invention.
  • FIG. 5 is a diagram showing a modification of the configuration of FIG. 4,
  • FIG. 6 is a diagram showing timing for performing a conventional read-modify-write in the configuration of FIG. 2,
  • FIG. 7 is a diagram showing the timing of performing read-modify-write in the configuration of FIG. 4,
  • FIG. 3 is a diagram showing the configuration together with the configuration of a control circuit that generates a control signal for performing the above-described control;
  • FIG. 9 is a diagram showing a configuration example of the data bus amplifier DBA and the data latch circuit of FIG. 4,
  • FIGS. 10A to 10I and FIGS. 11 ⁇ to 1 ⁇ are diagrams showing the timing of the embodiment of the present invention.
  • FIG. 12, FIG. 13, FIG. 14, and FIG. 15 are diagrams showing modified examples of the embodiment of the present invention.
  • FIG. 4 shows the configuration of the first embodiment of the present invention.
  • Fig. 4 as in Fig. 2, the configuration of the dynamic RAM consisting of multiple memory cell arrays, as in Fig. 1, corresponds to one column of one memory cell array.
  • BLi bit line pair
  • FIG. 4 the components denoted by the same reference numerals as those in FIG. 2 function in the same manner as in the configuration of FIG.
  • both pairs of data bus lines DB i and DB i are connected via transistors Q 3 ′ and Q 4 ′ which always provide a constant resistance. is connected to a high potential power supply V cc, it is supplied with current from the high potential power supply V cc. That is, in the configuration of FIG. 4, the data bus lines DB j and DB j are not precharged before reading.
  • the write column select line CLW and read The output column select line CLR is provided independently.
  • the read column select signal supplied via the read column select line CLR is controlled.
  • the word line WL t or WL Z is connected to the memory cell of interest as H, by the corresponding preparative La Nsufage over preparative Q C1 or Q C2 conductive, the main Morise Le A voltage corresponding to the 1-bit data stored in the capacitor C1 or C2 appears on the bit line BLi or BLi
  • the above bit line BLi the voltage appearing on the pair of BLi, at the same time is applied to the sense amplifier SA, it is applied to the gate terminal of the preparative La Njisuta Q B "and Q 9". Tiger Njisuta Q 8 Chi No "Contact and Q 9", bets La Njisuta towards a voltage being applied to the bit line connected to the side of the memory cell Le storing the H-level voltage to gate terminal Q 8 "or Q," the source 'de Rei down question resistance of, above the word line WL i or WL 2 when the H If the read column select signal applied via the read column select line CLR is H, the data buffer of the data bus line connected to this transistor is accordingly The voltage at the DBA input point drops.
  • the voltage difference between the pair of the data bus lines DB j and DB j generated by the voltage drop is amplified and latched by the data bus amplifier DBA, and the 1-bit data stored in the memory cell is detected. .
  • That response word line WL, and or a read column selection signal supplied via a column selection line CLR for and read out a tie Mi ring to the WL 2 and H the slower the tie Mi ring to H As a result, a difference voltage corresponding to the 1-bit data stored in the memory cell appears at the data buffer DBA input point of the data bus line, and this difference is detected by the data buffer DBA.
  • the transmission conductance g m of the transistors Q 8 ⁇ and Q 9 ′ (particularly, the transmission conductance g of the transistors Q 17 and Q constituting the sense amplifier SA)
  • the larger the value the faster the driving of the data bus lines DB j, DB j according to the voltage of the bit lines BLi, BLi—, and the greater the access speed of the dynamic RAM can be expected.
  • the sense amplifier SA reads the data of the memory cell and then operates in the same manner as in the configuration of FIG. To refresh the contents of the memory cell, and
  • the voltage corresponding to the write data output from the write amplifier WA to the bit lines BL i, BL i via the data bus lines DB j, DB j is amplified and written to the memory cell. Only used. That is, in the configuration of FIG. 4, the bit lines BL i,
  • SAP and SAN represent a high-voltage supply line and a low-voltage supply line supplied to the sense amplifier S A, respectively.
  • a change in the voltage on BL i or BL i cannot be output to the data bus line DB j or D.
  • the amplification of the voltage on the bit line BL i or BL i by the sense amplifier SA requires, for example, 15 to 20 ns. Therefore, according to the configuration of FIG. 4, compared to the configuration of FIG. The time required for the operation can be greatly reduced.
  • Fig. 6 shows the configuration of Fig. 2 and the read column select signal on the read column select line CLR and the write column select line CLW for the conventional read / modify / write.
  • 5 shows the timing of the write column select signal given via the.
  • the read column select signal on the read column select line CLR is generated by the sense amplifier SA of the differential voltage on the bit line pair DB j and DB j. After amplification is performed, it is necessary to maintain the differential voltage on the amplified bit line pair DB j, DB j high until it is detected via the data bus lines DB j, DB j. The activation of the write column select signal given via the column select line CLW will be performed later.
  • FIG. 4 shows the entire configuration of the dynamic RAM having the configuration shown in FIG. 2 together with the configuration of a control circuit that generates a control signal for performing the above-described control.
  • 1, 2, 3, 4, and 10 are clock generation circuits
  • 5 is a row address buffer RAB
  • 6 is an OR circuit
  • 7 is an AND circuit
  • 8 is a core circuit.
  • 9 is an address change detection circuit
  • 11 is a memory cell array
  • 12 is a column decoder
  • 13 is a row decoder
  • 14 is a sense amplifier.
  • Reference numeral 15 denotes a sense amplifier drive transistor.
  • An externally applied RAS (row addressless strobe) clock is converted to an in-chip clock RAS at the clock generation circuit CG1.
  • the clock in the chip is applied to the clock generation paths CG2 'and CG4 and the row address buffer RAB.
  • the row address buffer RAB is supplied with a row address Ai from a CPU power (not shown), and the row address Ai activates (rises) the RAS clock. Latched by rowing (t.) At Row's Dressno Zufa RAB.
  • the matched row address Ai is supplied to row-decoder 13.
  • the row decoder 13 decodes the row address Ai.
  • the clock generation circuit CG2 receives the above RAS clock, it outputs a word line drive pulse rising at.
  • This lead line drive pulse is applied to the row decoder 13 and And one input of AND circuit 7.
  • the row decoder 13 synchronizes with the rise of the word line drive pulse and outputs the word line (FIG. 4) of the memory cell array 11 in accordance with the output obtained by decoding the row address A i. Move.
  • the output of the clock generation circuit CG2 further provides a lead line simulator for simulating the delay in driving the word line in the actual memory cell array 11. It is also supplied to the clock generation circuit CG 3 via the CPU.
  • the clock generation circuit CG 3 generates a sense pump drive pulse that rises in response to the rise of the output of the clock generation circuit CG 2 delayed by the lead line simulator (in FIG. 8, it rises at t 5) . ) Is output.
  • the sense amplifier drive pulse drives the sense amplifier drive transistor 15 to provide a memory for the memory cell array 11 via the high voltage supply line SAP and the low voltage supply line SAN. Power is supplied to the sense amplifier 14 and the sense amplifier SA is driven.
  • the address bus is initially supplied with a row address Ai, and after a certain time, the column (s) Ai. 'Are supplied in order.
  • the address change detection circuit 9 detects a change in the value of the address supplied from the address bus.
  • This ATD pulse is applied to one input terminal of the OR circuit 6 after its pulse width is widened by the clock generation circuit CG5.
  • the eight-cho pulse is 1 3 It is shown as standing up.
  • a clock generation circuit CG4 is provided to detect the elapse of the above-mentioned fixed time. That is, the clock generation circuit CG4 responds to the above-mentioned certain time, and the rise of the above-mentioned RAS clock t.
  • a column address capture pulse that rises at t 2 after a predetermined time from is output. This column address capture pulse is applied to the other input terminal of the OR circuit 6.
  • the pulse which rises at the timing of is output as a pulse which gives the timing to capture the column address A i ′, and is applied to the other input terminal of the AND circuit 7.
  • the AND circuit 7 is provided to prevent the timing to be taken in by the column address Ai 'from being too fast as compared with the timing of the word line drive.
  • the output of the circuit 7 is a timing signal for capturing the column address to the column decoder 12.
  • the address bus After receiving the CAS (column address strobe) clock, the address bus is passed through the address change detection circuit 9 described above. Are latched in order and supplied to the column decoder 12.
  • the column 'decoder 12' decodes the column address Ai 'supplied from the column address notch CAB and outputs the timing of the rising edge of the output of the AND circuit 7 described above. Drive the write and read column select lines CLW or CLR.
  • the column decoder 12 selects one of the write and read column select lines CLW and CLR according to whether or not the externally supplied write enable WE signal is valid. Drive.
  • the timing for driving the word line and the timing for driving the column select lines CLW and CLR for writing and reading are almost the same.
  • the memory cell array 11 having the configuration of FIG. 4 is controlled, and the voltages on the bit lines BL i, T i before being amplified by the sense amplifier SA are read via the data bus lines DB j, DB j Control.
  • FIG. 9 shows a configuration example of the data bus amplifier DBA and a data latch circuit connected to the output side of the data bus amplifier DBA.
  • the data bus amplifier 21 is formed by a known differential amplifier used in a conventional data bus amplifier, and the data latch circuit is composed of two NAND circuits 22 and 2. It is composed of 3 and changes o
  • FIGS. 11A to 11G show waveforms and timings of signals at the time of data reading in the configuration of FIG. 11, and FIGS. 11A to 11G show the signal at the time of data reading in the configurations of FIGS. 4, 8, and 9. It shows more detailed waveforms and timing.
  • V cc 3.3 V
  • V th 0.7 V
  • the address change detection circuit 9 in FIG. 9 detects this change and outputs an ATD pulse. in response to this, from the click lock generating circuit CG 5, as shown in FIG. 1 IB, the rising time t 3 in the example of Jo Tokoro width pulse (FIG. 1 1 B, at time t 6 Is output).
  • the word line drive pulse which is the input of the AND circuit 7 and the output of the OR circuit 6 (the clock generation circuit CG in the example of this timing diagram) when the H level in accordance with the output of 5) becomes the H level (at time t 4 in the example of this type Mi ring diagram), the output of the aND circuit 7 becomes H.
  • the column 'decoder 12' becomes a read column selection line corresponding to the column address applied from the column address' buffer 8 to the column 'decoder 12'. Set the CLR or write column select line CLW to H level.
  • the column ⁇ decoder 12 is applied with a write enable signal WE for controlling the writing power of the dynamic RAM and whether to perform the reading.
  • the column decoder 12 drives the write column select line CLW or the read column select line CLR.
  • the reading time since the reading time is shown, when the output of the AND circuit 7 becomes H, the reading column selection line CLR is driven, and the configuration of FIG.
  • the transistors Q 6 and Q 7 become 0 N.
  • Bit line tiger Njisuta Q 8 "you and Q 9" to receive the voltage of BLi you and TT to the gate terminal of bit lines BLi, but to amplify the voltage on the BLi, when this, still cell Nsuanpu SA Is not driven, the voltage on the bit line is, for example, BL 1 is 1.3 V, and
  • the data bus amplifier 21 which is a differential amplifier Detects the difference current flowing in the data bus lines DB 1 and DB 1, and in the above case, the voltage of the output N 2 of the data bus amplifier 21 in FIG. 9 drops.
  • transistors Q 3 and Q 3Z at the input stage of the data bus amplifier 21 supply current to the data bus lines DB 1 and 1ST.
  • the transistors Q 31 and Q 3Z is because fulfill transistors Q 3 and Q ⁇ features of FIG. 4, when the data bus amplifier DBA has the configuration of FIG. 9 in the configuration of Figure 4, preparative La Njisuta Q 3 and Q 4 and the high voltage source V cc is unnecessary.
  • these transistors, preparative La Njisuta Q B "and Q," of Figure 4 but parasitic wiring resistance exists between the Figure 1 As shown between 1 and or / 5, the data bus line DB1 corresponding to the lower bit line of the memory cell output voltage also recovers after an instantaneous drop.
  • the voltage at L 1 further decreases, and the corresponding transistor Q 14
  • the transistor Q is cut off and the current stops flowing on the data bus line DB1 side.
  • the voltage of the data bus line DB 1 increases toward V cc —V th .
  • the outputs N 1 and N 2 of the data bus amplifier 21 are controlled by the current flowing through the data bus line DB 1, "DTT.
  • the voltage of the data bus line DB 1 becomes V cc — Return ( Figure 11 of 1H).
  • the column decoder is driven to select the column for reading without waiting for the amplification of the bit line voltage by the sense amplifier.
  • the digital data of the memory cell is read based on the voltage difference between the pair of data bus lines, which is reflected in the voltage on the corresponding pair of data bus lines. Therefore, since the data can be read without waiting for the amplification of the bit line voltage by the sense amplifier, the data read time is greatly reduced.
  • a predetermined resistance g La Njisuta Q 3 and Q 4 in FIG. 4, or collected by transistors Q 31 and Q 32 in FIG. 9 is the current through the supply
  • the voltage on the bit line pair is immediately amplified by the transistors "and 'without waiting for the sense amplifier to amplify the bit line voltage to correspond to the bit line pair. This is reflected in the voltage on the pair of data bus lines, which reads the digital data.
  • FIG. 12 shows the configuration of another embodiment of the dynamic RAM of the present invention.
  • the configuration in FIG. 12 employs a so-called shared sensing configuration, in which the left and right memory cell arrays MCA 1 ′ and MCA 2 share the sense amplifier SA in each row. Therefore, block selection lines B1 and B2 are provided to control which of the right and left memory cell arrays is selected. Block select lines B1 and B2 are read as the memory cell side of each bit line. Door between the out Roh write control circuit side La Njisuta Q 3 3 ' ⁇ Q 3 6 ' and Q 3 7 ' ⁇ Q 4. And controls whether or not one of the right and left memory cell arrays is connected to the corresponding read Z write control circuit side. Also, the write column select line CLW 'and read column select line CLR'
  • the data bus lines DB j and DB j are the bit lines BL 1 of the upper and lower columns, respectively.
  • each of BL 1, BL 2, and BL 2 It is provided for each of BL 1, BL 2, and BL 2.
  • the left and right memory cell arrays MCA 1 ′ and MCA 2 ′ share the sense amplifier SA of each column, and two pairs of read and write column select lines CLW and CLR are used simultaneously.
  • the number of column select lines remains the same as in the conventional configuration shown in Fig. 2 even if it is divided into one for reading and one for writing.
  • FIG. 13 shows a modification of the configuration of FIG. 12, in which data bus lines DB 1 W and DB 1 W for data writing and data bus lines DB 2 R and DB 2 R for data reading are shown. And each bit line BL i
  • BL i is provided separately for each pair, and these are
  • FIG. 14 shows a further modification of the configuration of FIG. 13.
  • the data read data bus lines DB 2, DB 2 of FIG. Bus amplifiers A1 and A2 are connected between bus lines GDB2 and GDB2.
  • a signal read from the data bus line is provided to amplify the signal.
  • the data bus line is driven by a strong write amplifier WA to connect the data bus line with the global data bus line.
  • a preamplifier is considered unnecessary, it may be provided in this case.
  • FIG. 15 shows a further modification of the configuration of FIG. 13.
  • a switching transistor ST is provided at the connection point with the GDB1, GDB1, GDB2, and GDB2.
  • G— Connect to D ⁇ ⁇ , GDB 2, GD ⁇ ⁇ 2 and connect the data bus lines DB j, DB j corresponding to the other (not accessed) four pairs of bit lines BLi, BLi to the global data bus Line GDB 1

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Description

明 細 書 データ読み出し完了タイ ミ ングを早めた ダイナ ミ ック RAM 技術分野
本発明は、 大容量の半導体記憶装置、 特に、 ダイ ナ ミ ック ランダム · アク セス · メ モリ （ D RAM) に関し、 更に、 ダ イ ナ ミ ック · ラ ンダム ' アクセス · メ モリ の制御信号発生回 路に関する。
半導体記憶装置は大容量になると、 ビ ッ ト線 （列） を分割 し、 その各々にセ ンスアンプを設けて分割セルアレー構造を とるものがある。 本発明は、 データの読み出しおよび書き込 み時におけるビ ッ ト線とデータバス線との間の信号伝達制御 および、 この制御を行うための制御信号のタイ ミ ングに係る ものである。 背景技術
図 1に分割セルア レー形式のダイ ナ ミ ック RAMの一例を 示す。 本例ではメ モ リ セルア レー M CAは M CAm ( m = 1 〜 4 ) の 4つに分割され、 各メ モ リ セルア レー M CAmの各 列毎に 1対のビ ッ ト線 BLi , ΒΓΓ" ( i = 1 , 2 , · · · ) が 接続され、 これらの対のビ ッ ト線 BLi , III "の間にはセ ンス ア ンプ S Aが接続され、 各対のビ ッ ト線 BLi , Π—の各線に は、 各メ モ リ セルア レー M CAm毎に設けられた 1対のデー タバス線 DB j , ΜΤのそれぞれ対応する 1 つの線が接続され る。 また、 各対のデータバス線 DB j , Tには、 データバス アンプ D B A、 書込みアンプ WA等が接続される。 各ビッ ト 線 BLi , III—は列選択スィ ツチ Qn ' ( n = 1 , 2 , ' · · ) によりそれぞれ対応するデータバス線 DB j , "BFTに接続する。 各ビッ ト線 BLi , BLi に対応する列選択スィ ツチの開閉は、 列選択線 C S L k ( k = l , 2 , · · · ) を通して与えられ る列デコーダ C Dの出力により、 各列毎に全てのメ モ リ セル ァレー M C Amに対して共通に行なわれる。
図 1 の構成の動作は周知の通りであるが、 概述すれば、 図 示しないワー ド線を選択すると、 選択ワード線に対応するメ モリセルの記憶データによる電圧がビッ ト線 BLi , ITT上に 現われ、 ビッ ト線 BLi , ΙΓΓ"上の電圧はセ ンスアンプ S Aに より増幅される。 例えば、 列デコーダ C Dが列選択線 CSL 1 を Hレベル （選択レベル） にすると、 列選択スィ ッチ Q t ' 〜QB ' がオンになり、 ビッ ト線 BLI , irT"〜BL4 , ITT"上 の電圧がデータバス線 DB 1 , TT〜DB4 , "ίΓ へ出力される。 これらのデータバス線上の出力はアンプ D B Aで増幅され、 そして 1 ビッ ト出力型なら 1組だけが選択されて外部出力と して得られる。 また、 このとき、 ビッ ト線 BL1 , Ιΰ~〜ΒΙ^ , 上の増幅された電圧は、 選択されたワー ド線に対応する メ モリ セルに印加され、 メ モリ セルの内容のリ フ レツ シュが 行われる。
書込みの場合は書込みア ンプ WAが動作し、 この出力がデ ータバス線 DB j , DB . 選択されてオンになった列選択スィ ツチ Q n ' 、 これらのオンになった列選択スィ ッチ Q n ' に よつてデータバス線 DB j , DB j に接続されるビッ ト線 BL i , 11 "を介して、 選択されたヮ一ド線に対応するメ モリ セルに 入り、 該メ モ リ セルに書込みが行われる。
なお分割メ モリ セルア レーでは、 各メ モ リ セルァ レ一 M C Aに列デコーダを置く方式もあるが、 これはスペースを要す るので、 図 1 の構成のように列デコーダは各 M C A mに共通 にし、 各 M C A mを通って延びる列選択線によって全ての M C A mの列選択をする方式が最近では主流になっている。
図 1 のように、 従来、 ダイ ナ ミ ック R A Mの列選択手段は, 列デコーダの出力をセルア レーの分割ブロ ックごとに置かれ ている列選択スィ ッチ Qに接続するものであった。 列選択ス ィ ツチはデータバス線 DB j , DB j とビッ ト線 BL i , BL i もし く はセンスア ンプ S Aを列デコーダの駆動によって接続し、 読出し動作時にはセンスアンプ S Aによってデータバス線に プリ チャージされた電荷を引き抜き、 データバス線 DB j , DB 丁の負荷素子に対して適当な出力信号を発生させる。 書込時 にはデータバス線 DB j , DB j に与えた大振幅によってセ ンス ア ンプを構成するフリ ップフロ ップ回路を駆動する。
たとえばメ モ リ セルア レー MCA 1 のビッ ト線 BL 1 , BL 1 に 接続されたメモリ セルの記憶データを読出す場合、 列デコー ダの駆動で列選択線 CSL 1が駆動され、 これによつて ' Q z ' がオンになり、 センスアンプ S Aとデータバス線 DB 1 が接続される。 ここで、 ワー ド線の駆動によって読み出 したいメ モ リ セルに接続されたビッ ト線 （例えば、 DB 1 ) の 他に、 該ビッ ト線と対になるビッ ト線 （例えば、 DB 1 ) をセ ンスアンプ S Aのもう一方の入出力端子に接続するのは、 セ ンスア ンプ S Aの 2 つの入出力端子間でビ ッ ト線の寄生容量 がバラ ンスするようにするためである。
データバス線は予め V c c— V t h ( V c cは電源電圧、 V t hは M〇 S ト ラ ンジスタのしきい値電圧でたとえば V c c = 5 V , V t h = 1 V ) 程度の電圧にセ ッ 卜されており、 セ ンスアンプ S Aは読出データの " 0 " " 1 " に応じて一方のデータバス 線の電位を引下げる。 ここに現れる電圧振幅は 0. δ V程度で ある。
一方、 書込みのときは、 データバス線 DB j , DB j に接続さ れた書込ア ンプ W Aがデータバス線に電源電圧いつばいの大 振幅を与えるので、 選択 （導通している） ' , Q z ' を 通じてセ ンスア ンプ S Aは書込データに応じて反転する。 選 択メ モ リ セルはセル内の ト ラ ンスフ ァ ゲー ト （ M 0 S トラ ン ジスタで、 そのゲー トはワード線） を通じて、 この電圧をセ ルのキ ヤ ノ、·シタに蓄える。
ここで、 従来の方式においては、 下記の 2つの問題があつ た。 これらの問題は、 実際にはタイ ミ ングをうま く調整する ことで現れないのであるが、 そのためには常にタイ ミ ングマ 一ジンをとつておく必要があるため、 メ モ リ のアク セスをあ る程度以上速く しょう とすると、 マージン不足で限界が生じ てしまう。
① セ ンスアンプが動作し始めてからある程度時間 （マー ジン） が経ってからでないと、 列選択線を駆動できない。 こ のマージ ンが不足する とセ ンスア ンプは誤動作する。 こ の理 由は、 セ ンスア ンプが動作しはじめた初期は、 ビ ッ ト線に生 じているメ モ リ セル出力 （約 200mV ) 電圧があまり増幅され ておらず、 こ の状態で列選択スィ ッチが導通してしま う と、 データバス線上にある電圧がセ ンスア ンプに入り 、 セ ンスァ ンプはその影響で動作が不安定になつてしまうためである。 このため、 セ ンスア ンプが動作してから 15〜20ns後に列選択 ス ィ ツチを駆動する。 従来方式ではこ のタ イ ミ ングマージ ン が必要である。
② 書込みを行ったあとはデータバス線上に大振幅が残つ ているので、 これを完全にリ セ ッ ト してからでないと読出し 時にセ ンスア ンプは前の書込データの影響を受けて誤動作す る。
以上のことから、 上記のダイ ナ ミ ック R A Mではセ ンスァ ンプ動作初期の不安定な時期にデコーダを動作させることが できず、 アクセス高速化に限界があった。
日本国特開昭 5 9—1 0 6 9 2号においては、 書き込み 用の列選択線 C L Wと読み出し用の列選択線 C L Rとを別々 に設け、 ダイ ナ ミ ック R A Mにおいてビッ ト線とデータバス 線とを ト ラ ンジスタを介して接続する例が示されている。 図 2 は、 図 1 と同じように複数のメ モ リ セルア レーからなるダ ィ ナ ミ ッ ク R A Mの、 1 つのメ モ リ セルア レーの 1 つの列に ついての構成を示すものであり、 また、 ビッ ト線の対 BL i ,
BL i に接続される複数のメ モ リ セルのう ち 1 つのメ モ リ セル のみを示している。 図 2の構成においては、 書き込み用列選 択線 C L Wと読み出し用列選択線 C L Rとが独立に設けられ ており、 書き込み時には、 ビッ ト線の対 BLi , BLi とデータ バス線の対 DB j , DB j との間に接続される トランジスタ Q！ および Q2 を書き込み用列選択線 C L Wを介して与えられる 書き込み用列選択信号が制御するこ とによってビッ ト線の対 BLi , HT—とデータバス線の対 DB j , とが接続され、 読 み出し時には、 データバス線の対 DB j , DB j に各々のソース 端子を接続する トランジスタ G および Q7 を、 読み出し用 列選択線 C L Rを介して与えられる読み出し用列選択信号が 制御する。 トラ ンジスタ Q ί> および Q 7 の ドレイ ン端子には それぞれトランジスタ Q8 および Q9 のソース端子が接続さ れ、 トランジスタ Q8 および Q9 のゲー ト端子はそれぞれビ ッ ト線の対 BLi , BLi の各線に接続されている。
読み出しの前には、 ト ラ ンジスタ Q3 および Q4 を介して 電源 V c cからデータバス線 DB j , DB j に電荷がプリチャージ され、 データバス線 DB j , "0Έ を所定の電圧に保持して トラ ンジスタ Q 3 および Q 4 が 0 F Fされる。 そして、 ワー ド線 W Lを Hとすることにより トランスファゲー ト Qc を導通状 態にしてメモリ セルのキャパシタ Cに記憶された 1ビッ トの データに応じた電圧が、 該キャパシタに接続されたビッ ト線 BLi または TF上に現れる。 図 2においては図示しないしな いが、 ビッ ト線 1ΓΓ"側に接続されるメ モリ セルの構成も、 ビ ッ ト線 BLi 側に示されるものと同様である。
上記のビッ ト線 BLi , BLi の対上に現れた電圧はセンスァ ンプ S Aに印加され、 1 5〜 2 0 n s の時間で徐々に増幅さ れる の増幅された電圧は ト ラ ンジスタ Q8 および Q9 の ゲー ト端子に印加される。 これにより、 ビ ッ ト線 BLi , BLi の対にそれぞれ接続されたメ モ リ セルに記憶された電圧に応 じて、 ト ラ ンジスタ Q 8 および Q <) の一方のみが 0 Nとなる, こ こで、 上記の読み出し用列選択線 C L Rを介して与えられ る読み出し用列選択信号を Hとする こ とによ り、 ト ラ ンジス タ Q6 および Q 7 が 0 Nとなり、 上記の ト ラ ンジスタ Q 8 お よび Q 9 のう ち 0 Nとなった方に接続されるデータバス線に プリ チヤ一ジされた電荷が低電圧源 V ss側に引き抜かれる。 こ う して、 電荷が引き抜かれた側のデータバス線の電圧が低 下し、 このデータバス線 DB j , DB j の対の差電圧がデータバ スア ンプ D B Aにて増幅されラ ツチされる こ とにより、 メ モ リ セルに記憶された 1 ビ ッ 卜 のデータが検出される。
図 3 A〜 3 Hは、 図 2の構成におけるデータ読み出しのタ ィ ミ ングを示すものである。
R A S信号が無効 （ H ) である間 （図 3 B ) に、 ト ラ ンジ スタ Q3 , Q 4 , および， Q5 のゲー トに与えられるゲー ト 電圧 0 R が V ccとなる （図 3 A ) こ とにより、 これらの ト ラ ンジスタ Q 3 および Q 4 が 0 Nとなり、 これらの ト ラ ンジス タ Q3 および Q4 を通って、 高電圧源 Vccよりデータバス線
DB j および DB j に電流が供給され、 データバス線 DB j および Tが充電 （プリ チャージ） される （図 3 H ) 。 こ のプリ チ ヤージの後、 ト ラ ンジスタ Q 3 , Q4 , および， Q 5 のゲー 卜に与えられるゲー ト電圧 <* R は 0 Vに戻され、 ト ラ ンジス タ Q3 , Q4 , および， Q5 は全て O F Fされる。 こ う して データバス線 DB j および DB j は、 高電圧 V c cにプリ チヤ一ジ されたまま、 高電圧源 V ccからも、 および、 互いに相手のデ ータバス線 DB j からも、 それぞれ絶緣された状態となる。 こ の状態で、 ワー ド線 W Lが駆動される （図 3 C ) と、 このヮ 一ド線 W Lをゲー ト端子に接続する ト ラ ンジスタ Qc が 0 K となり、 トラ ンジスタ Q c を介して該キャパシタ Cに接続さ れるビ ッ ト線 BLiの電圧が、 メ モ リ のキ ャパシタ Cの端子電 圧の影響で、 例えば、 約 1 0 O m V低下する （図 3 E ) 。 こ の時点で、 セ ンスア ンプ S Aに供給される電源電圧 B が V c とされる （図 3 D ) ことにより、 ビッ ト線 BLiの電圧 （高電 圧 V ccからのずれ） が増幅され始める （図 3 E ) 。 この増幅 された電圧は トラ ンジスタ Q 8 および Q 9 のゲー ト端孑に印 加される、 ビッ ト線 BLi , BLi の対にそれぞれ接続されたメ モリ セルに記憶された電圧に応じて、 トランジスタ Q B およ び Q9 の一方のみが O Nとなる。 このビッ ト線 1ΓΓの電圧が 充分増幅された時点で、 読み出し用列選択線 C L Rが Hレべ ルにされることにより、 図 2の構成の トラ ンジスタ Q6 およ び Q 7 が 0 Nとなり、 上記の トラ ンジスタ Q 8 および Q 9 の うち 0 Nとなった方に接続されるデータバス線にプリチヤ一 ジされた電荷が低電圧源 Vss側に引き抜かれる。 こう して電 荷が引き抜かれた側のデータバス線の電圧が低下し （図 3 H ) このデータバス線 DB j , DB j の対の差電圧がデータバスァ ン プ D B Aにて増幅されラ ッチされることにより、 メ モリセル に記憶された 1 ビッ トのデータが検出される。
このように、 図 2の構成によっても、 前述の①、 セ ンスァ ンプが動作し始めてからある程度時間 （マージン） が経って からでないと、 列選択線を駆動できないという問題があり、 さ らに、 ②、 書込みを行ったあとはデータバス線上に大振幅 が残っているので、 これを完全にリ セ ッ ト してからでないと 読出し時にセ ンスアンプは前の書込データの影響を受けて誤 動作するという問題は解決されておらず、 ァクセス高速化に 限界があった。 発明の開示
本発明の目的は、 ワー ド線の活性化から短時間でメ モ リ セ ルに記憶されたデータを読み出すことを可能にし、 また、 書 込み時のデータバス残留電圧の影響をセ ンスアンプが受ける ことがないようにする、 ビッ ト線とデータバスとの間の信号 伝達機能を有するダイ ナ ミ ック R A Mを提供することを目的 とするものである。
本発明によれば、 ビッ ト線が接続されたセ ンスアンプと、 データバス線と、 該ビッ ト線上に生じた電圧変化に応じて、 該データバス線の電圧を変化させる読み出し電圧出力手段と を有し該読み出し電圧出力手段の活性化の後に、 セ ンスア ン プを活性化することを特徴とするダイ ナ ミ ック R A Mが提供 される。
更に、 本発明によれば、 4 々 1 ビッ トのディ ジタルデータ を端子電圧として記憶する少な く とも 1 つのメ モ リ セルのキ ャバシタと、 少な く とも 1 つのメ モ リ セルに対応して設けら れる ビ ッ ト線と、 前記メ モ リ セルのキ ヤバシタの各々 に対応 して設けられ、 該メ モ リ セルのキ ャパシタ の端子と、 該メ モ リ セルに対応するビッ ト線との電気的接続/非接続を制御す るゲ一 ト手段と、 各々が、 少なく とも 1つのビッ ト線に対応 して設けられ、 該各々に対して、 所定の抵抗を介して、 所定 の電源から電流が常時供給される、 少なく とも 1 つのデータ バス線と、 前記ビッ ト線の各々に対応して設けられ、 該ビ 'ノ ト線に対応するデータバスに電流入力端子を接続し、 該ビッ ト線上に生じた電圧変化に応じて、 該データバスの電圧を変 化させる読み出し電圧出力手段とを有してなることを特徴と するダイ ナ ミ ック R A Mが提供される。 図面の簡単な説明
図 1 は、 従来のダイナミ ック R A Mにおけるデータの書き 込み、 および、 読み出しのための構成の 1例を示す図、 図 2 は、 従来のダイ ナ ミ ック R A Mにおけるデータの書き 込み、 および、 読み出しのための構成の 1例を示す図、
図 3 A〜3 Hは、 図 2の構成におけるデータ読み出しのタ ィ ミ ングを示す図、
図 4 は、 本発明の実施例の構成を示す図、
図 5 は、 図 4の構成の 1変形を示す図、
図 6 は、 図 2の構成において、 従来のリ一ド · モディ ファ ィ · ライ トを行うタイ ミ ングを示す図、
図 7 は、 図 4の構成において、 リード · モディ ファイ · ライ トを行うタイ ミ ングを示す図、
図 8 は、 図 2のような構成のダイナミ ック R A Mの全体構 成を、 前述のような制御を行うための制御信号を発生する制 御回路の構成と共に示す図、
図 9 は、 図 4 のデータバスアンプ D B Aおよびデ一タラ ッ チ回路の構成例を示す図、
図 1 0 A〜 1 0 I および図 1 1 Α〜 1 ΐ Γは、 本発明の実 施例のタ イ ミ ングを示す図、 そして、
図 1 2、 図 1 3、 図 1 4、 および、 図 1 5 は、 本発明の実 施例の変形例を示す図である。 発明を実施するための最良の形態
図 4 は、 本発明の第 1 の実施例の構成を示すものである。 図 4においても、 図 2におけると同様に、 図 1 と同じように 複数のメ モ リ セルア レーからなるダイ ナ ミ ック R AMの、 1 つのメ モ リ セルァ レーの 1 つの列についての構成を示すもの であり、 また、 ビッ ト線の対 BLi , BLi に接続される複数の メモリ セルのう ち 1対のメ モリセルのみを示している。 図 4 の構成において、 図 2 と同じ符号で示される構成要素は、 図 2 の構成におけると同様に機能するものである。
図 4 の構成においては、 図 2の従来の構成と異なり、 デ一 タバス線の対 DB i , DB i は、 共に、 常時一定の抵抗を与える ト ラ ンジスタ Q3 ' および Q4 ' を介して高電位電源 V ccに 接続され、 高電位電源 V ccからの電流の供給を受けている。 すなわち、 図 4 の構成においては、 読み出しの前にデータバ ス線 DB j , DB j をプリ チャージすることはない。
図 4 の構成においても、 書き込み用列選択線 C L Wと読み 出し用列選択線 C L Rとが独立に設けられており、 書き込み 時には、 ビッ ト線の対 BLi , BLi とデータバス線の対 DB j
DB j との間に接続される ト ラ ンジスタ Q , および Q z を書き 込み用列選択線 C L Wを介して与えられる書き込み用列選択 信号が制御するこ とによ ってビ ッ ト線の対 BLi , ΓΓとデ一 タバス線の対 DB j , DB j とが接続され、 読み出し時には、 デ ータバス線の対 DB j , DB j に各々のソース端子を接続する ト ラ ンジスタ Q6 および Q7 を、 読み出し用列選択線 C L Rを 介して与えられる読み出し用列選択信号が制御する。 トラ ン ジスタ Q 6 および Q 7 の ド レイ ン端子にはそれぞれ ト ラ ンジ スタ Q8 " および Q9 " のソース端子が接続され、 トラ ンジ スタ Q 8 " および Q 9 " のゲー ト端子はそれぞれビッ ト線の 対 BLi , BLi の各線に接続されている。
読み出しの際には、 目的のメモリ セルに接続されるワー ド 線 W L t または W L Z を Hとして、 対応する ト ラ ンスファゲ ー ト QC1または QC2を導通状態にすることにより、 メ モリセ ルのキ ャパシタ C 1または C 2に記憶された 1 ビッ トのデ一 タに応じた電圧がビッ ト線 BLi または BLi 上に現れる
上記のビッ ト線 BLi , BLi の対上に現れた電圧は、 センス アンプ S Aに印加されると同時に、 ト ラ ンジスタ QB " およ び Q9 " のゲー ト端子に印加される。 トラ ンジスタ Q8 " お よび Q9 " のう ち、 Hレベルの電圧を記憶する側のメ モリ セ ルに接続されるビッ ト線の電圧をゲー ト端子に印加される方 の ト ラ ンジスタの Q 8 " または Q , " のソース ' ド レイ ン問 抵抗は、 上記のワード線 W L i または W L 2 を Hとしたとき から徐々に低下し、 読み出し用列選択線 C L Rを介して与え られる読み出し用列選択信号が Hとすれば、 これに応じて、 この ト ラ ンジスタに接続される側のデータバス線のデータバ ッ ファ D B A入力点における電圧が低下する。 この電圧低下 により発生した、 このデータバス線 DB j , DB j の対の差電圧 がデータバスア ンプ D B Aにて増幅されラ ツチされ、 メ モ リ セルに記憶された 1 ビッ トのデータが検出される。 すなわち ワー ド線 W L , または W L 2 を Hとするタイ ミ ングと読み出 し用列選択線 C L Rを介して与えられる読み出し用列選択信 号を Hとするタイ ミ ングとの遅い方に応答して、 データバス 線のデータバッ ファ D B A入力点に、 メ モリ セルに記憶され た 1 ビッ トのデータに対応する差電圧が現れ、 これがデータ バッ ファ D B Aにて検出される。
尚、 図 4の構成において、 ト ラ ンジスタ Q 8 〃 および Q 9 ' の伝達コ ンダクタ ンス g m を （特に、 セ ンスア ンプ S Aを構 成する ト ラ ンジスタ Q17および Q の伝達コ ンダクタ ンス g . より ） 大き く すると、 ビッ ト線 BLi , BLi —の電圧に応じたデ ータバス線 DB j , DB j の駆動がより高速化され、 ダイ ナ ミ ツ ク R A Mのアクセス速度のより大きな向上が計られる。 また セ ンスアンプ S Aの ト ラ ンジスタ Q17および Q1 Bの伝達コ ン ダクタ ンス g m が余り大き く なり過ぎる と、 セ ンスア ンプの フ リ ッブフ口 ップ回路が反転しな く なるため、 データの書き 込みが困難になる。
図 4 の構成においては、 セ ンスアンプ S Aは、 メ モ リ セル のデータを読み出した後に、 図 2の構成におけると同様にし てメ モリ セルの内容のリ フ レ ッ シュするため、 および
込み時に、 書込みア ンプ W Aからデータバス線 DB j , DB j を 介してビッ ト線 BL i , BL i に出力される書き込みデータに対 応する電圧を増幅してメ モ リ セルに書き込むためにのみ使用 される。 すなわち、 図 4 の構成においては、 ビッ ト線 BL i ,
BL i 上の電圧がセンスアンプ S Aによつて増幅される前に、 データバス線 DB j , DB j を介してデータバッファ D B Aにて 検出される。 尚、 図 4において、 S A Pおよび S A Nは、 そ れぞれ、 セ ンスア ンプ S Aに供給される高電圧供給線および 低電圧供給線を示すものである。
尚、 図 5に示されるように、 図 4の トラ ンジスタ Q 8 " お よび Q 6 の直列接続、 および、 トラ ンジスタ C " および Q 7 の直列接続において、 これらの トラ ンジスタの接続順序を入 れ換えてもよい。
一方、 読み出し時に、 プリ チャージされたデータバス線 DB j , DB j の一方から電荷が引き抜かれたことを検出する図 2 の従来構成においては、 ビッ ト線 BL i , 上の電圧がセン スアンプ S Aによって増幅された後でないと、 センスアンプ S Aの出力が安定しないため、 読み出し用列選択線 C L Rを 介して与えられる読み出し用列選択信号を Hとしてビッ ト線
BL i または BL i 上の電圧の変化をデータバス線 DB j または 丁に出力させることはできない。 前述のように、 セ ンスア ン ブ S Aによるビッ ト線 BL i または BL i 上の電圧の増幅には、 例えば、 1 5〜 2 0 n s の時間が必要である。 したがって、 図 4の構成によれば、 図 2の構成に比較して、 データ読み出 しに要する時間を大幅に短縮することができる。
図 6 は、 図 2 の構成において、 従来のリ ー ド · モディ ファ ィ · ライ トを行う際の読み出し用列選択線 C L R上の読み出 し用列選択信号、 および、 書き込み用列選択線 C L Wを介し て与えられる書き込み用列選択信号のタイ ミ ングを示すもの である。 図 6 に示されるように、 従来構成によれば、 読み出 し用列選択線 C L R上の読み出し用列選択信号は、 ビッ ト線 の対 DB j , DB j 上の差電圧のセンスアンプ S Aによる増幅が 行われた後に、 この増幅されたビッ ト線の対 DB j , DB j上の 差電圧をデータバス線 DB j , DB j を介して検出するまで Hに 維持する必要があり、 書き込み用列選択線 C L Wを介して与 えられる書き込み用列選択信号の活性化は、 この後で行う こ とになる。 これに対して、 図 4 の構成によれば、 従来のリー ド - モディ ファ イ ' ライ 卜と同様の、 データ読み出しに続く 書き込み行うためには、 図 7に示されるように、 読み出し用 列選択線 C L R上の読み出し用列選択信号を印加した後は、 センスアンプ S Aによる増幅を待つことなくデータの読み出 しを完了することができるので、 この読み出し完了後、 直ち に （図 7 の t z ) 、 書き込み用列選択線 C L Wを介して与え られる書き込み用列選択信号を Hにしてデータの書き込みを 開始することができる。 尚、 この場合、 書き込み用列選択信 号を H した時に、 このダイ ナ ミ ック R A Mに供給するライ ト ィ ネーブル信号 W Eも無効から有効に切り換える。 こ う して、 リー ド · モディ ファ イ · ライ ト処理を高速化することができ る。 図 8 は、 図 2 のような構成のダイ ナ ミ ッ ク R AMの全体構 成を、 前述のような制御を行うための制御信号を発生する制 御回路の構成と共に示すものである。
図 8 において、 1 , 2 , 3 , 4， および， 1 0 はク ロ ック 発生回路、 5 はロウ ' ア ド レスバ ッ フ ァ R A B、 6 は O R回 路、 7 は A N D回路、 8 はコ ラム ' ア ド レスバ ッ フ ァ C A B、 9 はア ド レス変化検出回路、 1 1 は、 メ モ リ セルア レー、 1 2 はコ ラム · デコーダ、 1 3 はロウ · デコーダ、 1 4 はセ ン スア ンプ、 そ して、 1 5 はセ ンスア ンプ駆動 ト ラ ンジスタで ある。
外部から印加された R A S (ロウ · ァ ド レス · ス トローブ） ク ロ ックは、 ク ロ ック発生画路 C G 1 にてチップ内ク ロ ック R A Sに変換される。 このチップ内クロ ックは、 クロ ック発 生画路 C G 2'および C G 4、 および、 ロウ · ア ド レスバッ フ ァ R A Bに印加される。
ロウ ' ア ドレスバッファ R A Bには、 図示しない C P U力、 らのロウ · ア ドレス Ai が印加されており、 ロウ . ア ド レス Ai は、 この R A Sクロ ックが有効になる （立ち上がる） タ イ ミ ング （ t。 ) でロウ ' ア ドレスノ ツファ R A Bにラ ッチ される。 ラ ッチされたロウ · ア ド レス Ai は、 ロウ - デコ一 ダ 1 3 に供給される。 ロウ ' デコーダ 1 3 は、 ロウ · ァ ドレ ス Ai をデコー ドする。
一方、 クロ ック発生回路 C G 2 は、 上記の R A Sク ロ ック を受けると、 にて立ち上がるワー ド線駆動パルスを出力 する。 このヮー ド線駆動パルスは、 ロウ ' デコーダ 1 3およ び A N D回路 7 の一方の入力に印加される。 ロウ ' デコーダ 1 3 は、 上記のワー ド線駆動パルスの立ち上がりに同期して、 上記のロウ · ア ドレス A i をデコー ドした出力に従ってメ モ リセルア レー 1 1 の前記ワー ド線 （図 4 ) を躯動する。
ク ロ ック発生回路 C G 2 の出力は、 さ らに、 実際のメ モ リ セルア レー 1 1 内におけるワー ド線駆動の際の遅延をシユ ミ レー トするためのヮー ド線シュ ミ レータを介してク 口 ック発 生回路 C G 3にも供給される。 ク ロ ック発生回路 C G 3 は、 このヮー ド線シュ ミ レータによって遅延されたク 口 ック発生 回路 C G 2 の出力の立ち上がりに応じて立ち上がるセ ンスァ ンプ駆動パルス （図 8では t 5 で立ち上がる） を出力する。 このセ ンスア ンプ駆動パルスによって、 セ ンスア ンプ駆動 ト ラ ンジスタ 1 5が駆動されて、 前記高電圧供給線 S A Pおよ び低電圧供給線 S A Nを介してメ モ リ セルア レー 1 1 のため のセ ンスア ンプ 1 4に電力が供給され、 セ ンスア ンプ S A力 駆動される。
ダイ ナ ミ ック R AMの一般的な規格に従って、 ァ ドレスバ スからは、 始めに、 ロウ * ア ドレス Ai が供給され、 一定の 時間の後、 （単数または複数の） コ ラム ' ア ドレス Ai ' が 順に供給される。 一般に、 ア ドレスバスから供給されるア ド レスの値の変化はァ ドレス変化検出回路 9によって検出され、 この検出の度に、 ア ドレス変化検出回路 9からは A T Dパル スが出力される。 この A T Dパルスは、 ク ロ ック発生回路 C G 5にてそのパルス幅が広げられた後、 0 R回路 6 の一方の 入力端子に印加される。 図 8においては、 八丁 0パルスは 13 に立ち上がるものとして示されている。
ところで、 ロウ ' ア ド レス Ai と続いて供給される最初の コ ラ ム ' ア ド レス A i ' とが一致する場合には、 こ のロウ · ア ド レス A i から最初のコ ラム ' ア ド レス A i ' への変化は ァ ド レス変化検出回路 9によっては検出されないので、 上記 の一定の時間の経過を検出するためにクロ ック発生回路 C G 4が設けられている。 すなわち、 ク ロ ック発生回路 C G 4 は- 上記の一定の時間に対応して、 上記の R A Sク ロ ックの立ち 上がり t。 から所定の時間後の t 2 にて立ち上がるコ ラム · ァ ド レス取り込みパルスを出力する。 .こ のコ ラ ム . ァ ド レス 取り込みパルスは、 0 R回路 6の他方の入力端子に印加され る。 こう して、 0 R回路画路 6からは、 ア ド レスバスから供 給されたア ド レスの変化、 または、 ロウ . ア ド レス A i から 最初のコ ラム · ア ド レス Ai ' への変化のタ イ ミ ングで立ち 上がるパルスが、 コ ラム . ア ド レス A i ' を取り込むべきタ イ ミ ングを与えるバルス として出力されて、 A N D回路 7の 他方の入力端子に印加される。 AN D回路 7 は、 コ ラム * ァ ド レス Ai ' が取り込むべきタイ ミ ングをワード線駆動のタ ィ ミ ングに比較して早く なり過ぎないようにするために設け られたもので、 AN D回路 7 の出力は、 コラム . デコーダ 1 2に対して、 コラム · ァ ドレスを取り込むタイ ミ ング信号
(コ ラム · ゲー ト駆動パルス） として与えられる。
コ ラ ム · ァ ド レスバッ フ ァ C A Bは、 外部から供給される
C A S (コラム ' ア ド レス · ス トローブ） クロ ックを受信し た後、 上記のァ ドレス変化検出回路 9を介してァ ドレスバス から供給されるコ ラ ム · ァ ド レス A i ' を順にラ ツ チ してコ ラム ' デコーダ 1 2 に供給する。 コ ラム ' デコーダ 1 2 は、 コ ラ ム · ァ ド レスノ ツ フ ァ C A B から供給されたコ ラム · ァ ド レス A i ' をデコー ドして、 上記の A N D回路 7 の出力の 立ち上がりのタイ ミ ングで、 前記書き込み用および読み出し 用の列選択線 C L Wまたは C L Rを駆動する。 ここで、 図示 しないが、 コ ラ ム ' デコーダ 1 2 は、 外部から供給されるラ ィ トイ ネーブル W E信号が有効か否かに従って、 書き込み用 および読み出し用の列選択線 C L Wおよび C L Rの何れかを 駆動する。
こ う して、 この実施例においては、 ワー ド線駆動のタイ ミ ングと、 書き込み用および読み出し用の列選択線 C L Wおよ び C L Rを駆動するタイ ミ ングとがほぼ同時になるように、 図 4 の構成を有するメ モリ セルァレー 1 1 を制御しており、 セ ンスアンプ S Aによって増幅される前のビッ ト線 BL i , T i 上の電圧がデータバス線 DB j , DB j を介して読み取られる ように制御している。
図 9 は、 前記データバスア ンプ D B A、 および、 該データ バスア ンプ D B Aの出力側に接続されるデータラ ツチ回路の 構成例を示すものである。 図 9に示されるように、 データバ スアンプ 2 1 は、 従来のデータバスアンプに使用されている 公知の差動アンプによって構成され、 また、 データラ ッチ回 路は、 2つの N A N D回路 2 2および 2 3によって構成され 恃る o
図 1 0 A〜 I は、 上に説明した図 4、 図 8、 および、 図 9 の構成における、 データ読み出し時の信号の波形およびタイ ミ ングを示すもの、 そして、 図 1 1 A〜Gは、 図 4、 図 8、 および、 図 9 の構成における、 データ読み出し時の信号のよ り詳細な波形およびタィ ミ ングを示すものである。
データバスの電位は、 例えば、 電源電圧 V c c = 3 . 3 Vと して、 データバスアンプ 2 1 の入力段の P M 0 S ト ラ ンジス 夕のしきい値レベルが V t h = 0 . 7 Vのときは、 初期状態に おいて、 V c c— V t h = 2 . 6 Vにリ セ ッ トされる。
図 1 1 Aに示すように、 ア ドレスバス上のア ドレス信号に 変化がある と、 すなわち、 ア ドレスバス上のア ドレス信号が- ロウ · ァ ドレスからコ ラム - ァ ドレスに変化したとき、 また は、 1 つのコ ラム · ァ ドレス力、ら别のコ ラム · ァ ドレスに変 化したときには、 図 9のア ドレス変化検出回路 9 は、 この変 化を検出して、 A T Dパルスを出力し、 これに応じて、 ク ロ ック発生回路 C G 5からは、 図 1 I Bに示されるように、 所 定の幅のパルス （図 1 1 Bの例では時刻 t 3 に立ち上がり、 時刻 t 6 に立ち下がる） が出力される。
他方、 時刻 t 。 に前述の R A S信号が L レベルとなる こと に応じて、 ク ロ ック発生回路 C G 2から出力されるワー ド線 駆動パルスは、 時刻 t , に立ち上がる （図 1 1 C ) 。 これに 応じて、 ロウ ' デコーダ 1 3 は、 ロウ ' ア ドレス ' ノ ッファ 5から自らに印加されるロウ · ア ドレスに対応するワー ド線 を駆動する。 これにより、 図 1 1 Fに示されるように、 この ワー ド線の電圧は上昇して、 H レベルとなる。 これにより、 このワード線 W Lをゲー ト端子に接続する ト ラ ンジスタ Q c が〇 Nとなり、 ト ラ ンジスタ Q c を介して該キャパシタ Cに 接続されるビッ ト線 BLiの電圧が、 メ モ リ のキャパシタ Cの 端子電圧の影響で、 例えば、 約 1 0 0 m V低下する （図 1 1
G ) 。 このビッ ト線 BLiおよび該ビッ ト線 BLiと対をなすビッ ト線 BL iの電圧は、 それぞれ、 ト ラ ンジスタ Q 8 " および Q 9 " のゲー ト端子に印加され、 ト ラ ンジスタ Q 8 " および Q9 " のソース ' ドレイ ン間の抵抗は、 それぞれ対応する ビ ッ ト線 BLiおよび該ビッ ト線 BLiの電圧に応じて低下する。 ところで、 図 1 1 Dに示されるように、 A N D回路 7 の入 力である、 ワー ド線駆動パルス、 および、 O R回路 6 の出力 (このタイ ミ ング図の例ではク 口 ック発生回路 C G 5 の出力 に応じて H レベルとなる） が共に H レベルとなる とき （この タイ ミ ング図の例における時刻 t 4 で） 、 A N D回路 7 の出 力は Hとなる。 これに応じて、 コラム ' デコーダ 1 2 は、 コ ラム · ア ドレス ' バ ッ フ ァ 8から該コ ラム ' デコーダ 1 2 に 印加されているコ ラム · ァ ドレスに対応する読み出し用列選 択線 C L Rまたは書き込み用列選択線 C L Wを H レベルにす る。 ここで、 図示しないが、 コラム ♦ デコーダ 1 2には、 ダ イナ ミ ック R AMの書き込みを行う力、、 読み出しを行うかを 制御するライ ト · ィネーブル信号 W Eが印加されており、 ラ イ ト · ィネーブル信号 W Eが有効か否かに応じて、 コ ラム ' デコーダ 1 2 は、 書き込み用列選択線 C L Wまたは読み出し 用列選択線 C L Rを駆動する。 こ こでは、 読み出し時につい て示しているので、 A N D回路 7の出力が Hとなるこ とによ り、 読み出し用列選択線 C L Rが駆動されて、 図 2の構成の ト ラ ンジスタ Q 6 および Q 7 が 0 Nとなる。 ビ ッ ト線 BLiお よび TTの電圧をゲー ト端子に受ける トラ ンジスタ Q8 " お よび Q9 " はビッ ト線 BLi , BLi 上の電圧を増幅するが、 こ のときは、 まだセ ンスアンプ S Aが駆動されていないので、 ビッ ト線上の電圧は、 例えば、 B L 1が 1. 3 V、 そして、
B L 1力く 1. 2 Vである。 ここで、 メ モリ セル出力電圧は 1 O O m Vとする。 すると、 ト ランジスタ Q8 " および Q9 は共に導通するが、 上記のビッ ト線上の電圧に応じた電流が データバス線 DB 1 , DB 1上に流れる。 差動アンプであるデ一 タバスアンプ 2 1 は、 上記のデータバス線 DB 1 , DB 1上に流 れる差電流を検出して、 上記の場合、 図 9のデータバスア ン プ 2 1 の出力 N 2の電圧が降下する。
図 9 の例では、 データバス線 DB 1 , 1STに電流を供給して いるのは、 データバスアンプ 2 1 の入力段の トランジスタ Q 3 , および Q3Zである。 （この場合、 トランジスタ Q31および Q3Z が、 図 4 の トランジスタ Q3 および Q< の機能を果たすので、 図 4の構成においてデータバスアンプ D B Aが図 9の構成を 有するときには、 ト ラ ンジスタ Q 3 および Q 4 および、 高電 圧源 Vccは不要である。 ） これらの トランジスタと、 図 4の ト ラ ンジスタ QB " および Q, " との間には寄生配線抵抗が 存在するが、 図 1 1 の orから /5の間に示すように、 メ モリセ ル出力電圧が低い側のビ ッ ト線に対応するデータバス線 DB 1 も瞬時低下した後回復する。
次に、 時刻 t 5 にてセンスアンプ S Aが駆動されると、
L 1 の電圧は更に低下し、 これに対応して トラ ンジスタ Q14 の大きい値以下になると、 ト ラ ンジスタ Q はカ ッ トオフし データバス線 DB 1側には電流が流れな く なる。 これにより、 データバス線 DB 1 の電圧は V cc— V thに向かって上昇する。 データバスアンプ 2 1 の出力 N 1 および N 2 は、 データバス 線 DB 1 , "DTTを流れる電流によって制御され、 データバス線 の電流がな く なるとデータバス線 DB 1 の電圧は V cc— に戻る （図 1 1 H の ） 。
時刻 t 6 にてコ ラム ' ゲー ト駆動パルスカ、' L となる （コ ラ ム . ゲー トの駆動が終わる） と、 ト ラ ンジスタ Q6 および Q は O F F し、 データバス線 DB 1 > DB 1'には電流が流れな く な るので、 データバス線 DB 1 の電圧も V cc— V thに向かって上 昇する。
以上述べたように、 本発明の実施例によれば、 データ読み 出し時には、 セ ンスアンプによるビッ ト線の電圧の増幅を待 つことな く、 コ ラム · デコーダを駆動して、 読み出し用列選 択線 C L Rを駆動して、 セ ンスア ンプによつて増幅される前 のビッ ト線の対における電圧を、 ト ラ ンジスタ Q 8 " および Q, " によって増幅して、 これらビッ ト線の対に対応するデ ータバス線の対上の電圧に反映させ、 これらデータバス線の 対における電圧差に基づいて、 メ モ リ セルのディ ジタルデー タを読み取る。 したがって、 セ ンスアンプによるビッ ト線の 電圧の増幅を待たずに読み取ることができるため、 データ読 み出し時間が大いに短縮される。
こ の時間短縮は、 図 2 の従来構成におけるように、 各セ ン スア ンプに接続される対のビ ツ ト線をヮー ド線駆動前にプリ チャージした後、 それぞれを電源からも、 互いに対の他から も絶緣状態にし、 その後、 セ ンスア ンプによって増幅された ビ ッ ト線の対の電圧によって駆動される ト ラ ンジスタ （図 2 の Q8 および Q9 の一方） によって、 一方のデータバス線の 電化を引き抜く構成では不可能であった。 図 2 の構成では、 セ ンスアンプによって増幅される前に読み出し用列選択線 C L Rを駆動しても、 セ ンスア ンプ自体が不安定になって、 ビ ッ ト線の対上の電圧を対応するデータバス線の対上に正し く 出力させることができない。
本発明においては、 対のデータバス線には常時、 所定の抵 抗 （図 4 の ト ラ ンジスタ Q 3 および Q 4 、 または、 図 9 の ト ランジスタ Q31および Q32) を介して電流が供給されており、 ビッ ト線の対の電圧は、 センスアンプによるビッ ト線の電圧 の増幅を待たずに、 直ちに、 ト ラ ンジスタ " および ' によって増幅されて、 これらビッ ト線の対に対応するデータ バス線の対上の電圧に反映され、 この電圧によって、 デイ ジ タルデータが読み取られる。
図 1 2 は、 本発明のダイナミ ック R AMの他の実施例の構 成を示すものである。
図 1 2 の構成は、 所謂シヱア ド · セ ンスァンブ構成をとる もので、 左右のメ モ リ セルア レー M C A 1 ' および M C A 2 において各列のセ ンスアンプ S Aを共用している。 そのため. プロ ック選択線 B 1および B 2を設けて、 右側と左側の何れ のメ モ リ セルァ レーを選択するかを制御している。 ブロ ック 選択線 B 1および B 2 は、 各ビッ ト線のメモリセル側と読み 出しノ書き込み制御回路側との間に ト ラ ンジスタ Q 3 3 ' 〜 Q 3 6 ' および Q 3 7 ' 〜 Q 4。 ' を有し、 右側と左側の何れかの メ モ リ セルア レーを、 対応する読み出し Z書き込み制御回路 側と接続するか否かを制御する。 また、 書き込み用列選択線 C L W ' および読み出し用列選択線 C L R ' によって同時に
2対の列ア ド レス BL 1 , BL 1 , BL 2 , BL 2を選択する。 更に データバス線 DB j , DB j は上側と下側の各列のビッ ト線 BL 1
BL 1 , BL 2 , BL 2毎に設けられている。 このように、 左右の メ モ リ セルア レー M C A 1 ' および M C A 2 ' において各列 のセ ンスア ンプ S Aを共用し、 1対の読み出しおよび書き込 み列選択線 C L Wおよび C L Rによつて同時に 2対の列のビ ッ ト線をア ク セスすることにより、 読み出し用および書き込 み用に分けても、 列選択線の数は、 図 2 の従来の構成と変わ らな く なる。
図 1 3 は、 図 1 2の構成の 1変形を示すものであり、 デー タ書き込み用データバス線 DB 1 W , DB 1 Wと、 データ読み出 し用データバス線 D B 2 R , D B 2 Rとを、 各ビ ッ ト線 BL i
BL i の対毎に別々に設けて、 さ らに、 これらを、 それぞれ、
2対のグロ一バルデータバス線 G D B 1 , G D B 1 , G D B
2 , G D B 2を介して、 書き込みア ンプ W Aおよびデータバ スア ンプ D B Aに接続している。
図 1 4 は、 図 1 3の構成の更なる変形例を示すものである < 図 1 4 の構成においては、 図 1 3 のデータ読み出し用データ バス線 DB 2 , DB 2 とデータ読み出し用グローバルデータバス 線 G D B 2 , G D B 2 との間にブリ アンプ A 1および A 2を 設けて、 データバス線から読み出される信号を増幅している , 一般に、 データ書き込み時には、 強力な書き込みア ンプ WA でデータバス線を駆動する ことにより、 データバス線とグロ 一バルデータバス線との間にプリ アンプは不要と考えられる が、 この場合に設けてもよい。
図 1 5 は、 図 1 3の構成の更なる変形例を示すものである 図 1 5 の構成においては、 図 1 3の構成のデータ書き込み 用データバス線 D B 1 W, D B 1 W—、 データ読み出し用デー タバス線 D B 2 R , D B 2 R各々のグロ一バルデータバス線
G D B 1 , G D B 1 , G D B 2 , G D B 2 との接続箇所にス イ ッチング ト ラ ンジスタ S Tを設けて、 アクセス時には、 図
1 3 に示されるような 4対のビッ ト線 BLi , BLi に対応する 構成を、 それぞれ選択するスイ ツチ制御信号 B S„ によって ァクセス対象となる 4対のビッ ト線 BLi , BLi に対応するデ ータバス線 DB j , DB j のみをグロ一バルデータバス線 G D B
1 , G— D Β Γ, G D B 2 , G D Β 2に接続するようにし、 他 の （アクセスしない） 4対のビッ ト線 BLi , BLi に対応する データバス線 DB j , DB j をグローバルデータバス線 G D B 1
G D B 1 , G D B 2 , G D B 2に接続しない （絶緣する） よ う にするものである。 これにより、 グローバルデータバス線 の寄生容量を小さ く して、 読み出しおよび書き込みの速度を 速める ことができる。

Claims

請 求 の 範
1. ビ ッ ト線 （ B L i , Β L i ) が接続されたセ ンスア ン プと、
データバス線 （ D B 1 , D B 2 ) と、
該ビッ ト線上に生じた電圧変化に応じて、 該データバス線 の電圧を変化させる読み出し電圧出力手段とを有し、
該読み出し電圧出力手段活性化後にセ ンスア ンプを活性化 することを特徴とするダイ ナ ミ ック RAM。
2. 前記読み出し電圧出力手段は、 前記ビッ ト線 （ B L i： Bし i ) 上の電圧を制御入力として受け、 該制御入力に応じ た電圧降下を前記データバス線上に生じさせるものである請 求項 1に記載のダイナ ミ ック R AM。
3. 前記読み出し電圧出力手段は、 電流制御端子を前記ビ ッ ト線 （ B L i , B L i ) に接続し、 電流入力端子を、 前記 データバス線に接続し、 電流出力端子を所定の電圧源に接続 する トラ ンジスタである請求項 2に記載のダイナミ ック RA M。
. 前記読み出し電圧出力手段の動作を制御する読出制御 手段 （ Q6 , Q7 ) を有する請求項 1に記載のダイ ナミ ック R AM。
5. 前記読出制御手段 （ C , Qv ) は、 読み出し制御線 ( C L R ) を介して印加される信号によって制御される請求 項 4に記載のダイナミ ック R A M。
6. 前記読み出し電圧出力手段 （ Q8 " , Q9 " ) の活性 化を制御する読出制御手段 （ C , Qv ) を有し、
前記読出制御手段 （ Q6 , Q7 ) は、 前記電流出力端子と 前記所定の電圧源との間に直列に接続される ト ラ ンジスタで ある請求の範囲第 3項記載のダイナ ミ ック R AM。
7. 前記読出制御手段 （ Q6 , Q7 ) は、 読み出し制御線 ( C L R ) を介して印加される信号によって制御される請求 の範囲第 6項記載のダイ ナミ ック R AM。
8. 前記データバス線 （ D B 1 , D B 2 ) 上の電圧に応じ た電圧を、 該ビッ ト線 （ B L i , B L i ) 上に出力させる書 き込み電圧入力手段 , Q2 ) と-、
とを有する請求の範囲第 1項記載のダイ ナ ミ ック R AM。
9. 前記書き込み電圧入力手段 （ Q1 , Q2 ) は、 書き込 み制御線 （ C L W) を介して印加される信号によって制御さ れるこ とにより、 ィ ネーブルまたはディ スエーブルに制御さ れる請求の範囲第 8項記載のダイナミ ック R AM。
1 0. 前記書き込み電圧入力手段 （ Qi , Q2 ) は、 前記 書き込み制御線 （ C L W) を介して印加される信号を電流制 御端子に受け、 電流入力端子を前記データバス線に接続し、 電流出力端子を該データバス線に対応するビッ ト線に接続す る ト ラ ンジスタである請求の範囲第 9項記載のダイ ナミ ック R A M。
1 1. 前記データバス線上に、 書き込みデータに対応する 電圧を印加する書き込みデータ入力手段 （WA ) を有する請 求項 1 に記載のダイナミ ック R AM。
1 2. 前記データ読み出し用データバス線 （ D B 1 R, D B 2 R ) の各々は、 前記グローバルデータバス線 （ G D B 1 , G D B 2 ) との接続点の前段に、 電圧増幅手段 （ A 1 , A 2 ) を有する請求項 3 0に記載のダイ ナ ミ ック R AM。
1 3. 複数のメ モリ モルア レー （ M C A 1 〜 4 ) に接続さ れる複数のデータ読み出し用データバス線 （ D B 1 R , D B
2 R ) と、
前記複数のデータ読み出し用データバス線 （ D B 1 R , D B 2 R ) が選択的に接続されるグローバルデータバス線 ( G D B 1 , G D B 2 ) とを有してなるダイナミ ック R AMにお いて、
前記データ読み出し用データバス線 （ D B 1 R , D B 2 R ) の各々は、 前記グローバルデータバス線 （ G D B 1 , G D B 2 との接続点の前段に、 電圧増幅手段 （ A 1 , A 2 ) を有す ることを特徴とするダイ ナ ミ ック R AM。
1 4. ビッ ト線上に生じた電圧変化に応じて、 該データバ スの電圧を変化させる読み出し電圧出力手段 （ QB " , Q, " と、
前記データバス線 （ D B 1 ， D B 2 ) 上の電圧に応じた電 圧を、 該ビッ ト線 （ B L i , B L i ) 上に出力させる書き込 み電圧入力手段 （ G , Q2 ) と、
前記ビッ ト線 （ B L i , B L i ) 上に出力された電圧を増 幅する電圧増幅手段 （ S A ) と、
前記読み出し電圧出力手段 ( Q ， ¾9 " ) の動作をィ ネーブルまたはディスエーブルに制御する読出制御手段 （ Q6 , QT ) と、 前記データバス線上に、 書き込みデータに対応する電圧を 印加する書き込みデータ入力手段 （WA) とを有し、
前記読出制御手段 （ Q6 , Q7 ) は、 読み出し制御線 （ C L R ) を介して印加される読み出し制御信号によって制御さ れ、
前記書き込み電圧入力手段 （ Q, , Q2 ) は、 書き込み制 御線 （ C LW) を介して印加される書き込み制御信号によつ て制御されることにより、 ィ ネーブルまたはディ スエ ーブル に制御されるダイナミ ック R A Mにおけるデータ読み出し方 法において、
メ モリ セルの情報をビッ ト線 （ B L i , B L i ) 上に出力 させる第 1のステップと、
前記電圧増幅手段を活性化する前に、 前記読み出し制御信 号を印加して、 前記読み出し電圧出力手段 （ Q8 " , Q, " ) の動作をイネ一ブルにすることにより、 前記対応するビッ ト 線 （B L i , B L i ) 上に出力された電圧に応じた電圧変化 を、 該ビッ ト線 （B L i , B L i") に対応するデータバス線 上に生じさせる第 2のステップとを有することを特徴とする データ読み出し方法。
1 5. 各々 1 ビッ トのディ ジタルデータを端子電圧として 記憶し、 該端子電圧は書き込み、 および、 読み出し可能な、 少な く とも 1つのメ モリ セルのキヤ ノ、 'シタ （ C 1 , C 2 ) と、 少なく とも 1つのメ モリ セルに対応して設けられるビッ ト 線 （B L i , B L i ) と、
前記メ モリ セルのキャパシタ （ C 1 , C 2 ) の各々に対応 して設けられ、 該メ モ リ セルのキ ャパシタ （ C 1 , C 2 ) に 前記端子電圧を記憶する該メ モ リ セルのキ ャパシタ （ C 1 , C 2 ) の端子と、 該メ モリ セルに対応するビッ ト線 （ B L i , ΒΤΓΤ) との電気的接続ノ非接続を制御するゲー ト手段
( Qci, Qcz) と、
各々力く、 少な く とも 1 つのビッ ト線に対応して設けられ、 該各々に対して、 所定の抵抗 （ G " , Q4 " ) を介して、 所定の電源 （ V cc) から電流が常時供給される、 少な く とも 1 つのデータバス線 （ D B 1 , D B 2 ) と、
前記ビッ ト線 （ B L i , B L i ) の各々に対応して設けら れ、 該ビッ ト線に対応するデータバスに電流入力端子を接続 し、 該ビッ ト線上に生じた電圧変化に応じて、 該データバス の電圧を変化させる読み出し電圧出力手段 （ Q8 " , 0. " ) と、
各ビッ ト線に対応して設けられ、 該ビッ ト線に対応する前 記データバス線 （ D B 1 , D B 2 ) 上の電圧に応じた電圧を、 該ビッ ト線 （ B L i , B L i ) 上に出力させる書き込み電圧 入力手段 （ , Q2 ) と、
前記ビッ ト線 （ B L i , B L i ) 上に出力された電圧を増 幅する電圧増幅手段 （ S A) と、
前記読み出し電圧出力手段 （ Q8 " , 0. 9 " ) の動作をィ ネーブルまたはデイ スエーブルに制御する読出制御手段 （ Q6 Q7 ) と、
前記データバス線 （ D B 1 , D B 2 ) 上に出力された電圧 から、 メ モ リ セル （ C 1 ) 内に記憶されていた前記ディ ジタ ルデータを識別するディ ジタルデータ識別手段 （ D B A) と. 前記識別したディ ジタルデータをラ ツチするディ ジタルデ 一タラ ッチ手段 （ 2 2 , 2 3 ) と、
前記データバス線上に、 書き込みデータに対応する電圧を 印加する書き込みデータ入力手段 （WA) とを有し、
前記読出制御手段 （ Q6 , Q7 ) は、 読み出し制御線 （ C L R ) を介して印加される読み出し制御信号によって制御さ れ、
前記書き込み電圧入力手段 , Q2 ) は、 書き込み制 御線 （ C LW) を介して印加される書き込み制御信号によつ て制御されることにより、 ィ ネーブルまたはディ スェ一ブル に制御されるダイ ナミ ツク R A Mにおける リー ド · モディ フ アイ ' ライ ト方法において、
目的のメ モ リ セルに対応する前記ゲ一 ト手段を制御して、 該メ モ リ セル （ C I , C 2 ) に記憶する前記端子電圧を該メ モリ セル （ C 1 , C 2 ) に対応するビッ ト線 （ B L i , B L T) 上に出力させる第 1のステップと、
前記読み出し制御信号を印加して、 前記読み出し電圧出力 手段 （ Q8 " 、 Q 9 " ) の動作をイネ一ブルにすることによ り、 前記対応するビッ ト線 （ B L i , B L i ) 上に出力され た電圧に応じた電圧変化を、 該ビッ ト線 （B L i , B L i ) に対応するデータバス線上に生じさせる第 2のステップと、 前記対応するデータバス線上に生じた電圧変化に基づいて 前記ディ ジタルデータ識別手段 （ D B A) によって、 前記目 的のメ モリセルのキャパシタに記憶されたディ ジタルデータ を識別する第 3 のステ ッ プと、
前記ディ ジタルデータ ラ ッチ手段 （ 2 2 , 2 3 ) によって 前記識別したディ ジタルデータをラ ッチする第 4 のステップ と、
前記書き込みデータ入力手段 （WA ) によって、 前記デー タバス線上に、 書き込みデータに対応する電圧を印加する第 5 のステ ップと、
前記書き込み制御線 （ C L W 3 ) を介して、 書き込み制御信
3
号を前記書き込み電圧入力手段 （ , Q2 ) に印加して、 該書き込み電圧入力手段 （ Q i , Q2 ) をイ ネ一ブルにし、 前記データバス線 （ D B 1 , D B 2 ) 上の電圧に応じた電圧 を、 該データバス線に対応する前記ビッ ト線 （ B L i , B L Γ) 上に出力させる第 6 のステップと、
前記ビッ ト線 （ B L i， B L i ) 上に出力された電圧を前記 電圧増幅手段によって増幅させる第 7のステップと、
前記増幅された、 前記ビッ ト線上の電圧を前記メモ リ セル のキャパシタの端子に書き込む第 8 のステ ップとを有するこ とを特徴とする リー ド ' モディ ファ イ · ライ ト方法。
1 6. セ ンスア ンプ （ S A ) と列選択スィ ツチとメ モ リ セ ル （ M C ) を有するブロ ック単位で複数に分割されたメ モ リ セルァ レー（MCA) の各プロ ックのビッ 線 （BL, BL) をデー タバス （DB, DB) へ M O S ト ラ ンジスタ （ Q13, Q , 4 ) のゲ — ト とソース · ドレイ ンを介して接続し、
各ブロ ックの列選択スィ ツチを読出し用 （ Q15, Q16) と 書込み用 （ Qu, Qiz) で別にし、 更に、 共通の列デコーダ （ C D ) の出力によって駆動され る列選択線も、 読出し用（CL R) と書込み用（CLW) で別にし、 読出し時には読出し用列選択線で読出し用列選択スィ ッチ をオ ンにし、 書込み時には書込み用列選択線で書込み用列選 択スィ ツチをオンにするようにしてなることを特徴とする半 導体記憶装置。
1 7 . 少く とも、 セ ンスア ンプと列選択スィ ツチとメ モ リ セルで構成されるプロ ッ ク単位で複数に分割されたメ モ リ セ ルア レーの各ブロ ックの列選択スィ ツチを、 共通の列デコー ダ出力によって同時に駆動する列選択線が読出動作用と書込 動作用で独立した別の配線であることを特徴とする半導体記
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