WO1989001265A1 - Interleaving method and device therefor - Google Patents

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WO1989001265A1
WO1989001265A1 PCT/JP1988/000767 JP8800767W WO8901265A1 WO 1989001265 A1 WO1989001265 A1 WO 1989001265A1 JP 8800767 W JP8800767 W JP 8800767W WO 8901265 A1 WO8901265 A1 WO 8901265A1
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WO
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counter
counters
address
output
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PCT/JP1988/000767
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English (en)
French (fr)
Inventor
Tomoharu Ishijima
Original Assignee
Kabushiki Kaisha Csk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Kabushiki Kaisha Csk filed Critical Kabushiki Kaisha Csk
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions

Definitions

  • the tree invention is a method of interleaving coding (interleaving) suitable for data transmission (transmission) II, so-called burst error correction at the time of reading a recording medium, and the like. And related equipment.
  • burst error bursterr 0r
  • a BCH code such as a lead solomon code is used as a Bose code. It is often used.
  • the error correction code can be used to correct the error even if the error is too long to fit in the correct range.
  • S-interlacing or interleaving There is a technique called S-interlacing or interleaving.
  • the recorded or transmitted data is scattered according to certain rules.
  • the burst error is distributed to each part, and the error of each part is the error due to the error correction code. It is intended to be within the correctable range.
  • Fig. 9 shows a block diagram of a conventional cross coding device.
  • the basic method of cross coding is to read / write memory (RAM) when trying to transmit data from data source 50 or to record it on a recording medium.
  • RAM read / write memory
  • the data output from the data source 50 is sequentially written, and the data is written in an address different from the address order when the data was loaded. By reading in the order of the data, the data is interlaced.
  • the power counter 40 is used to generate an address, and the output data of the counter at the time of writing and at the time of reading are converted.
  • read-only memory (ROM) 42 and 46 are used.
  • ROM read-only memory
  • numerical values as shown in FIGS. 1OA and 10B are written in ROMs 42 and 46, respectively.
  • the ROM 46 Since the same data as the address is written in the ROM 46 (in this case, the ROM 46 is the same as a single buffer), If the counter 40 is an up-counter, the addresses of the RAM 48 are specified in ascending order, and written as shown in FIG. 10C.
  • ⁇ 1 is used, and the writing / reading process is reversed.
  • the serial data is restored in the original order. That is, after writing the data once in accordance with the output of ROM 42 to RA 4.8, Read according to the output of ROM 46.
  • the invention provides a cross-coding method and apparatus suitable for LSI implementation and capable of accessing storage means directly with an address signal from a counter. The purpose is to do so.
  • the first invention relates to a cross-encoding method in which data to be transmitted is once written in storage means, and then the written data is read out and output in a different order from the writing order.
  • a plurality of counters generated by dividing the address of the storage means the mutual operation of the plurality of counters is described above. #The feature is that it changes between the time of loading and the time of reading.
  • the data to be transmitted is once written in the storage means 4, the data is written in a different order from the writing order.
  • an alternating encoder that reads and transmits data to
  • a plurality of counters C 1 and C 2 each of which has a data output terminal connected to a part of the above-mentioned p-th stage address input terminal,
  • two counters are provided, and the sum of the output bits of each counter is stored in the memory means. It can be a dress.
  • the above-mentioned counter control means can be constituted by an AND gate, an inverter, and a 0B gate. .
  • the above counter control means can be constituted by a frequency divider, a multiplexer and an inverter. .
  • this (n + m) bit is (n + m) of the memory means. + m) Used as a bit address.
  • the data to be written into the storage means at a time may be one bit or multiple bits.
  • the above “mutual operation relationship” is defined as one size of one counter. This means a relationship that causes other counters to be clocked by the e-CLUE, and “changing the mutual operating relationship” means which type of power Switching the clock drive of the counter for each cycle.
  • One cycle of the counter means that the N number values of the N-ary counter circulate i, and the order is not limited to ascending or descending order.
  • the clock input to the power counter does not necessarily have to have a constant period.o
  • a plurality of counters are used to share the address of the means that the user desires, and the mutual connection of the plurality of power counters is achieved.
  • the operation relationship of the counter is changed between writing and reading of the ⁇ _1_vt sLi * t ⁇ stage, so it is possible to directly write data using an address signal from the counter.
  • the means can be accessed, eliminating the need for a conventional address conversion ROM that is easily inserted between the counter and the storage means. With this power, the number of gates can be significantly reduced and the access time of the storage means can be substantially reduced.
  • various kinds of interlaced coding can be realized by changing the number of power counters to be used, and the up / down switching at the time of writing / reading. And this can also be used to encrypt relatively complex data.
  • the data receiving (reproducing) side it is necessary to use a configuration and a method corresponding to the configuration and method of the cross coding on the transmitting (recording) side. For example, since the original data cannot be restored, the more complicated the cross encoding, the greater the effect of the encryption.
  • Fig. 1 is a * block diagram showing the invention.
  • FIG. 2 shows a P3 road w of one embodiment of the present invention.
  • FIGS. 3A and 3B are state diagrams showing the
  • Figures and 4 ⁇ are timing diagrams for a 2 W counter.
  • Fig. 5 is an explanatory diagram for explaining the operation of the circuit in Fig. 2;
  • FIG. 6 is a circuit diagram of a second embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a third embodiment of the present invention.
  • FIGS. 8 and 8B are state diagrams of the circuit operation shown in FIG. 7, and FIG. 9 is a block diagram showing the configuration of a conventional cross coding apparatus.
  • FIG. 10 is an explanatory view for explaining the apparatus shown in FIG. 10A, FIG. 10B, FIG. 10C, FIG. 11, FIG. 12 and FIG. 9;
  • FIG. 2 shows a circuit diagram of an example of one actual trip of the cross coding apparatus according to the invention.
  • the counters C1 and C2 are quaternary and ternary counters, respectively, and the address of the RAM 4, which is storage means, is 4 bits. It is a good idea.
  • the data output terminals Q 0 and Q 1 of the counter C 1 are connected to the address input terminals A 0 and A 1 of the RAM 4 and the data output terminals of the counter C 2 are connected.
  • Q 0 and Q 1 are connected to address input terminals A 2 and A 3 of RAM 4.
  • the power counter control circuit 2 receives the clock CLK and the write / read switching signal RW, and generates a clock signal to the counters C1 and C2.
  • the data source 6 for generating data to be written to RAM 4 is omitted in FIG.
  • the counter control circuit 2 includes AND gates 21, 23, 25, 27, an inverter 24, and OR gates 22, 26.
  • the AND gate 21 has a clock CLK at one input terminal and a switching signal RW via the inverter 24 at the other input terminal.
  • An AND gate 25 receives a clock CLK and a switching signal at its two input terminals.
  • the AND gate 23 receives the switching signal RW at one of its input terminals, and receives the Q1 output of the counter C2 at its other input terminal.
  • the AND gate 27 receives the switching signal RW at one of its input terminals via the inverter 24 and the other input terminal.
  • the Q1 output of the counter CI is received at the end.
  • the OR gate 22 receives the outputs of the AND gates 21 and 23 at its two inputs.
  • the OR gate 26 receives the outputs of the AND gates 25 and 27 at its two input terminals.
  • the outputs of the OR gates 22 and 26 are connected to the clock input terminals of the counters C1 and C2, respectively.
  • Figure 3A shows the state of each counter and the state of the write data when writing to RAM4, and ⁇ 4A shows the timing diagram of each counter. Shown in the figure.
  • Figure 3B shows the state of each counter and the state of the read data when RAM 4 is read, and the timing diagram of each counter. This is shown in Figure 4B.
  • the data source is assumed to be 6 which generates serial data, B, C, D, E, and so on.
  • the clock CLK passes through the AND gate 21 and the OR gate 22 and the counter C1. Clock drive. In this example, both counters are counted up at the falling edge of their input clock.
  • the counter C2 has the falling edge of the Q1 output of the counter C1 (that is, the counter C1). Is counted up.
  • the write address of RAM 4 is sequentially 1 and The serial data is written in the address order because it changes to 2, 3, 4, 5,....
  • the counter C1 has the falling edge of the Q1 output of the counter C2 (that is, the digit of the counter C2). Up).
  • the order of the read addresses of the RAM 4 is different from the order of the write addresses; (0, 4, a, 1, 5,...) Therefore, the serial data is read out in a different order from Write II.
  • Such a write / read / write operation to the RAM 4 is repeated until there is no more serial data.
  • Fig. 5 shows the matrix format of the values (binary) of the counters C1 and C2 and the address (10-base) of RAM4.
  • the address of the top line is accessed from left to right, sequentially moved to the lower line, and the address of that line is accessed from left to right.
  • the ⁇ output process will access the address in the left-most column "" from top to bottom, and sequentially move to the right-hand column and move to the right-hand column. Corresponds to accessing the address from top to bottom.
  • the above counter is an up-counter, but it may be a down-counter.
  • force to write in address order and read in non-address order write to ⁇ in non-address order, and read in address order You can put it out.
  • FIG. 6 shows a circuit diagram of a second embodiment of the cross coding apparatus according to the present invention. This embodiment is the same as the first embodiment except that the configuration of the counter control circuit 2 is different. Therefore, only the differences are described.
  • the counter control circuit 2 of this embodiment includes a 1/3 frequency divider 31, a 1/4 frequency divider 35, multiplexers 32, 34, and so on. ⁇ 3 ⁇ 3 3.
  • the multiplexer 33 receives the clock CLK via the frequency divider 31 to the A input i3 ⁇ 4, and also directly receives the clock at the B input end. Receiving CLK, A or B scarr is selected according to the inverted signal of the switching signal WR by the inverter 33. ""
  • the multiplexer 34 receives the clock CLK via the divider 35 at its A input terminal and directly receives the clock signal at the B input terminal. Receives the clock CLK and selects the A or B input according to the switching signal WR.
  • the frequency division ratio of the frequency dividers 31 and 35 is Each of the counters C2 and CI can be determined in accordance with the number of the counter.
  • FIG. 7 shows a third embodiment of the cross coding apparatus ⁇ according to the present invention. Is shown.
  • the counters C1 and C2 are each a programmable array manufactured by Monolithic Memories, Inc. • cr It is composed of 20 (8) pins (PAL), and it can be considered that the power control circuit is included in each counter.
  • the counter C1 has 8 bits at the rising edge of the clock CLK when the signal LDA input to the terminal is being output. Data (determining the force with which this counter is used as a counter) is loaded to the input terminals IS0 to S7. The force S applied only to the clock CLK, or fi from the output end OUT0 of the counter C2 5.) The force applied to the clock CLK at the output of BOUT0 The value of the lever;! '
  • This value is output to output terminals AO to A7.
  • a "low” signal is output to output terminal 0UT0.
  • the switching signal RW input to the input terminal SAKI is “Low”
  • the down-counting is performed only according to the clock CLK
  • the switching signal RW is set to “ In the case of "high”, it is performed by the rising edge of the clock CLK when the signal is "low”.
  • the counter C 2 has a data of ⁇ 8 bits at the rising edge of the clock CLK.
  • the clock CLK only, or the clock CL ⁇ at the time of output of the signal BOUT0 from the output terminal OUT0 of the counter C1 is output. Therefore, the value is down-counted. This value is output to output terminals ⁇ 0 to ; 7.
  • a "low” signal is output at the output terminal.
  • the down-counting is performed according to the clock CLK when the switching signal RW input to the input terminal AT0 is “high”, and when the switching signal RW is “low”, the signal is output. Performed above clock CLK when AOUT0 is low.
  • the output data of the counters C l and C 2 0 to ⁇ 7 and ⁇ 0 to ⁇ 7 are input to the input terminals ⁇ 8 to 515 and AO to ⁇ 7 of RAM 4, respectively. It is empowered.
  • FIG. 7 shows that the RAM 4 has separate data input / output terminals, but it has no special meaning.
  • RA RA4 indicates a device having a 1-bit data input / output terminal, but if the data is a plurality of bits, a plurality of RAMs 4 are required. If you have a river, or just a RAM of multi-bit data.
  • counter C1 has 3 (10 decimal number) and 2 (10 decimal number) for the counter C2. Speak out.
  • both the counters C1 and C2 are used as the up-counters, and the counters C1 and C2 are used as the down-counters.
  • one counter may be an up-counter and the other may be a down-counter.

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
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  • Error Detection And Correction (AREA)

Description

明 細 交錯符 ^化方法 お よ び そ の 装置
[技術分野 ]
木発明 は 、 デ 一 タ ^送 （送信） II 、 記録媒体 の 読 出 時 等 の い わ ゆ る バ ー ス ト 誤 リ 訂正 に 好適 な 交錯符号化 （ ィ ン タ 一 リ ー ブ） の 方法 お よ び そ の た め の 装置 に 関 す る 。
[背景技術 ]
従 来 、 伝 送 系 に よ る デ ー タ 伝 送 時 、 光 記録 媒 体 等 の . デ ー タ 読 出 時 に お い て バ ー ス ト 状 に 密集 し て 発生 す る 誤 リ ほ バ ー ス ト 誤 り （ b u r s t e r r 0 r ) と し て 知 ら れ て い る 。 例 え ば 、 光記録媒体 で は 、 デ ー タ を 記録領域 の 微小 面積 中 に 高密度 で記録す る た め 、 僅 か な傷 で も 、 欠損 し た デ ー タ の ビ ッ ト 数 が多 く な る 。
一般 に 、 エ ラ 一 を 訂正 す る た め の エ ラ 一 訂正用 符号 と し て は 、 リ ー ド ソ ロ モ ン 符 号 を 初 め と す る B C H 符号 Bose— Chaudhur i -Hocquenghem code リ 力 よ く 使用 さ れ て い る 。
こ の よ う な エ ラ 一 訂正用符号 に よ る 丄 ラ 一 俊正 可 ^ な 範 囲 に 収 ま ら な い ほ ど ヱ ラ ー が長 い 場合 で あ っ て も 、 ェ ラ 一 修正可能 に す る 手法 と し て 、 交錯符号化 ま た は イ ン タ 一 リ ー ブ と 呼 ば れ る も の 力 S あ る 。 こ の 手 法 ほ 、 記録' デ ー タ あ る い は 送信 デ ー タ を 一定 の親則 に 従 い 散 ら せ て お く こ と に よ り 、 そ のデー タ を復元 し た と き バー ス ト ェ ラ ーが各部 に分散 し そ の各部の エ ラ 一 がエ ラ 一訂正用符 号に よ る エ ラ 一訂正可能な範囲 に収 ま る よ う にする も の で あ る 。
第 9 図 に 、 従来 の交錯符号化装置 の プ ロ ッ ク 図 を 示 す。 こ こ では、 説明 の ため に 、 1 2 個の デー タ 毎に 3 X 4 に交錯化する も の を例 と し て示す。 交錯符号化の基 *的 な方法は、 デー タ 源 5 0 か ら の デー タ を送信 または 記 録 媒 体 に 記 録 し ょ う と す る と き 、 読 出 書込 メ モ リ ( R A M ) 4 8 に -'旦 、 デ ー タ 源 5 0 力 ら 出-力 され る デー タ を順次書込み 、 そ のデー タ を 、 【込んだ と き の ァ ド レ ス順 と異 な る ァ ド レ ス順 に読出 す こ と に よ り 、 デ一 タ を 交錯させ る も の で あ る 。
B 9 図の従来装置 では、 ア ド レ ス を発生す る ため に 力 ゥ ン タ 4 0 を 用 い 、 書込 時 と 読 出 時 の カ ウ ン タ の 出 力 デ ー タ を 変換 す る た め に 、 読 出 専用 メ モ リ （ R O M ) 4 2 お よ び 4 6 を用 いてい る 。 R O M 4 2 お よ び 4 6 に は例えば第 1 O A 図お よ び第 1 0 B 図 に示す よ う な数値 が書込まれて い る 。
第 9 図の従来装置の動作を 簡単に説明する 。 ― 今 、 デ ー タ 源 5 0 力 ら 第 1 1 図 上段 に 示す よ う に 、 „ A 、 B 、 C , D 、 E 、 F * ' * と い う デー タ が出 力 され る と き 、 これ ら のデー タ は一旦、 R A M 4 8 に書込まれ る 。 こ の書込時 に は書込読出切換信号 R Z W (以下、 単 に R W信 号 と い う ） が " 低 " に な り 、 R O M 4 6 が ィ ネ 一 ブル さ れ る と と も に R O M 4 2 は ィ ン バ 一 タ 4 4 を 介 し て デ ィ ス ェ 一 ブル さ れ る 。
R O M 4 6 に は そ の ァ ド レ ス と 同 じ デ ー タ が書込 まれ て レ、 る （ こ の 場 合 、 R O M 4 6 は 単 な る バ ッ フ ァ と 同 じ ） の で 、 カ ウ ン タ 4 0 が ア ッ プ カ ウ ン タ で あ れ ば R A M 4 8 の ア ド レ ス は昇順 に 指定 さ れ 、 第 1 0 C 図 の よ う に書込 ま れ る 。
R A M 4 8 の読 出 時 に は 、 R W信号 が " 高 " に な り 、 R O M 4 2 が イ ネ 一 ブ ル さ れ る と と も に R O M 4 6 は デ ィ ス ェ 一 ブル さ れ る 。 し た が っ て 、 カ ウ ン タ 4 0 の 出 力 デ ー タ は R O M 4 2 に よ リ 変 换 さ れ る 。 す な わ ち 、 R A M 4 8 の ア ド レ ス は 第 1 O A 図 に 示 す よ う に 0 、 4 、 8 、 1 、 5 、 · · · と い う 順 に 指定 さ れ る 。 そ の結 果 、 R A M 4 8 か ら は 第 1 1 図下段 に 示 す よ う に 、 書込 ん だ順 と 異 な る 順 に 読 出 さ れ る 。
上記処理 は 、 第 1 2 図 に示 す よ う に 、 3 X 4 の行列 を 想定 し て 、 シ リ ア ル デ ー タ を 行方 向 に 顺次並 べ た も の を 列方 向 に 順次読 出 す こ と と 等価 で あ る 。
伝送 デ ー タ の受信 ^ 置 で は 、 あ る い は 記録媒体 の再""生 装置 で は 、 上記第 9 |«1 と 同様 の装 ¾ を 才 ί し 、 上記書込読 取処理 と 逆 の 処理 を 行 う こ と に よ り 、 シ リ ア ル デ ー タ を 元 の順 に 復元 す る 。 す な わ ち 、 R O M 4 2 の 出 力 に し た が っ て デ ー タ を 一 旦 、 R A Μ 4. 8 に 書 込 ん だ 後 、 R O M 4 6 の 出 力 に し たがっ て読出す。
上記従来例 では、 R O Mを使用 し て い る の で 、 実質的 に 大 量 の ゲ ー ト を 必 要 と し こ の こ と ほ 、 特 に 回 路 を L S I 化す る上で問 ¾ί!であ っ た。 ま た ， 上記従来例ほ、 記憶手段の ァ ド レ ス を指定す る カ ウ ン タ か ら の ァ ド レ ス 信 号 を R O M に よ り 変 換 す る よ う に し て レ、 る の で 、 R A Mのア ク セ ス 時 |Π1が実質的に： Ι 力 II し 、 交錯符号化動 作を高速化する上 で支障 と な る と レ、 う 題 も あ っ た。
[発明 の開示 ]
したがっ て 、 *発明 は 、 L S I 化に 適 し 、 か つ 、 カ ウ ン タ か ら のァ ド レ ス信号で直接記億手段を ア ク セ ス で き る 交錯符号化方法お よび装置を提供す る こ と を 目 的 と す る も の であ る 。
*発明は、 上記問題点を解決する ため に 、 つ ぎの よ う な 2 つ の発明 を提供す る 。
第 1 発明は 、 伝送す る デー タ を一旦 ， 記億手段 に書込 んだ後、 該書込順序 と 異 な る 順 に書込デー タ を読出 し て 出力す る 交錯符号化方法に おい て 、 上記記億手段の ァ ド レ ス を 分割 し て発生す る複数の カ ウ ン タ を用 い 、 該複 数の カ ウ ン タ の相互 の動作闋係を 、 上； 記億手段の #込 時 と 読 出 時 と で変化 さ せ る こ と を 特 ί¾ と す る も の で あ る 。
第 2 発明 は、 第 1 図 に示す よ う に 、 伝送す る デー タ を 一旦、 記憶手段 4 に書込んだ後、 該書込順序 と 異な る 順 に 睿込 デ ー タ を 読 出 し て 伝送す る 交鍺符号化装置 に お い て 、
そ れぞれデ ー タ 出 力端子が上記記億 p段の ァ ド レ ス 入 力 端 子 の 一 部 に 接 铳 さ れ た 複 数 の カ ウ ン タ C 1 、 C 2 と 、
ク D ッ ク 信号 お よ び上記記憶手段 の 窿込ノ読出 切換信 号 を 受 け 、 該書込 /読 出 切换信号 に 応 じ て上記複数 の 力 ゥ ン タ の 相 互 の 動 作 関 係 を 切 換 え る カ ウ ン タ 制 御 手 段 2 と を 備 え る こ と を 特徴 と す る も の で あ る 。
こ の第 2 発明 に お い て 、 好 ま し い態様 で は 、 .上記 カ ウ ン タ を 2 個備 え 、 各 カ ウ ン タ の 出 力 ビ ッ 卜 の和 を 上記記 憶手段 の ア ド レ ス と す る こ と が可能 で あ る 。
ま た 、 他 の 好 ま し い 態様 で は上記 カ ウ ン タ 制御手段 を A N D ゲ ー ト と 、 イ ン バ ー タ と 、 0 B ゲ ー ト に よ り 構成 す る こ と が で き る 。
さ ら に 他 の 態 様 で は 上 記 カ ウ ン タ 制 御 手 段 を 分 周 器 と 、 マ ル チ プ レ ク サ と 、 イ ン バ ー タ に よ り 構成 す る こ と が で き る 。
上記 カ ウ ン タ C 1 お よ び C 2 の 出 力 ビ ッ ト 数 を そ れ ぞ れ n 、 m と す る と 、 こ の （ n + m ) ビ ッ ト は 記億手段—の ( n + m ) ビ ッ ト の ア ド レ ス と し て用 レ、 ら れ る 。
上記記憶手段 に 一度 に 書込 む デ ー タ は 、 1 ビ ッ ト で も 複数 ビ ッ ト で も よ い 。
上記 「相互 の動作 関係」 は 、 1 つ の カ ウ ン タ の 1 サ イ e - ク ル每 に他の カ ウ ン タ を ク ロ ッ ク 椠動 す る よ う な関係 を 意味 し 、 「相互の動作関係 を 変化 さ せ る 」 と は 、 ど の 力 ゥ ン タ の 1 サ イ ク ル毎 に どの カ ウ ン タ の ク ロ ッ ク 駆動 を 行 う か を切換え る こ と を い ラ 。
カ ウ ン タ の 1 サ イ ク ル と は 、 N 進 カ ウ ン タ の N 個 の 数 値が i 巡す る こ と で あ り 、 そ の順序は昇順 、 降順 に 限 ら な い 。
ま た 力 ゥ ン タ に入力 され る ク ッ ク は 、 必ず し も 一定 周期 で あ る 必要 は な い o
太発明 で は 、 複数 の カ ウ ン タ に よ り ,m憧手段 の ァ ド レ ス を 分担 し て発生す る ·ょ ラ に す る と と も に 、 該複数 の 力 ゥ ン タ の相互 の動作関係 を \ _1_ v t sLi *t ^段 の書込時 と 読 出 時 と で変化 さ せ る ょ ラ に し た の で 、 カ ウ ン タ か ら の ァ ド レ ス 信号で直接記億手段を ア ク セ ス す る こ と が で き 、 カ ウ ン タ と 記憶手段 と の 簡 に介挿 さ れ る 従来 の ァ ド レ ス 変換用 R O Mは不要 と な る 。 し た力 s つ て 、 ゲ ー ト 数 を 大 幅 に 削減す る と と も に 、 実質的 に記憶手段の ア ク セ ス 時 間 を 短縮す る こ と が で き る
ま た 、 使用 す る 力 ゥ ン タ の個数お よ び書込 Z読 出時 の ァ ッ プ 、 ダ ウ ン の切換等 に よ り-、 多種 多搽の交錯符号-化 が実現 で き 、 かつ 、 こ の こ と は同 に 比較的複雑 なデ — タ の暗号化 を も 兼ね る こ と が で き る 。 す なわ ち 、 デ ー タ の 受信 （再生） 側 で は 、 送信 （記 ) 側 の交錯符号化 の 構成お よ び手法 に対応 し た装 お よ び方法 に よ ら な けれ ば、 元のデー タ を 復元で き な い の で、 交錯符号化が複雑 に な る ほ ど、 暗号化の効果 も 大 き く な る 。
[図面の簡単 な説明 ]
第 1 図は *発明 の桃成 を示す ブ ロ ッ ク 図 、
第 2 図は本発明 の 1 実施例の P3路 w、
第 3 A 図お よ び第 3 JB 図は節 2 冈の |λϋ路動作 を示す状 態 図、
図お よ び 4 Β 図 は ^ 2 W の カ ウ ン タ の タ イ ミ ン グ図、
第 5 図 は 第 2 図 の 回 路 の動 作 を 説 IJJj す る た め の 説明 図、
第 6 図は本発明 の第 2 実施例 の 回路 図、
第 7 図は本発明 の第 3 実施例 の 回路 図、
第 8 図お よ び第 8 B 図ほ第 7 図の 回路動作 の状態図 、 第 9 図は従来の交錯符号化装置の構成 を 示す プ ロ ッ ク 図 、
第 1 0 A 図、 第 1 0 B 図、 第 1 0 C 図 、 第 1 1 図 お よ び第 1 2 図 ほ第 9 図 に 示す装置 の説明 に供す る 説明 図 で あ る 。
[発明 を実施す る た め の最良の形態 ] ― 以下、 本発明 の実施例 に つ い て詳細 に説明す る 。 こ こ でほ 、 便宜上 3 X 4 に 交錯化す る 例 に つ い て述べ る が 、 実際 に は 、 更 に大 き い行列 と す る こ と が で き る 。
ぐ第 1 実施例 の構成 > 第 2 図 に 、 *発明 に よ る交錯符号化装置の一実旅例の 回路図 を示す。
こ の実施例で は 、 カ ウ ン タ C l 、 C 2 を そ れ ぞれ 4 進 お よ び 3 進カ ウ ン タ と し 、 記憶手段で あ る R A M 4 の ァ ド レ ス を 4 ビ ッ ト と する 。 カ ウ ン タ C 1 のデー タ 出力端 Q 0 , Q 1 は R A M 4 の ア ド レ ス入力端 A 0 、 A 1 に接 続 さ れ 、 カ ウ ン タ C 2 の デ ー タ 出 力 端 Q 0 、 Q 1 は R A M 4 の ア ド レ ス入力端 A 2 、 A 3 に接続 され る 。 力 ゥ ン タ 制御回路 2 は、 ク ロ ッ ク C L K お よび書込読出切 換信号 R Wを受けて 、 カ ウ ン タ C l 、 C 2 への ク ッ ク 信号 を 発生す る 。 R A M 4 に書込 む デ ー タ を 発生す る デー タ 源 6 は第 2 図では省略 し て い る 。
カ ウ ン タ 制御 回路 2 は 、 A N D ゲ ー ト 2 1 、 2 3 、 2 5 、 2 7 と イ ンバー タ 2 4 と O R ゲ ー ト 2 2 、 2 6 と か ら な る 。
A N D ゲ ー ト 2 1 は 、 そ の 一方 の 入 力端 に ク ロ ッ ク C L K を受け、 他方 の入力端に イ ンバー タ 2 4 を介 し て 切换信号 R Wを受け る 。 A N D ゲー ト 2 5 ほ 、 そ の 2 入 力 端 に ク ロ ッ ク C L K と 切 換 信 と を 受 け る 。
A N D ゲ ー ト 2 3 は 、 そ の 一方 の 入 力端 に 切 換 信-号 R W を受け る と と も に 、 他方の入力端 に カ ウ ン タ C 2 の Q 1 出力を受け る 。
A N D ゲ 一 ト 2 7 は、 そ の一方の入力端 に ィ ンバー タ 2 4 を介 し て切換信号 R Wを受け る と と も に他方の入力 端 に カ ウ ン タ C I の Q 1 出 力 を 受 け る 。 O R ゲ ー ト 2 2 は 、 そ の 2 入力端 に A N D ゲ 一 ト 2 1 お よ び 2 3 の 両 出 力 を 受 け る 。 O R ゲ ー ト 2 6 は 、 そ の 2 入 力端 に A N D ゲ 一 ト 2 5 お よ び 2 7 の 両 出 力 を 受 け る 。
O R ゲ 一 ト 2 2 お よ び 2 6 の 出 力 は そ れ ぞれ カ ウ ン タ C l 、 C 2 の ク ロ ッ ク 入 力端 に 接続 さ れ る 。
ぐ第 1 実施例 の作用 〉
第 2 図 の 回路 の動作 を 説明 す る 。 R A M 4 の 書込時 の 各 カ ウ ン タ の状態 お よ び書込 デ ー タ の状態 図 を 第 3 A 図 に 、 か つ各 カ ウ ン タ の タ イ ミ ン グ 図 を 笫 4 A 図 に 示 す 。 ま た 、 R A M 4 の読 出 時 の各 カ ウ ン タ の状態 お よ び読 出 デ ー タ の状態 図 を 第 3 B 図 に 、 か つ各 カ ウ ン タ の タ イ ミ ン グ 図 を 第 4 B 図 に 示 す 。
上記従来例 の 説明 と 同 じ く 、 デ ー タ 源 は シ リ ア ル デ ー タ 、 B 、 C 、 D 、 E · · · を 発生 す 6 も の と す る 。 ま ず 、 切換信号 R Wが "低 " と な る 書込 時 に は 、 ク ロ ッ ク C L K は A N D ゲ 一 ト 2 1 お よ び O R ゲ 一 ト 2 2 を 通過 し て カ ウ ン タ C 1 を ク ロ ッ ク 駆動 す る 。 こ の例 で は 両 カ ゥ ン タ は そ の入 力 ク ロ ッ ク の立 ち 下が り で カ ウ ン ト ア ツ プ さ れ る 。
カ ウ ン タ C 2 は 、 第 4 A 図 か ら 分 力 る よ う に 、 カ ウ ン タ C 1 の Q 1 出 力 の 立 ち 下 が り で （ す な わ ち カ ウ ン タ C 1 の桁上 り で） カ ウ ン ト ア ッ プ さ れ る 。 そ の結果、 第 3 A 図 の よ う に 、 R A M 4 の 書 込 ア ド レ ス は 順次 1 、 2 、 3 、 4 、 5 · · · と 変ィ匕す る の で 、 シ リ ア ルデー タ は ア ド レ ス順 に書込 まれ る 。
1 2 個のデー タ が書込 まれ る と 、 切換信号 R W "高 " に な り 、 R A M 4 は読出状態 と な る 。 こ の と き 、 ク ロ ッ ク C L K は A N D ゲ 一 ト 2 5 お よ び O R ゲ 一 ト 2 6 を 通 過 し て カ ウ ン タ C 2 を ク D ッ ク ¾ |½す る 。
カ ウ ン タ C 1 は 、 図か ら 分力、 る よ う に 、 カ ウ ン タ C 2 の Q 1 出 力 の 立 ち 下 が り で （ す な わ ち カ ウ ン タ C 2 の桁上 り で） カ ウ ン ト ア ッ プ さ れ る 。 そ の結果、 第 3 B 図の よ う に 、 R A M 4 の 読出 ア ド レ ス の順序 は書込 ア ド レ ス と 異 な る 順 ； （ 0 、 4 、 a , 1 、 5 · · · ) で 変化す る の で 、 シ リ ア ルデ ー タ は書込 II と 異 な る 順 に 読 出 され る 。
こ の よ う な R A M 4 へ の 書込読 出 勁 作 は 、 シ リ ア ル デ ー タ が な く な る ま で繰返 され る 。
第 5 図 に 、 カ ウ ン タ C 1 お よ び C 2 の値 （ 2 進数） と R A M 4 の ア ド レ ス （ 1 0 進数） と の行列形式 に 示す 。 上記書込処理 は 、 最上行 の ァ ド レ ス を 左か ら 右 に ァ ク セ ス し 、 順次下側の行 に 移 リ 、 そ の行の ア ド レ ス を 左力 ら 右 に ア ク セ ス し て い く こ と に対応 し 、 ^出処理 は 、 最""左 列 の ァ ド レ ス を 上か ら 下 に ア ク セ ス し 、 順次右側 の列 に 移 り そ の列 の ァ ド レ ス を上か ら 下 に ア ク セ ス し て い く こ と に対応す る 。
受信装置 あ る い ほ再生装置 では 、 こ の処理 と 全 く 逆 の 手順 で書込読 出 を 行 え ば元 の順序 の シ リ ア ル デ ー タ を 復 元 で き る 。 そ の た め に は 、 単 に 、 第 2 図 の O R ゲ ー ト 2 2 の 出力を カ ウ ン タ C 2 に 与 え 、 O R ゲ ー ト 2 6 の出力 を カ ウ ン タ C 1 に 与 え る よ う に すれ ば よ い 。
な お 、 上記 カ ウ ン タ は ア ッ プ カ ウ ン タ と し たが ダ ウ ン カ ウ ン タ で あ っ て も よ い 。 ま た 、 ア ド レ ス 順 に 書込 み 、 非 ァ ド レ ス 順 に 読 出 す よ う に し た 力 、 ^ に 非 ァ ド レ ス 順 に 書込 み 、 ア ド レ ス 順 に 読 出 す よ う に し て も よ い 。
< 第 2 実施例 の構成 >
第 6 図 に 、 本発明 に よ る 交錯符号化装置 の第 2 実施例 の 回路 図 を 示す。 こ の実施例 は 、 カ ウ ン タ 制御 回路 2 の 構成が異 な る 以外 、 第 1 実施例 と 同 じ で あ る 。 よ っ て 、 そ の 相違点 に つ い て の み説明 す る 。
こ の 実 施 例 の カ ウ ン タ 制 御 回 路 2 は 、 1/3 分 周 器 3 1 、 1 / 4 分周器 3 5 、 マ ル チ プ レ ク サ 3 2 、 3 4 、 お よ び ィ ン バ 一 タ 3 3 力、 ら な る 。
マ ル チ プ レ ク サ 3 2 は 、 そ の A 人 力 i¾ に 分周器 3 1 を 介 し て ク ロ ッ ク C L K を 受 け る と と も に B 入 力端 に 直接 ク ロ ッ ク C L K を 受 け 、 イ ン バ 一 タ 3 3 に よ る 切換信号 W R の反転信号 に 応 じ て A ま た は B ス カ を 選択 す る 。""マ ル チ プ レ ク サ 3 4 は 、 そ の A 入 力端 に 分 周器 3 5 を 介 し て ク ロ ッ ク C L K を 受 け る と と も に B 入 力 端 に 直接 ク ο ッ ク C L K を 受 け 、 切 換 信 号 W R に 応 じ て A ま た は B 入力 を 選択す る 。 分 周器 3 1 、 3 5 の 分周比 は 、 そ れ ぞれ カ ウ ン タ C 2 、 C I が何進.カ ウ ン タ で あ る か に対応 し て定 め る こ と 力 Sで き る 。
ぐ笫 2 実施例の作用 〉
切換信号が "低 " と な る R A M 4 の 害込時 に は 、 マ ル チ ブ レ ク サ 3 2 、 3 4 ほ それ ぞれ B 入力 お よ び A入力 を 選 択 す る 。 し た が っ て 、 カ ウ ン タ C 1 は ク ロ ッ ク C L K に よ リ 直接 ク ロ ッ ク 罄動 さ れ、 カ ウ ン タ C 2 は分 周器 3 5 を ^ し て ク ロ ッ ク C L K を受 け る の で カ ウ ン タ C 1 が 4 回 ク ロ ッ ク 罄動 され る 毎 に _1 回 ク D ッ ク 駆動 さ れ る こ と に な る 。 そ の結果、 各 カ ウ ン タ の状態-の変化、 タ イ ミ ン グ お よ び書込 ア ド レ ス の順序 ほ第 3 A 図 お よ び 第 4 A 図 に示 さ れ る 第 実施例 の も の と 等価 に な る 。
切換信号が "高 " と な る R A M 4 の ^出 時 に は 、 マル チ プ レ ク サ 3 2 は そ の A入力 を 選択 し 、 マル チ プ レ ク サ 3 4 は そ の B 入 力 を 選択 す る 。 し た が っ て 、 カ ウ ン タ C 2 は ク D ッ ク C L K に よ リ 直接 ク ロ ク ¾動 さ れ、 力 ゥ ン タ C 1 ほ分周器 3 1 を 介 し て ク ロ ッ ク C L K を 受け る の で カ ウ ン タ C 2 が 3 回 ク ロ ッ ク 驢 ί¾ さ れ る 毎 に 1 回 ク D ッ ク 駆動 ざれ る こ と に な る 。 そ の結果、 各 カ ウ ン タ の状態 の変化 、 タ ィ ミ ン グお よ-び読出 ァ ド レ ス の順序は 第 3 Β 図 お よ び第 4 Β 図 に 示 され る 第 1 実施例 の も の と 等価 に な る 。
ぐ第 3 実施例 の構成 >
第 7 図 に本発明 に よ る 交錯符号化装 ^ の第 3 の実施例 の構成を示す。
こ の実施例 で は 、 カ ウ ン タ C 1 お よ ぴ C 2 を そ れぞれ モ ノ リ シ ッ ク · メ モ リ 一 ズ社製 プ ロ グ ラ マ ブ ル · ア レ イ • cr ジ ッ ク （ PAL ) 2 0 X 8 で構成 し た も の で あ り 、 力 ゥ ン タ 制御 回路 は 各 カ ウ ン タ 内 に 内包 ざれ て い る と 考 え る こ と が で き る 。
こ の実施例 で は 、 カ ウ ン タ C 1 は 、 端子 に 入 力 さ れ る 信号 L D A が 出 力 さ れ て い る と き ク ロ ッ ク C L K の 立上 り で 8 ビ ッ 卜 の デ ー タ （ こ の カ ウ ン タ を 何進 カ ウ ン タ と す る 力 を 決定 す る ） を 入 力端 IS 0 〜 S 7 に ロ ー ド す . る こ と が で き 、 ク ロ ッ ク C L K の み に し た 力 S つ て 、 ま た は カ ウ ン タ C 2 の 出 力端 OUT0か ら の fi 5.) BOUT0 の 出 力 時 の ク Ο ッ ク C L K に し た 力' っ て そ の 値 ；!' ダ ウ ン カ ウ ン ト し て い く 。
こ の値 は 出 力端 A O 〜 A 7 に 出 力 さ れ る 。 カ ウ ン ト 値 が 0 に な っ た と き 出 力 端 0UT0に " 低 " 信 号 が 出 力 さ れ る 。 ダ ウ ン カ ウ ン ト は 、 入力端子 SAKIに 入 力 さ れ る 切換 信号 R Wが "低 " の と き ク ロ ッ ク C L K の み に 従 っ て 行 わ れ 、 切 換 信 号 R W が " 高 " の 場 合 、 信 号 ΒΟϋΤΟ が "低 " の と き の ク ロ ッ ク C L K の立上 リ に よ っ て 行 わ""れ る 。
同様 に 、 カ ウ ン タ C 2 は 、 L D 端子 に 入 力 さ れ る 信号 L D B が 出 力 さ れ て い る と き ク ロ ッ ク C L K の 立上 り で - 8 ビ ッ ト の デ ー タ を 入 力端 S O 〜 S 7 に ロ ー ド す る こ と がで き 、 ク ロ ッ ク C L K の み に し た が っ て 、 ま た は カ ウ ン タ C 1 の 出 力端 OUT0か ら の 信 号 BOUT0 の 出 力 時 の ク ロ ッ ク C L Κ に し たが っ て そ の値 を ダ ウ ン カ ウ ン ト し て い く 。 こ の値は 出 力端 Β 0 〜 ； Β 7 に 出 力 ざれ る 。
カ ウ ン ト 値が 0 に な っ た と き 出 力端 ΟϋΤΟに "低 " 信号 が出 力 され る 。 ダ ウ ン カ ウ ン ト は 、 入力端子 AT0 に入力 さ れ る 切換 信号 R Wが " 高 " の と き ク ロ ッ ク C L K に 従 っ て行われ、 切換信号 R Wが "低 " の場合 、 信号 A OUT 0 が "低 " の と き の ク ロ ッ ク C L K の 上 り に よ っ て行 わ れ る 。
カ ウ ン タ C l 、 C 2 の 出 力 デ ー タ Λ 0 〜 Α 7 お よ び Β 0 〜 Β 7 は それぞれ R A M 4 の入力端 Α 8 〜 Α 1 5 お よ び A O 〜 Α 7 に 入 力 さ れ る 。 第 7 図では 、 R A M 4 は デ ー タ の入 出 力端 を 別個 に持 っ て い る も の を 示 し て い る が 、 特 に意味 ほ な い 。 ま た 、 R A Μ 4 は 1 ビ ッ ト の デ 一 タ 入 出 力 端 を 持 つ も の を 示 し て い る が 、 デ ー タ が複数 ビ ッ ト の場合 に は 、 R A M 4 を複数個 川 いれ ば 、 ま た は 多 ビ ッ ト デ ー タ の R A M と すれば よ い 。
ぐ 第 3 実施例 の作用 >
カ ウ ン タ C 1 、 C 2 は 、 そ れぞれ モ の値が 0 に な た つ ぎ の ク D ッ ク タ イ ミ ン グ でデ ー タ が ロ ー ド' さ れ る 。 力 ゥ ン タ C l 、 C 2 を そ れ ぞれ 4 進 カ ウ ン タ お よ び 3 進 力 ゥ ン タ と し て 機 能 ざ せ る た め に 、 カ ウ ン タ C 1 に は 3 ( 1 0 進 数 ） 、 カ ウ ン タ C 2 に は 2 ( 1 0 進数） を 口 一 ドす る 。
こ の実施例 で は 、 ダ ウ ン カ ウ ン タ / HI用 す る の で 、 第 8 A 図お よ び第 8 B | に示す よ う に 、 i 込 ァ ド レ ス お よ び読 出 ア ド レ ス の順 ： は 、 そ れぞれ前 ^ の実施例 と は 逆 に な る 。
こ の実施例 で は 、 カ ウ ン タ に ロ ー ド す る 値 を 変 え る こ と に よ り 、 そ の カ ウ ン タ を 何進 カ ウ ン タ と す る か を 容易 に 変更 す る こ と が で き る 。 す な わ ち 、 第 5 図 の 行列 の 大 き さ を 任意 に 変更 で き る と い う 融通性が あ る 。
ぐ 変形例 >
上記各実施例 で は 、 カ ウ ン タ C l 、 C 2 の 両方 を ア ツ プ カ ウ ン タ と す る も の 、 お よ び両方 を ダ ウ ン カ ウ ン タ と す る も の を 示 し た が 、 一 方 の カ ウ ン タ を ア ッ プ カ ウ ン タ と し 、 他方 の カ ウ ン タ を ダ ウ ン カ ウ ン タ と し て も よ レ、 。 ま た 、 カ ウ ン タ は 2 個用 レ、 る も の の み を 示 し た 力 S 3 個以 上用 い て各 カ ウ ン タ が R A M の ァ ド レ ス を 分担 す る よ う に す る こ と も 可能 で あ る 。

Claims

請 求 の 範 囲
( 1 ) 伝送す る デー タ を一旦、 記憶手段に書込んだ後、 該書込順序 と 異 な る 頗 に書込デー タ を読出 し て 出力す る 交錯符号化方法 に おい て、
上記記億手段のァ ド レ ス を分担 し て発生する複数の 力 ゥ ン タ を用 い 、 該複数の カ ウ ン タ の相互の動作関係を 、 上記記憶手段の書込時 と読出時 と で変化 させる こ と を特 徴 と す る 交錯符号化方法。
( 2 ) 伝送す る デー タ を一旦、 記憶手 | ¾：に書込-んだ後、 該書込順序 と異な る 順 に書込デー タ を ,Μ!出 し て伝送する 交錯符号化装置 にお い て 、
それぞれデー タ 出 力端子が上記記抝 1 段の ァ ド レ ス 入 力端子の一部 に接続 さ れた複数の カ ウ ン タ と
ク D ッ ク 信号お よび上記記憶手段の |1| 込 Ζ読出切換信 号 を受け、 該書込 Ζ読出切换信号に応 じ て上記複数の 力 ゥ ン タ の相互の動作関係を切換え る カ ウ ン タ 制御手段 と ¾: Ife る
こ と を特徴 と する 交鍺符号化装置。
( 3 ) 上記カ ウ ン タ を 2 個備え、 各カ ウ ン タ の 出力 ッ ト の和を上記記憶手段の ァ ド レ ス と した こ と を特徴 と す る請汆の範囲第 2 項 に記載の交錯符号化装置
( 4 ) 上記 カ ウ ン タ 制御手段 を A N D ゲ ー ト と 、 イ ン ノく ー タ と 、 O R ゲ 一 ト に よ リ 構成 し た こ と を特徴 と す る 請求 の範囲第 2 項 に 記載 の交錯符号化装置。
( 5 ) 上記 カ ウ ン タ 制御手段 を 分周器 と 、 マ ル チ プ レ ク サ と 、 イ ン バ ー タ に よ り 構成 し た こ と を 特徴 と す る 請求 の範 囲第 2 項 に 記載 の交鍺符号化装置。
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