JPS59127446A - アドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はインターリーブの施されＴ、　Ｐ　ＣＭ信号を
再生するＰＣＭ再生装置において、ディンターリーブに
必要なＲＡＭの曹き込み、読み出しアドレスχ制御する
アドレス制御回路に関する。

従来この種のアドレス制御回路として、第１図のものが
ある。これは第２図のメモリアクセスχ実現するもので
ある。第２図は（２−Ｍ）ｘ（２−Ｎ）のメモリ″Ｉｋ
：衣わし、２−Ｍがｌフレーム内の７−ド数、２−Ｎが
フレーム数に対応するものとする。

メモリ内へのデータの曹き込みは２−ａのように行ない
、データの読み出しは２−ｂのように行なう。ここで２
−ｂは読み出しの起点２−ｂ′のフレームＹＮｓとじに
とぎ各ワードに幻して（Ｎｓ　十ｗＤ、ｗ）番地のデー
タン読み出丁ものとする。

Ｗは起点から数えたワード数（起点Ｇ′１０とする）、
Ｄはインターリーブ距離ン表わす。まに書き込み時のジ
ッタ等により書き込みアドレスと読み出しアドレスが一
致しないよう、ジッタマージン２−Ｌン設けるのが普通
である。第１図は第２図のメモリアクセスを実現する一
例で、ｌ−Ａはライトフレームクロック１−　ａにより
動作するライトフレームカウンタで第２図の２−　ａの
アドレスヶ決定する。ｌ−Ｂはリードフレームクロック
により１１１ｆ’ｆｊるリードフレームカウンタであり
、第２図の２−ｂ’Ｙ決定する。ｌ−Ｃはリードワード
クロックにより動作するカウンタで第２図の２−ｂのワ
ードアドレスχ決定する。１−Ｄはライトワードクロッ
クにより動作するライトワードカウンタであり％第２図
の２−　ａのワードアドレスχ決定ｊる。ｔ−Ｆは第２
図の２−ｂのフレームアドレスを決定するために１−Ｂ
とｌ−Ｃの出カケ加算する加算器である。なおインター
リーブ距離ＹＤとし１ことき、ｌ−Ｃの出力は０倍され
たのち加算器１−Ｆの入力とすることは当然である。ｌ
−Ｅは本発明に関する部分で、ｌ−Ａの出力１−ｆと１
−Ｆの出力１−ｇの一致ン検出する一致検出回路である
。ｌ−Ｇ、　　ｌ−Ｈは読み出し、書き込みに応じてそ
れぞれのアドレスケ選択するセレクタ回路、ｌ−ＩはＲ
ＡＭ、ｌ−Ｊ、ｌ−には読み出し、書き込みデータ暑選
択するセレクタ、ｌ−Ｌは前記セレクタンコントロール
する制御回路である。

書き込みクロックｌ−ａ、ｌｄがジッタ等ケ含まない場
合は２−ｂと２−　ａの関係は常に一定の差２−Ｌを持
ってメモリ上乞動き、正常な動作ン行なう。しかし２−
ＬＹ越えるようなジッタ等が存在したとき、２−ｂと２
−　ａはある時点で一致し、正常な読み出し、書き込み
の関係がくずれる。

このような状態が起つたとき、オーディオ信号では異音
となって現われる。これケ避ける茫めに曹ぎ込みアドレ
スＩ−ｆと、読人出しアドレスｌ−ｇの値ン常に監視し
、両者が一致した場合には一致検出回路にｌ−Ｅより制
御信号１−ｅ　Ｙ出力し、各カランタン初期値に設定し
、一定のアドレス差２−Ｌン確保しに後、動作ン再開す
るという方法がとられてい瓦。

上記した従来の方法では、アドレスが一致した場合、ア
ドレス値ン初期値に設定し直′１−１こめ、動作ン再開
し定後書き込みデータがインターリーブ深さＤｘ（２−
Ｍ）に書き込まれない限り正常な読み出しは行なえず、
この間は出力Ｘミュートする等により異音の発生ン防ぐ
必要がある。ＣＤ方式のＤＡＤの場合フレゴムクロック
周波数は７．３５ｋＨｚ　、　Ｄ　＝　４．２−Ｍ＝３
２であることから、上記ミュート時間は１７．４　ｍ　
ｓｅｔとなる。これはオーディオ信号の場合無視し得な
い値である。

本発明は上記の状態が生じにとぎ、その影響ン低減する
Ｔこめのアドレス制御回路馨提供するものである。

以下、この発明の一実施例ｒ２ｒ：第３図に示す。第３
図は第１図と同様に第２図に示１°メモリ操作ケ実現す
るものである。１−Ａ、　　ｌ−Ｂ、　　ｌ　−Ｃ。

１−Ｄ、　　Ｉ　−Ｆ、　　ｌ−Ｇ、　　ｌ　−Ｈ，ｌ
−１，ｌ　−Ｊ、　　ｌ　−に、　　Ｉ−Ｌは第１図に
示す同一符号のものと機能が同様である。また同一信号
には同一符号χ付しである。３−Ｅ、　　３−Ｍ、　　
３−Ｎか本発明を実現するために伺加した機能ン有する
ものである。３−Ｅはｌ−Ａのカウンタ出力１−ｆと１
−Ｆの加算器出力１−　Ｈの差ン求め、設定値との比較
な行ない、所定の信号Ｙ出力する比較判定回路であり、
３−Ｎは予め設定されている定数３−Ｍと加算器１−Ｆ
の出力ｌ−ｇとン加算する加算器である。比較判定回路
３−Ｅは第２図に示すごとく、正常時のアドレス差ンＭ
としたとき動作時Ｍ−（−）の場合は出力３−ｕＹ、Ａ
≧Ｍ十（！２）２ の場合は出力、３−　ｖＹ出力し、Ａ＝Ｍの場合は上記
出カン出さないものである。ここで〔〕はガウス記号、
Ｌはマージンフレーム数トすル。

まず、Ａ＝Ｍ−（１）の場合について説明する。

これは読み出しアドレスと書き込みアドレスが第４図の
ようになつγこ場合である。この場合は読みｆｉｌ　Ｌ
　７　トＬ／スと、書き込みアドレスの差が［Ｔ）とな
るまで読み出しカウンタ馨一時停止する。比較判定回路
３−Ｅで該状態が判定されると３−　ｕに所定の信号Ｙ
出力し、リードフレームカウンタ１−Ｂ、およびリード
ワードカウンター　−ＣＹカウント停止する。−カライ
ドフレームカウンター−Ａはカウンタ出力けるため一定
時間後、Ａ＝Ｍの状態に達し、上記力クント停止の状態
は解除され、正常な動作ン再開する。

次［Ａ　＝Ｍ　十（２）の場合について説明する。

この場合は第５図に示す状態である。この場合はＬ リードフレームカウンタ値に定数［Ｔ）の２の補１１　
Ｙ　ｍ　、ｉｃ、、リードフレームカウンタ値とライト
フレームカウンタ値が所定の値となるように演算処理シ
、リードフレームカウンタに演ＪＥ結ｆｆ１Ｙｏ−ドす
る。この操作は比較判定回路３−Ｅより出力される３　
−ｖの信号により行なわれる。上記の動作により、読み
出しアドレスと書き込みアドレスか一致した場合再生不
能となるフレーム数はｍａｘ［Ｔ）となり、その影響は
従来の例にくらべかなり少なくすることが可能である。

【図面の簡単な説明】

第１図は従来例ン示すブロック図、第２図は第１図ン説
明するだめの説明図でメモリアクセス馨示す。第３図は
発明の一実施例を示すブロック図、第４図、第５図は第
３図の動作χ説明するための説明図である。 １−Ａ・・・ライトフレームカウンタ、ｌ−Ｂ・・・リ
ードフレームカウンタ、ｌ−Ｃ・・・リードワードカウ
ンタ、ｌ−Ｄ・・・ライトワードカウンタ、３−Ｅ・・
・判定回路、３−Ｍ・−・定数、３−Ｎ・・・加算器。 第３図 年４図 学５図 ２４２−

Claims (1)

1. 【特許請求の範囲】 伝送路上で生ずるバースト誤りンランダム誤りに変換丁
   べく、所定のインターリーブの施された信号フォーマツ
   トン有し、該信号ン再生丁べく上記インターリーブン解
   （に必要なＲＡＭおよびアドレス制御回路ン有するＰＣ
   Ｍ再生装置において。 書き込みアドレスと読み出しアドレスが一致した場合、
   その一致状態χ検出する手段と、前記一致状態に応じて
   、書き込みアドレスあるいは読み出しアドレスχ制御す
   る手段〉有し、前記一致状態が生じた場合、再生信号に
   与える影響ン軽減することを特徴とするアドレス制御回
   路。