WO1988006321A1 - Data processor for image reconstruction - Google Patents

Description

明 細 書

画像再構成用データ処理装置

(技術分野）

本発明は、 X線断層撮影装置等において、 被検体に関する多方向の投影データから 被検体の断層像を再構成するためのデータ処理に用いられる画像再構成用データ処理 装置に関するものである。

(背景技術）

X粽断雇撮影装置は、 周知のように、 X線を多数の角度方向から被検体に照射して 多数の投影データを収集し、 これら投影データについて画像再構成のためのデータ処 理を行って被検体の断層像を形成するものである。 このような X線断層撮影装置にお けるデータ処理は、 基本的には前処理、 再構成演算及び後処理の各工程からなる。 前 処理工程においては、 投影データについて対数変換や所定の補正即ち X線強度補正、 線質硬化補正、 及び散乱線補正等が行われ、 またフィルタリングが行われる。 再構成 演算工程においては、 前処理された投影データを用いて逆投影演算が行われ、 被検体 の断層像を表わす画像データが形成される。 この画像データは、 後処理によって記録 媒体への格納に適する形に修正される。

このようなデータ処理を高速に行うための装置として、 高速演算装置（以下 F P U という） に 1つ又は複数個の逆投影装置（以下 B P Uという》を組合せて構成された データ処理装置が用いられる。 ここで、 F P Uは、 投影データを格納するメインメモ リと、 投影データについて前処理等を行う演算部を備え、 B P Uは、 逆投影を行う演 算器と再構成画像の各ピクセルと 1対 1に対応したアドレスを有する画像メモリを備 える。 画像再構成の速度を高めるためには、 このようなデータ処理装置を複数台用い て並列に動作させることが考えられるが、 その場合は次のような問題点が生じる。 即 ち、 再構成画像のデータは各 B P Uで求められた逆投影データの総和でなければなら ず、 また再構成画像データについて任意の F P Uで後処理等を行えなければならない から、 各 B P U同士の間及び各 F P Uと各 B P Uの間で逆投影データの授受を行うた めのパスとその制御手段が必要になる。 このためにデータ処理装置の構成が複雜化す る。 (発明の開示）

本発明の目的は、 簡単な構成ながら複数の FPUの並列動作による髙速なデータ処 理が行える画像再構成用のデータ処理装置を提供することにある。

本発明は、 複数の FPUと、 これら複数の FPUに接続される単一の BPUからな る。 ここで、 BPUは複数の FPUに対応して設けられた複数の逆投影実行部と、 こ れらの逆投影実行部の出力データの総和が逆投影される単一のピクセルメモリを有す ることを特徴とする。

(図面の簡単な説明）

第 1図は、 本発明の 1つの実施例のブロック図、

第 2 A図および第 2 B図は、 被検体に関する 2つの方向の投影データの説明図、 第 3図及び第 4図は、 本発明の他の実施例のブロック図である。

(発明を実施するための最良の形態）

以下、 図を参照して本発明について詳細に説明する。 第 1図において、 単一の BP U11が、 2つの FPLM 2及び 13にそれぞれ汎用パス 16及び 19を通じて接続 されている。 BPU1 Ίの構成は次の通りである。 2つの逆投影実行部 14及び 15 が FPLM 2及び 13に対応して設けられる。逆投影実行部 14は、 汎用パス 16を 介して FPU Ί 2に接続されるアドレス発生部 17及びデータメモリ 18を有する。 逆投影実行部 15は、 汎用パス 19を介して FPU 13に接続されるアドレス発生部 20及びデータメモリ 21を有する。 2つのレジスタ 22及び 23が 2つの FPUに 対応して設けられており、 各 FPUから与えられる制御データをそれぞれ保持し、 そ の制御データを制御部 24に与えるようになつている。制御データは、 スィッチ 25 で指定された方の FPUに接続されているレジスタのものが有効とされる。 スィッチ 25は、 FPU12と 13のうちマスターとなる方を指定するものである。 スィッチ 25は、 マスターとするに相応しい FPUに合わせて手動的あるいは自動的に切換え られる。 このスィッチはソフ卜ウェアスィッチであってもよい。 制卸部 24の制御信 号は、 逆投影実行部 14, 15及びバッファ 27, 28に与えられる。加算器 26は、 その入力ポー卜に、 データメモリ 18及び 21からそれぞれ読み出されたデータと、 バッファ 27及び 28の出力データが入力され、 これらのデータの加算結果を第 2の 加算器 30に入力する。 バッファ 27及び 28は、 その動作の有効無効が制御部 24 によって制御され、 動作が有効化されたとき、 データ 「0」 を出力するものである。 加算器 30は、 加算器 26から入力され/？データと、 ピクセルメモリ 29の 1つのァ ドレスから読出されたデータとを加算し、 その結果を周じアドレスに格納するおので ある。 ピクセルメモリ 29は再構成画像のデータを記憶するメモリで、 再構成画像の 各ピクセルと 1対 1に対応したアドレスを有する。 ピクセルメモリ 29は、 汎用パス 16及び Ί 9にそれぞれ接続されるポー卜を有し、 これらのポー卜を通じて FPU 1 2及び 13からアクセスできるようになつている。

以上の構成において、 2つの FPUの並列動作により画像再構成を行う場合につい て説明する。 スィッチ 25が FPU12側に投入されているとすると、 制御部 24は レジスタ 22の内容に基づき FPU 12をマスターとして逆投影演算を制御する。 い ま制御データが 2つの FPUの並列動作による画像再構成を指示しているので、 パ ファ 27及び 28の動作は無効とされている。 このため、 加算器 26は逆投影実行部 14の出力データと逆投影実行部 15の出力データを加算して出力できる状態となつ ている。 このとき、 例えば、 FPU 12は、 第 2A図に示す iビューの前処理済みの 投影データを汎用バス 16を介してデータメモリ 18に書込み、 FPU 13は第 2B 図に示す jビューの前処理済みの投影データを ia用バス 19を介してデータメモリ 2 1に書込でいるとする。 逆投影実行部 14及び 15は被検体の同一の部位を表わすピ クセルに注目して逆投影を実行する。 即ち、 アドレス発生部 17及び 20が、 データ メモリ 18及び 21に対して、 共通の注目ピクセル 31の iビュー及び jビューにお ける投影データが格納されているアドレスをそれぞれ指定し、 データメモリ 18及ぴ 21から、 対応する投影データをそれぞれ読み出す。 読出された 2つのデータは加算 器 26で加算された後、 ピクセルメモリ 29の注目ピクセル 31に対応したアドレス から読出された画像データと加算され、 再び同じアドレスに書込まれる。 これにより、 注目ピクセル 31の逆投影が、 iビュー及び jビューの投影データを用いて同時に実 行される。 このような動作が、 全てのピクセルについて全てのビューにわたって逐次 行われる。 即ち、 2つの FPUの並列動作による画像再構成が行われる。 その際、 逆 投影は、 共通のピクセルメモリ 29に対して行われるので、 再構成画像は単一のピク セルメモリ 29の中で完成する。 即ち、 2つの FPUの並列動作により画像再構成を 行うデータ処理装置が、 今までのものよりも簡単な構成で実現できる。逆投影動作が 終了した後、 FPLM 2及び 13は、 必要に応じてこの共通のピクセルメモリ 29に それぞれのポー卜からァクセスして後処理等を並列動作で行う。

ピクセルメモリ 29が共通なので、 2つの FPUのいずれか 1つが故障あるいは初 めから接続されていないときでも、画像再構成は残りの FPUによって行える。いま、 FPU 13が故障あるいは初めから接続されていないとすると、 スィッチ 25を FP U12側に投入し、 レジスタ 22の内容で制御部 24の制御動作を規定する。 このと きレジスタ 22の制御情報には、 FPU12の単独モードを示す情報が含まれている。 この制御情報に基づく制御によりバッファ 28の出力動作が有効化され、バッファ 2 8は、 「OJ出力を生じて加算器 26の左側の入力を強制的に 0にする。 このため、 加算器 26の出力データは逆投影実行部 14の出力データそのものとなり、 この出力 データが加算器 30によってピクセルメモリ 29のピクセルデータに加算される。即 ち、 FPU12の単独動作による逆投影が行われる。

マスターとなる FPUが固定的に決まっているときは、 データ処理装置の構成を第 3図のように簡略化することができる。第 3図は、 倒えば FPU 12を固定的にマス ターとする場合の構成である。第 3図の装置による、 FPU12. 13の並列動作に よる画像再構成及び FPじ 12の単独動作による画像再構成は、 いずれも第 1図の場 合と同様にして行われる。

上記実施例では 2個の FPUを用いた例を示したが、 更に多くの FPUを備えたデ ータ ¾理装置を望む場合は、 BPUの構成を第 4図のように、 n個の FPUに対応し て、 π俚の逆投影実行部 32 、 32₂、 ···、 32_n と、 n儷の入力ポー卜を有する 加算器 33を備えたものとすればよい。

以上、 本発明を実施するための最良の形態について説明したが、本発明が属する技 術の分野の通常の知識を有する者にとって下記の請求の範囲を逸脱することなく種々 の変形をすることは容易である。

Claims

請求の範囲

複数の高速演算装置、

これら複数の高速演算装置に対応して設けられ、 対応する高速演算装置からそれぞ れ異なるビューの投影データが与えられ、 そのビューデータの中から共通の注目ピク セルに関する投影データを抽出して出力する複数の逆投影実行部、

これら複数の逆投影実行部の出力データの総和を求める第 1の加算手段、 再構成画像のピクセルに対応するアドレスを有するピクセルメモリ、 及び このピクセルメモリにおける前記注目ピクセルに対応するアドレスから読み出され たデータと第 1の加算手段の出力データとを加算して同じアドレスに書き込む第 2の 加算手段

を具備する画像再構成用データ処理装置。

2 複数の髙速演算装置の 1つをマスター制御装置として選択する手段を具備する請 求の範囲 Ίに記載の画像再構成用データ処理装置。

3 複数の高速演算装置の Ίつがマスター制御装置として固定されている請求の範囲 1に記載の画像再構成用データ処理装置。

4 複数の逆投影実行部から第 1の加算手段に入力されるデータを、 特定の 1つの逆 投影実行部の出力データを除いて強制的に 0にする手段を具備する請求の範囲 1に記 載の画像再構成用データ処理装置。