JPS63209628A - Ｘ線断層撮影装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、被検体を挟んでｘＦ２管と多チャネルＸａ検
出器を設置して収集された投影データに基づく画像再構
成を行う複数の高速演算プロセッサ（以下、ＦＰＵと言
う）に逆投影専用の逆投影器（以下、ＢＰυと言う）を
付加したＸ線断層撮影装置（以下、ＣＴ装置と言う）に
関する。

（従来の技術） 従来から、Ｘａを多数の角度方向から被検体にスキャン
照射して多数の投影データを収集し、該投影データに基
づく画像再構成演算処理によって所望の部位の断層像を
ＣＲＴ等に画像表示する０丁装置はよく知られている。

この様なＣＴ装置におけるデータ処理は、基本的には前
処理、再構成演忰処理及び後処理の各工程からなる。前
処理において、Ｘ線検出器の出力は増幅、積分、アナロ
グ・ディジタル変換、対数変換等や投影データに関する
補正（Ｘ線強度、線質効果、散乱線等の補正）が行われ
る。再構成演算処理工程において、前処理された投影デ
ータに基づくフーリエ法、コンポリューシミン法等によ
る画像再構成領域及び投影データを２次元ピクセル平面
に割り当てる逆投影演算が行われる。即ち、再構成演算
処理工程によってＣＲＴに断層像を表示するだめのデー
タが作成される。画像表示に供された画素値（画素デー
タ）は、後処理によって記録媒体への格納に適する形に
修正される。

上記のＣＴ装四では、常に画像の再現が精密、かつ、高
速に行われることが要求される。

この様な要望に応えるために種々のものが開発されてい
る。例えば特願昭６１−１８９４２６号や第４図に示す
構成のものがある。前者は高速な再構成演算を行う１個
のＦＰｕに逆投影のみを行う１個のＢＰＵを付加して構
成され、後者は１個のＦＰＵ　１に複数のＢＰＵ２．２
２、・・・、２ｎを接続して構成される。又、更に高速
なデータ処理を行わんとして、第４図に示すＦＰＵとＢ
ＰＵからなる手段を複数個備える方式、いわゆる並列処
理方式のものが実現されている。いずれの場合も、ＦＰ
Ｕは前処理された投影データを格納するメインメモリ及
び画像再構成を行う演算部を備え、ＢＰＵは独立に逆投
影を行う演算器、画像の各ピクセルと１対１に対応した
アドレスからなる画像メモリ、逆投影加算器等を備える
。

一方、昨今前記の特願昭６１−１８９４２６号にみられ
るＣＴｌ１ｌの改良型、即ち、第５図に示す構成の逆投
影演算手段を備えたＣＴＩ置が開発されている。該逆投
影演算手段は１個のａｐｕ　ｉ　１と、これに接続され
る２個のＦＰＵ　１２及び１３とを備える。

そしてＢＰＵ　１１は、各ＦＰＵから並列的に独立して
逆投影に必要なデータの供給を受ける２個の逆投影実行
部、いずれのＦＰＵからもアクセス可能な画像メモリ、
加算器、制御部等を備え、前処理後の各ビューにおける
同一の注目ピクセルの逆投影を同時に実行し、該逆投影
データを画像メモリに格納するようになっている。

この様なＣＴ装置において、制御部の制御下で所定の逆
投影演算処理が実行されることにより、所期の目的が達
成される。しかも、第５図のＣＴ装置にあっては、並列
演算処理方式の逆投影演算手段の構成が簡単になると古
う利点がある。

ところで第５図のＣＴ装置の逆投影動作を制御するｔｉ
ｌｌｔｉ１部は、いずれか一方のＦＰＵ　、例えばＦＰ
Ｕ１２に接続され、ＦＰＵ１２からＢＰＩＩ　１１の制
御レジスタに、１ＩＩｔＩＩｌに係わるデータ（画像再
構成領域の形状の選択、稼１ｉ１　ＦＰＩＩの数の設定
等を表わすデータ）の供給を受ける。即ち、制御部はＦ
ＰＵ　１２をマスターに、ＦＰｔｌ　１３をスレブにし
た動作をしている。

（発明が解決しようとする問題点） 従って、マスターのＦＰｕ　１２が故障すると、正常な
逆投影演算ができないと言う問題がある。

本発明は、かかる点に鑑みてなされたものであり、その
目的は、並列処理を行う複数のＦＰＵの中で、マスター
のＦＰＵが故障した場合においても、逆投影演算を行う
ことができるＣＴ装置を提供するにある。

（問題点を解決するための手段） 上記目的を達成する本発明のＣＴ装置は、ＢＰｔｌが、
予め選択指定するＦＰｕから供給される逆投影制御に係
わるデータに基づいて各部の動作を制御する制御部と、
ＦＰＵと同数用意され、各ビューにおける同一の注目ピ
クセルの逆投影を同時に実行する逆投影実行部と、正常
なＦＰＵに接続されている逆投影実行部のみの出力を加
算する第１加算器と、各ＦＰＵのいずれからもアクセス
される画像メモリと、該画像メモリから読出されたデー
タと第１加算器の出力との加算をして、該読出されたデ
ータのアドレスに格納する第２加ｎ２１とで構成される
。

（実施例） 以下、図を参照して本発明について詳細に説明する。第
１図は、本発明の一実施例によるＣＴ装四のＢＰＵを示
す構成図である。ＢＰＵ　１１は第５図の場合と同様Ｆ
ＰＵ　１２及び１３に接続されている（第１図では省略
）。逆投影実行部１４及び１５はＢＰＵ　１１に接続さ
れるＦＰＵの数に対応して設けられており、本実施例で
は２個の構成となっている。逆投影実行部１４は汎用バ
ス１６を介してＦＰ０１２に接続されるアドレス発生部
１７及びデータメモリ１８を有する。又、逆投影実行部
１５は汎用バス１９を介してＦＰＵ　１３に接続される
アドレス発生部２０及びデータメモリ２１を有する。

制御レジスタ２２及び２３も個々のＦＰＵに対応して設
問されており、各ＦＰＵからの制御データの転送を受は
入れる。制御部２４はスイッチ２５で選択指定するＦＰ
ｔｌに接続されている制御レジスタの内容に基づき各部
の動作を制御する。加算器２６の入力ボートには制御０
１２４の制御下で“１”又は０”を出力するバッフ７ア
ンプ２７及び２８が接続され、逆投影実行部１４及び１
５から出力される同一ピクセルに対応するデータを加算
する構成となっている。画像メモリ２９は画像の各ピク
セルと１対１に対応したアドレスを有し、汎用バス１６
及び１７夫々に接続されるボートを有する。加算器３０
は画像メモリ２９から読出されたデータと加算器２６か
らのデータの加算をし、その結果を該読出されたデータ
のアドレスに格納する。

以上の構成において、先ずＦＰＵ　１２及び１３が共に
正常で、［Ｐυ１２をマスターにして逆投影演算を行う
場合（スイッチ２５がＦＰｔｌ　１２側にある場合）に
ついて説明する。このとき、制御レジスタ２２及び２３
にはＦＰＵ　１２及び１３からの制御データが夫々転送
されてくるが、ＦＰＵ　１２をマスターとしているので
、制御部２４は制御レジスタ２２の内容に基づき逆投影
演陣を制御する。又、バッファアンプ２７及び２８の各
出力は“１″′となっており、加算器２６は通常の加算
が可能な状態、即ち、逆投影実行部１４及び１５の出力
を加算して出力する。この状態にて、ＦＰＵ　１２は、
第２図（ａ）に示すｉビューの投影データの前処理をし
、汎用バス１６を介してデータメモリ１８に書込む。Ｆ
Ｐｔｌ　１３はＦＰＵ１２と同じタイミングで第２図（
ｂ）に示すｊビューの投影データの前処理をし、汎用バ
ス１９を介してデータメモリ２１に書込む。逆投影実行
部１４及び１５は同一のピクセル３１（第２図参照）に
注目して逆投影を実行する。即ち、アドレス発生部１７
及び２０が１ビユー及びｊビューにおける前記注目ピク
セル３１に対応するデータが格納されているデータメモ
リ１８及び２１夫々のアドレスを発生する。そして、デ
ータメモリ１８及び２１からｉビュー及びｊビューにお
ける注目ピクセル３１に対応する投影データが読出され
る。読出された２つのデータは加算器２６で加算された
後、画像メモリ２９の現在注目しているピクセル３１に
対応したアドレスから読出されたそれまでの逆投影デー
タに加算され、再び同じアドレスに書込まれる。これに
よりｉビュー及びｊビューにおける注目ピクセル３１の
逆投影が同時に実行される。上記動作が全てのビューの
全てのピクセルにわたって行われ逆投影が完了する。一
連の逆投影動作が終了した後、必要に応じてＦＰＵ　１
２及び１３は、画像メモリ２９にアクセスして並列処理
を行う。

一方、ＦＰＵ　１２及び１３が共に正常で、ＦＰＵ　１
３をマスターにして逆投影を行う場合、スイッチ２５が
ＦＰＩＩ　１３側に切替えられ、制御部２４が制御レジ
スタ２３の内容に基づいて逆投影演算を制御する。この
点が上記の例と相違するだけで、他の各部の基本的な動
作は上記の場合と同じ様に実行され、所定の逆投影演算
が終了する。

次に、ＦＰＵ　１２又は１３のいずれか一方、例えばＦ
ＰＵ　１３が故障で、ＦＰＵ　１２が正常な場合につい
て説明する。このとき、ＦＰｔｌ　１２をマスターにせ
ざるを得ないので、スイッチ２５をＦＰＵ　１２側にす
る。制御部２４はａｉｌｌ　ｔｌｌレジスタ２２の内容
に基づき各部の動作を制御する。この制御下では逆投影
実行部１４のみが駆動され、バッフ７アンブ２７及び２
８には“１゛′及び“Ｏｎが夫々入力される。従って、
加算器２６の出力は逆投影実行部１４の出力そのものと
なる。加算器３０及び画像メモリ２９における動作は前
記のＦＰＵ　１２及び１３が共に正常な場合と同様であ
る。

又、これとは逆にＦＰＵ１２が故障で、ＦＰＵ　１３が
正常な場合、ＦＰＵ　１３をマスターにした（スイッチ
２５がｒｐｕ　１３側に切替えられる）逆投影演算が行
われる。即ち、制御レジスタ２３の内容に基づいた制御
が実行され、逆投影実行部１５のみが駆動され、バッフ
ァアンプ２７に０”、バッファアンプ２８に“１″が夫
々与えられる。従って、加算器２６の出力は逆投影実行
部１５の出力そのものとなる。又、加算器３０及び画像
メモリ２９における動作は前記のＦＰＵ　１３の故障の
場合と同様である。

上記の様に第１図の構成においては、一方のＦＰＵが故
障しても、スイッチ２５の切替え操作で正常なＦＰＵを
マスターにして逆投影を継続することができる。

尚、上記実施例において、スイッチの切替えは手動で行
われる様な説明となっているが、ＦＰＵの故障を表わす
信号で駆動されるスイッチ駆動部を設けて自動的に切替
え得るようにしてもよい。又、ス、イッチは実施例の様
な機械的な構成以外に、ＣＴ装置の主要部を構成するコ
ンピュータのアドレス上にマツピングされたソフトウェ
アスイッチで構成するようにしてもよい。この場合、上
記コンピュータにシステム立上げ時の自己診断プログラ
ム等でＦＰＵの異常を検出し、マスターとするＦＰＵを
選択指定するｍ能をもたせることができる。又、上記実
施例では２個のＦＰＵの例が示されているが、より多く
のＦＰＵを備えたＣＴ装置であってもよい。

この場合、ＢＰｔｌは第３図に示すように、各ＦＰｔｌ
に接続される逆投影実行部３２１．３２２、・・・、３
２ｏと、ｎ個の入力ボートを有する加算器３３を備え、
該加算器３３の出力を加算器３０に与える構成となる。

（発明の効果） 以上の通り、本発明のＣＴ装置によれば、マスターとな
るＦＰｕを予め選択指定し、該ＦＰｔｌからの制御デー
タに基づき各部の動作を制御する制御部の下で、ＦＰＵ
と同数用意される逆投影実行部で各ビューにおける同一
の注目ピクセルの逆投影を同時に実行すると共に、正常
なＦＰｕに接続されている逆投影実行部のみの出力を加
算して画像メモリに与えるようにしたため、並列処理に
当って、マスターのＦＰＩＪが故障したとしても、逆投
影演算を継続することができる。従って、ＦＰＵの故障
によってＣＴ装置そのものがダウンすることがない。

【図面の簡単な説明】

第１図は本発明の一実施例による逆投影器（ＢＰＵ）を
示す構成図、第２図は（ａ）及びｊｂ）は本発明の一実
施例の動作説明図、第３図は本発明の他の実施例におけ
る逆投影器を示す構成図、第４図は従来の再構成演算手
段を示す構成図、第５図は並列処理方式の再構成演算手
段の概念図である。 １．１２．１３　・・・高速演算７０セｙ　＋ｊ　（Ｆ
ＰＵ）、２．２、〜．２　．１１・・・逆投影１　（Ｂ
ＰＵ）、１２　　　　　ｎ １４．１５．３２．３２２、〜．３２ｏ・・・逆投影実
行部、１６．１９・・・汎用バス、１７．２０・・・ア
ドレス発生部、１８．２１・・・データメモリ、２２．
２３・・・制御レジスタ、２４・・・制Ｗ部、２５・・
・スイッチ、２６．３０．３３・・・加算器、２７．２
８・・・バッフ７アンプ、２９・・・画像メモリ。

Claims (1)

【特許請求の範囲】
1. 前処理済みの投影データに基づく画像再構成を行う複数
   の高速演算プロセッサに逆投影専用の逆投影器を付加す
   るＸ線断層撮影装置において、該逆投影器は、予め選択
   指定する高速演算プロセッサから供給される逆投影制御
   に係わるデータに基づいて各部の動作を制御する制御部
   と、前記高速演算プロセッサと同じ数だけ用意される手
   段であって、各高速演算プロセッサから逆投影に必要な
   データの供給を独立に受けると共に、各ビューにおける
   同一の注目ピクセルに対する逆投影を同時に行う逆投影
   実行部と、正常な高速演算プロセッサに接続されている
   逆投影実行部のみの出力を加算する第１加算器と、画像
   の各ピクセルと１対１に対応したアドレスを有し、前記
   高速演算プロセッサのいずれからもアクセスされる画像
   メモリと、該画像メモリから読出されたデータと前記第
   １加算器の出力を加算し、その結果を該読出されたデー
   タのアドレスに格納する第２加算器とで構成されること
   を特徴とするＸ線断層撮影装置。