JPH05126911A - メモリ試験装置のパターン発生器 - Google Patents
メモリ試験装置のパターン発生器Info
- Publication number
- JPH05126911A JPH05126911A JP3286406A JP28640691A JPH05126911A JP H05126911 A JPH05126911 A JP H05126911A JP 3286406 A JP3286406 A JP 3286406A JP 28640691 A JP28640691 A JP 28640691A JP H05126911 A JPH05126911 A JP H05126911A
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- JP
- Japan
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- address
- memory
- generator
- pattern
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- Pending
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Abstract
(57)【要約】
【目的】 被試験メモリのアドレスＸ＝０、Ｙ＝０を基
点とする単位試験領域に対するパターンを基に、大きさ
の等しい他の任意の場所の試験領域のパターンを随時発
生できるようにする。 【構成】 パターン発生器は、シーケンス制御部１と、
制御メモリ２と、Ｘ（Ｙ）アドレス発生部３と、データ
発生部４とより成る。この発明では、制御メモリ２にＸ
（Ｙ）オフセットアドレス演算制御データが格納され
る。またＸ（Ｙ）アドレス発生部３は、制御メモリ２か
ら出力されるアドレス演算命令によって被試験メモリ内
の基準小領域のＸ（Ｙ）アドレスを発生するＸ（Ｙ）ア
ドレス発生器５（８）と、制御メモリ２から出力される
Ｘ（Ｙ）オフセットアドレス演算制御信号に基ずいてＸ
（Ｙ）オセフットアドレスを演算する演算器７（１０）
と、それら各演算器の出力とＸ（Ｙ）アドレス発生器５
（８）の出力とを加算する加算器７（１０）とで構成さ
れる。
点とする単位試験領域に対するパターンを基に、大きさ
の等しい他の任意の場所の試験領域のパターンを随時発
生できるようにする。 【構成】 パターン発生器は、シーケンス制御部１と、
制御メモリ２と、Ｘ（Ｙ）アドレス発生部３と、データ
発生部４とより成る。この発明では、制御メモリ２にＸ
（Ｙ）オフセットアドレス演算制御データが格納され
る。またＸ（Ｙ）アドレス発生部３は、制御メモリ２か
ら出力されるアドレス演算命令によって被試験メモリ内
の基準小領域のＸ（Ｙ）アドレスを発生するＸ（Ｙ）ア
ドレス発生器５（８）と、制御メモリ２から出力される
Ｘ（Ｙ）オフセットアドレス演算制御信号に基ずいてＸ
（Ｙ）オセフットアドレスを演算する演算器７（１０）
と、それら各演算器の出力とＸ（Ｙ）アドレス発生器５
（８）の出力とを加算する加算器７（１０）とで構成さ
れる。
Description
【０００１】
【産業上の利用分野】メモリ試験装置のパターン発生器
の改良に関する。
の改良に関する。
【０００２】
【従来の技術】従来のメモリ試験装置のパターン発生器
を図３を参照して説明する。シーケンス制御部１から出
力されるアドレスＡ1 により、制御メモリ２がアクセス
される。制御メモリ２からは、アドレス演算命令Ｃｘ，
Ｃｙ、データ演算命令Ｃｄが出力され、アドレス発生部
３およびデータ発生部４にそれぞれ印加される。アドレ
ス発生部３では、印加されたアドレス演算命令Ｃｘ，Ｃ
ｙにより、アドレス演算が行なわれ、アドレスパターン
ＡＰを発生する。また、データ発生部４では、印加され
たデータ演算命令Ｃｄによりデータ演算が行なわれ、デ
ータパターンＤＰ及び期待値パターンＫＰを発生する。
を図３を参照して説明する。シーケンス制御部１から出
力されるアドレスＡ1 により、制御メモリ２がアクセス
される。制御メモリ２からは、アドレス演算命令Ｃｘ，
Ｃｙ、データ演算命令Ｃｄが出力され、アドレス発生部
３およびデータ発生部４にそれぞれ印加される。アドレ
ス発生部３では、印加されたアドレス演算命令Ｃｘ，Ｃ
ｙにより、アドレス演算が行なわれ、アドレスパターン
ＡＰを発生する。また、データ発生部４では、印加され
たデータ演算命令Ｃｄによりデータ演算が行なわれ、デ
ータパターンＤＰ及び期待値パターンＫＰを発生する。
【０００３】アドレス発生部３のなかは、Ｘアドレス発
生部３ｘとＹアドレス発生部３ｙに分かれている。Ｘア
ドレス発生器５及びＹアドレス発生器８から出力された
アドレスＡｘ，Ａｙが、Ｘオフセットレジスタ６および
Ｙオフセットレジスタ９から出力されたデータＸａ，Ｙ
ａと加算器７，１０でそれぞれ加算されて、Ｘアドレス
Ａｘ′、ＹアドレスＡｙ′として出力される。通常はこ
のＸ，Ｙオフセットレジスタ６，９のデータＸａ，Ｙａ
は“０”にしておき、Ｘ，Ｙアドレス発生器５，８から
発生したアドレスＡｘ，Ａｙがそのままアドレスパター
ンＡＰとして出力される。
生部３ｘとＹアドレス発生部３ｙに分かれている。Ｘア
ドレス発生器５及びＹアドレス発生器８から出力された
アドレスＡｘ，Ａｙが、Ｘオフセットレジスタ６および
Ｙオフセットレジスタ９から出力されたデータＸａ，Ｙ
ａと加算器７，１０でそれぞれ加算されて、Ｘアドレス
Ａｘ′、ＹアドレスＡｙ′として出力される。通常はこ
のＸ，Ｙオフセットレジスタ６，９のデータＸａ，Ｙａ
は“０”にしておき、Ｘ，Ｙアドレス発生器５，８から
発生したアドレスＡｘ，Ａｙがそのままアドレスパター
ンＡＰとして出力される。
【０００４】Ｘ，Ｙオフセットレジスタ６，９に“０”
以外の値を設定するのは、図３Ｂに示す様に、大容量の
被試験メモリ１１の一部の領域を試験する場合に、Ｘ＝
０、Ｙ＝０から始まる基準小領域ｓ0 のパターンをＸ，
Ｙアドレス発生器５，８で発生して、それに、Ｘ，Ｙオ
フセットレジスタ６，９の値Ｘａ，Ｙａを加算して、目
的とする小試験領域ｓa のパターン（アドレスパターン
ＡＰ、データパターンＤＰ及び期待値パターンＫＰ）を
発生する場合である。Ｘ，Ｙアドレス発生器５，８で発
生したアドレスに対して加算するＸ，Ｙオフセットレジ
スタ６，９のデータＸａ，Ｙａは、１種類で固定であ
り、メモリ試験装置のシステムコントローラＳＣ（シス
テムバスを経由して各部を制御する）よりあらかじめ設
定されている。
以外の値を設定するのは、図３Ｂに示す様に、大容量の
被試験メモリ１１の一部の領域を試験する場合に、Ｘ＝
０、Ｙ＝０から始まる基準小領域ｓ0 のパターンをＸ，
Ｙアドレス発生器５，８で発生して、それに、Ｘ，Ｙオ
フセットレジスタ６，９の値Ｘａ，Ｙａを加算して、目
的とする小試験領域ｓa のパターン（アドレスパターン
ＡＰ、データパターンＤＰ及び期待値パターンＫＰ）を
発生する場合である。Ｘ，Ｙアドレス発生器５，８で発
生したアドレスに対して加算するＸ，Ｙオフセットレジ
スタ６，９のデータＸａ，Ｙａは、１種類で固定であ
り、メモリ試験装置のシステムコントローラＳＣ（シス
テムバスを経由して各部を制御する）よりあらかじめ設
定されている。
【０００５】
【発明が解決しようとする課題】従来のパターン発生器
では、被試験メモリ１１のアドレスＸ＝０、Ｙ＝０を基
点とする基準小試験領域ｓ0 に対するアドレスパターン
等を基に、特定のアドレス（Ｘａ，Ｙａ）を基点とする
小試験領域ｓa に対するアドレスパターン等を発生する
ことができるが、しかし、その領域ｓa はシステムコン
トローラよりあらかじめ設定された一種類に限られ、随
時任意の小領域のパターンを発生させることができず不
便であった。この発明の目的はこれら従来の問題を解決
しようするものである。
では、被試験メモリ１１のアドレスＸ＝０、Ｙ＝０を基
点とする基準小試験領域ｓ0 に対するアドレスパターン
等を基に、特定のアドレス（Ｘａ，Ｙａ）を基点とする
小試験領域ｓa に対するアドレスパターン等を発生する
ことができるが、しかし、その領域ｓa はシステムコン
トローラよりあらかじめ設定された一種類に限られ、随
時任意の小領域のパターンを発生させることができず不
便であった。この発明の目的はこれら従来の問題を解決
しようするものである。
【０００６】
【課題を解決するための手段】シーケンス制御部と、そ
のシーケンス制御部から印加されるアドレスでアクセス
される制御メモリと、その制御メモリから出力されるア
ドレス演算命令によってＸ（Ｙ）アドレスを発生するＸ
（Ｙ）アドレス発生部と、前記制御メモリから出力され
るデータ演算命令によってデータを発生するデータ発生
部とを具備するメモリ試験装置のパターン発生器におい
て、この発明では、前記制御メモリにＸ（Ｙ）オフセッ
トアドレス演算制御データが格納される。また前記Ｘ
（Ｙ）アドレス発生部が、前記制御メモリから出力され
るアドレス演算命令によって被試験メモリ内の基準小領
域のＸ（Ｙ）アドレスを発生するＸ（Ｙ）アドレス発生
器と、前記制御メモリから出力されるＸ（Ｙ）オフセッ
トアドレス演算制御信号に基ずいて、Ｘ（Ｙ）オフセッ
トアドレスを演算する演算器と、その演算器の出力と前
記Ｘ（Ｙ）アドレス発生器の出力を加算する加算器とで
構成される。
のシーケンス制御部から印加されるアドレスでアクセス
される制御メモリと、その制御メモリから出力されるア
ドレス演算命令によってＸ（Ｙ）アドレスを発生するＸ
（Ｙ）アドレス発生部と、前記制御メモリから出力され
るデータ演算命令によってデータを発生するデータ発生
部とを具備するメモリ試験装置のパターン発生器におい
て、この発明では、前記制御メモリにＸ（Ｙ）オフセッ
トアドレス演算制御データが格納される。また前記Ｘ
（Ｙ）アドレス発生部が、前記制御メモリから出力され
るアドレス演算命令によって被試験メモリ内の基準小領
域のＸ（Ｙ）アドレスを発生するＸ（Ｙ）アドレス発生
器と、前記制御メモリから出力されるＸ（Ｙ）オフセッ
トアドレス演算制御信号に基ずいて、Ｘ（Ｙ）オフセッ
トアドレスを演算する演算器と、その演算器の出力と前
記Ｘ（Ｙ）アドレス発生器の出力を加算する加算器とで
構成される。
【０００７】
【実施例】この発明の実施例を図１に、図３と対応する
部分に同じ符号を付し、重複説明を省略する。この発明
では、Ｘ，Ｙアドレス発生器５，８で発生したアドレス
Ａｘ，Ａｙに加算するためのデータを格納するための従
来のＸ，Ｙオフセットレジスタ６，９の代わりに、Ｘ，
Ｙオフセットアドレス演算器１３，１４を設け、それら
の制御用のビットを制御メモリ２に追加格納したもので
ある。
部分に同じ符号を付し、重複説明を省略する。この発明
では、Ｘ，Ｙアドレス発生器５，８で発生したアドレス
Ａｘ，Ａｙに加算するためのデータを格納するための従
来のＸ，Ｙオフセットレジスタ６，９の代わりに、Ｘ，
Ｙオフセットアドレス演算器１３，１４を設け、それら
の制御用のビットを制御メモリ２に追加格納したもので
ある。
【０００８】Ｘ，Ｙオフセットアドレス演算器１３，１
４は、図１Ｂに示すようにオフセットレジスタ１５と、
オフセットレジスタ１５にロードするデータを選択する
マルチプレクサ（ＭＵＸ）１６と、オフセットレジスタ
１５のデータに制御メモリ２からのデータｃを演算（例
えば加算）する演算器（ＡＬＵ）１７から成る。オフセ
ットレジスタ１５へのデータの設定は、（イ）あらかじ
め試験を開始する前に、システムコントローラＳＣより
システムバスを経由してデータＸａ，Ｙａを書き込む方
法（これは従来の方式で、Ｘ，Ｙオフセットレジスタ
６，９を固定にして使用する場合と同じ）と、（ロ）制
御メモリ２内にオフセットレジスタ１５への設定値を書
き込んでおき、試験パターンを実行中（発生中、ＴＳＴ
中）に制御メモリ２からのデータａを、リアルタイムに
オフセットレジスタ１５に書き込む方法と、（ハ）試験
パターン実行中に制御メモリ２からの制御信号ｂ，ｄに
よりオフセットレジスタ１５のデータに演算（制御メモ
リ２から入力される演算データとの四則演算、論理演
算、およびシフト動作等）を行なった結果をリアルタイ
ムにオフセットレジスタ２に書き込む方法とが選択でき
る。
４は、図１Ｂに示すようにオフセットレジスタ１５と、
オフセットレジスタ１５にロードするデータを選択する
マルチプレクサ（ＭＵＸ）１６と、オフセットレジスタ
１５のデータに制御メモリ２からのデータｃを演算（例
えば加算）する演算器（ＡＬＵ）１７から成る。オフセ
ットレジスタ１５へのデータの設定は、（イ）あらかじ
め試験を開始する前に、システムコントローラＳＣより
システムバスを経由してデータＸａ，Ｙａを書き込む方
法（これは従来の方式で、Ｘ，Ｙオフセットレジスタ
６，９を固定にして使用する場合と同じ）と、（ロ）制
御メモリ２内にオフセットレジスタ１５への設定値を書
き込んでおき、試験パターンを実行中（発生中、ＴＳＴ
中）に制御メモリ２からのデータａを、リアルタイムに
オフセットレジスタ１５に書き込む方法と、（ハ）試験
パターン実行中に制御メモリ２からの制御信号ｂ，ｄに
よりオフセットレジスタ１５のデータに演算（制御メモ
リ２から入力される演算データとの四則演算、論理演
算、およびシフト動作等）を行なった結果をリアルタイ
ムにオフセットレジスタ２に書き込む方法とが選択でき
る。
【０００９】制御メモリ２からのデータａをリアルタイ
ムにオフセットレジスタ１５に書き込む（ロ）の方法を
用いれば、オフセット値（オフセットアドレス）が試験
パターンのなかの任意のサイクルで変更できるので、大
容量のメモリ１１を試験する際に、そのメモリの一部の
小領域について作成した試験パターンの対応領域を、他
の任意の小領域に移動させることが可能となる。たとえ
ば図２Ａで、斜線部の基準小領域ｓ0 のパターンを実行
するたびにオフセットアドレスを（Ｘ5 ，Ｙ2 ）→（Ｘ
2 ，Ｙ3 ）→（Ｘ7 ，Ｙ7 ）と設定すれば、小領域ｓ1
→ｓ2 →ｓ3 の順で試験パターンが実行される。
ムにオフセットレジスタ１５に書き込む（ロ）の方法を
用いれば、オフセット値（オフセットアドレス）が試験
パターンのなかの任意のサイクルで変更できるので、大
容量のメモリ１１を試験する際に、そのメモリの一部の
小領域について作成した試験パターンの対応領域を、他
の任意の小領域に移動させることが可能となる。たとえ
ば図２Ａで、斜線部の基準小領域ｓ0 のパターンを実行
するたびにオフセットアドレスを（Ｘ5 ，Ｙ2 ）→（Ｘ
2 ，Ｙ3 ）→（Ｘ7 ，Ｙ7 ）と設定すれば、小領域ｓ1
→ｓ2 →ｓ3 の順で試験パターンが実行される。
【００１０】オフセットレジスタ１５のデータに演算を
行なったデータをリアルタイムにオフセットレジスタ１
５のデータに演算を行なったデータをリアルタイムにオ
フセットレジスタ１５に書き込む（ハ）の方法を用いる
と（たとえば演算として、オフセットデータにある決っ
た値を加算する）、大容量のメモリの試験において、そ
の領域の一部ｓ0 について試験パターンを作成し、その
試験パターンの対応メモリ領域をその小領域単位でアル
ゴリズミックに他の小領域に移動させることが可能とな
る。たとえば図２Ｂで最初オフセットアドレスを（０，
０）にしておき、Ｘ，Ｙアドレス発生器５，８が斜線部
ｓ0 のパターンを１回実行するたびにオフセットレジス
タ１５のＸオフセットアドレスに定数ｋを加算するよう
に設定しておけばｓ0 ，ｓ1 ，ｓ2 …の領域の順にパタ
ーンの発生が可能となる。
行なったデータをリアルタイムにオフセットレジスタ１
５のデータに演算を行なったデータをリアルタイムにオ
フセットレジスタ１５に書き込む（ハ）の方法を用いる
と（たとえば演算として、オフセットデータにある決っ
た値を加算する）、大容量のメモリの試験において、そ
の領域の一部ｓ0 について試験パターンを作成し、その
試験パターンの対応メモリ領域をその小領域単位でアル
ゴリズミックに他の小領域に移動させることが可能とな
る。たとえば図２Ｂで最初オフセットアドレスを（０，
０）にしておき、Ｘ，Ｙアドレス発生器５，８が斜線部
ｓ0 のパターンを１回実行するたびにオフセットレジス
タ１５のＸオフセットアドレスに定数ｋを加算するよう
に設定しておけばｓ0 ，ｓ1 ，ｓ2 …の領域の順にパタ
ーンの発生が可能となる。
【００１１】
【発明の効果】この発明によれば、被試験メモリ１１の
アドレスＸ＝０，Ｙ＝０を基点とする基準小試験領域ｓ
0 に対するアドレスパターン等を基に、任意のアドレス
（Ｘｉ，Ｙｊ）を基点とする小試験領域ｓijに対するア
ドレスパターン等を容易に発生することができる。ま
た、順次その小試験領域ｓijの位置を変更することがで
きる。
アドレスＸ＝０，Ｙ＝０を基点とする基準小試験領域ｓ
0 に対するアドレスパターン等を基に、任意のアドレス
（Ｘｉ，Ｙｊ）を基点とする小試験領域ｓijに対するア
ドレスパターン等を容易に発生することができる。ま
た、順次その小試験領域ｓijの位置を変更することがで
きる。
【図１】この発明の実施例を示すブロック図。
【図２】被試験メモリの基準小領域ｓ0 と、そのｓ0 の
試験パターンを基に、順次試験パターンが発生される小
領域ｓ0 ，ｓ1 ，ｓ2 …を説明するための図。
試験パターンを基に、順次試験パターンが発生される小
領域ｓ0 ，ｓ1 ，ｓ2 …を説明するための図。
【図３】Ａは従来のパターン発生器のブロック図、Ｂは
被試験メモリの基準小領域ｓ0 と、そのｓ0 の試験パタ
ーンを基にして試験パターンが作られる他の１個の特定
の小領域ｓa とを説明するための図。
被試験メモリの基準小領域ｓ0 と、そのｓ0 の試験パタ
ーンを基にして試験パターンが作られる他の１個の特定
の小領域ｓa とを説明するための図。
Claims (1)
- 【請求項１】 シーケンス制御部と、 そのシーケンス制御部から印加されるアドレスでアクセ
スされる制御メモリと、 その制御メモリから出力されるアドレス演算命令によっ
てＸ（Ｙ）アドレスを発生するＸ（Ｙ）アドレス発生部
と、 前記制御メモリから出力されるデータ演算命令によって
データを発生するデータ発生部とを具備するメモリ試験
装置のパターン発生器において、 前記制御メモリにＸ（Ｙ）オフセットアドレス演算制御
データが格納され、 前記Ｘ（Ｙ）アドレス発生部が、前記制御メモリから出
力されるアドレス演算命令によって被試験メモリ内の基
準小領域のＸ（Ｙ）アドレスを発生するＸ（Ｙ）アドレ
ス発生器と、 前記制御メモリから出力されるＸ（Ｙ）オフセットアド
レス演算制御信号に基ずいて、Ｘ（Ｙ）オフセットアド
レスを演算する演算器と、 その演算器の出力と前記Ｘ（Ｙ）アドレス発生器の出力
とを加算する加算器とで構成されていることを特徴とす
る、 メモリ試験装置のパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286406A JPH05126911A (ja) | 1991-10-31 | 1991-10-31 | メモリ試験装置のパターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286406A JPH05126911A (ja) | 1991-10-31 | 1991-10-31 | メモリ試験装置のパターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05126911A true JPH05126911A (ja) | 1993-05-25 |
Family
ID=17703991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286406A Pending JPH05126911A (ja) | 1991-10-31 | 1991-10-31 | メモリ試験装置のパターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05126911A (ja) |
-
1991
- 1991-10-31 JP JP3286406A patent/JPH05126911A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |